JPH0817035B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0817035B2 JPH0817035B2 JP63312674A JP31267488A JPH0817035B2 JP H0817035 B2 JPH0817035 B2 JP H0817035B2 JP 63312674 A JP63312674 A JP 63312674A JP 31267488 A JP31267488 A JP 31267488A JP H0817035 B2 JPH0817035 B2 JP H0817035B2
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- transistor
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- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリ装置に関し、特に、
動作速度が改善された分割ワード線方式の半導体メモリ
装置に関する。
動作速度が改善された分割ワード線方式の半導体メモリ
装置に関する。
［従来の技術］ 半導体メモリ装置のアクセスタイムの短縮および消費
電流の低減のために、分割ワード線方式が用いられてい
る。分割ワード線方式では、メモリセルに接続されてい
るワード線とは別に、複数のメモリアレイブロックにわ
たって設けられた前置ワード線が設けられている。メモ
リアレイブロックを選択するためのブロック選択信号と
前置ワード線信号の論理積をとることにより、メモリア
レイブロックごとにワード線を選択することができる。
したがって、１回のアクセスで選択されるメモリセルの
数が減少でき、半導体メモリ装置の高速化および低消費
電力化を図ることができる。
電流の低減のために、分割ワード線方式が用いられてい
る。分割ワード線方式では、メモリセルに接続されてい
るワード線とは別に、複数のメモリアレイブロックにわ
たって設けられた前置ワード線が設けられている。メモ
リアレイブロックを選択するためのブロック選択信号と
前置ワード線信号の論理積をとることにより、メモリア
レイブロックごとにワード線を選択することができる。
したがって、１回のアクセスで選択されるメモリセルの
数が減少でき、半導体メモリ装置の高速化および低消費
電力化を図ることができる。
一般に、ワード線にはトランジスタのゲートと同じポ
リシリコンが使用され、前置ワード線はビット線と異な
る層に設けられたアルミ配線が用いられる。したがっ
て、ビット線と前置ワード線との間で浮遊容量が存在す
る。浮遊容量が存在するので、動作上の悪影響を防ぐた
めの対策が必要となる。
リシリコンが使用され、前置ワード線はビット線と異な
る層に設けられたアルミ配線が用いられる。したがっ
て、ビット線と前置ワード線との間で浮遊容量が存在す
る。浮遊容量が存在するので、動作上の悪影響を防ぐた
めの対策が必要となる。
第３図は、従来の分割ワード線方式を利用したダイナ
ミックランダムアクセスメモリ（以下DRAMという）の一
例を示す回路図である。第３図を参照して、このDRAM
は、２つのメモリアレイブロック１および２と、メモリ
アレイブロック１および２にわたって設けられた前置ワ
ード線RGSLと、前置ワード線RGSLに接続されたロウデコ
ーダ３とを含む。ロウデコーダ３は、NAND回路およびイ
ンバータにより構成される。
ミックランダムアクセスメモリ（以下DRAMという）の一
例を示す回路図である。第３図を参照して、このDRAM
は、２つのメモリアレイブロック１および２と、メモリ
アレイブロック１および２にわたって設けられた前置ワ
ード線RGSLと、前置ワード線RGSLに接続されたロウデコ
ーダ３とを含む。ロウデコーダ３は、NAND回路およびイ
ンバータにより構成される。
たとえばメモリアレイブロック１には、１本の前置ワ
ード線RGSLに対して、メモリセルＭが接続された１本の
ワード線WL0が設けられる。前置ワード線RGSLとワード
線WL0との間にNMOSトランジスタ11が接続され、ワード
線WL0と接地との間にNMOSトランジスタ12が接続され
る。トランジスタ11および12のゲートはそれぞれブロッ
ク選択信号B0および▲▼を受けるように接続され
る。一方、メモリアレイブロック２も同様の回路構成を
有し、ブロック選択信号としてB1および▲▼が与え
られる。
ード線RGSLに対して、メモリセルＭが接続された１本の
ワード線WL0が設けられる。前置ワード線RGSLとワード
線WL0との間にNMOSトランジスタ11が接続され、ワード
線WL0と接地との間にNMOSトランジスタ12が接続され
る。トランジスタ11および12のゲートはそれぞれブロッ
ク選択信号B0および▲▼を受けるように接続され
る。一方、メモリアレイブロック２も同様の回路構成を
有し、ブロック選択信号としてB1および▲▼が与え
られる。
動作において、ロウデコーダ３は、Ｘアドレス信号X0
ないしXnに応答して、2n本の前置ワード線のうち１本の
前置ワード線RGSLのみを選択的に高レベルにもたらす。
したがって、メモリアレイブロック１のワード線WL0が
選択されるとき、高レベルのブロック選択信号B0が与え
られ、トランジスタ11がこの信号B0に応答してオンす
る。その結果、ワード線WL0が高レベルにもたらされ、
メモリセルＭに対してアクセスがなされる。
ないしXnに応答して、2n本の前置ワード線のうち１本の
前置ワード線RGSLのみを選択的に高レベルにもたらす。
したがって、メモリアレイブロック１のワード線WL0が
選択されるとき、高レベルのブロック選択信号B0が与え
られ、トランジスタ11がこの信号B0に応答してオンす
る。その結果、ワード線WL0が高レベルにもたらされ、
メモリセルＭに対してアクセスがなされる。
第４図は、従来の分割ワード線方式を利用したDRAMの
他の例を示す回路図である。第４図を参照して、このDR
AMでは、１本の前置ワード線RGSLに対して２本のワード
線が設けられている。たとえばメモリアレイブロック１
では、ワード線WL00およびWL01が設けられ、これらを選
択的に活性化するためのNANDゲート13およびインバータ
14が接続されている。NANDゲート13は、一方入力が前置
ワード線RGSLに接続され、他方入力がブロック選択信号
B0およびＸアドレス信号X0または▲▼の論理積の信
号を受けるように接続される。一方、メモリアレイブロ
ック２も同様の回路構成を持つ。
他の例を示す回路図である。第４図を参照して、このDR
AMでは、１本の前置ワード線RGSLに対して２本のワード
線が設けられている。たとえばメモリアレイブロック１
では、ワード線WL00およびWL01が設けられ、これらを選
択的に活性化するためのNANDゲート13およびインバータ
14が接続されている。NANDゲート13は、一方入力が前置
ワード線RGSLに接続され、他方入力がブロック選択信号
B0およびＸアドレス信号X0または▲▼の論理積の信
号を受けるように接続される。一方、メモリアレイブロ
ック２も同様の回路構成を持つ。
動作において、たとえばメモリアレイブロック１中の
ワード線WL00が活性化されるとき、高レベルの論理積信
号B0X0が与えられる。その結果、ワード線WL00のみが選
択的に高レベルにもたらされる。
ワード線WL00が活性化されるとき、高レベルの論理積信
号B0X0が与えられる。その結果、ワード線WL00のみが選
択的に高レベルにもたらされる。
［発明が解決しようとする課題］ 第３図に示されたDRAMでは、１本の前置ワード線RGSL
と１本のビット線10との間に生じる寄生容量をＣとする
と、寄生容量の総和が（ワード線総数）×Ｃとなり、か
なり大きな値となる。また、前置ワード線とワード線と
の間をNMOSトランジスタのみによって接続しているの
で、高レベルのときのワード線の電圧レベルが電源電圧
のレベルよりもトランジスタのしきい電圧分だけ減少さ
れ、その結果、メモリセルの駆動能力が低下される。さ
らに、NMOSトランジスタを介してワード線を高レベルに
もたらすので、トランジスタのドレインの電圧レベルの
上昇に伴ないトランジスタ（たとえば11）がオフ状態に
もたらされる。その結果、ワード線の電圧レベルが上昇
する速度がPMOSトランジスタを用いた場合よりも遅くな
る。
と１本のビット線10との間に生じる寄生容量をＣとする
と、寄生容量の総和が（ワード線総数）×Ｃとなり、か
なり大きな値となる。また、前置ワード線とワード線と
の間をNMOSトランジスタのみによって接続しているの
で、高レベルのときのワード線の電圧レベルが電源電圧
のレベルよりもトランジスタのしきい電圧分だけ減少さ
れ、その結果、メモリセルの駆動能力が低下される。さ
らに、NMOSトランジスタを介してワード線を高レベルに
もたらすので、トランジスタのドレインの電圧レベルの
上昇に伴ないトランジスタ（たとえば11）がオフ状態に
もたらされる。その結果、ワード線の電圧レベルが上昇
する速度がPMOSトランジスタを用いた場合よりも遅くな
る。
第４図に示されたDRAMでは、１本の前置ワード線に対
し２本のワード線が設けられているので、前置ワード線
とビット線との間に生じる寄生容量の総和が（ワード線
総数）×Ｃ×1/2となり減少される。また、ワード線の
電圧レベルも電源電圧レベルまで上昇するので、上記の
ような遅延は少ないが、NANDゲート13およびインバータ
14により遅延が引き起こされ、高速動作を妨げる。
し２本のワード線が設けられているので、前置ワード線
とビット線との間に生じる寄生容量の総和が（ワード線
総数）×Ｃ×1/2となり減少される。また、ワード線の
電圧レベルも電源電圧レベルまで上昇するので、上記の
ような遅延は少ないが、NANDゲート13およびインバータ
14により遅延が引き起こされ、高速動作を妨げる。
この発明は、上記のような課題を解決するためになさ
れたもので、分割ワード線方式を利用した半導体メモリ
装置において、分割ワード線の活性化および非活性化を
高速に行なうことを目的とする。
れたもので、分割ワード線方式を利用した半導体メモリ
装置において、分割ワード線の活性化および非活性化を
高速に行なうことを目的とする。
［課題を解決するための手段］ この発明の第１の半導体メモリ装置は、分割ワード線
方式の半導体メモリ装置であって、各々が、行列状に配
列された複数のメモリセルと、各行に対応して設けられ
た分割ワード線と、各列に対応して設けられたビット線
とを含み、前記分割ワード線が２つずつグループ化され
て対をなしている複数のメモリアレイブロック、各メモ
リアレイブロックの各分割ワード線対に対応して、かつ
前記複数のメモリアレイブロックに共通に設けられた前
置ワード線、各メモリアレイブロックに対応して、かつ
各々がそれぞれ対応のメモリアレイブロックの分割ワー
ド線対の一方および他方に共通に設けられた第１および
第２の信号伝達線対、各メモリアレイブロックの各分割
ワード線対の一方に対応して設けられ、各々が対応の分
割ワード線とその分割ワード線に対応する前置ワード線
の間に接続され、各々の入力電極がそれぞれその分割ワ
ード線に対応する第１の信号伝達線対の一方および他方
に接続される第１の導電形式の第１のトランジスタおよ
び第２の導電形式の第２のトランジスタを含む第１のト
ランスミッションゲート、各第１のトランスミッション
ゲートに対応して設けられ、対応の第１のトランスミッ
ションゲートに対応する分割ワード線と接地電位のライ
ンとの間に接続され、その入力電極が対応の第１のトラ
ンスミッションゲートの第１のトランジスタの入力電極
と共通接続される第１の導電形式の第３のトランジス
タ、各メモリアレイブロックの各分割ワード線対の他方
に対応して設けられ、各々が対応の分割ワード線とその
分割ワード線に対応する前置ワード線の間に接続され、
各々の入力電極がそれぞれその分割ワード線に対応する
第２の信号伝達線対の一方および他方に接続される第１
の導電形式の第４のトランジスタおよび第２の導電形式
の第５のトランジスタを含む第２のトランスミッション
ゲート、各第２のトランスミッションゲートに対応して
設けられ、対応の第２のトランスミッションゲートに対
応する分割ワード線と接地電位のラインとの間に接続さ
れ、その入力電極が対応の第２のトランスミッションゲ
ートの第４のトランジスタの入力電極と共通接続される
第１の導電形式の第６のトランジスタ、外部から与えら
れるアドレス信号に従って、前記複数の前置ワード線の
うちのいずれかの前置ワード線と、前記複数のメモリア
レイブロックのうちのいずれかのメモリアレイブロック
と、そのメモリアレイブロックの第１または第２の信号
伝達線対とを選択する選択回路、および前記選択回路に
よって選択された前置ワード線に前記分割ワード線を活
性化させるための活性化信号を与えるとともに、前記選
択されたメモリアレイブロックの第１または第２の信号
伝達線対に前記第１または第２のトランスミッションゲ
ートを導通させ、かつ前記第３または第６のトランジス
タを非導通にさせるための選択信号を与える信号発生回
路を備えたことを特徴としている。
方式の半導体メモリ装置であって、各々が、行列状に配
列された複数のメモリセルと、各行に対応して設けられ
た分割ワード線と、各列に対応して設けられたビット線
とを含み、前記分割ワード線が２つずつグループ化され
て対をなしている複数のメモリアレイブロック、各メモ
リアレイブロックの各分割ワード線対に対応して、かつ
前記複数のメモリアレイブロックに共通に設けられた前
置ワード線、各メモリアレイブロックに対応して、かつ
各々がそれぞれ対応のメモリアレイブロックの分割ワー
ド線対の一方および他方に共通に設けられた第１および
第２の信号伝達線対、各メモリアレイブロックの各分割
ワード線対の一方に対応して設けられ、各々が対応の分
割ワード線とその分割ワード線に対応する前置ワード線
の間に接続され、各々の入力電極がそれぞれその分割ワ
ード線に対応する第１の信号伝達線対の一方および他方
に接続される第１の導電形式の第１のトランジスタおよ
び第２の導電形式の第２のトランジスタを含む第１のト
ランスミッションゲート、各第１のトランスミッション
ゲートに対応して設けられ、対応の第１のトランスミッ
ションゲートに対応する分割ワード線と接地電位のライ
ンとの間に接続され、その入力電極が対応の第１のトラ
ンスミッションゲートの第１のトランジスタの入力電極
と共通接続される第１の導電形式の第３のトランジス
タ、各メモリアレイブロックの各分割ワード線対の他方
に対応して設けられ、各々が対応の分割ワード線とその
分割ワード線に対応する前置ワード線の間に接続され、
各々の入力電極がそれぞれその分割ワード線に対応する
第２の信号伝達線対の一方および他方に接続される第１
の導電形式の第４のトランジスタおよび第２の導電形式
の第５のトランジスタを含む第２のトランスミッション
ゲート、各第２のトランスミッションゲートに対応して
設けられ、対応の第２のトランスミッションゲートに対
応する分割ワード線と接地電位のラインとの間に接続さ
れ、その入力電極が対応の第２のトランスミッションゲ
ートの第４のトランジスタの入力電極と共通接続される
第１の導電形式の第６のトランジスタ、外部から与えら
れるアドレス信号に従って、前記複数の前置ワード線の
うちのいずれかの前置ワード線と、前記複数のメモリア
レイブロックのうちのいずれかのメモリアレイブロック
と、そのメモリアレイブロックの第１または第２の信号
伝達線対とを選択する選択回路、および前記選択回路に
よって選択された前置ワード線に前記分割ワード線を活
性化させるための活性化信号を与えるとともに、前記選
択されたメモリアレイブロックの第１または第２の信号
伝達線対に前記第１または第２のトランスミッションゲ
ートを導通させ、かつ前記第３または第６のトランジス
タを非導通にさせるための選択信号を与える信号発生回
路を備えたことを特徴としている。
また、この発明の第２の半導体メモリ装置は、分割ワ
ード線方式の半導体メモリ装置であって、各々が、行列
状に配列された複数のメモリセルと、各行に対応して設
けられた分割ワード線と、各列に対応して設けられたビ
ット線とを含み、前記分割ワード線が２つずつグループ
化されて対をなしている複数のメモリアレイブロック、
各メモリアレイブロックの各分割ワード線対に対応し
て、かつ前記複数のメモリアレイブロックに共通に設け
られた前置ワード線、各メモリアレイブロックの各分割
ワード線対に対応して設けられ、対応の分割ワード線対
に対応する前置ワード線を介して与えられた信号の反転
信号を出力するインバータ、各メモリアレイブロックに
対応して、かつ各々がそれぞれ対応のメモリアレイブロ
ックの分割ワード線対の一方および他方に共通に設けら
れた第１および第２の信号伝達線、各メモリアレイブロ
ックの各分割ワード線対の一方に対応して設けられ、各
々が対応の分割ワード線とその分割ワード線に対応する
第１の信号伝達線の間に接続され、その一方の入力電極
がその分割ワード線に対応する前置ワード線に接続さ
れ、その他方の入力電極がその分割ワード線に対応する
インバータの出力を受ける第１の導電形式の第１のトラ
ンジスタおよび第２の導電形式の第２のトランジスタを
含む第１のトランスミッションゲート、各第１のトラン
スミッションゲートに対応して設けられ、対応の第１の
トランスミッションゲートに対応する分割ワード線と接
地電位のラインとの間に接続され、その入力電極が対応
の第１のトランスミッションゲートの第１のトランジス
タの入力電極と共通接続される第１の導電形式の第３の
トランジスタ、各メモリアレイブロックの各分割ワード
線対の他方に対応して設けられ、各々が対応の分割ワー
ド線とその分割ワード線に対応する第２の信号伝達線の
間に接続れさ、その一方の入力電極がその分割ワード線
に対応する前記ワード線に接続され、その他方の入力電
極がその分割ワード線に対応するインバータの出力を受
ける第１の導電形式の第４のトランジスタおよび第２の
導電形式の第５のトランジスタを含む第２のトランスミ
ッションゲート、各第２のトランスミッションゲートに
対応して設けられ、対応の第２のトランスミッションゲ
ートに対応する分割ワード線と接地電位のラインとの間
に接続され、その入力電極が対応の第２のトランスミッ
ションゲートの第４のトランジスタの入力電極と共通接
続される第１の導電形式の第６のトランジスタ、外部か
ら与えられるアドレス信号に従って、前記複数の前置ワ
ード線のうちのいずれかの前置ワード線と、前記複数の
メモリアレイブロックのうちのいずれかのメモリアレイ
ブロックと、そのメモリアレイブロックの第１または第
２の信号伝達線とを選択する選択回路、および前記選択
回路によって選択された前置ワード線に前記第１および
第２のトランスミッションゲートを導通させ、かつ前記
第３または第６のトランジスタを非導通にさせるための
選択信号を与えるとともに、前記選択されたメモリアレ
イブロックの第１または第２の信号伝達線に前記分割ワ
ード線を活性化させるための活性化信号を与える信号発
生回路を備えたことを特徴としている。
ード線方式の半導体メモリ装置であって、各々が、行列
状に配列された複数のメモリセルと、各行に対応して設
けられた分割ワード線と、各列に対応して設けられたビ
ット線とを含み、前記分割ワード線が２つずつグループ
化されて対をなしている複数のメモリアレイブロック、
各メモリアレイブロックの各分割ワード線対に対応し
て、かつ前記複数のメモリアレイブロックに共通に設け
られた前置ワード線、各メモリアレイブロックの各分割
ワード線対に対応して設けられ、対応の分割ワード線対
に対応する前置ワード線を介して与えられた信号の反転
信号を出力するインバータ、各メモリアレイブロックに
対応して、かつ各々がそれぞれ対応のメモリアレイブロ
ックの分割ワード線対の一方および他方に共通に設けら
れた第１および第２の信号伝達線、各メモリアレイブロ
ックの各分割ワード線対の一方に対応して設けられ、各
々が対応の分割ワード線とその分割ワード線に対応する
第１の信号伝達線の間に接続され、その一方の入力電極
がその分割ワード線に対応する前置ワード線に接続さ
れ、その他方の入力電極がその分割ワード線に対応する
インバータの出力を受ける第１の導電形式の第１のトラ
ンジスタおよび第２の導電形式の第２のトランジスタを
含む第１のトランスミッションゲート、各第１のトラン
スミッションゲートに対応して設けられ、対応の第１の
トランスミッションゲートに対応する分割ワード線と接
地電位のラインとの間に接続され、その入力電極が対応
の第１のトランスミッションゲートの第１のトランジス
タの入力電極と共通接続される第１の導電形式の第３の
トランジスタ、各メモリアレイブロックの各分割ワード
線対の他方に対応して設けられ、各々が対応の分割ワー
ド線とその分割ワード線に対応する第２の信号伝達線の
間に接続れさ、その一方の入力電極がその分割ワード線
に対応する前記ワード線に接続され、その他方の入力電
極がその分割ワード線に対応するインバータの出力を受
ける第１の導電形式の第４のトランジスタおよび第２の
導電形式の第５のトランジスタを含む第２のトランスミ
ッションゲート、各第２のトランスミッションゲートに
対応して設けられ、対応の第２のトランスミッションゲ
ートに対応する分割ワード線と接地電位のラインとの間
に接続され、その入力電極が対応の第２のトランスミッ
ションゲートの第４のトランジスタの入力電極と共通接
続される第１の導電形式の第６のトランジスタ、外部か
ら与えられるアドレス信号に従って、前記複数の前置ワ
ード線のうちのいずれかの前置ワード線と、前記複数の
メモリアレイブロックのうちのいずれかのメモリアレイ
ブロックと、そのメモリアレイブロックの第１または第
２の信号伝達線とを選択する選択回路、および前記選択
回路によって選択された前置ワード線に前記第１および
第２のトランスミッションゲートを導通させ、かつ前記
第３または第６のトランジスタを非導通にさせるための
選択信号を与えるとともに、前記選択されたメモリアレ
イブロックの第１または第２の信号伝達線に前記分割ワ
ード線を活性化させるための活性化信号を与える信号発
生回路を備えたことを特徴としている。
［作用］ この発明の第１の半導体メモリ装置にあっては、各メ
モリアレイブロックにおいて各前置ワード線に対応して
１対の分割ワード線が設けられ、各分割ワード線に対応
して互いに導電形式の異なる１対のトランジスタを含む
充電用のトランスミッションゲートおよび放電用のトラ
ンジスタが設けられる。また、各メモリアレイブロック
の分割ワード線対の一方および他方に対応して、それぞ
れ第１および第２の信号伝達線対が設けられる。そし
て、選択された信号伝達線対からトランスミッションゲ
ートおよびトランジスタの入力電極に選択信号が与えら
れ、トランスミッションゲートが導通しトランジスタが
非導通になり選択された前記ワード線からトランスミッ
ションゲートを介して分割ワード線に活性化信号が与え
られる。このように、活性化信号はトランスミッション
ゲートを介して分割ワード線に与えられるので、活性化
信号のレベルの低下が防止される。また、各メモリアレ
イブロックにおいて各前置ワード線に１対の分割ワード
線が設けられるので、前置ワード線の数が減少し、前置
ワード線に付随する寄生容量の総和が減少する。また、
活性化された分割ワード線は放電用のトランジスタを介
して放電され非活性化されるので、活性化された分割ワ
ード線を非活性化させるための非活性化信号を分割ワー
ド線に別途与える必要がない。以上の結果、分割ワード
線の活性化および非活性化が高速に行なわれる。
モリアレイブロックにおいて各前置ワード線に対応して
１対の分割ワード線が設けられ、各分割ワード線に対応
して互いに導電形式の異なる１対のトランジスタを含む
充電用のトランスミッションゲートおよび放電用のトラ
ンジスタが設けられる。また、各メモリアレイブロック
の分割ワード線対の一方および他方に対応して、それぞ
れ第１および第２の信号伝達線対が設けられる。そし
て、選択された信号伝達線対からトランスミッションゲ
ートおよびトランジスタの入力電極に選択信号が与えら
れ、トランスミッションゲートが導通しトランジスタが
非導通になり選択された前記ワード線からトランスミッ
ションゲートを介して分割ワード線に活性化信号が与え
られる。このように、活性化信号はトランスミッション
ゲートを介して分割ワード線に与えられるので、活性化
信号のレベルの低下が防止される。また、各メモリアレ
イブロックにおいて各前置ワード線に１対の分割ワード
線が設けられるので、前置ワード線の数が減少し、前置
ワード線に付随する寄生容量の総和が減少する。また、
活性化された分割ワード線は放電用のトランジスタを介
して放電され非活性化されるので、活性化された分割ワ
ード線を非活性化させるための非活性化信号を分割ワー
ド線に別途与える必要がない。以上の結果、分割ワード
線の活性化および非活性化が高速に行なわれる。
また、この発明の第２の半導体メモリ装置にあって
は、各メモリアレイブロックにおいて各前置ワード線に
対応して１対の分割ワード線が設けられ、各分割ワード
線に対応して互いに導電形式の異なる１対のトランジス
タを含む充電用のトランスミッションゲートおよび放電
用のトランジスタが設けられる。また、各メモリアレイ
ブロックの分割ワード線対の一方および他方に対応し
て、それぞれ第１および第２の信号伝達線が設けられ、
各分割ワード線対に対応してインバータが設けられる。
そして、選択された前置ワード線およびインバータから
トランスミッションゲートおよびトランジスタの入力電
極に選択信号が与えられ、選択された信号伝達線からト
ランスミッションゲートを介して分割ワード線に活性化
信号が与えられる。このように、活性化信号はトランス
ミッションゲートを介して分割ワード線に与えられ、ま
た、各メモリアレイブロックにおいて各前置ワード線に
１対の分割ワード線が設けられ、また、分割ワード線は
放電用のトランジスタを介して放電され非活性化される
ので、第１の半導体メモリ装置と同様、分割ワード線の
活性化および非活性化が高速に行なわれる。
は、各メモリアレイブロックにおいて各前置ワード線に
対応して１対の分割ワード線が設けられ、各分割ワード
線に対応して互いに導電形式の異なる１対のトランジス
タを含む充電用のトランスミッションゲートおよび放電
用のトランジスタが設けられる。また、各メモリアレイ
ブロックの分割ワード線対の一方および他方に対応し
て、それぞれ第１および第２の信号伝達線が設けられ、
各分割ワード線対に対応してインバータが設けられる。
そして、選択された前置ワード線およびインバータから
トランスミッションゲートおよびトランジスタの入力電
極に選択信号が与えられ、選択された信号伝達線からト
ランスミッションゲートを介して分割ワード線に活性化
信号が与えられる。このように、活性化信号はトランス
ミッションゲートを介して分割ワード線に与えられ、ま
た、各メモリアレイブロックにおいて各前置ワード線に
１対の分割ワード線が設けられ、また、分割ワード線は
放電用のトランジスタを介して放電され非活性化される
ので、第１の半導体メモリ装置と同様、分割ワード線の
活性化および非活性化が高速に行なわれる。
［発明の実施例］ 第１図は、この発明の一実施例を示す分割ワード線方
式を利用したDRAMの回路図である。第１図を参照して、
このDRAMは、２つのメモリアレイブロック１および２
と、メモリアレイブロック１および２にわたって設けら
れた前置ワード線RGSLと、前置ワード線RGSLに接続され
たロウデコーダ３とを含む。たとえば、メモリアレイブ
ロック１において１本の前置ワード線RGSLに対して、メ
モリセルＭに接続された２本のワード線WL00およびWL01
とが設けられる。前置ワード線RGSLとワード線WL00とが
トランスミッションゲート15を介して接続される。トラ
ンスミッションゲート15は、PMOSトランジスタおよびNM
OSトランジスタの並列接続により構成される。トランス
ミッションゲート15を構成する２つのトランジスタのゲ
ートが信号▲▼およびB0X0を受けるように接続
される。ワード線WL00と接地との間にNMOSトランジスタ
16が接続される。トランジスタ16のゲートは信号▲
▼を受けるように接続される。
式を利用したDRAMの回路図である。第１図を参照して、
このDRAMは、２つのメモリアレイブロック１および２
と、メモリアレイブロック１および２にわたって設けら
れた前置ワード線RGSLと、前置ワード線RGSLに接続され
たロウデコーダ３とを含む。たとえば、メモリアレイブ
ロック１において１本の前置ワード線RGSLに対して、メ
モリセルＭに接続された２本のワード線WL00およびWL01
とが設けられる。前置ワード線RGSLとワード線WL00とが
トランスミッションゲート15を介して接続される。トラ
ンスミッションゲート15は、PMOSトランジスタおよびNM
OSトランジスタの並列接続により構成される。トランス
ミッションゲート15を構成する２つのトランジスタのゲ
ートが信号▲▼およびB0X0を受けるように接続
される。ワード線WL00と接地との間にNMOSトランジスタ
16が接続される。トランジスタ16のゲートは信号▲
▼を受けるように接続される。
同様にして、ワード線WL01についても、トランスミッ
ションゲート17が前置ワード線RGSLとワード線WL01との
間に接続され、また、NMOSトランジスタ18がワード線WL
01と接地との間に接続される。トランスミッションゲー
ト17を構成する２つのトランジスタのゲートが信号 およびB0▲▼を受けるように接続され、トランジス
タ18のゲートが信号 を受けるように接続される。なお、メモリアレイブロッ
ク２についても、同様の回路構成がなされている。
ションゲート17が前置ワード線RGSLとワード線WL01との
間に接続され、また、NMOSトランジスタ18がワード線WL
01と接地との間に接続される。トランスミッションゲー
ト17を構成する２つのトランジスタのゲートが信号 およびB0▲▼を受けるように接続され、トランジス
タ18のゲートが信号 を受けるように接続される。なお、メモリアレイブロッ
ク２についても、同様の回路構成がなされている。
動作において、例えばワード線WL00が活性化されると
き、前置ワード線RGSLがロウデコーダ３により高レベル
にもたらされる。高レベルの信号B0X0および低レベルの
信号▲▼が与えられ、トランスミッションゲー
ト15はオンする。したがって、ワード線WL00がトランス
ミッションゲート15を介して前置ワード線RGSLからの電
圧により高レベルにもたらされる。
き、前置ワード線RGSLがロウデコーダ３により高レベル
にもたらされる。高レベルの信号B0X0および低レベルの
信号▲▼が与えられ、トランスミッションゲー
ト15はオンする。したがって、ワード線WL00がトランス
ミッションゲート15を介して前置ワード線RGSLからの電
圧により高レベルにもたらされる。
前置ワード線RGSLとワード線WL00との間がトランスミ
ッションゲート15により接続されるので、前置ワード線
信号の電圧レベルがロスを生じることなくワード線WL00
に与えられる。したがって、メモリセルの駆動能力を十
分引き出すことができる。また、ワード線WL00の電圧が
高レベルに上昇する速度も遅くなることはない。
ッションゲート15により接続されるので、前置ワード線
信号の電圧レベルがロスを生じることなくワード線WL00
に与えられる。したがって、メモリセルの駆動能力を十
分引き出すことができる。また、ワード線WL00の電圧が
高レベルに上昇する速度も遅くなることはない。
また、１本の前置ワード線RGSLに対して、２本のワー
ド線WL00およびWL01が設けられているので、前置ワード
線RGSLとビット線10との間に生じる寄生容量の総和が
（ワード線総数）×Ｃ×1/2となり、寄生容量による悪
影響を防ぐこともできる。
ド線WL00およびWL01が設けられているので、前置ワード
線RGSLとビット線10との間に生じる寄生容量の総和が
（ワード線総数）×Ｃ×1/2となり、寄生容量による悪
影響を防ぐこともできる。
第２図は、この発明の別の実施例を示す分割ワード線
方式を利用したDRAMの回路図である。第２図を参照し
て、第１図に示されたDRAMと比較して異なる点は、ワー
ド線を活性化するための電圧がブロック選択信号B0とＸ
アドレス信号X0または▲▼の論理積の信号によって
供給され、また、前置ワード線信号がトランジスタのス
イッチング制御のために使用されることである。すなわ
ち、たとえばメモリアレイブロック１において、ワード
線WL00がトランスミッションゲート15を介して信号B0X0
を受けるように接続される。トランスミッションゲート
15を構成するトランジスタのゲートが前置ワード線信号
およびインバータ10によって反転された信号を受けるよ
うに接続される。また、ワード線WL00と接地との間に接
続されたNMOSトランジスタ16のゲートが前置ワード線RG
SLに接続される。
方式を利用したDRAMの回路図である。第２図を参照し
て、第１図に示されたDRAMと比較して異なる点は、ワー
ド線を活性化するための電圧がブロック選択信号B0とＸ
アドレス信号X0または▲▼の論理積の信号によって
供給され、また、前置ワード線信号がトランジスタのス
イッチング制御のために使用されることである。すなわ
ち、たとえばメモリアレイブロック１において、ワード
線WL00がトランスミッションゲート15を介して信号B0X0
を受けるように接続される。トランスミッションゲート
15を構成するトランジスタのゲートが前置ワード線信号
およびインバータ10によって反転された信号を受けるよ
うに接続される。また、ワード線WL00と接地との間に接
続されたNMOSトランジスタ16のゲートが前置ワード線RG
SLに接続される。
動作において、前置ワード線RGSLが活性化されて低レ
ベルになるとき、トランスミッションゲート15を介して
与えられる高レベルの論理積信号B0X0の電圧により、ワ
ード線WL00が高レベルにもたらされる。第１図に示され
たDRAMの場合と同様に、信号B0X0の電圧レベルがワード
線WL00に与えられることになり、同様の効果が得られ
る。
ベルになるとき、トランスミッションゲート15を介して
与えられる高レベルの論理積信号B0X0の電圧により、ワ
ード線WL00が高レベルにもたらされる。第１図に示され
たDRAMの場合と同様に、信号B0X0の電圧レベルがワード
線WL00に与えられることになり、同様の効果が得られ
る。
［発明の効果］ 以上のように、この発明の第１および第２の半導体メ
モリ装置にあっては、分割ワード線を活性化させるため
の活性化信号が互いに導電形式の異なる１対のトランジ
スタを含むトランスミッションゲートを介して分割ワー
ド線に与えられるので、活性化信号のレベルの低下が防
止される。また、各メモリアレイブロックにおいて各前
置ワード線に１対の分割ワード線が設けられるので、前
置ワード線の数が減少し、前置ワード線に付随する寄生
容量の総和が減少する。また、活性化された分割ワード
線は放電用のトランジスタを介して放電され非活性化さ
れるので、分割ワード線に非活性化信号を別途与える必
要がない。よって、分割ワード線の活性化および非活性
化が高速に行なわれる。
モリ装置にあっては、分割ワード線を活性化させるため
の活性化信号が互いに導電形式の異なる１対のトランジ
スタを含むトランスミッションゲートを介して分割ワー
ド線に与えられるので、活性化信号のレベルの低下が防
止される。また、各メモリアレイブロックにおいて各前
置ワード線に１対の分割ワード線が設けられるので、前
置ワード線の数が減少し、前置ワード線に付随する寄生
容量の総和が減少する。また、活性化された分割ワード
線は放電用のトランジスタを介して放電され非活性化さ
れるので、分割ワード線に非活性化信号を別途与える必
要がない。よって、分割ワード線の活性化および非活性
化が高速に行なわれる。
【図面の簡単な説明】 第１図は、この発明の一実施例を示す分割ワード線方式
を利用したDRAMの回路図である。第２図は、この発明の
別の実施例を示す分割ワード線方式を利用したDRAMの回
路図である。第３図は、従来の分割ワード線方式を利用
したDRAMの一例を示す回路図である。第４図は、従来の
分割ワード線方式を利用したDRAMの別の例を示す回路図
である。 図において、1,2はメモリアレイブロック、３はロウデ
コーダ、10はビット線、Ｍはメモリセル、RGSLは前置ワ
ード線、WL00ないしWL11はワード線である。
を利用したDRAMの回路図である。第２図は、この発明の
別の実施例を示す分割ワード線方式を利用したDRAMの回
路図である。第３図は、従来の分割ワード線方式を利用
したDRAMの一例を示す回路図である。第４図は、従来の
分割ワード線方式を利用したDRAMの別の例を示す回路図
である。 図において、1,2はメモリアレイブロック、３はロウデ
コーダ、10はビット線、Ｍはメモリセル、RGSLは前置ワ
ード線、WL00ないしWL11はワード線である。
Claims (2)
- 【請求項１】分割ワード線方式の半導体メモリ装置であ
って、 各々が、行列状に配列された複数のメモリセルと、各行
に対応して設けられた分割ワード線と、各列に対応して
設けられたビット線とを含み、前記分割ワード線が２つ
ずつグループ化されて対をなしている複数のメモリアレ
イブロック、 各メモリアレイブロックの各分割ワード線対に対応し
て、かつ前記複数のメモリアレイブロックに共通に設け
られた前置ワード線、 各メモリアレイブロックに対応して、かつ各々がそれぞ
れ対応のメモリアレイブロックの分割ワード線対の一方
および他方に共通に設けられた第１および第２の信号伝
達線対、 各メモリアレイブロックの各分割ワード線対の一方に対
応して設けられ、各々が対応の分割ワード線とその分割
ワード線に対応する前置ワード線の間に接続され、各々
の入力電極がそれぞれその分割ワード線に対応する第１
の信号伝達線対の一方および他方に接続される第１の導
電形式の第１のトランジスタおよび第２の導電形式の第
２のトランジスタを含む第１のトランスミッションゲー
ト、 各第１のトランスミッションゲートに対応して設けら
れ、対応の第１のトランスミッションゲートに対応する
分割ワード線と接地電位のラインとの間に接続され、そ
の入力電極が対応の第１のトランスミッションゲートの
第１のトランジスタの入力電極と共通接続される第１の
導電形式の第３のトランジスタ、 各メモリアレイブロックの各分割ワード線対の他方に対
応して設けられ、各々が対応の分割ワード線とその分割
ワード線に対応する前置ワード線の間に接続され、各々
の入力電極がそれぞれその分割ワード線に対応する第２
の信号伝達線対の一方および他方に接続される第１の導
電形式の第４のトランジスタおよび第２の導電形式の第
５のトランジスタを含む第２のトランスミッションゲー
ト、 各第２のトランスミッションゲートに対応して設けら
れ、対応の第２のトランスミッションゲートに対応する
分割ワード線と接地電位のラインとの間に接続され、そ
の入力電極が対応の第２のトランスミッションゲートの
第４のトランジスタの入力電極と共通接続される第１の
導電形式の第６のトランジスタ、 外部から与えられるアドレス信号に従って、前記複数の
前置ワード線のうちのいずれかの前置ワード線と、前記
複数のメモリアレイブロックのうちのいずれかのメモリ
アレイブロックと、そのメモリアレイブロックの第１ま
たは第２の信号伝達線対とを選択する選択回路、および 前記選択回路によって選択された前置ワード線に前記分
割ワード線を活性化させるための活性化信号を与えると
ともに、前記選択されたメモリアレイブロックの第１ま
たは第２の信号伝達線対に前記第１または第２のトラン
スミッションゲートを導通させ、かつ前記第３または第
６のトランジスタを非導通にさせるための選択信号を与
える信号発生回路を備える、半導体メモリ装置。 - 【請求項２】分割ワード線方式の半導体メモリ装置であ
って、 各々が、行列状に配列された複数のメモリセルと、各行
に対応して設けられた分割ワード線と、各列に対応して
設けられたビット線とを含み、前記分割ワード線が２つ
ずつグループ化されて対をなしている複数のメモリアレ
イブロック、 各メモリアレイブロックの各分割ワード線対に対応し
て、かつ前記複数のメモリアレイブロックに共通に設け
られた前置ワード線、 各メモリアレイブロックの各分割ワード線対に対応して
設けられ、対応の分割ワード線対に対応する前置ワード
線を介して与えられた信号の反転信号を出力するインバ
ータ、 各メモリアレイブロックに対応して、かつ各々がそれぞ
れ対応のメモリアレイブロックの分割ワード線対の一方
および他方に共通に設けられた第１および第２の信号伝
達線、 各メモリアレイブロックの各分割ワード線対の一方に対
応して設けられ、各々が対応の分割ワード線とその分割
ワード線に対応する第１の信号伝達線の間に接続され、
その一方の入力電極がその分割ワード線に対応する前置
ワード線に接続され、その他方の入力電極がその分割ワ
ード線に対応するインバータの出力を受ける第１の導電
形式の第１のトランジスタおよび第２の導電形式の第２
のトランジスタを含む第１のトランスミッションゲー
ト、 各第１のトランスミッションゲートに対応して設けら
れ、対応の第１のトランスミッションゲートに対応する
分割ワード線と接地電位のラインとの間に接続され、そ
の入力電極が対応の第１のトランスミッションゲートの
第１のトランジスタの入力電極と共通接続される第１の
導電形式の第３のトランジスタ、 各メモリアレイブロックの各分割ワード線対の他方に対
応して設けられ、各々が対応の分割ワード線とその分割
ワード線に対応する第２の信号伝達線の間に接続され、
その一方の入力電極がその分割ワード線に対応する前置
ワード線に接続され、その他方の入力電極がその分割ワ
ード線に対応するインバータの出力を受ける第１の導電
形式の第４のトランジスタおよび第２の導電形式の第５
のトランジスタを含む第２のトランスミッションゲー
ト、 各第２のトランスミッションゲートに対応して設けら
れ、対応の第２のトランスミッションゲートに対応する
分割ワード線と接地電位のラインとの間に接続され、そ
の入力電極が対応の第２のトランスミッションゲートの
第４のトランジスタの入力電極と共通接続される第１の
導電形式の第６のトランジスタ、 外部から与えられるアドレス信号に従って、前記複数の
前置ワード線のうちのいずれかの前置ワード線と、前記
複数のメモリアレイブロックのうちのいずれかのメモリ
アレイブロックと、そのメモリアレイブロックの第１ま
たは第２の信号伝達線とを選択する選択回路、および 前記選択回路によって選択された前置ワード線に前記第
１および第２のトランスミッションゲートを導通させ、
かつ前記第３または第６のトランジスタを非導通にさせ
るための選択信号を与えるとともに、前記選択されたメ
モリアレイブロックの第１または第２の信号伝達線に前
記分割ワード線を活性化させるための活性化信号を与え
る信号発生回路を備える、半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312674A JPH0817035B2 (ja) | 1988-12-09 | 1988-12-09 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312674A JPH0817035B2 (ja) | 1988-12-09 | 1988-12-09 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02158995A JPH02158995A (ja) | 1990-06-19 |
| JPH0817035B2 true JPH0817035B2 (ja) | 1996-02-21 |
Family
ID=18032057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312674A Expired - Lifetime JPH0817035B2 (ja) | 1988-12-09 | 1988-12-09 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817035B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281294A (ja) * | 1991-03-11 | 1992-10-06 | Matsushita Electric Ind Co Ltd | 駆動回路 |
| JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| JPH07107799B2 (ja) * | 1992-11-04 | 1995-11-15 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH07244983A (ja) * | 1994-02-28 | 1995-09-19 | Nec Corp | 半導体記憶装置 |
| JP3666671B2 (ja) * | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| JPH0936328A (ja) * | 1995-07-14 | 1997-02-07 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP3710002B2 (ja) * | 1995-08-23 | 2005-10-26 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3938803B2 (ja) | 1997-03-31 | 2007-06-27 | 株式会社日立製作所 | ダイナミック型ｒａｍ |
| JP5260180B2 (ja) * | 2008-08-20 | 2013-08-14 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930294A (ja) * | 1982-08-11 | 1984-02-17 | Toshiba Corp | 半導体記憶装置 |
| JPS5937897A (ja) * | 1982-08-25 | 1984-03-01 | Toshiba Corp | 誘導電動機の制御装置 |
| JPS5972695A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS59181053A (ja) * | 1983-03-30 | 1984-10-15 | Sharp Corp | 半導体メモリアレイ |
| JPS60224187A (ja) * | 1984-04-20 | 1985-11-08 | Seiko Epson Corp | アドレス選択回路 |
-
1988
- 1988-12-09 JP JP63312674A patent/JPH0817035B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02158995A (ja) | 1990-06-19 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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