JPH10275839A - 半導体装置の絶縁膜信頼性評価方法 - Google Patents
半導体装置の絶縁膜信頼性評価方法Info
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- JPH10275839A JPH10275839A JP9079480A JP7948097A JPH10275839A JP H10275839 A JPH10275839 A JP H10275839A JP 9079480 A JP9079480 A JP 9079480A JP 7948097 A JP7948097 A JP 7948097A JP H10275839 A JPH10275839 A JP H10275839A
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Abstract
(57)【要約】
【課題】 短時間かつ、低コストで絶縁膜信頼性評価を
行う方法を提供するもので、プロセスに起因した信頼性
劣化等の影響を考慮した上での広範囲にわたる統計的分
布特性と、回路レベルでの信頼性特性を得ることを目的
とする。 【解決手段】 半導体基板１００上に形成されたＭＯＳ
トランジスタ１０５に対して、パッド領域１０９に電圧
を印加することにより定電圧ＴＤＤＢ試験を行い、上記
の定電圧ＴＤＤＢ試験により得られた累積故障確率分布
関数を与えられた任意の構造の半導体装置の構造に応じ
て変換し、それらを統計的に統合して任意の構造の半導
体装置における絶縁膜の累積故障確率分布関数を導出す
る。
行う方法を提供するもので、プロセスに起因した信頼性
劣化等の影響を考慮した上での広範囲にわたる統計的分
布特性と、回路レベルでの信頼性特性を得ることを目的
とする。 【解決手段】 半導体基板１００上に形成されたＭＯＳ
トランジスタ１０５に対して、パッド領域１０９に電圧
を印加することにより定電圧ＴＤＤＢ試験を行い、上記
の定電圧ＴＤＤＢ試験により得られた累積故障確率分布
関数を与えられた任意の構造の半導体装置の構造に応じ
て変換し、それらを統計的に統合して任意の構造の半導
体装置における絶縁膜の累積故障確率分布関数を導出す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に形成
された絶縁膜の信頼性評価方法の改善に関するものであ
る。
された絶縁膜の信頼性評価方法の改善に関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置の微細化に伴い、半導
体装置の信頼性が重要視されてきている。例えば、ＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型トランジスタにおいては、ゲート酸化膜の信頼
性寿命が、半導体装置自身の寿命を決定するため、半導
体装置の製造に際しては、正確な寿命評価技術が必要と
なる。特に、０．１８μｍルール以降のプロセス開発で
は、ゲート酸化膜厚は６ｎｍ以下と極めて薄膜化される
ため、ゲート酸化膜の信頼性特性や、プラズマプロセス
等のプロセス中でのダメージによるゲート酸化膜の信頼
性劣化を精度よく評価するための技術がよりいっそう必
要となる。
体装置の信頼性が重要視されてきている。例えば、ＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型トランジスタにおいては、ゲート酸化膜の信頼
性寿命が、半導体装置自身の寿命を決定するため、半導
体装置の製造に際しては、正確な寿命評価技術が必要と
なる。特に、０．１８μｍルール以降のプロセス開発で
は、ゲート酸化膜厚は６ｎｍ以下と極めて薄膜化される
ため、ゲート酸化膜の信頼性特性や、プラズマプロセス
等のプロセス中でのダメージによるゲート酸化膜の信頼
性劣化を精度よく評価するための技術がよりいっそう必
要となる。
【０００３】ゲート絶縁膜の信頼性寿命推定に用いられ
る方法としては、定電圧ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅ
ｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗ
ｎ）試験を用いた方法がよく知られている。この定電圧
ＴＤＤＢ試験では、図１３に示すように、ある一定の電
圧を絶縁膜に印加し、その間の電流値をモニターし、絶
縁膜が経時変化により破壊する時間（ＴＢＤ）を検出す
る(図１４にストレス印加時間の変化に伴うゲート電流
の変化を示す）。このような試験では通常加速試験が行
われ、デバイスの電源電圧印加によって絶縁膜に加えら
れる電界より大きい電界、例えば６ｎｍの絶縁膜に対し
ては、通常６〜８Ｖ程度のストレス電圧が絶縁膜に印加
される。
る方法としては、定電圧ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅ
ｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗ
ｎ）試験を用いた方法がよく知られている。この定電圧
ＴＤＤＢ試験では、図１３に示すように、ある一定の電
圧を絶縁膜に印加し、その間の電流値をモニターし、絶
縁膜が経時変化により破壊する時間（ＴＢＤ）を検出す
る(図１４にストレス印加時間の変化に伴うゲート電流
の変化を示す）。このような試験では通常加速試験が行
われ、デバイスの電源電圧印加によって絶縁膜に加えら
れる電界より大きい電界、例えば６ｎｍの絶縁膜に対し
ては、通常６〜８Ｖ程度のストレス電圧が絶縁膜に印加
される。
【０００４】そして実動作条件下での寿命推定を行う場
合には、何種類かの電圧において上記の定電圧ＴＤＤＢ
試験を行い、それぞれの電圧における絶縁破壊時間を導
出した後、これらの絶縁破壊時間を例えばストレス電圧
に対して対数プロットし、それらを結ぶ直線から外挿す
ることによって、実動作電圧（Ｖａ）での絶縁破壊寿命
（Ｔａ）を導出する（図１５）。
合には、何種類かの電圧において上記の定電圧ＴＤＤＢ
試験を行い、それぞれの電圧における絶縁破壊時間を導
出した後、これらの絶縁破壊時間を例えばストレス電圧
に対して対数プロットし、それらを結ぶ直線から外挿す
ることによって、実動作電圧（Ｖａ）での絶縁破壊寿命
（Ｔａ）を導出する（図１５）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
絶縁破壊時間は本質的に統計的分布をもつパラメータで
あり、さらに実際のＬＳＩにおける絶縁膜においては、
製造の際のプロセスのばらつき、すなわち構造やプロセ
スダメージ等のばらつきが発生するため、これらを考慮
する必要性がある。さらに、そのストレス電圧・ストレ
ス温度に対する加速特性が絶縁膜の面積の関数であるこ
とから、ＬＳＩにおける実際の絶縁膜の面積・構造と実
動作条件下での絶縁膜寿命の統計的分布特性を導出する
ためには、実際のＬＳＩと同等のプロセスによって製造
された非常に数多くの試料を評価する必要があり、多大
な時間とコストを要することになる。
絶縁破壊時間は本質的に統計的分布をもつパラメータで
あり、さらに実際のＬＳＩにおける絶縁膜においては、
製造の際のプロセスのばらつき、すなわち構造やプロセ
スダメージ等のばらつきが発生するため、これらを考慮
する必要性がある。さらに、そのストレス電圧・ストレ
ス温度に対する加速特性が絶縁膜の面積の関数であるこ
とから、ＬＳＩにおける実際の絶縁膜の面積・構造と実
動作条件下での絶縁膜寿命の統計的分布特性を導出する
ためには、実際のＬＳＩと同等のプロセスによって製造
された非常に数多くの試料を評価する必要があり、多大
な時間とコストを要することになる。
【０００６】このような絶縁膜寿命の統計的性質を表現
する手段としては、絶縁膜面内にＰｏｉｓｓｏｎ分布に
従う密度で存在した欠陥を仮定した考え方がある。しか
しながら、このような一定のＰｏｉｓｓｏｎ分布欠陥に
よる絶縁膜寿命の統計的性質の表現は、形成直後の絶縁
膜特性を表現するのには非常に有効であるが、実際のＬ
ＳＩにおける様々な構造やそれにともなう多様なプロセ
スダメージを受けた絶縁膜の寿命を表すことは不可能で
ある。
する手段としては、絶縁膜面内にＰｏｉｓｓｏｎ分布に
従う密度で存在した欠陥を仮定した考え方がある。しか
しながら、このような一定のＰｏｉｓｓｏｎ分布欠陥に
よる絶縁膜寿命の統計的性質の表現は、形成直後の絶縁
膜特性を表現するのには非常に有効であるが、実際のＬ
ＳＩにおける様々な構造やそれにともなう多様なプロセ
スダメージを受けた絶縁膜の寿命を表すことは不可能で
ある。
【０００７】特に、微細デバイスを形成するためのプロ
セス、例えば、ドライエッチングのようなプラズマプロ
セスにおいては、プラズマの高密度化によって、ゲート
絶縁膜に与えられるダメージが増大し、それによるゲー
ト絶縁膜の歩留まりの劣化が問題となっている。このよ
うなプロセスによるゲート絶縁膜の歩留まり劣化は、ゲ
ート電極配線のレイアウトに依存し、さらに、そのプラ
ズマダメージに依存して絶縁膜信頼性分布特性の係数が
変化することが知られている。従って、プロセスでの絶
縁膜特性の劣化を考慮した寿命の評価が必要になる。
セス、例えば、ドライエッチングのようなプラズマプロ
セスにおいては、プラズマの高密度化によって、ゲート
絶縁膜に与えられるダメージが増大し、それによるゲー
ト絶縁膜の歩留まりの劣化が問題となっている。このよ
うなプロセスによるゲート絶縁膜の歩留まり劣化は、ゲ
ート電極配線のレイアウトに依存し、さらに、そのプラ
ズマダメージに依存して絶縁膜信頼性分布特性の係数が
変化することが知られている。従って、プロセスでの絶
縁膜特性の劣化を考慮した寿命の評価が必要になる。
【０００８】また、デバイスの高密度化と、大面積化に
伴って、上記の絶縁膜信頼性の統計的分布特性を、より
広範囲にわたって評価する必要が増大している。
伴って、上記の絶縁膜信頼性の統計的分布特性を、より
広範囲にわたって評価する必要が増大している。
【０００９】そこで本発明は上記従来の問題に鑑み、短
時間かつ、低コストで絶縁膜信頼性評価を行う方法を提
供するもので、プロセスに起因した信頼性劣化等の影響
を考慮した上での広範囲にわたる統計的分布特性と、回
路レベルでの信頼性特性を得ることを目的とする。
時間かつ、低コストで絶縁膜信頼性評価を行う方法を提
供するもので、プロセスに起因した信頼性劣化等の影響
を考慮した上での広範囲にわたる統計的分布特性と、回
路レベルでの信頼性特性を得ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数種のＴＥＧパターンを用いた信頼性評
価結果を組み合わせることによって、最小限の試料数で
の評価から、実回路全体での絶縁膜の高精度な信頼性特
性を導出するための評価手法と、多数のＴＥＧパターン
の信頼性評価試験を同時に行い、破壊の検出をエミッシ
ョン顕微鏡によって効率的に行う構成となっており、こ
れにより、短時間での評価が可能となる。
に本発明は、複数種のＴＥＧパターンを用いた信頼性評
価結果を組み合わせることによって、最小限の試料数で
の評価から、実回路全体での絶縁膜の高精度な信頼性特
性を導出するための評価手法と、多数のＴＥＧパターン
の信頼性評価試験を同時に行い、破壊の検出をエミッシ
ョン顕微鏡によって効率的に行う構成となっており、こ
れにより、短時間での評価が可能となる。
【００１１】
（実施の形態１）以下、図面を用いて本発明を詳細に説
明する。図１、２は本発明の実施の形態１における半導
体装置の評価方法に用いるＭＯＳトランジスタの構造
図、図３はゲート絶縁膜寿命の統計的分布特性の評価シ
ステムの概略図を示したものである。
明する。図１、２は本発明の実施の形態１における半導
体装置の評価方法に用いるＭＯＳトランジスタの構造
図、図３はゲート絶縁膜寿命の統計的分布特性の評価シ
ステムの概略図を示したものである。
【００１２】図１において、各符号は以下の部材を示
す。但し、図１（ａ）及び図２（ａ）は断面図、図１
（ｂ）及び図２（ｂ）は平面図を示している。
す。但し、図１（ａ）及び図２（ａ）は断面図、図１
（ｂ）及び図２（ｂ）は平面図を示している。
【００１３】１００はｐ型半導体基板、１０１は分離絶
縁膜、１０２はｐ型半導体基板１００上に形成されたゲ
ート酸化膜、１０３はゲート酸化膜１０２の上に形成さ
れたゲート電極、１０４はｐ型半導体基板１００上に形
成されたｎ型不純物領域を示し、半導体基板１００、ゲ
ート酸化膜１０２、ゲート電極１０３、およびソース、
ドレイン領域となるｎ型不純物領域１０４によって、Ｍ
ＯＳトランジスタ１０５が形成されている。また金属配
線１０８は、ＭＯＳトランジスタのゲート電極１０３に
接続され、パッド領域１０９によって、ゲート電極１０
３に電圧を印加することができるようになっている。
縁膜、１０２はｐ型半導体基板１００上に形成されたゲ
ート酸化膜、１０３はゲート酸化膜１０２の上に形成さ
れたゲート電極、１０４はｐ型半導体基板１００上に形
成されたｎ型不純物領域を示し、半導体基板１００、ゲ
ート酸化膜１０２、ゲート電極１０３、およびソース、
ドレイン領域となるｎ型不純物領域１０４によって、Ｍ
ＯＳトランジスタ１０５が形成されている。また金属配
線１０８は、ＭＯＳトランジスタのゲート電極１０３に
接続され、パッド領域１０９によって、ゲート電極１０
３に電圧を印加することができるようになっている。
【００１４】また、図２において、金属配線１１０は、
ｐ型半導体領域１００上に、図１におけるＭＯＳトラン
ジスタ１０５と同時に形成された複数のＭＯＳトランジ
スタ群１１１のすべてのゲート電極と接続されており、
パッド領域１１２によって、ＭＯＳトランジスタ群１１
１のすべてのゲート電極に同時に電圧を印加することが
できるようになっており、ここでは、 ＭＯＳトランジ
スタ群１１１を構成する単一のＭＯＳトランジスタはす
べて、上記のＭＯＳトランジスタ１０５と同一のある一
定の構造を有している。
ｐ型半導体領域１００上に、図１におけるＭＯＳトラン
ジスタ１０５と同時に形成された複数のＭＯＳトランジ
スタ群１１１のすべてのゲート電極と接続されており、
パッド領域１１２によって、ＭＯＳトランジスタ群１１
１のすべてのゲート電極に同時に電圧を印加することが
できるようになっており、ここでは、 ＭＯＳトランジ
スタ群１１１を構成する単一のＭＯＳトランジスタはす
べて、上記のＭＯＳトランジスタ１０５と同一のある一
定の構造を有している。
【００１５】また、図３において、１１３はウエハステ
ージ、１１４はウエハステージ１１３の温度を調節する
温度制御系、１１５は電圧源、１１６は電流計、１１７
はゲート電極に電圧を印加するためのプローブであり、
パッド領域１０９（図１の場合）、あるいはパッド領域
１１２（図２の場合）に接続されている。１１８は半導
体基板１００を接地させるためのプローブ、１１９はゲ
ート酸化膜が破壊したときを判定して電圧印加を停止す
るための制御系を示している。
ージ、１１４はウエハステージ１１３の温度を調節する
温度制御系、１１５は電圧源、１１６は電流計、１１７
はゲート電極に電圧を印加するためのプローブであり、
パッド領域１０９（図１の場合）、あるいはパッド領域
１１２（図２の場合）に接続されている。１１８は半導
体基板１００を接地させるためのプローブ、１１９はゲ
ート酸化膜が破壊したときを判定して電圧印加を停止す
るための制御系を示している。
【００１６】図３に示す評価システムを用いて、まず、
プローブ１１７をパッド領域１０９に接続した後、ＭＯ
Ｓトランジスタ１０５のゲート電極に電圧源１１５より
定電圧印加を行なう。ゲート酸化膜に印加する電界は、
例えば、１１〜１３ＭＶ／ｃｍ程度である。この時、上
記のゲート酸化膜に流れるゲート電流を電流計１１６を
用いてモニターし、ゲート酸化膜が破壊する時間ＴＢＤ
を測定する。このとき破壊の判定方法としては、例えば
図１４に示すゲート酸化膜に定電圧を印加した際に流れ
る電流密度の電圧印加時間依存特性において、電流密度
が急激（例えば１秒以内に１桁以上）に増加する点を破
壊時間と定義することができる。同様に、上記のＭＯＳ
トランジスタ１０５と同一の条件によって作成された同
一構造を有する複数のＭＯＳトランジスタ（例えば２０
点）に対して行うことによって、上記の破壊時間ＴＢＤ
の統計的分布特性Ｆ１（ｔ）（図４（ａ））を得ること
ができる。次に、プローブ１１７をパッド領域１１２に
接続した後、ＭＯＳトランジスタ群１１１のすべてのゲ
ート電極に対して、電圧源１１５より上記のストレス電
圧と同一の電圧の印加を行ない、破壊時間ＴＢＤを評価
する。続いて、同様の測定を同一の作成条件によって形
成した、ＭＯＳトランジスタ群１０９と同じ構造を有す
る複数のＭＯＳトランジスタ群（例えば２０点）に対し
て行うことによって、破壊時間ＴＢＤの統計的分布特性
Ｆ２（ｔ）（図４（ｂ））を得ることができる。上記の
Ｆ１（ｔ）及びＦ２（ｔ）を累積故障確立分布関数と呼
ぶこととする。続いて、前記絶縁時間の統計的分布特性
Ｆ１（ｔ）およびＦ２（ｔ）に対してそれぞれ、以下の
式に基づいて変換を加える。なお、これにより、試験を
行った半導体の構造に応じて上記の累積故障確立分布関
数を変換することができる。
プローブ１１７をパッド領域１０９に接続した後、ＭＯ
Ｓトランジスタ１０５のゲート電極に電圧源１１５より
定電圧印加を行なう。ゲート酸化膜に印加する電界は、
例えば、１１〜１３ＭＶ／ｃｍ程度である。この時、上
記のゲート酸化膜に流れるゲート電流を電流計１１６を
用いてモニターし、ゲート酸化膜が破壊する時間ＴＢＤ
を測定する。このとき破壊の判定方法としては、例えば
図１４に示すゲート酸化膜に定電圧を印加した際に流れ
る電流密度の電圧印加時間依存特性において、電流密度
が急激（例えば１秒以内に１桁以上）に増加する点を破
壊時間と定義することができる。同様に、上記のＭＯＳ
トランジスタ１０５と同一の条件によって作成された同
一構造を有する複数のＭＯＳトランジスタ（例えば２０
点）に対して行うことによって、上記の破壊時間ＴＢＤ
の統計的分布特性Ｆ１（ｔ）（図４（ａ））を得ること
ができる。次に、プローブ１１７をパッド領域１１２に
接続した後、ＭＯＳトランジスタ群１１１のすべてのゲ
ート電極に対して、電圧源１１５より上記のストレス電
圧と同一の電圧の印加を行ない、破壊時間ＴＢＤを評価
する。続いて、同様の測定を同一の作成条件によって形
成した、ＭＯＳトランジスタ群１０９と同じ構造を有す
る複数のＭＯＳトランジスタ群（例えば２０点）に対し
て行うことによって、破壊時間ＴＢＤの統計的分布特性
Ｆ２（ｔ）（図４（ｂ））を得ることができる。上記の
Ｆ１（ｔ）及びＦ２（ｔ）を累積故障確立分布関数と呼
ぶこととする。続いて、前記絶縁時間の統計的分布特性
Ｆ１（ｔ）およびＦ２（ｔ）に対してそれぞれ、以下の
式に基づいて変換を加える。なお、これにより、試験を
行った半導体の構造に応じて上記の累積故障確立分布関
数を変換することができる。
【００１７】
【数１】
【００１８】
【数２】
【００１９】ここで、Ｎ、Ｎ１、Ｎ２はそれぞれ、評価
対象の回路、図１に示した半導体装置、図２に示した半
導体装置に含まれるトランジスタ数であり、例えば、Ｎ
＝５、Ｎ１＝１、Ｎ２＝２５である。すなわち、本実施
の形態ではトランジスタの数の比に従った変換を行って
いる。例えば、２０点程度の評価を行ったときには、実
測データとしてのＦ１（ｔ）、Ｆ２（ｔ）は、それぞれ
５〜９５％程度の範囲を有しており、（数１）によって
得られる関するＦ（ｔ）は約２３〜１００％、（数２）
によって得られる関するＦ（ｔ）は約１〜４５．１％の
範囲をそれぞれ有することとなる。これらは、いずれも
５個のＭＯＳトランジスタからなる回路全体での酸化膜
破壊に起因した故障の統計的分布特性を表している。従
って、両者をあわせて一つのグラフにプロットすること
によって、１〜１００％の非常に広い範囲の回路故障の
統計的分布特性を、合計４０点程度の非常に少ない試料
数の評価から得ることができる（図５）。
対象の回路、図１に示した半導体装置、図２に示した半
導体装置に含まれるトランジスタ数であり、例えば、Ｎ
＝５、Ｎ１＝１、Ｎ２＝２５である。すなわち、本実施
の形態ではトランジスタの数の比に従った変換を行って
いる。例えば、２０点程度の評価を行ったときには、実
測データとしてのＦ１（ｔ）、Ｆ２（ｔ）は、それぞれ
５〜９５％程度の範囲を有しており、（数１）によって
得られる関するＦ（ｔ）は約２３〜１００％、（数２）
によって得られる関するＦ（ｔ）は約１〜４５．１％の
範囲をそれぞれ有することとなる。これらは、いずれも
５個のＭＯＳトランジスタからなる回路全体での酸化膜
破壊に起因した故障の統計的分布特性を表している。従
って、両者をあわせて一つのグラフにプロットすること
によって、１〜１００％の非常に広い範囲の回路故障の
統計的分布特性を、合計４０点程度の非常に少ない試料
数の評価から得ることができる（図５）。
【００２０】本実施の形態においては、合計６０点とい
う非常に少ない測定点数において、１〜１００％という
非常に広い範囲での回路故障の統計的分布特性を得るこ
とができている。
う非常に少ない測定点数において、１〜１００％という
非常に広い範囲での回路故障の統計的分布特性を得るこ
とができている。
【００２１】なお、本実施の形態においては、ＭＯＳト
ランジスタ１０５、およびＭＯＳトランジスタ群１０９
に対して、それぞれ２０点の測定を行っているが、より
多くの評価を行うことにより、より高精度の累積故障確
率分布特性を得ることができる。また、本実施の形態に
おいては、ＭＯＳトランジスタ（Ｎ１＝１）と、ＭＯＳ
トランジスタ群（Ｎ２＝２５）の二種類の評価パターン
を用いて、Ｎ＝５の回路の累積故障確率分布特性を得て
いるが、より数多くの種類の評価パターンを用いて測定
を行うことにより、より高範囲の分布特性を得ることが
できる。例えば、Ｎ３＝１００の評価パターンに対し
て、２０点の測定を行った場合には、Ｆ３（ｔ）は約
０．０５〜３％の範囲を有することとなる。従って、Ｆ
１（ｔ）、Ｆ２（ｔ）、Ｆ３（ｔ）の３つの分布特性を
あわせることによって、約０．０５〜１００％の範囲の
特性を得ることができる。
ランジスタ１０５、およびＭＯＳトランジスタ群１０９
に対して、それぞれ２０点の測定を行っているが、より
多くの評価を行うことにより、より高精度の累積故障確
率分布特性を得ることができる。また、本実施の形態に
おいては、ＭＯＳトランジスタ（Ｎ１＝１）と、ＭＯＳ
トランジスタ群（Ｎ２＝２５）の二種類の評価パターン
を用いて、Ｎ＝５の回路の累積故障確率分布特性を得て
いるが、より数多くの種類の評価パターンを用いて測定
を行うことにより、より高範囲の分布特性を得ることが
できる。例えば、Ｎ３＝１００の評価パターンに対し
て、２０点の測定を行った場合には、Ｆ３（ｔ）は約
０．０５〜３％の範囲を有することとなる。従って、Ｆ
１（ｔ）、Ｆ２（ｔ）、Ｆ３（ｔ）の３つの分布特性を
あわせることによって、約０．０５〜１００％の範囲の
特性を得ることができる。
【００２２】（実施の形態２）図６に、本発明の実施の
形態２における半導体装置の構造を、図７に絶縁膜寿命
評価システムの概略図を示す。
形態２における半導体装置の構造を、図７に絶縁膜寿命
評価システムの概略図を示す。
【００２３】図６において、１０２はｐ型半導体基板上
に形成されたゲート絶縁膜、１０３はゲート絶縁膜１０
２の上に形成されたゲート電極を示し、半導体基板、ゲ
ート絶縁膜１０２、ゲート電極１０３によって、ＭＯＳ
キャパシタ１２０が形成されている。さらにゲート電極
１０３は高抵抗の配線領域１２１と接続されている。例
えば、図６に示すように０．２μｍ程度の幅の多結晶シ
リコン配線を長く引き回すことによって、高抵抗配線領
域１２１を実現することができる。ｐ型半導体基板上に
は、ＭＯＳトランジスタ１２０および高抵抗配線領域１
２１の組合わせが複数個形成されている。金属配線１２
２は、高抵抗配線領域を介してｐ型半導体基板上に形成
された複数のＭＯＳキャパシタのゲート電極に接続され
ており、パッド領域１２３によって、高抵抗配線領域を
介して、複数のＭＯＳキャパシタ１２０のすべてのゲー
ト電極に同時に電圧を印加することができる。ここで
は、半導体基板上に形成された複数のＭＯＳキャパシタ
の間隔は互いに２μｍ以上に設計されている。
に形成されたゲート絶縁膜、１０３はゲート絶縁膜１０
２の上に形成されたゲート電極を示し、半導体基板、ゲ
ート絶縁膜１０２、ゲート電極１０３によって、ＭＯＳ
キャパシタ１２０が形成されている。さらにゲート電極
１０３は高抵抗の配線領域１２１と接続されている。例
えば、図６に示すように０．２μｍ程度の幅の多結晶シ
リコン配線を長く引き回すことによって、高抵抗配線領
域１２１を実現することができる。ｐ型半導体基板上に
は、ＭＯＳトランジスタ１２０および高抵抗配線領域１
２１の組合わせが複数個形成されている。金属配線１２
２は、高抵抗配線領域を介してｐ型半導体基板上に形成
された複数のＭＯＳキャパシタのゲート電極に接続され
ており、パッド領域１２３によって、高抵抗配線領域を
介して、複数のＭＯＳキャパシタ１２０のすべてのゲー
ト電極に同時に電圧を印加することができる。ここで
は、半導体基板上に形成された複数のＭＯＳキャパシタ
の間隔は互いに２μｍ以上に設計されている。
【００２４】図８に示す、複数のＭＯＳキャパシタと高
抵抗配線領域とからなる半導体装置（図６）を用いた絶
縁膜寿命評価システムにおいて、１１３はウエハステー
ジ、１１４はウエハステージ１１３の温度を調節する温
度制御系、１１５は電圧源、１１６は電流計、１１７は
ゲート電極に電圧を印加するためのプローブであり、パ
ッド領域１２３に接続されている。１１８は半導体基板
１００を接地させるためのプローブ、１１８はモニター
を示す。また、１２４は撮像装置であり、例えば１００
倍レンズと５０μｍ角の画素を１０２４×１０２４個有
するＣＣＤとによって、ＭＯＳキャパシタの絶縁膜に電
流が流れた際に生じる微弱な発光を、約０．５μｍの空
間分解能で検出することができる。
抵抗配線領域とからなる半導体装置（図６）を用いた絶
縁膜寿命評価システムにおいて、１１３はウエハステー
ジ、１１４はウエハステージ１１３の温度を調節する温
度制御系、１１５は電圧源、１１６は電流計、１１７は
ゲート電極に電圧を印加するためのプローブであり、パ
ッド領域１２３に接続されている。１１８は半導体基板
１００を接地させるためのプローブ、１１８はモニター
を示す。また、１２４は撮像装置であり、例えば１００
倍レンズと５０μｍ角の画素を１０２４×１０２４個有
するＣＣＤとによって、ＭＯＳキャパシタの絶縁膜に電
流が流れた際に生じる微弱な発光を、約０．５μｍの空
間分解能で検出することができる。
【００２５】この絶縁膜寿命評価システムにおいて、ま
ずプローブ１１７をパッド領域１２３に接続した後、高
抵抗配線領域１２１を介して、ＭＯＳキャパシタのすべ
てのゲート電極１０３に電圧源１１５より電圧印加を行
なう。このとき、ゲート絶縁膜に流れる電流（Ｉ）は、
図７に示す等価回路において、ゲート絶縁膜１０３
（Ｃ）のＦ−Ｎ特性と、高抵抗配線領域１２１の抵抗値
Ｒによって決定される。例えば、パッド領域１２３に印
加する電圧（Ｖ）を９Ｖ、個々のＭＯＳキャパシタの膜
厚が６ｎｍ、面積が２μｍ2、抵抗値Ｒが１０ｋΩであ
るとすると、電流量Ｉは２ｎＡ程度である。このとき、
高抵抗配線領域（１０ｋΩ）における電圧降下は２μＶ
と十分に小さいため、パッド領域１１０に印加した電圧
Ｖは、ゲート電極に印加されると考えてよい。電圧印加
の開始とともに、ゲート酸化膜１０２に流れるゲート電
流に伴う発光像を撮像装置１２４を用いてモニターす
る。得られた発光像は発光像処理装置１２５において、
各時間ｔにおける半導体装置（図６）の各ゲート絶縁膜
の位置（ｘ，ｙ）に対応した領域での発光量をカウント
し、Ｐ（ｔ，ｘ，ｙ）なる行列データに変換する。この
とき、半導体装置のＭＯＳキャパシタの間隔は２μｍ以
上離れており、撮像装置１２４の０．５μｍ程度の空間
分解能においても十分に各ＭＯＳキャパシタの発光量を
分解することができる。得られた発光量データＰ（ｔ，
ｘ，ｙ）は、制御系コンピュータ１２６に送られ、絶縁
膜の破壊の判断を行う。
ずプローブ１１７をパッド領域１２３に接続した後、高
抵抗配線領域１２１を介して、ＭＯＳキャパシタのすべ
てのゲート電極１０３に電圧源１１５より電圧印加を行
なう。このとき、ゲート絶縁膜に流れる電流（Ｉ）は、
図７に示す等価回路において、ゲート絶縁膜１０３
（Ｃ）のＦ−Ｎ特性と、高抵抗配線領域１２１の抵抗値
Ｒによって決定される。例えば、パッド領域１２３に印
加する電圧（Ｖ）を９Ｖ、個々のＭＯＳキャパシタの膜
厚が６ｎｍ、面積が２μｍ2、抵抗値Ｒが１０ｋΩであ
るとすると、電流量Ｉは２ｎＡ程度である。このとき、
高抵抗配線領域（１０ｋΩ）における電圧降下は２μＶ
と十分に小さいため、パッド領域１１０に印加した電圧
Ｖは、ゲート電極に印加されると考えてよい。電圧印加
の開始とともに、ゲート酸化膜１０２に流れるゲート電
流に伴う発光像を撮像装置１２４を用いてモニターす
る。得られた発光像は発光像処理装置１２５において、
各時間ｔにおける半導体装置（図６）の各ゲート絶縁膜
の位置（ｘ，ｙ）に対応した領域での発光量をカウント
し、Ｐ（ｔ，ｘ，ｙ）なる行列データに変換する。この
とき、半導体装置のＭＯＳキャパシタの間隔は２μｍ以
上離れており、撮像装置１２４の０．５μｍ程度の空間
分解能においても十分に各ＭＯＳキャパシタの発光量を
分解することができる。得られた発光量データＰ（ｔ，
ｘ，ｙ）は、制御系コンピュータ１２６に送られ、絶縁
膜の破壊の判断を行う。
【００２６】ゲート絶縁膜にＦ−Ｎ電流が流した場合、
および破壊した絶縁膜に電流が流れるときには、いずれ
の場合に置いても発光現象がみられるが、一般に、絶縁
膜破壊後の発光量は破壊前に比べて１桁以上大きい。例
えば、図９（ａ）に示す単一のＭＯＳキャパシタと高抵
抗配線領域とからなる半導体装置に対して、一定の電圧
をゲート絶縁膜に印加し続けた場合の発光量の変化は図
９（ｂ）に示すように、絶縁膜の破壊前後において急激
に変動する。従って、 制御系コンピュータ１２６にお
いては、Ｐ（ｔ，ｘ，ｙ）が急激に増大した時間ｔＢＤ
を記録することによって、位置（ｘ，ｙ）におけるＭＯ
Ｓキャパシタの酸化膜の破壊と、その破壊時間ｔＢＤと
を導出することができる。
および破壊した絶縁膜に電流が流れるときには、いずれ
の場合に置いても発光現象がみられるが、一般に、絶縁
膜破壊後の発光量は破壊前に比べて１桁以上大きい。例
えば、図９（ａ）に示す単一のＭＯＳキャパシタと高抵
抗配線領域とからなる半導体装置に対して、一定の電圧
をゲート絶縁膜に印加し続けた場合の発光量の変化は図
９（ｂ）に示すように、絶縁膜の破壊前後において急激
に変動する。従って、 制御系コンピュータ１２６にお
いては、Ｐ（ｔ，ｘ，ｙ）が急激に増大した時間ｔＢＤ
を記録することによって、位置（ｘ，ｙ）におけるＭＯ
Ｓキャパシタの酸化膜の破壊と、その破壊時間ｔＢＤと
を導出することができる。
【００２７】本実施の形態においては、同時に多数のＭ
ＯＳキャパシタの信頼性試験を行うことができる。
ＯＳキャパシタの信頼性試験を行うことができる。
【００２８】なお、本実施の形態においては、発光像の
処理を各ＭＯＳキャパシタにおける発光量の処理によっ
て行っているが、図６に示す半導体評価装置全体からの
総発光量をカウントし、時間ごとの発光数の変化を評価
することによっても各時間における絶縁膜の累積破壊数
を求めることができる。すなわち、本実施の形態におい
ては、絶縁破壊後に絶縁膜に流れる電流値は、高抵抗配
線の抵抗値によって決定される。例えば、１０ｋΩの抵
抗値を用いた場合には、９Ｖを印加した場合には０．９
ｍＡとなり、各ＭＯＳキャパシタごとでのばらつきは無
視できるため、カウントされる総発光量は破壊した絶縁
膜の総数に比例する。従って、各時間における総発光量
を単位ＭＯＳキャパシタあたりの破壊後の発光量で割る
ことによって、ＭＯＳキャパシタの酸化膜の累積破壊数
を導出することができる。
処理を各ＭＯＳキャパシタにおける発光量の処理によっ
て行っているが、図６に示す半導体評価装置全体からの
総発光量をカウントし、時間ごとの発光数の変化を評価
することによっても各時間における絶縁膜の累積破壊数
を求めることができる。すなわち、本実施の形態におい
ては、絶縁破壊後に絶縁膜に流れる電流値は、高抵抗配
線の抵抗値によって決定される。例えば、１０ｋΩの抵
抗値を用いた場合には、９Ｖを印加した場合には０．９
ｍＡとなり、各ＭＯＳキャパシタごとでのばらつきは無
視できるため、カウントされる総発光量は破壊した絶縁
膜の総数に比例する。従って、各時間における総発光量
を単位ＭＯＳキャパシタあたりの破壊後の発光量で割る
ことによって、ＭＯＳキャパシタの酸化膜の累積破壊数
を導出することができる。
【００２９】本実施の形態においては絶縁膜破壊に伴う
発光像の検出をウェハーの表面方向から行っているが、
例えば半導体装置をパッケージした上で、裏面からの発
光像の検出を行った場合についても同等の効果を得るこ
とができる。特にこの手法は、ゲート絶縁膜上に厚い金
属層が存在し、絶縁膜破壊に伴う発光像の表面からの検
出が困難な場合に有効となる。
発光像の検出をウェハーの表面方向から行っているが、
例えば半導体装置をパッケージした上で、裏面からの発
光像の検出を行った場合についても同等の効果を得るこ
とができる。特にこの手法は、ゲート絶縁膜上に厚い金
属層が存在し、絶縁膜破壊に伴う発光像の表面からの検
出が困難な場合に有効となる。
【００３０】（実施の形態３）図１０は本発明の実施の
形態３におけるＭＯＳキャパシタの構造図、図３はゲー
ト絶縁膜信頼性評価システムの概略図、図１１は回路に
含まれるＭＯＳトランジスタの絶縁膜信頼性評価のフロ
ーチャートを示したものである。
形態３におけるＭＯＳキャパシタの構造図、図３はゲー
ト絶縁膜信頼性評価システムの概略図、図１１は回路に
含まれるＭＯＳトランジスタの絶縁膜信頼性評価のフロ
ーチャートを示したものである。
【００３１】図１０において、各符号は以下の部材を示
す。１０２はｐ型半導体基板上に形成されたゲート絶縁
膜（面積Ｓ）、１０３はゲート絶縁膜１０２の上に形成
されたゲート電極を示し、半導体基板、ゲート酸化膜１
０２、ゲート電極１０３によって、ＭＯＳキャパシタ１
３０、１３１、１３２がそれぞれ形成されている。ＭＯ
Ｓキャパシタ１３０、１３１、１３２のゲート電極はそ
れぞれパッド領域１２７、１２８、１２９を有する金属
配線が接続されている。また、ＭＯＳキャパシタ１３
１、１３２のゲート電極には金属アンテナ配線１３３、
１３４が接続されている。一般に、金属アンテナ配線の
ドライエッチングの際には絶縁膜信頼性が劣化するが、
そのパラメータとしてアンテナ比（＝金属アンテナ配線
の側壁面積／絶縁膜面積）が用いられる。ここでは、Ｍ
ＯＳキャパシタ１３０、１３１、１３２のアンテナ比を
それぞれＲ１、Ｒ２、Ｒ３とすると、Ｒ１＜Ｒ２＜Ｒ３
の関係が成り立つ。
す。１０２はｐ型半導体基板上に形成されたゲート絶縁
膜（面積Ｓ）、１０３はゲート絶縁膜１０２の上に形成
されたゲート電極を示し、半導体基板、ゲート酸化膜１
０２、ゲート電極１０３によって、ＭＯＳキャパシタ１
３０、１３１、１３２がそれぞれ形成されている。ＭＯ
Ｓキャパシタ１３０、１３１、１３２のゲート電極はそ
れぞれパッド領域１２７、１２８、１２９を有する金属
配線が接続されている。また、ＭＯＳキャパシタ１３
１、１３２のゲート電極には金属アンテナ配線１３３、
１３４が接続されている。一般に、金属アンテナ配線の
ドライエッチングの際には絶縁膜信頼性が劣化するが、
そのパラメータとしてアンテナ比（＝金属アンテナ配線
の側壁面積／絶縁膜面積）が用いられる。ここでは、Ｍ
ＯＳキャパシタ１３０、１３１、１３２のアンテナ比を
それぞれＲ１、Ｒ２、Ｒ３とすると、Ｒ１＜Ｒ２＜Ｒ３
の関係が成り立つ。
【００３２】図３において、１１３はウエハステージ、
１１４はウエハステージ１１３の温度を調節する温度制
御系、１１５は電圧源、１１６は電流計、１１７はゲー
ト電極に電圧を印加するためのプローブであり、パッド
領域１２７、あるいは１２８、１２９に接続されてい
る。１１８は半導体基板１００を接地させるためのプロ
ーブ、１１９はゲート酸化膜が破壊したときを判定して
電圧印加を停止するための制御系を示す。
１１４はウエハステージ１１３の温度を調節する温度制
御系、１１５は電圧源、１１６は電流計、１１７はゲー
ト電極に電圧を印加するためのプローブであり、パッド
領域１２７、あるいは１２８、１２９に接続されてい
る。１１８は半導体基板１００を接地させるためのプロ
ーブ、１１９はゲート酸化膜が破壊したときを判定して
電圧印加を停止するための制御系を示す。
【００３３】図３に示す評価システムを用いて、まず、
プローブ１１７をパッド領域１０９に接続した後、ＭＯ
Ｓトランジスタ１０５のゲート電極に電圧源１１５より
定電圧印加を行なう。ゲート酸化膜に印加する電界は、
例えば、１１〜１３ＭＶ／ｃｍ程度である。この時、ゲ
ート酸化膜に流れるゲート電流を電流計１１６を用いて
モニターし、ゲート酸化膜が破壊する時間ＴＢＤを測定
する。
プローブ１１７をパッド領域１０９に接続した後、ＭＯ
Ｓトランジスタ１０５のゲート電極に電圧源１１５より
定電圧印加を行なう。ゲート酸化膜に印加する電界は、
例えば、１１〜１３ＭＶ／ｃｍ程度である。この時、ゲ
ート酸化膜に流れるゲート電流を電流計１１６を用いて
モニターし、ゲート酸化膜が破壊する時間ＴＢＤを測定
する。
【００３４】図１１に示す回路に含まれるＭＯＳトラン
ジスタの絶縁膜信頼性評価のフローチャートのステップ
２００においては、評価を行う回路パターンについて、
配線レイアウトを解析することにより、各ＭＯＳトラン
ジスタに対して、アンテナ比を導出する。次に、ステッ
プ２０１においては、前記ステップ２００において得ら
れたアンテナ比の範囲から、その頻度に応じて、サンプ
リングアンテナ比を決定する。ここでは、Ｒ１、Ｒ２、
Ｒ３の３点でのサンプリングを行い、回路に含まれるＭ
ＯＳトランジスタのすべてについて、そのアンテナ比を
サンプリングされたアンテナ比に近似した上で、各サン
プリングアンテナ比におけるＭＯＳトランジスタのゲー
ト絶縁膜の総面積Ｓ（Ｒ１），Ｓ（Ｒ２），Ｓ（Ｒ３）
を得る。ステップ２０３においては、図１０に示したア
ンテナ比依存性評価用ＴＥＧを用いて、各アンテナ比Ｒ
１，Ｒ２、Ｒ３における絶縁膜の累積故障分布関数Ｆ１
（ｔ）、Ｆ２（ｔ）、Ｆ３（ｔ）を導出する（図１
２）。次に、ステップ２０１において得られた、各サン
プリングされたアンテナ比に対する絶縁膜の面積値Ｓ
（Ｒ１）、Ｓ（Ｒ２）、Ｓ（Ｒ３）を用いて、前記アン
テナ比に対する累積故障分布関数を次式によって変換す
る（ステップ２０４）。
ジスタの絶縁膜信頼性評価のフローチャートのステップ
２００においては、評価を行う回路パターンについて、
配線レイアウトを解析することにより、各ＭＯＳトラン
ジスタに対して、アンテナ比を導出する。次に、ステッ
プ２０１においては、前記ステップ２００において得ら
れたアンテナ比の範囲から、その頻度に応じて、サンプ
リングアンテナ比を決定する。ここでは、Ｒ１、Ｒ２、
Ｒ３の３点でのサンプリングを行い、回路に含まれるＭ
ＯＳトランジスタのすべてについて、そのアンテナ比を
サンプリングされたアンテナ比に近似した上で、各サン
プリングアンテナ比におけるＭＯＳトランジスタのゲー
ト絶縁膜の総面積Ｓ（Ｒ１），Ｓ（Ｒ２），Ｓ（Ｒ３）
を得る。ステップ２０３においては、図１０に示したア
ンテナ比依存性評価用ＴＥＧを用いて、各アンテナ比Ｒ
１，Ｒ２、Ｒ３における絶縁膜の累積故障分布関数Ｆ１
（ｔ）、Ｆ２（ｔ）、Ｆ３（ｔ）を導出する（図１
２）。次に、ステップ２０１において得られた、各サン
プリングされたアンテナ比に対する絶縁膜の面積値Ｓ
（Ｒ１）、Ｓ（Ｒ２）、Ｓ（Ｒ３）を用いて、前記アン
テナ比に対する累積故障分布関数を次式によって変換す
る（ステップ２０４）。
【００３５】
【数３】
【００３６】
【数４】
【００３７】
【数５】
【００３８】さらに、ステップ２０５においては、前記
アンテナ比毎に得られた累積故障分布関数Ｇ１（ｔ）、
Ｇ２（ｔ）、Ｇ３（ｔ）から次式にしたがって演算する
ことにより、所望の回路パターンに対する絶縁膜の故障
分布特性Ｈ（ｔ）を得ることができる。
アンテナ比毎に得られた累積故障分布関数Ｇ１（ｔ）、
Ｇ２（ｔ）、Ｇ３（ｔ）から次式にしたがって演算する
ことにより、所望の回路パターンに対する絶縁膜の故障
分布特性Ｈ（ｔ）を得ることができる。
【００３９】
【数６】
【００４０】本実施の形態によると、配線のドライエッ
チング工程におけるＴＥＧパターンの絶縁膜の信頼性特
性の劣化データから、所望の回路の絶縁膜に対する高精
度な故障分布特性を導出することができる。
チング工程におけるＴＥＧパターンの絶縁膜の信頼性特
性の劣化データから、所望の回路の絶縁膜に対する高精
度な故障分布特性を導出することができる。
【００４１】なお、本実施の形態においては、アンテナ
比に対して３点でのサンプリングを行ったが、サンプリ
ング点を増やすことにより、より精度の良い回路の故障
分布特性を得ることができる。
比に対して３点でのサンプリングを行ったが、サンプリ
ング点を増やすことにより、より精度の良い回路の故障
分布特性を得ることができる。
【００４２】なお、本実施の形態においては配線パター
ンのドライエッチングの際のゲート絶縁膜信頼性劣化量
を考慮した半導体装置の寿命評価法を示しているが、Ｖ
ＩＡホールのドライエッチングの際のゲート絶縁膜信頼
性に対しても、同様の評価を行うことによって、ＶＩＡ
ホールドライエッチングのダメージを考慮した回路の故
障分布特性評価が可能となる。
ンのドライエッチングの際のゲート絶縁膜信頼性劣化量
を考慮した半導体装置の寿命評価法を示しているが、Ｖ
ＩＡホールのドライエッチングの際のゲート絶縁膜信頼
性に対しても、同様の評価を行うことによって、ＶＩＡ
ホールドライエッチングのダメージを考慮した回路の故
障分布特性評価が可能となる。
【００４３】
【発明の効果】以上のように本発明においては、複数種
のＴＥＧパターンを用いた信頼性評価結果を組み合わせ
ることによって、少ない試料数での評価から、実回路全
体での絶縁膜の高精度な信頼性特性を導出するための評
価手法と、多数のＴＥＧパターンの信頼性評価試験を同
時に行い、破壊の検出をエミッション顕微鏡によって効
率的に行うことによって、短時間での評価を可能とする
ための評価装置を実現できる。
のＴＥＧパターンを用いた信頼性評価結果を組み合わせ
ることによって、少ない試料数での評価から、実回路全
体での絶縁膜の高精度な信頼性特性を導出するための評
価手法と、多数のＴＥＧパターンの信頼性評価試験を同
時に行い、破壊の検出をエミッション顕微鏡によって効
率的に行うことによって、短時間での評価を可能とする
ための評価装置を実現できる。
【図１】本発明第１の実施の形態における半導体装置の
構造図
構造図
【図２】本発明第１の実施の形態における半導体装置の
構造図
構造図
【図３】本発明第１の実施の形態における評価システム
の概略図
の概略図
【図４】累積故障確率分布関数の一例を示す図
【図５】累積故障確率分布関数の変換結果を示す図
【図６】本発明第２の実施の形態における半導体装置の
平面図
平面図
【図７】本発明第２の実施の形態における等価回路を示
す図
す図
【図８】本発明第２の実施の形態における評価システム
の概略図
の概略図
【図９】本発明第２の実施の形態における半導体装置の
構造図
構造図
【図１０】本発明第３の実施の形態における半導体装置
の平面図
の平面図
【図１１】本発明第３の実施の形態における評価方法の
工程図
工程図
【図１２】累積故障確率分布関数の一例を示す図
【図１３】絶縁膜信頼性評価方法の模式図
【図１４】絶縁膜信頼性評価時の電流―電圧特性を示す
模式図
模式図
【図１５】寿命推定方法の模式図
１００ ｐ型半導体基板 １０１ 分離絶縁膜 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ ｎ型半導体領域 １０５ ＭＯＳトランジスタ １０６ コンタクト １０７ 層間絶縁膜 １０８ 金属配線 １０９ パッド領域 １１０ 金属配線 １１１ ＭＯＳトランジスタ群 １１２ パッド領域 １１３ ウェハーステージ １１４ 温度調整機構 １１５ 電圧源 １１６ 電流モニター １１７ プローブ １１８ プローブ １１９ 制御系 １２０ ＭＯＳキャパシタ １２１ 高抵抗配線領域 １２２ 金属配線 １２３ パッド領域 １２４ 撮像装置 １２５ 発光像処理装置 １２６ 制御系コンピュータ １２７ パッド領域 １２８ パッド領域 １２９ パッド領域 １３０ 金属アンテナ配線 １３１ 金属アンテナ配線
Claims (7)
- 【請求項１】異なる構造を有する半導体装置の絶縁膜に
対して、それぞれ定電圧ＴＤＤＢ試験を行う工程と、前
記定電圧ＴＤＤＢ試験により得られた累積故障確率分布
関数を与えられた任意の構造の半導体装置の構造に応じ
て変換する工程と、それらを統計的に統合して前記任意
の構造の半導体装置における絶縁膜の累積故障確率分布
関数を導出する工程とを有する半導体装置の絶縁膜信頼
性評価方法。 - 【請求項２】異なる構造を有する半導体装置のそれぞれ
が、ある一定の構造を有するＭＯＳトランジスタが異な
る数だけ含んでおり、すべてのＭＯＳトランジスタのゲ
ート電極に対して半導体装置外部から電圧を印加するよ
う構成されていることを特徴とする請求項１記載の半導
体装置の絶縁膜信頼性評価方法。 - 【請求項３】累積故障確率分布関数の変換時において、
半導体装置を構成するトランジスタの数の比に従った変
換を行うことを特徴とする請求項１または２記載の半導
体装置の絶縁膜信頼性評価方法。 - 【請求項４】同一の半導体基板上に形成された複数のＭ
ＯＳキャパシタのすべてのゲート電極にそれぞれ高抵抗
配線領域を介して外部からの電圧印加を可能とする単一
のパッド領域に接続された半導体装置に対し、前記パッ
ド領域から電圧を印加する工程と、前記電圧印加と同時
に前記ＭＯＳキャパシタからの発光像をモニターする工
程と、前記発光像を処理することによって破壊した絶縁
膜の数を導出する工程とを有する半導体装置の絶縁膜信
頼性評価方法。 - 【請求項５】発光像を処理する工程において、同一の半
導体基板上に形成された複数のＭＯＳキャパシタのゲー
ト絶縁膜に対応する領域での発光量をそれぞれカウント
し、前記各領域での発光量を個別に解析することによっ
て、それぞれの破壊を判断することを特徴とする請求項
４記載の半導体装置の絶縁膜信頼性評価方法。 - 【請求項６】発光像を処理する工程において、同一の半
導体基板上に形成された複数のＭＯＳキャパシタ群全体
からの発光量をカウントし、前記ＭＯＳキャパシタ群の
内、破壊したＭＯＳキャパシタの総数を導出することを
特徴とする請求項５記載の半導体装置の絶縁膜信頼性評
価方法。 - 【請求項７】評価を行う回路について、配線レイアウト
を解析することにより、前記回路を構成する各ＭＯＳト
ランジスタに対して、アンテナ比を導出する工程と、ア
ンテナ比のサンプリングを行う工程と、前記サンプリン
グされたアンテナ比に対して、前記アンテナ比の配線パ
ターンを有するＭＯＳキャパシタを用いて、各アンテナ
比における絶縁膜の累積故障分布関数を導出する工程
と、各サンプリングされたアンテナ比に対する絶縁膜の
面積値を用いて、前記アンテナ比に対する累積故障分布
関数を変換する工程と、前記アンテナ比毎に得られた累
積故障分布関数を演算することにより、所望の回路パタ
ーンに対する絶縁膜の故障分布特性を得る工程とを有す
ることを特徴とする半導体装置の絶縁膜信頼性評価方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079480A JPH10275839A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置の絶縁膜信頼性評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079480A JPH10275839A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置の絶縁膜信頼性評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275839A true JPH10275839A (ja) | 1998-10-13 |
Family
ID=13691069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9079480A Pending JPH10275839A (ja) | 1997-03-31 | 1997-03-31 | 半導体装置の絶縁膜信頼性評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10275839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192915A (ja) * | 2010-03-16 | 2011-09-29 | Fujitsu Semiconductor Ltd | 評価素子 |
-
1997
- 1997-03-31 JP JP9079480A patent/JPH10275839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192915A (ja) * | 2010-03-16 | 2011-09-29 | Fujitsu Semiconductor Ltd | 評価素子 |
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