JPH1079407A - ドライエッチングダメージ検出装置及び半導体装置の診断方法 - Google Patents
ドライエッチングダメージ検出装置及び半導体装置の診断方法Info
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- JPH1079407A JPH1079407A JP8234843A JP23484396A JPH1079407A JP H1079407 A JPH1079407 A JP H1079407A JP 8234843 A JP8234843 A JP 8234843A JP 23484396 A JP23484396 A JP 23484396A JP H1079407 A JPH1079407 A JP H1079407A
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Abstract
(57)【要約】
【課題】 ドライエッチング工程での絶縁膜劣化に基づ
いた工程のモニターを、高感度で、しかも実デバイス構
造に即した状態で行うためのドライエッチングダメージ
検出装置及び、それらを利用した半導体装置の診断方法
を提供することを目的とする。 【解決手段】 ＭＯＳ型キャパシタのゲート電極に接続
された金属配線１０６と、金属配線１０６と１μｍ以下
の距離で隣接し半導体基板とダイオードを介して接続さ
れた金属配線１１０を配置した半導体装置を形成し、金
属配線１１０の存在に起因する金属配線１０６のダメー
ジを算出する。これにより、高感度で、プロセス変動に
敏感なドライエッチングダメージ検出が可能となる。
いた工程のモニターを、高感度で、しかも実デバイス構
造に即した状態で行うためのドライエッチングダメージ
検出装置及び、それらを利用した半導体装置の診断方法
を提供することを目的とする。 【解決手段】 ＭＯＳ型キャパシタのゲート電極に接続
された金属配線１０６と、金属配線１０６と１μｍ以下
の距離で隣接し半導体基板とダイオードを介して接続さ
れた金属配線１１０を配置した半導体装置を形成し、金
属配線１１０の存在に起因する金属配線１０６のダメー
ジを算出する。これにより、高感度で、プロセス変動に
敏感なドライエッチングダメージ検出が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体装置
（ドライエッチングダメージ検出装置）に関するもので
あり、特に製造の際のドライエッチング工程を絶縁膜ダ
メージに基づいてモニターするための方法と、前記ドラ
イエッチング工程での劣化を設計段階において防止する
ことのできるＭＯＳ型半導体装置の診断方法を提供す
る。
（ドライエッチングダメージ検出装置）に関するもので
あり、特に製造の際のドライエッチング工程を絶縁膜ダ
メージに基づいてモニターするための方法と、前記ドラ
イエッチング工程での劣化を設計段階において防止する
ことのできるＭＯＳ型半導体装置の診断方法を提供す
る。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化が大き
く進展してきており、ＭＯＳ型半導体装置においても、
トランジスタ素子の微細化に伴って、ゲート絶縁膜の薄
膜化がはかられてきている。その結果、具体的には０．
２５μｍルールでは６〜８ｎｍの薄いゲート絶縁膜が使
用されることになりつつある。
く進展してきており、ＭＯＳ型半導体装置においても、
トランジスタ素子の微細化に伴って、ゲート絶縁膜の薄
膜化がはかられてきている。その結果、具体的には０．
２５μｍルールでは６〜８ｎｍの薄いゲート絶縁膜が使
用されることになりつつある。
【０００３】上記のような薄いゲート絶縁膜を有する半
導体装置を製造する際には、製造工程中に発生するゲー
ト絶縁膜へのダメージが問題となる。さらに、デバイス
の微細化に伴う配線パターンの高アスペクト比化や、さ
らにはプラズマの高密度化といったプロセス条件の変化
に伴って、ドライエッチング工程において配線パターン
に注入される電荷はますます増大しつつある。従って、
ドライエッチング工程において、配線パターンに注入さ
れた電荷が、ゲート絶縁膜中を流れることによって生じ
る、ゲート絶縁膜の破壊、劣化、およびトランジスタ特
性の劣化（しきい値電圧変動、飽和電流値減少）は、微
細化にともなって大きな問題となってくる。
導体装置を製造する際には、製造工程中に発生するゲー
ト絶縁膜へのダメージが問題となる。さらに、デバイス
の微細化に伴う配線パターンの高アスペクト比化や、さ
らにはプラズマの高密度化といったプロセス条件の変化
に伴って、ドライエッチング工程において配線パターン
に注入される電荷はますます増大しつつある。従って、
ドライエッチング工程において、配線パターンに注入さ
れた電荷が、ゲート絶縁膜中を流れることによって生じ
る、ゲート絶縁膜の破壊、劣化、およびトランジスタ特
性の劣化（しきい値電圧変動、飽和電流値減少）は、微
細化にともなって大きな問題となってくる。
【０００４】このような課題を解決するための従来の技
術として、ドライエッチング工程のプロセス条件を最適
化することによって、配線パターンに注入される電荷量
を最小化させることが行われてきた。
術として、ドライエッチング工程のプロセス条件を最適
化することによって、配線パターンに注入される電荷量
を最小化させることが行われてきた。
【０００５】
【発明が解決しようとする課題】前記ドライエッチング
プロセス条件の最適化を行うに際しては、そのダメージ
を定量的に評価するための手法が非常に重要となる。従
来のドライエッチングダメージ評価に際しては、図１０
に示すようなアンテナ配線を有するＴＥＧ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が用いられ、アンテナＴ
ＥＧのアンテナ長、あるいはアンテナアスペクト比を変
動させた場合について、ＭＯＳ型トランジスタの特性値
の変動、あるいはゲート絶縁膜信頼性寿命等の評価が行
われてきた。
プロセス条件の最適化を行うに際しては、そのダメージ
を定量的に評価するための手法が非常に重要となる。従
来のドライエッチングダメージ評価に際しては、図１０
に示すようなアンテナ配線を有するＴＥＧ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が用いられ、アンテナＴ
ＥＧのアンテナ長、あるいはアンテナアスペクト比を変
動させた場合について、ＭＯＳ型トランジスタの特性値
の変動、あるいはゲート絶縁膜信頼性寿命等の評価が行
われてきた。
【０００６】しかしながら、このようなゲート電極に接
続された金属配線のみからなるアンテナ配線ＴＥＧで
は、そのダメージ検出性能の点で問題がある。例えば、
半導体基板と電気的に接続されたアンテナ配線がゲート
電極配線に比較的広範囲いにわたって隣接して存在する
場合には、トランジスタへのダメージが増幅されるとい
う現象がある。このようなゲート電極配線と半導体基板
と電気的に接続された配線との隣接は、実デバイスでの
配線レイアウトでは非常に頻繁に存在するのにも関わら
ず、前記従来のゲート電極配線のみからなるアンテナＴ
ＥＧを用いた評価では、このようなレイアウトに起因し
たダメージを評価することができない。従って、従来の
アンテナＴＥＧを用いた方法では、実デバイスに即した
プロセスの最適化を行うことが困難であった。
続された金属配線のみからなるアンテナ配線ＴＥＧで
は、そのダメージ検出性能の点で問題がある。例えば、
半導体基板と電気的に接続されたアンテナ配線がゲート
電極配線に比較的広範囲いにわたって隣接して存在する
場合には、トランジスタへのダメージが増幅されるとい
う現象がある。このようなゲート電極配線と半導体基板
と電気的に接続された配線との隣接は、実デバイスでの
配線レイアウトでは非常に頻繁に存在するのにも関わら
ず、前記従来のゲート電極配線のみからなるアンテナＴ
ＥＧを用いた評価では、このようなレイアウトに起因し
たダメージを評価することができない。従って、従来の
アンテナＴＥＧを用いた方法では、実デバイスに即した
プロセスの最適化を行うことが困難であった。
【０００７】さらに、この隣接した半導体基板と電気的
に接続された配線に起因するダメージは、局所的なプラ
ズマポテンシャルの不均一性によってもたらされると考
えられており、そのためプラズマ条件の変動等の影響を
非常に受けやすいという特徴を有している。従来のゲー
ト電極配線のみからなるアンテナＴＥＧを用いてドライ
エッチング工程のモニター、管理を行っている場合に
は、実デバイスでのダメージがプロセス変動により増大
しているのにも関わらず、モニターに用いているアンテ
ナＴＥＧにおけるダメージがあまり変動しないという問
題があった。
に接続された配線に起因するダメージは、局所的なプラ
ズマポテンシャルの不均一性によってもたらされると考
えられており、そのためプラズマ条件の変動等の影響を
非常に受けやすいという特徴を有している。従来のゲー
ト電極配線のみからなるアンテナＴＥＧを用いてドライ
エッチング工程のモニター、管理を行っている場合に
は、実デバイスでのダメージがプロセス変動により増大
しているのにも関わらず、モニターに用いているアンテ
ナＴＥＧにおけるダメージがあまり変動しないという問
題があった。
【０００８】従って、本発明は上記問題点に鑑み、ドラ
イエッチング工程での電荷注入によるゲート絶縁膜劣化
に基づいた前記ドライエッチング工程のモニターを、高
感度で、しかも実デバイス構造に即した状態で行うため
の方法と、前記ドライエッチング工程での劣化を設計段
階において予め防止するための配線レイアウトの診断方
法を提供することを目的とする。
イエッチング工程での電荷注入によるゲート絶縁膜劣化
に基づいた前記ドライエッチング工程のモニターを、高
感度で、しかも実デバイス構造に即した状態で行うため
の方法と、前記ドライエッチング工程での劣化を設計段
階において予め防止するための配線レイアウトの診断方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、ゲート電極配線に隣接して半導体基板と接続された
配線を配置した高感度ドライエッチングダメージ検出装
置を提供することにより、実デバイスでのダメージ量を
想定したプロセス最適化、プロセス管理を行うことを可
能にし、さらに上記ドライエッチングダメージ検出装置
を用いた評価結果に基づき、半導体集積回路の各配線層
の配線レイアウトを、ゲート絶縁膜信頼性劣化の観点か
ら診断するための手法を提供するものである。
に、ゲート電極配線に隣接して半導体基板と接続された
配線を配置した高感度ドライエッチングダメージ検出装
置を提供することにより、実デバイスでのダメージ量を
想定したプロセス最適化、プロセス管理を行うことを可
能にし、さらに上記ドライエッチングダメージ検出装置
を用いた評価結果に基づき、半導体集積回路の各配線層
の配線レイアウトを、ゲート絶縁膜信頼性劣化の観点か
ら診断するための手法を提供するものである。
【００１０】
【発明の実施の形態】以下、実施の形態により本発明を
詳細に説明する。
詳細に説明する。
【００１１】本発明は、上記したように、ＭＯＳキャパ
シタの電極と電気的に接続された第１の金属配線とは別
に存在する半導体基板と電気的に接続された第２の金属
配線から受けるＭＯＳキャパシタへの影響を考慮したも
のであり、上記の影響は、配線の高さ等のサイズによっ
ても異なるが、上記の第１の金属配線と第２の金属配線
間の距離が１μｍ以下の場合において発生する。
シタの電極と電気的に接続された第１の金属配線とは別
に存在する半導体基板と電気的に接続された第２の金属
配線から受けるＭＯＳキャパシタへの影響を考慮したも
のであり、上記の影響は、配線の高さ等のサイズによっ
ても異なるが、上記の第１の金属配線と第２の金属配線
間の距離が１μｍ以下の場合において発生する。
【００１２】また、上記のように、第１の金属配線と第
２の金属配線間の距離が１μｍ以下の場合においてであ
っても、特にＭＯＳキャパシタの絶縁膜面積をＳ［μｍ
２］、金属配線の高さをＨ［μｍ］としたとき、第１の
金属配線の内、第２の金属配線と隣接している部分の長
さが１００×Ｓ／Ｈ以上である場合に影響が大きい。
２の金属配線間の距離が１μｍ以下の場合においてであ
っても、特にＭＯＳキャパシタの絶縁膜面積をＳ［μｍ
２］、金属配線の高さをＨ［μｍ］としたとき、第１の
金属配線の内、第２の金属配線と隣接している部分の長
さが１００×Ｓ／Ｈ以上である場合に影響が大きい。
【００１３】（実施の形態１）図１は本発明実施の形態
１におけるドライエッチングダメージ検出装置の構造図
を示したものである。図１（ａ）は半導体装置の平面
図、図１（ｂ）は図1（ａ）中Ａ−Ａ’に対応するＭＯ
Ｓ型トランジスタおよびダイオードの断面図である。
１におけるドライエッチングダメージ検出装置の構造図
を示したものである。図１（ａ）は半導体装置の平面
図、図１（ｂ）は図1（ａ）中Ａ−Ａ’に対応するＭＯ
Ｓ型トランジスタおよびダイオードの断面図である。
【００１４】図１において、１０１はＰ型半導体基板１
００上に形成された素子分離領域、１０２はＮ型ＭＯＳ
トランジスタ１０３を構成するゲート絶縁膜、１０４は
ゲート電極、１０５は半導体素子上に形成された層間絶
縁膜、金属配線１０６はコンタクトプラグ１０７を介し
て、前記Ｎ型ＭＯＳトランジスタのゲート電極１０４に
接続されている。また、１０８はＰ型半導体基板１００
中に形成されたＮ型半導体領域であり、ダイオード１０
９を形成している。金属配線１１０はコンタクトプラグ
１１１を介して、前記ダイオード１０９に接続されてい
る。
００上に形成された素子分離領域、１０２はＮ型ＭＯＳ
トランジスタ１０３を構成するゲート絶縁膜、１０４は
ゲート電極、１０５は半導体素子上に形成された層間絶
縁膜、金属配線１０６はコンタクトプラグ１０７を介し
て、前記Ｎ型ＭＯＳトランジスタのゲート電極１０４に
接続されている。また、１０８はＰ型半導体基板１００
中に形成されたＮ型半導体領域であり、ダイオード１０
９を形成している。金属配線１１０はコンタクトプラグ
１１１を介して、前記ダイオード１０９に接続されてい
る。
【００１５】本実施の形態によれば、ゲート電極１０４
に接続された金属配線１０６に隣接した金属配線１１０
（ダイオード１０９に接続）の存在によって、ゲート絶
縁膜１０３へのダメージは大きく増幅される。図２に
は、ドライエッチング時における金属配線１０６と金属
配線１１０との間のアスペクト比とゲート絶縁膜信頼性
劣化との相関を示す。比較のため、図３に示すようにダ
イオードに接続されていない金属配線１１２が隣接して
いる場合についての結果も示す。ダイオード接続配線が
隣接することによってダメージが増大しており、さらに
アスペクト比が大きくなるに従ってその差が増加する傾
向にあることが分かる。従って、本実施の形態に示した
アンテナＴＥＧを用いることにより、感度よくドライエ
ッチングダメージをモニターすることができる。
に接続された金属配線１０６に隣接した金属配線１１０
（ダイオード１０９に接続）の存在によって、ゲート絶
縁膜１０３へのダメージは大きく増幅される。図２に
は、ドライエッチング時における金属配線１０６と金属
配線１１０との間のアスペクト比とゲート絶縁膜信頼性
劣化との相関を示す。比較のため、図３に示すようにダ
イオードに接続されていない金属配線１１２が隣接して
いる場合についての結果も示す。ダイオード接続配線が
隣接することによってダメージが増大しており、さらに
アスペクト比が大きくなるに従ってその差が増加する傾
向にあることが分かる。従って、本実施の形態に示した
アンテナＴＥＧを用いることにより、感度よくドライエ
ッチングダメージをモニターすることができる。
【００１６】なお、本実施の形態においては、ダイオー
ドに接続された金属配線を用いているが、半導体基板と
抵抗性接触している金属配線を用いた場合についても同
等の効果が得られる。
ドに接続された金属配線を用いているが、半導体基板と
抵抗性接触している金属配線を用いた場合についても同
等の効果が得られる。
【００１７】（実施の形態２）図４は本発明実施の形態
２における、ドライエッチングダメージのモニター手法
を示すフローチャートである。図中ステップ２００にお
いて、図５、７に示すような第Ｎ層金属配線ドライエッ
チングダメージ検出用装置と、リファレンス評価用装置
を、製品と同一ウェハー上に設置する。ステップ２０１
においては、前記ドライエッチング処理の際に用いた前
記ウェハー上のレジスト除去処理を行う。ステップ２０
２においては、図７に示すような装置を用いて、前記リ
ファレンス評価用装置、およびドライエッチングダメー
ジ検出装置の絶縁膜に例えば１００ｍＡ／ｃｍ２の一定
電流密度で電荷注入を行い、前記絶縁膜が破壊に至るま
での注入総電荷量Ｑｂｄ１［Ｃ／ｃｍ２］、およびＱｂ
ｄ２［Ｃ／ｃｍ２］をそれぞれ測定する。ステップ２０
３においては、前記Ｑｂｄ２と前記Ｑｂｄ１との差を計
算することにより、ダメージ量ΔＱｂｄ［Ｃ／ｃｍ２］
を計算する。
２における、ドライエッチングダメージのモニター手法
を示すフローチャートである。図中ステップ２００にお
いて、図５、７に示すような第Ｎ層金属配線ドライエッ
チングダメージ検出用装置と、リファレンス評価用装置
を、製品と同一ウェハー上に設置する。ステップ２０１
においては、前記ドライエッチング処理の際に用いた前
記ウェハー上のレジスト除去処理を行う。ステップ２０
２においては、図７に示すような装置を用いて、前記リ
ファレンス評価用装置、およびドライエッチングダメー
ジ検出装置の絶縁膜に例えば１００ｍＡ／ｃｍ２の一定
電流密度で電荷注入を行い、前記絶縁膜が破壊に至るま
での注入総電荷量Ｑｂｄ１［Ｃ／ｃｍ２］、およびＱｂ
ｄ２［Ｃ／ｃｍ２］をそれぞれ測定する。ステップ２０
３においては、前記Ｑｂｄ２と前記Ｑｂｄ１との差を計
算することにより、ダメージ量ΔＱｂｄ［Ｃ／ｃｍ２］
を計算する。
【００１８】本実施の形態によれば、製品と同一ウェハ
ー上に設けられた高感度ドライエッチングダメージ検出
装置を用いることにより、製品の第Ｎ層ドライエッチン
グ処理と同時に、前記ドライエッチング工程におけるダ
メージ量の検出を行うことができ、非常に高感度、高精
度のダメージモニターが可能となる。
ー上に設けられた高感度ドライエッチングダメージ検出
装置を用いることにより、製品の第Ｎ層ドライエッチン
グ処理と同時に、前記ドライエッチング工程におけるダ
メージ量の検出を行うことができ、非常に高感度、高精
度のダメージモニターが可能となる。
【００１９】なお、本実施の形態においては、ドライエ
ッチングダメージ検出装置の絶縁膜は、製品のＭＯＳ型
トランジスタのゲート絶縁膜と同時に形成しており、実
製品に即したドライエッチングダメージの検出が可能と
なっている。
ッチングダメージ検出装置の絶縁膜は、製品のＭＯＳ型
トランジスタのゲート絶縁膜と同時に形成しており、実
製品に即したドライエッチングダメージの検出が可能と
なっている。
【００２０】また、本実施の形態においては、ウェハー
ごとにＱｂｄ１を測定しているが、通常Ｑｂｄ１の変動
はＱｂｄ２の変動に対して十分小さいため、適当な間隔
で測定されデータベース化された値をＱｂｄ１として用
いてもよい。
ごとにＱｂｄ１を測定しているが、通常Ｑｂｄ１の変動
はＱｂｄ２の変動に対して十分小さいため、適当な間隔
で測定されデータベース化された値をＱｂｄ１として用
いてもよい。
【００２１】また、本実施の形態においては、ダメージ
量の評価を行う第Ｎ層金属配線ドライエッチング処理の
後、レジスト除去を行った直後にダメージ定量化評価を
行っているが、レジスト除去後に別の処理を行った後に
おいても、必要に応じて前記第Ｎ層金属配線を表面に露
出させる工程を加えることにより、同等のダメージ評価
を行うことができる。
量の評価を行う第Ｎ層金属配線ドライエッチング処理の
後、レジスト除去を行った直後にダメージ定量化評価を
行っているが、レジスト除去後に別の処理を行った後に
おいても、必要に応じて前記第Ｎ層金属配線を表面に露
出させる工程を加えることにより、同等のダメージ評価
を行うことができる。
【００２２】（実施の形態３）図８は本発明実施の形態
３における、配線レイアウトの診断方法を示すフローチ
ャートである。図中ステップ３００において、第Ｎ−１
層と第Ｎ層とを接続させるコンタクトを第Ｎ層以下の配
線層における半導体基板との接続形態によって、（１）
ゲート電極にのみ接続したコンタクト、（２）半導体基
板と抵抗性、あるいは整流性接続を有するコンタクト、
（３）いずれとも接続されていないコンタクト、の３種
に分類する。ステップ３０１においては、第Ｎ層配線レ
イヤーにおける配線レイアウトデータから、独立した配
線パターンを抽出し、互いに独立したＫ本の配線パター
ンを得る。ステップ３０２においては、前記ステップ３
００、３０１の結果から、すべての第Ｎ層配線パターン
から、第Ｎ層以下の配線層における半導体基板との接続
形態に基づいて、（１）ゲート電極にのみ接続した配線
パターンＡ１、Ａ２…、Ａｋ（各配線についてそれぞれ
に接続されたトランジスタの総ゲート絶縁膜面積情報Ｓ
１、Ｓ２…、Ｓｋを与える）、（２）半導体基板と抵抗
性、あるいは整流性接続を有する配線パターンＢ、を抽
出する。続いて、前記ステップ３０２で抽出されたｋ本
の独立したゲート電極のみに接続された配線パターンＡ
１、Ａ２…、Ａｋのそれぞれの配線について、ステップ
３０３〜３０５の計算をおこなう。ステップ３０３にお
いては、配線パターンＡｎ（ｎ＝１〜ｋ）の任意の側壁
点から前記配線パターンＢへの最短距離ｘを計算する。
ステップ３０４においては、予め求めてある係数Ａ、Ｂ
を用いてｙ＝Ａｅｘｐ（Ｂ／ｘ）なる値ｙを計算する。
ステップ３０５においては前記配線パターンＡｎの全領
域にわたって前記ｙ値を計算、積分することによってダ
メージ量Ｙｎ［Ｃ］を計算する。最後に、ステップ３０
６においては、ｋ本の配線のＹｎのいずれかにおいて、
例えばＳｎ［ｃｍ２］×１０以上のものがある場合には
『ＮＧ』を出力し、ない場合には『ＯＫ』を出力する
（ここで、前記第Ｎ層金属配線の高さをＨ［μｍ］とす
る）。すなわち、本実施の形態では、ＭＯＳ型トランジ
スタのゲート電極に接続された第１の配線パターンと、
半導体基板との抵抗性または整流性接続を有する第２の
配線パターンとを抽出した後、第１の配線パターンの任
意の点における第２の配線パターンとの最短距離ｘを計
算し、その後ｘに依存するダメージ量ｙを求めて、ｙを
積分している。
３における、配線レイアウトの診断方法を示すフローチ
ャートである。図中ステップ３００において、第Ｎ−１
層と第Ｎ層とを接続させるコンタクトを第Ｎ層以下の配
線層における半導体基板との接続形態によって、（１）
ゲート電極にのみ接続したコンタクト、（２）半導体基
板と抵抗性、あるいは整流性接続を有するコンタクト、
（３）いずれとも接続されていないコンタクト、の３種
に分類する。ステップ３０１においては、第Ｎ層配線レ
イヤーにおける配線レイアウトデータから、独立した配
線パターンを抽出し、互いに独立したＫ本の配線パター
ンを得る。ステップ３０２においては、前記ステップ３
００、３０１の結果から、すべての第Ｎ層配線パターン
から、第Ｎ層以下の配線層における半導体基板との接続
形態に基づいて、（１）ゲート電極にのみ接続した配線
パターンＡ１、Ａ２…、Ａｋ（各配線についてそれぞれ
に接続されたトランジスタの総ゲート絶縁膜面積情報Ｓ
１、Ｓ２…、Ｓｋを与える）、（２）半導体基板と抵抗
性、あるいは整流性接続を有する配線パターンＢ、を抽
出する。続いて、前記ステップ３０２で抽出されたｋ本
の独立したゲート電極のみに接続された配線パターンＡ
１、Ａ２…、Ａｋのそれぞれの配線について、ステップ
３０３〜３０５の計算をおこなう。ステップ３０３にお
いては、配線パターンＡｎ（ｎ＝１〜ｋ）の任意の側壁
点から前記配線パターンＢへの最短距離ｘを計算する。
ステップ３０４においては、予め求めてある係数Ａ、Ｂ
を用いてｙ＝Ａｅｘｐ（Ｂ／ｘ）なる値ｙを計算する。
ステップ３０５においては前記配線パターンＡｎの全領
域にわたって前記ｙ値を計算、積分することによってダ
メージ量Ｙｎ［Ｃ］を計算する。最後に、ステップ３０
６においては、ｋ本の配線のＹｎのいずれかにおいて、
例えばＳｎ［ｃｍ２］×１０以上のものがある場合には
『ＮＧ』を出力し、ない場合には『ＯＫ』を出力する
（ここで、前記第Ｎ層金属配線の高さをＨ［μｍ］とす
る）。すなわち、本実施の形態では、ＭＯＳ型トランジ
スタのゲート電極に接続された第１の配線パターンと、
半導体基板との抵抗性または整流性接続を有する第２の
配線パターンとを抽出した後、第１の配線パターンの任
意の点における第２の配線パターンとの最短距離ｘを計
算し、その後ｘに依存するダメージ量ｙを求めて、ｙを
積分している。
【００２３】本実施の形態においては、ステップ３０３
〜３０４において、半導体基板と電気的に接続された配
線パターンの存在によって、ゲート電極配線に導入され
るダメージ量を、金属配線間の距離ｘに応じて、Ａｅｘ
ｐ（Ｂ／ｘ）なる式により計算することができる。従っ
て、本実施の形態により、ドライエッチング工程でのゲ
ート絶縁膜信頼性劣化の増大が、規定値を上回るか否か
について、配線レイアウトを計算機処理することにより
診断することができる。
〜３０４において、半導体基板と電気的に接続された配
線パターンの存在によって、ゲート電極配線に導入され
るダメージ量を、金属配線間の距離ｘに応じて、Ａｅｘ
ｐ（Ｂ／ｘ）なる式により計算することができる。従っ
て、本実施の形態により、ドライエッチング工程でのゲ
ート絶縁膜信頼性劣化の増大が、規定値を上回るか否か
について、配線レイアウトを計算機処理することにより
診断することができる。
【００２４】なお、本実施の形態ではドライエッチング
ダメージをｙ＝Ａｅｘｐ（Ｂ／ｘ）なる関係で近似でき
ることを用いている。従って、本実施の形態で用いた係
数Ａ、Ｂは、図１に示したドライエッチングダメージ検
出装置において、ゲート電極配線と基板接続配線との間
の距離ｘ［μｍ］を変化させた場合について、それぞれ
Ｑｂｄ［Ｃ／ｃｍ２］の劣化量、すなわち絶縁膜に注入
電荷量を求め、その結果得られた単位隣接配線長あたり
の注入電荷量Ｑ［Ｃ］を、Ｑ＝Ａｅｘｐ（Ｂ／ｘ）の関
係に基づいてフィッティングすることにより、係数Ａ、
Ｂを求めることができる。
ダメージをｙ＝Ａｅｘｐ（Ｂ／ｘ）なる関係で近似でき
ることを用いている。従って、本実施の形態で用いた係
数Ａ、Ｂは、図１に示したドライエッチングダメージ検
出装置において、ゲート電極配線と基板接続配線との間
の距離ｘ［μｍ］を変化させた場合について、それぞれ
Ｑｂｄ［Ｃ／ｃｍ２］の劣化量、すなわち絶縁膜に注入
電荷量を求め、その結果得られた単位隣接配線長あたり
の注入電荷量Ｑ［Ｃ］を、Ｑ＝Ａｅｘｐ（Ｂ／ｘ）の関
係に基づいてフィッティングすることにより、係数Ａ、
Ｂを求めることができる。
【００２５】（実施の形態４）図９は本発明実施の形態
４における、配線レイアウトの診断方法を示すフローチ
ャートである。図中ステップ４００において、第Ｎ−１
層と第Ｎ層とを接続させるコンタクトを第Ｎ層以下の配
線層における半導体基板との接続形態によって、（１）
ゲート電極にのみ接続したコンタクト、（２）半導体基
板と抵抗性、あるいは整流性接続を有するコンタクト、
（３）いずれとも接続されていないコンタクト、の３種
に分類する。ステップ４０１においては、第Ｎ層配線レ
イヤーにおける配線レイアウトデータから、独立した配
線パターンを抽出し、互いに独立したＫ本の配線パター
ンを得る。ステップ４０２においては、前記ステップ４
００、４０１の結果から、すべての第Ｎ層配線パターン
から、第Ｎ層以下の配線層における半導体基板との接続
形態に基づいて、（１）ゲート電極にのみ接続した配線
パターンＡ１、Ａ２…、Ａｋ（各配線についてそれぞれ
に接続されたトランジスタの総ゲート絶縁膜面積情報Ｓ
１、Ｓ２…、Ｓｋを与える）、（２）半導体基板と抵抗
性、あるいは整流性接続を有する配線パターンＢ、を抽
出する。続いて、ステップ４０３においては、前記配線
パターン領域Ｂを計算機上で例えば大きくとも１μｍだ
け拡張処理し領域Ｂ’を得る。ステップ４０４において
は、前記ステップ４０２において得られた、ｋ本の独立
したゲート電極のみに接続された配線パターンＡ１、Ａ
２…、Ａｋの輪郭データについて、それぞれ領域Ｂ’と
の論理積をとり、領域Ｅ１、Ｅ２…、Ｅｋを得る。ステ
ップ４０５においては、領域Ｅ１、Ｅ２…、Ｅｋの長さ
を計算し、ｋ本の配線のいずれかにおいて、例えばＳｎ
（ｎ＝１〜ｋ）×１００／Ｈ［μｍ］以上のものがある
場合には『ＮＧ』を出力し、ない場合には『ＯＫ』を出
力する。ここで、前記第Ｎ層金属配線の高さをＨ［μ
ｍ］とする）。
４における、配線レイアウトの診断方法を示すフローチ
ャートである。図中ステップ４００において、第Ｎ−１
層と第Ｎ層とを接続させるコンタクトを第Ｎ層以下の配
線層における半導体基板との接続形態によって、（１）
ゲート電極にのみ接続したコンタクト、（２）半導体基
板と抵抗性、あるいは整流性接続を有するコンタクト、
（３）いずれとも接続されていないコンタクト、の３種
に分類する。ステップ４０１においては、第Ｎ層配線レ
イヤーにおける配線レイアウトデータから、独立した配
線パターンを抽出し、互いに独立したＫ本の配線パター
ンを得る。ステップ４０２においては、前記ステップ４
００、４０１の結果から、すべての第Ｎ層配線パターン
から、第Ｎ層以下の配線層における半導体基板との接続
形態に基づいて、（１）ゲート電極にのみ接続した配線
パターンＡ１、Ａ２…、Ａｋ（各配線についてそれぞれ
に接続されたトランジスタの総ゲート絶縁膜面積情報Ｓ
１、Ｓ２…、Ｓｋを与える）、（２）半導体基板と抵抗
性、あるいは整流性接続を有する配線パターンＢ、を抽
出する。続いて、ステップ４０３においては、前記配線
パターン領域Ｂを計算機上で例えば大きくとも１μｍだ
け拡張処理し領域Ｂ’を得る。ステップ４０４において
は、前記ステップ４０２において得られた、ｋ本の独立
したゲート電極のみに接続された配線パターンＡ１、Ａ
２…、Ａｋの輪郭データについて、それぞれ領域Ｂ’と
の論理積をとり、領域Ｅ１、Ｅ２…、Ｅｋを得る。ステ
ップ４０５においては、領域Ｅ１、Ｅ２…、Ｅｋの長さ
を計算し、ｋ本の配線のいずれかにおいて、例えばＳｎ
（ｎ＝１〜ｋ）×１００／Ｈ［μｍ］以上のものがある
場合には『ＮＧ』を出力し、ない場合には『ＯＫ』を出
力する。ここで、前記第Ｎ層金属配線の高さをＨ［μ
ｍ］とする）。
【００２６】本実施の形態においては、ステップ４０３
において、半導体基板と電気的に接続された配線からの
距離が１μｍ以下の領域、すなわちドライエッチング工
程のおけるダメージが増大が特に顕著な領域として領域
Ｂ’を得る。従って、前記領域Ｂ’に含まれる領域の長
さが例えばＳｎ（ｎ＝１〜ｋ）×１００／Ｈ［μｍ］を
超える場合には、ドライエッチング工程における前記ト
ランジスタのゲート絶縁膜信頼性劣化が規定値をオーバ
ーすることから、前記ステップ４０５によって、その存
在を知ることができる。従って、本実施の形態により、
ドライエッチング工程でのトランジスタのゲート絶縁膜
信頼性劣化の増大が、規定値を上回るか否かについて、
配線レイアウトを計算機処理することにより、簡便に診
断することができる。
において、半導体基板と電気的に接続された配線からの
距離が１μｍ以下の領域、すなわちドライエッチング工
程のおけるダメージが増大が特に顕著な領域として領域
Ｂ’を得る。従って、前記領域Ｂ’に含まれる領域の長
さが例えばＳｎ（ｎ＝１〜ｋ）×１００／Ｈ［μｍ］を
超える場合には、ドライエッチング工程における前記ト
ランジスタのゲート絶縁膜信頼性劣化が規定値をオーバ
ーすることから、前記ステップ４０５によって、その存
在を知ることができる。従って、本実施の形態により、
ドライエッチング工程でのトランジスタのゲート絶縁膜
信頼性劣化の増大が、規定値を上回るか否かについて、
配線レイアウトを計算機処理することにより、簡便に診
断することができる。
【００２７】
【発明の効果】以上のように本発明は、ゲート電極配線
に隣接して半導体基板と接続された配線を配置した高感
度ドライエッチングダメージ検出装置を提供することに
より、実デバイスでのダメージ量を想定したプロセス最
適化と、プロセス変動に敏感なドライエッチングダメー
ジ管理を行うことを実現できる。さらに上記ドライエッ
チングダメージ検出装置を用いた評価結果に基づき、半
導体集積回路の各配線層の配線レイアウトを、基板と電
気的に接続された配線の損沿いによるゲート絶縁膜信頼
性劣化の観点から診断するための手法を提供するもので
ある。
に隣接して半導体基板と接続された配線を配置した高感
度ドライエッチングダメージ検出装置を提供することに
より、実デバイスでのダメージ量を想定したプロセス最
適化と、プロセス変動に敏感なドライエッチングダメー
ジ管理を行うことを実現できる。さらに上記ドライエッ
チングダメージ検出装置を用いた評価結果に基づき、半
導体集積回路の各配線層の配線レイアウトを、基板と電
気的に接続された配線の損沿いによるゲート絶縁膜信頼
性劣化の観点から診断するための手法を提供するもので
ある。
【図１】本発明実施の形態１におけるドライエッチング
ダメージ検出装置の構造図
ダメージ検出装置の構造図
【図２】ドライエッチングダメージ検出装置の特性を示
す図
す図
【図３】本発明実施の形態１において比較に用いたダイ
オードを含まないドライエッチングダメージ検出装置の
構造図
オードを含まないドライエッチングダメージ検出装置の
構造図
【図４】本発明実施の形態２における半導体装置の診断
方法の工程図
方法の工程図
【図５】本発明実施の形態２におけるドライエッチング
ダメージ検出装置の構造図
ダメージ検出装置の構造図
【図６】本発明実施の形態２において比較に用いたダイ
オードを含まないドライエッチングダメージ検出装置の
構造図
オードを含まないドライエッチングダメージ検出装置の
構造図
【図７】定電流ＴＤＤＢ評価装置の概略図
【図８】本発明実施の形態３における半導体装置の診断
方法の工程図
方法の工程図
【図９】本発明実施の形態４における半導体装置の診断
方法の工程図
方法の工程図
【図１０】従来のドライエッチングダメージ検出装置の
構造図
構造図
１００ Ｐ型半導体基板 １０１ 素子分離領域 １０２ ゲート酸化膜 １０３ Ｎ型ＭＯＳトランジスタ １０４ ゲート電極 １０５ 層間絶縁膜 １０６ ゲート電極に接続された金属配線 １０７ コンタクトプラグ １０８ Ｎ型半導体領域 １０９ ダイオード １１０ ダイオードに接続された金属配線 １１１ コンタクトプラグ １１２ 金属配線 １１３ パッド領域 １１４ レジストマスク １１５ 半導体基板 １１６ 絶縁膜 １１７ 電極 １１８ 層間膜 １１９ コンタクト １２０ 測定パッド １２１ ウェハーチャック １２２ プローブ １２３ 電圧計 １２４ 電流源 １２５ 制御系
Claims (6)
- 【請求項１】半導体基板上に形成されたＭＯＳキャパシ
タの電極に接続された第１の金属配線と、前記第１の金
属配線に１μｍ以下の距離で隣接して形成され、前記半
導体基板と電気的に接続された第２の金属配線を有する
ドライエッチングダメージ検出装置。 - 【請求項２】ＭＯＳキャパシタの絶縁膜面積をＳ（μｍ
２）、金属配線の高さをＨ（μｍ）としたとき、第１の
金属配線の内、第２の金属配線と１μｍ以下の距離で隣
接している部分の長さが１００×Ｓ／Ｈ以上であること
を特徴とする請求項１記載のドライエッチングダメージ
検出装置。 - 【請求項３】半導体基板上に形成されたＭＯＳキャパシ
タの電極に接続された第１の金属配線と、前記第１の金
属配線に１μｍ以下の距離で隣接して形成され、前記半
導体基板と電気的に接続された第２の金属配線とを同時
にドライエッチングする工程と、前記ＭＯＳキャパシタ
の絶縁膜を定電流ＴＤＤＢ（ＴｉｍｅＤｅｐｅｎｄｅｎ
ｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験
により評価する工程とを有する半導体装置の診断方法。 - 【請求項４】配線レイアウトデータから互いに独立した
配線パターンを抽出し、前記独立した配線パターンを半
導体基板との接続形態によって、ＭＯＳ型トランジスタ
のゲート電極に接続された第１の配線パターンと、前記
半導体基板との抵抗性または整流性接続を有する第２の
配線パターンとを抽出する工程と、前記第１の配線パタ
ーンの任意の点において、前記第２の配線パターンとの
最短距離を計算し、前記最短距離に依存するダメージ量
を求める工程と、前記第１の配線パターンの全領域にわ
たってダメージ量を計算しその積分値を計算する工程
と、前記積分値を予め設定された基準値と比較する工程
を有する半導体装置の診断方法。 - 【請求項５】配線レイアウトデータから互いに独立した
配線パターンを抽出し、前記独立した配線パターンを半
導体基板との接続形態によって、ＭＯＳ型トランジスタ
のゲート電極に接続された第１の配線パターンと、前記
半導体基板との抵抗性または整流性接続を有する第２の
配線パターンとを抽出する工程と、前記第２の配線パタ
ーンの領域を特定の距離だけ拡張処理し第３の領域を求
める工程と、前記第１の配線パターンの輪郭の内、前記
第３領域に含まれる部分１を抽出する工程と、前記抽出
された部分１の長さを予め設定された基準値と比較する
工程を有する半導体装置の診断方法。 - 【請求項６】第２の配線パターンの領域を１μｍ以下の
距離だけ拡張処理し第３の領域を求めることを特徴とす
る請求項５記載の半導体装置の診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234843A JPH1079407A (ja) | 1996-09-05 | 1996-09-05 | ドライエッチングダメージ検出装置及び半導体装置の診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234843A JPH1079407A (ja) | 1996-09-05 | 1996-09-05 | ドライエッチングダメージ検出装置及び半導体装置の診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079407A true JPH1079407A (ja) | 1998-03-24 |
Family
ID=16977243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234843A Withdrawn JPH1079407A (ja) | 1996-09-05 | 1996-09-05 | ドライエッチングダメージ検出装置及び半導体装置の診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353235B1 (en) | 1998-11-09 | 2002-03-05 | Mitsubishi Denki Kabushiki Kaisha | Plasma damage detector and plasma damage evaluation method |
| US6441397B2 (en) | 2000-04-05 | 2002-08-27 | Matsushita Electronics Corporation | Evaluation of semiconductor chargeup damage and apparatus therefor |
-
1996
- 1996-09-05 JP JP8234843A patent/JPH1079407A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353235B1 (en) | 1998-11-09 | 2002-03-05 | Mitsubishi Denki Kabushiki Kaisha | Plasma damage detector and plasma damage evaluation method |
| US6441397B2 (en) | 2000-04-05 | 2002-08-27 | Matsushita Electronics Corporation | Evaluation of semiconductor chargeup damage and apparatus therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040319 |