JPH10275898A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10275898A JPH10275898A JP9079298A JP7929897A JPH10275898A JP H10275898 A JPH10275898 A JP H10275898A JP 9079298 A JP9079298 A JP 9079298A JP 7929897 A JP7929897 A JP 7929897A JP H10275898 A JPH10275898 A JP H10275898A
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- semiconductor integrated
- dram
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 生産歩留まりを向上させ、また、カットダウ
ンチップを容易に得ることができる半導体集積回路装置
を提供すること。 【解決手段】 ウエハ上の隣接領域に形成され、それぞ
れが個別に４Mbit DRAMチップを構成し得る４個の４Mbi
t DRAM６の結合により構成される１６Mbit DRAMチップ
８であって、各４Mbit DRAM間の接続が、各４Mbit DRAM
内に設けられる回路短絡防止回路及び各４Mbit DRAM間
のダイシング領域に形成される配線・制御回路部７を介
して行われる。配線・制御回路部７を含むダイシング領
域で切断することにより、任意に４Mbit DRAMチップ又
は８Mbit DRAMチップを構成することができる。
ンチップを容易に得ることができる半導体集積回路装置
を提供すること。 【解決手段】 ウエハ上の隣接領域に形成され、それぞ
れが個別に４Mbit DRAMチップを構成し得る４個の４Mbi
t DRAM６の結合により構成される１６Mbit DRAMチップ
８であって、各４Mbit DRAM間の接続が、各４Mbit DRAM
内に設けられる回路短絡防止回路及び各４Mbit DRAM間
のダイシング領域に形成される配線・制御回路部７を介
して行われる。配線・制御回路部７を含むダイシング領
域で切断することにより、任意に４Mbit DRAMチップ又
は８Mbit DRAMチップを構成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係るものであり、特に、単位半導体記憶装置を任意
の規模で搭載する半導体記憶装置に有効な技術に関する
ものである。
置に係るものであり、特に、単位半導体記憶装置を任意
の規模で搭載する半導体記憶装置に有効な技術に関する
ものである。
【０００２】
【従来の技術】従来、半導体記憶装置は、製造に於い
て、同一ウェハ上に同一の容量を持った複数の半導体記
憶装置を搭載している。そして、ダイシング線に沿って
切断し、個々の半導体記憶装置としてパッケージされて
いる。個々の半導体記憶装置は、すべて同一の容量であ
る。
て、同一ウェハ上に同一の容量を持った複数の半導体記
憶装置を搭載している。そして、ダイシング線に沿って
切断し、個々の半導体記憶装置としてパッケージされて
いる。個々の半導体記憶装置は、すべて同一の容量であ
る。
【０００３】また、半導体記憶装置の多くは、欠陥及び
製造上の不良がある場合を想定して、ある程度の規模の
冗長回路を、その内部に設けている。これにより、欠陥
等が生じた場合は、欠陥部分を予備の冗長回路に置き換
えて、半導体記憶装置を正常動作させている。
製造上の不良がある場合を想定して、ある程度の規模の
冗長回路を、その内部に設けている。これにより、欠陥
等が生じた場合は、欠陥部分を予備の冗長回路に置き換
えて、半導体記憶装置を正常動作させている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置には、以下に示す問題点があった。
来の半導体記憶装置には、以下に示す問題点があった。
【０００５】例えば、半導体記憶装置の一つである１６
Mbit DRAMを例にとると、該１６Mbit DRAMにおいては、
同一ウェハ上に同一容量（１６Mbit）を持った半導体記
憶装置のみを搭載している。この１６Mbit DRAMチップ
が、例えば５％分の冗長回路を持っているとすると、回
路上の欠陥や製造上の不良が、例えば、全体の６％相当
発生すると、回路の残り９４％は、正常に動作する場合
でも、このチップは不良品となり、これが生産歩留まり
を悪化させ、チップコスト増を招くという問題点があっ
た。
Mbit DRAMを例にとると、該１６Mbit DRAMにおいては、
同一ウェハ上に同一容量（１６Mbit）を持った半導体記
憶装置のみを搭載している。この１６Mbit DRAMチップ
が、例えば５％分の冗長回路を持っているとすると、回
路上の欠陥や製造上の不良が、例えば、全体の６％相当
発生すると、回路の残り９４％は、正常に動作する場合
でも、このチップは不良品となり、これが生産歩留まり
を悪化させ、チップコスト増を招くという問題点があっ
た。
【０００６】また、特開平４−３７３１６９号公報に示
されるカットダウンという設計手法を用いて、１６Mbit
DRAMより、８Mbit DRAMや４Mbit DRAMなどを製造する
場合、１６Mbit DRAMより、必要となる記憶回路や制御
回路などを切り出し、新たに８Mbit DRAMや４Mbit DRAM
を設計し、製造する必要があり、その設計、製造に時間
が必要になるという問題があった。
されるカットダウンという設計手法を用いて、１６Mbit
DRAMより、８Mbit DRAMや４Mbit DRAMなどを製造する
場合、１６Mbit DRAMより、必要となる記憶回路や制御
回路などを切り出し、新たに８Mbit DRAMや４Mbit DRAM
を設計し、製造する必要があり、その設計、製造に時間
が必要になるという問題があった。
【０００７】本発明は、上記従来の問題点に鑑みなされ
たものであり、半導体集積回路装置の生産歩留まりを向
上させ、また、カットダウンチップを容易に得ることが
できる半導体集積回路装置を提供することを目的とする
ものである。
たものであり、半導体集積回路装置の生産歩留まりを向
上させ、また、カットダウンチップを容易に得ることが
できる半導体集積回路装置を提供することを目的とする
ものである。
【０００８】
【課題を解決するための手段】請求項１に係る本発明の
半導体集積回路装置は、ウエハ上の隣接領域に形成さ
れ、それぞれが個別に所定の半導体集積回路装置を構成
し得る複数の単位半導体集積回路の結合により構成され
る半導体集積回路装置であって、各単位半導体集積回路
間の接続が、各単位半導体集積回路内に設けられる回路
短絡防止回路（例えば、ヒューズ回路）及び各単位半導
体集積回路間のダイシング領域に形成される接続回路を
介して行われる構成であることを特徴とするものであ
る。
半導体集積回路装置は、ウエハ上の隣接領域に形成さ
れ、それぞれが個別に所定の半導体集積回路装置を構成
し得る複数の単位半導体集積回路の結合により構成され
る半導体集積回路装置であって、各単位半導体集積回路
間の接続が、各単位半導体集積回路内に設けられる回路
短絡防止回路（例えば、ヒューズ回路）及び各単位半導
体集積回路間のダイシング領域に形成される接続回路を
介して行われる構成であることを特徴とするものであ
る。
【０００９】また、請求項２に係る本発明の半導体集積
回路装置は、上記構成の半導体集積回路装置において、
上記各単位半導体集積回路間のダイシング領域に形成さ
れる接続回路が配線から成り、上記各単位半導体集積回
路の内部に、単一の単位半導体集積回路により半導体集
積回路装置を構成する場合と、複数の単位半導体集積回
路の結合により半導体集積回路装置を構成する場合との
構成切替回路を設けて成ることを特徴とするものであ
る。
回路装置は、上記構成の半導体集積回路装置において、
上記各単位半導体集積回路間のダイシング領域に形成さ
れる接続回路が配線から成り、上記各単位半導体集積回
路の内部に、単一の単位半導体集積回路により半導体集
積回路装置を構成する場合と、複数の単位半導体集積回
路の結合により半導体集積回路装置を構成する場合との
構成切替回路を設けて成ることを特徴とするものであ
る。
【００１０】また、請求項３に係る本発明の半導体集積
回路装置は、上記構成の半導体集積回路装置において、
各単位半導体集積回路間のダイシング領域に形成される
接続回路が、該ダイシング領域の両側に設けられる単位
半導体集積回路から出力される信号に対して所定の処理
を施して、単位半導体集積回路に入力する制御回路によ
り構成されることを特徴とするものである。
回路装置は、上記構成の半導体集積回路装置において、
各単位半導体集積回路間のダイシング領域に形成される
接続回路が、該ダイシング領域の両側に設けられる単位
半導体集積回路から出力される信号に対して所定の処理
を施して、単位半導体集積回路に入力する制御回路によ
り構成されることを特徴とするものである。
【００１１】更に、請求項４に係る本発明の半導体集積
回路装置は、上記各半導体集積回路装置に於けるダイシ
ング領域部分に於いて切断を行うことにより形成され
る、１又は複数の単位半導体集積回路から成る半導体集
積回路装置であることを特徴とするものである。
回路装置は、上記各半導体集積回路装置に於けるダイシ
ング領域部分に於いて切断を行うことにより形成され
る、１又は複数の単位半導体集積回路から成る半導体集
積回路装置であることを特徴とするものである。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１３】図１は、半導体記憶装置を例にとって示し
た、本発明の半導体集積回路装置に係る原理図である。
た、本発明の半導体集積回路装置に係る原理図である。
【００１４】ウエハ上に複数の単位半導体記憶装置１が
配置されている。下の図は、拡大図であり、各単位半導
体記憶装置１は、入出力回路部２、論理回路部３及び記
憶回路部４を含み、単一の単位半導体記憶装置のみで、
一つの独立した半導体記憶装置を構成できる構成となっ
ている。また、５は、各単位半導体記憶装置間のダイシ
ング線である。
配置されている。下の図は、拡大図であり、各単位半導
体記憶装置１は、入出力回路部２、論理回路部３及び記
憶回路部４を含み、単一の単位半導体記憶装置のみで、
一つの独立した半導体記憶装置を構成できる構成となっ
ている。また、５は、各単位半導体記憶装置間のダイシ
ング線である。
【００１５】本発明に係る半導体記憶装置においては、
ウエハ上の、例えば、２×２＝４個の単位半導体記憶装
置１1、１2、１3及び１4が、一つの集合体を構成してお
り（この集合体を構成する単位半導体記憶装置の個数
は、４個に限定されるものではなく、任意に設定するこ
とができる）、ダイシング線５1、５2、５3および５4で
切断して切り出される該４個の単位半導体記憶装置全体
で、単位半導体記憶装置１の４倍の容量を持つ一つの半
導体記憶装置が構成される。また、例えば、上記４個の
単位半導体記憶装置で、１６Mbit DRAMが構成されると
すると、更に、ダイシング線５5で切断することによ
り、２個の８Mbit DRAMが、また、ダイシング線５6にお
いても切断することにより、４個の４Mbit DRAMを得る
ことができる構成となっている。
ウエハ上の、例えば、２×２＝４個の単位半導体記憶装
置１1、１2、１3及び１4が、一つの集合体を構成してお
り（この集合体を構成する単位半導体記憶装置の個数
は、４個に限定されるものではなく、任意に設定するこ
とができる）、ダイシング線５1、５2、５3および５4で
切断して切り出される該４個の単位半導体記憶装置全体
で、単位半導体記憶装置１の４倍の容量を持つ一つの半
導体記憶装置が構成される。また、例えば、上記４個の
単位半導体記憶装置で、１６Mbit DRAMが構成されると
すると、更に、ダイシング線５5で切断することによ
り、２個の８Mbit DRAMが、また、ダイシング線５6にお
いても切断することにより、４個の４Mbit DRAMを得る
ことができる構成となっている。
【００１６】一つの集合体を構成する各単位半導体記憶
装置間の接続は、各単位半導体記憶装置内に設けられる
ヒューズ回路及び各単位半導体記憶装置間のダイシング
領域に形成される接続回路を介して行われる構成となっ
ている。
装置間の接続は、各単位半導体記憶装置内に設けられる
ヒューズ回路及び各単位半導体記憶装置間のダイシング
領域に形成される接続回路を介して行われる構成となっ
ている。
【００１７】更に述べるならば、上記各単位半導体記憶
装置間のダイシング領域に形成される接続回路は配線か
ら成り、上記各単位半導体記憶装置の内部に、単一の単
位半導体記憶装置により半導体記憶装置を構成する場合
と、複数の単位半導体記憶装置の結合により半導体記憶
装置を構成する場合との構成切替回路を設ける構成とな
っている。
装置間のダイシング領域に形成される接続回路は配線か
ら成り、上記各単位半導体記憶装置の内部に、単一の単
位半導体記憶装置により半導体記憶装置を構成する場合
と、複数の単位半導体記憶装置の結合により半導体記憶
装置を構成する場合との構成切替回路を設ける構成とな
っている。
【００１８】或いはまた、各単位半導体記憶装置間のダ
イシング領域に形成される接続回路が、該ダイシング領
域の両側に設けられる単位半導体記憶装置から出力され
る信号に対して所定の処理を施して、単位半導体記憶装
置に入力する制御回路により構成される構成となってい
る。
イシング領域に形成される接続回路が、該ダイシング領
域の両側に設けられる単位半導体記憶装置から出力され
る信号に対して所定の処理を施して、単位半導体記憶装
置に入力する制御回路により構成される構成となってい
る。
【００１９】したがって、例えば、単位半導体記憶装置
１1に欠陥等が生じており、１６Mbit DRAMとしては、冗
長回路で救済不能のとき、従来であれば、１６Mbit DRA
M全体が不良となっていたが、本発明によれば、ダイシ
ング線５5および５6で切断することにより、各１個の４
Mbit DRAMと８Mbit DRAM、又は３個の４Mbit DRAMを得
ることができ、不良品として捨て去られるウエハ部分の
面積を低減させることができて、生産歩留まりを向上さ
せることができるものである。
１1に欠陥等が生じており、１６Mbit DRAMとしては、冗
長回路で救済不能のとき、従来であれば、１６Mbit DRA
M全体が不良となっていたが、本発明によれば、ダイシ
ング線５5および５6で切断することにより、各１個の４
Mbit DRAMと８Mbit DRAM、又は３個の４Mbit DRAMを得
ることができ、不良品として捨て去られるウエハ部分の
面積を低減させることができて、生産歩留まりを向上さ
せることができるものである。
【００２０】すなわち、本発明によれば、大部分が正常
に動作するにもかかわらず、不良品となってしまう半導
体記憶装置を、単位半導体記憶装置を任意の数で一体化
させることにより、本来、不良品とされる半導体記憶装
置のウエハ上の面積を低減、すなわち、半導体記憶装置
の生産歩留まりを向上させることができる。また、同時
にカットダウンした半導体記憶装置も得ることができる
ものである。
に動作するにもかかわらず、不良品となってしまう半導
体記憶装置を、単位半導体記憶装置を任意の数で一体化
させることにより、本来、不良品とされる半導体記憶装
置のウエハ上の面積を低減、すなわち、半導体記憶装置
の生産歩留まりを向上させることができる。また、同時
にカットダウンした半導体記憶装置も得ることができる
ものである。
【００２１】図２は、本発明に係る半導体記憶装置を、
単位半導体記憶装置の容量を４Mbitとし、最大容量を１
６Mbitとして構成した実施形態のウエハの一部平面図で
ある。図に示すように、１６Mbit DRAMチップ８を構成
するために、４Mbit DRAM６を４個一体化させている。
これら４Mbit DRAM６の各々の間のダイシング線５上に
は、一体化させるための配線と制御回路部７が配置され
ている。
単位半導体記憶装置の容量を４Mbitとし、最大容量を１
６Mbitとして構成した実施形態のウエハの一部平面図で
ある。図に示すように、１６Mbit DRAMチップ８を構成
するために、４Mbit DRAM６を４個一体化させている。
これら４Mbit DRAM６の各々の間のダイシング線５上に
は、一体化させるための配線と制御回路部７が配置され
ている。
【００２２】このウエハより、１６Mbit DRAMチップを
得る場合には、図２に於ける各１６Mbit DRAMチップ８
間のダイシング線を選択し、切断することによって、図
３に示すような１６Mbit DRAMチップ８を得ることがで
きる。また、４Mbit DRAMチップと８Mbit DRAMチップを
得る場合には、１６Mbit DRAM内の、配線・制御回路部
７を含む横方向のダイシング線と、縦方向ダイシング線
の上半分を、更に切断することにより、図４に示すよう
に、２個の４Mbit DRAMチップ９、９と１個の８Mbit DR
AMチップ１０とを得ることができる。更に、８Mbit DRA
Mチップ１０を構成している各４Mbit DRAM間の、配線・
制御回路部７を含むダイシング線を切断することによ
り、４個の４Mbit DRAMチップ９を得ることができるこ
とも明白である。
得る場合には、図２に於ける各１６Mbit DRAMチップ８
間のダイシング線を選択し、切断することによって、図
３に示すような１６Mbit DRAMチップ８を得ることがで
きる。また、４Mbit DRAMチップと８Mbit DRAMチップを
得る場合には、１６Mbit DRAM内の、配線・制御回路部
７を含む横方向のダイシング線と、縦方向ダイシング線
の上半分を、更に切断することにより、図４に示すよう
に、２個の４Mbit DRAMチップ９、９と１個の８Mbit DR
AMチップ１０とを得ることができる。更に、８Mbit DRA
Mチップ１０を構成している各４Mbit DRAM間の、配線・
制御回路部７を含むダイシング線を切断することによ
り、４個の４Mbit DRAMチップ９を得ることができるこ
とも明白である。
【００２３】以上のように、本発明においては、各単位
半導体記憶装置間の、配線・制御回路部を含むダイシン
グ線を切断して、より小容量の半導体記憶装置を作成し
ているため、切断の際に配線の短絡等が生じて回路短絡
を引き起こす可能性が高い。その防止のために、図４に
示しているように、各単位半導体記憶装置（４Mbit DRA
M）の周辺部に回路短絡防止回路１２を設けている。こ
の回路短絡防止回路１２は、例えば、ヒューズ回路によ
って構成することができ、配線・制御回路部７が形成さ
れているダイシング線を切断する場合は、該切断ダイシ
ング線に対応して設けられているヒューズ回路のヒュー
ズを切断することによって、たとえ、ダイシング線の切
断によって短絡が生じたとしても、該短絡部分と、各単
位半導体記憶装置の内部回路との間を、ヒューズの切断
によって分離することができるため、不良の発生を防止
することができるものである。
半導体記憶装置間の、配線・制御回路部を含むダイシン
グ線を切断して、より小容量の半導体記憶装置を作成し
ているため、切断の際に配線の短絡等が生じて回路短絡
を引き起こす可能性が高い。その防止のために、図４に
示しているように、各単位半導体記憶装置（４Mbit DRA
M）の周辺部に回路短絡防止回路１２を設けている。こ
の回路短絡防止回路１２は、例えば、ヒューズ回路によ
って構成することができ、配線・制御回路部７が形成さ
れているダイシング線を切断する場合は、該切断ダイシ
ング線に対応して設けられているヒューズ回路のヒュー
ズを切断することによって、たとえ、ダイシング線の切
断によって短絡が生じたとしても、該短絡部分と、各単
位半導体記憶装置の内部回路との間を、ヒューズの切断
によって分離することができるため、不良の発生を防止
することができるものである。
【００２４】かかる本発明の半導体記憶装置によれば、
例えば、図５に示すように、単位半導体記憶装置（４Mb
it DRAM）１１に欠陥等が生じており、１６Mbit DRAMと
しては、冗長回路で救済不能のとき、従来であれば、１
６Mbit DRAMチップ８全体が不良となっていたが、本発
明によれば、図６に示すように、ダイシング線５5およ
び５6で切断することにより、各１個の４Mbit DRAMチッ
プ９と８Mbit DRAMチップ１０を得ることができ、ま
た、図７に示すように切断することにより、３個の４Mb
it DRAMチップ９、９、９を得ることができる。したが
って、不良品として捨て去られるウエハ部分の面積を低
減させることができて、生産歩留まりを向上させること
ができるものである。
例えば、図５に示すように、単位半導体記憶装置（４Mb
it DRAM）１１に欠陥等が生じており、１６Mbit DRAMと
しては、冗長回路で救済不能のとき、従来であれば、１
６Mbit DRAMチップ８全体が不良となっていたが、本発
明によれば、図６に示すように、ダイシング線５5およ
び５6で切断することにより、各１個の４Mbit DRAMチッ
プ９と８Mbit DRAMチップ１０を得ることができ、ま
た、図７に示すように切断することにより、３個の４Mb
it DRAMチップ９、９、９を得ることができる。したが
って、不良品として捨て去られるウエハ部分の面積を低
減させることができて、生産歩留まりを向上させること
ができるものである。
【００２５】次に、ダイシング線上に配置される配線・
制御回路部７について説明する。
制御回路部７について説明する。
【００２６】図９は、その一つの構成例を示す図であ
る。図９は、図８に示されるように、横方向の２個の単
位半導体記憶装置（４Mbit DRAM）６、６で、一つの集
合体が構成される場合の構成例である。具体的には、４
Mbit DRAMから８Mbit DRAMに容量が増加する場合に付加
される最上位のアドレスビット信号の処理回路であり、
信号配線１７とアドレスデコード回路１８とを含む。な
お、図１０に示すように、集合体を構成する各４Mbit D
RAM毎に、８Mbit DRAMに必要なアドレス信号入力端子Ａ
0〜Ａnが設けられており、更に、２個の４Mbit DRAMの
対応する端子間は、ダイシング領域に形成される配線Ｌ
と、各４Mbit DRAM内に設けられるヒューズ回路Ｆとを
介して接続されている。したがって、パッケージの各ア
ドレス端子は、それぞれ、何れかの４Mbit DRAMの対応
する端子と、接続されていればよい。なお、図示はして
いないが、データ入出力端子、各種制御信号入力端子に
ついても、それぞれ、各４Mbit DRAM毎に、必要数の端
子が形成されており、且つ、各４Mbit DRAMの対応する
端子間は、同様に、ダイシング領域に形成される配線
と、各４Mbit DRAM内に設けられるヒューズ回路とを介
して接続されている。
る。図９は、図８に示されるように、横方向の２個の単
位半導体記憶装置（４Mbit DRAM）６、６で、一つの集
合体が構成される場合の構成例である。具体的には、４
Mbit DRAMから８Mbit DRAMに容量が増加する場合に付加
される最上位のアドレスビット信号の処理回路であり、
信号配線１７とアドレスデコード回路１８とを含む。な
お、図１０に示すように、集合体を構成する各４Mbit D
RAM毎に、８Mbit DRAMに必要なアドレス信号入力端子Ａ
0〜Ａnが設けられており、更に、２個の４Mbit DRAMの
対応する端子間は、ダイシング領域に形成される配線Ｌ
と、各４Mbit DRAM内に設けられるヒューズ回路Ｆとを
介して接続されている。したがって、パッケージの各ア
ドレス端子は、それぞれ、何れかの４Mbit DRAMの対応
する端子と、接続されていればよい。なお、図示はして
いないが、データ入出力端子、各種制御信号入力端子に
ついても、それぞれ、各４Mbit DRAM毎に、必要数の端
子が形成されており、且つ、各４Mbit DRAMの対応する
端子間は、同様に、ダイシング領域に形成される配線
と、各４Mbit DRAM内に設けられるヒューズ回路とを介
して接続されている。
【００２７】図９に於けるアドレス信号（Ａ）１３及び
アドレス信号（Ｂ）１４は、各４Mbit DRAMより出力さ
れる最上位のアドレスビット信号Ａnであり、レベル的
には同一の信号である。１８は、上記信号を受けて、ア
ドレスデコード信号（Ｃ）１５及びアドレスデコード信
号（Ｄ）１６を出力するアドレスデコード回路である。
入力される最上位のアドレスビット信号ＡnがＨレベル
であれば、右側の４MbitDRAMに入力されるアドレスデコ
ード信号（Ｄ）１６がＨレベルとなり、左側の４Mbit D
RAMに入力されるアドレスデコード信号（Ｃ）１５がＬ
レベルとなる。一方、入力される最上位のアドレスビッ
ト信号ＡnがＬレベルであれば、右側の４Mbit DRAMに入
力されるアドレスデコード信号（Ｄ）１６がＬレベルと
なり、左側の４Mbit DRAMに入力されるアドレスデコー
ド信号（Ｃ）１５がＨレベルとなる。各４Mbit DRAM内
のデコーダ回路Ｄは、最上位ビットを除いた残りのアド
レス信号Ａ0〜Ａn-1をデコードする構成となっており、
更に、その活性・非活性が、上記アドレスデコード信号
１５又は１６により制御される構成となっている。すな
わち、入力される上記アドレスデコード信号がＨレベル
であれば、活性化されて、入力アドレス信号に基づくデ
コード信号を出力し、一方、入力される上記アドレスデ
コード信号がＬレベルであれば、非活性となり、デコー
ド信号は出力しない構成となっている。したがって、８
Mbit DRAMを構成した場合は、最上位のアドレスビット
信号がＨレベルのときは、右側の４Mbit DRAMが選択さ
れ、最上位のアドレスビット信号がＬレベルのときは、
左側の４Mbit DRAMが選択される。
アドレス信号（Ｂ）１４は、各４Mbit DRAMより出力さ
れる最上位のアドレスビット信号Ａnであり、レベル的
には同一の信号である。１８は、上記信号を受けて、ア
ドレスデコード信号（Ｃ）１５及びアドレスデコード信
号（Ｄ）１６を出力するアドレスデコード回路である。
入力される最上位のアドレスビット信号ＡnがＨレベル
であれば、右側の４MbitDRAMに入力されるアドレスデコ
ード信号（Ｄ）１６がＨレベルとなり、左側の４Mbit D
RAMに入力されるアドレスデコード信号（Ｃ）１５がＬ
レベルとなる。一方、入力される最上位のアドレスビッ
ト信号ＡnがＬレベルであれば、右側の４Mbit DRAMに入
力されるアドレスデコード信号（Ｄ）１６がＬレベルと
なり、左側の４Mbit DRAMに入力されるアドレスデコー
ド信号（Ｃ）１５がＨレベルとなる。各４Mbit DRAM内
のデコーダ回路Ｄは、最上位ビットを除いた残りのアド
レス信号Ａ0〜Ａn-1をデコードする構成となっており、
更に、その活性・非活性が、上記アドレスデコード信号
１５又は１６により制御される構成となっている。すな
わち、入力される上記アドレスデコード信号がＨレベル
であれば、活性化されて、入力アドレス信号に基づくデ
コード信号を出力し、一方、入力される上記アドレスデ
コード信号がＬレベルであれば、非活性となり、デコー
ド信号は出力しない構成となっている。したがって、８
Mbit DRAMを構成した場合は、最上位のアドレスビット
信号がＨレベルのときは、右側の４Mbit DRAMが選択さ
れ、最上位のアドレスビット信号がＬレベルのときは、
左側の４Mbit DRAMが選択される。
【００２８】図１１は、各４Mbit DRAM内の回路短絡防
止回路１２も含めて示した構成図である。回路短絡防止
回路１２は、ヒューズ回路１９と、ヒューズ切断時のレ
ベル設定用の高抵抗回路２０とを含む。８Mbit DRAMチ
ップを構成したときの動作は上述の通りであるが、配線
・制御回路部７を含むダイシング線で切断して、２個の
４Mbit DRAMチップを構成するときは、回路短絡防止回
路１２中のヒューズを切断する。これによりアドレスデ
コード信号（Ｃ）１５及びアドレスデコード信号（Ｄ）
１６は共にＨレベルに設定され、何れの４Mbit DRAMチ
ップ（不良品でない場合）も正常に動作する。なお、こ
のときは、上記アドレス端子間等の接続経路中に設けら
れるヒューズも、すべて切断する。
止回路１２も含めて示した構成図である。回路短絡防止
回路１２は、ヒューズ回路１９と、ヒューズ切断時のレ
ベル設定用の高抵抗回路２０とを含む。８Mbit DRAMチ
ップを構成したときの動作は上述の通りであるが、配線
・制御回路部７を含むダイシング線で切断して、２個の
４Mbit DRAMチップを構成するときは、回路短絡防止回
路１２中のヒューズを切断する。これによりアドレスデ
コード信号（Ｃ）１５及びアドレスデコード信号（Ｄ）
１６は共にＨレベルに設定され、何れの４Mbit DRAMチ
ップ（不良品でない場合）も正常に動作する。なお、こ
のときは、上記アドレス端子間等の接続経路中に設けら
れるヒューズも、すべて切断する。
【００２９】図１２は、配線・制御回路部７の他の構成
例を示す図である。図１２は、上記図２に示されるよう
に、縦方向２個、横方向２個の合計４個の単位半導体記
憶装置（４Mbit DRAM）６、６、６、６で、一つの集合
体が構成される場合の構成例である。具体的には、４Mb
it DRAMから８Mbit DRAMに、更に、１６Mbit DRAMに容
量が増加する場合に付加される最上位のアドレスビット
信号Ａnと、その一つ下位（第２位）のアドレスビット
信号Ａn-1の処理回路であり、前述の例と同様に、信号
配線１７とアドレスデコード回路１８1又は１８2とを含
む。なお、図１３に示すように、集合体を構成する各４
Mbit DRAM毎に、１６Mbit DRAMに必要なアドレス信号入
力端子Ａ0〜Ａnが設けられており、更に、４個の４Mbit
DRAMの対応する端子間は、ダイシング領域に形成され
る配線Ｌと、各４Mbit DRAM内に設けられるヒューズ回
路Ｆとを介して接続されている。なお、図においては、
右上部の４Mbit DRAMと左上部の４Mbit DRAM間の配線と
ヒューズ回路のみを示しているが、右下部の４Mbit DRA
Mと、右上部及び左下部の各４Mbit DRAM間に於いても、
同様の配線及びヒューズ回路が設けられている。また、
右上部の４Mbit DRAMのアドレス端子ＡnとＡn-1との間
はヒューズ回路Ｆ1によって接続されており、右下部の
４Mbit DRAMのアドレス端子ＡnとＡn-1との間は、ヒュ
ーズ回路Ｆ2とインバータＩとによって接続されてい
る。なお、図示はしていないが、データ入出力端子、各
種制御信号入力端子についても、それぞれ、各４Mbit D
RAM毎に、必要数の端子が形成されており、且つ、各４M
bit DRAMの対応する端子間は、同様に、ダイシング領域
に形成される配線と、各４Mbit DRAM内に設けられるヒ
ューズ回路とを介して接続されている。
例を示す図である。図１２は、上記図２に示されるよう
に、縦方向２個、横方向２個の合計４個の単位半導体記
憶装置（４Mbit DRAM）６、６、６、６で、一つの集合
体が構成される場合の構成例である。具体的には、４Mb
it DRAMから８Mbit DRAMに、更に、１６Mbit DRAMに容
量が増加する場合に付加される最上位のアドレスビット
信号Ａnと、その一つ下位（第２位）のアドレスビット
信号Ａn-1の処理回路であり、前述の例と同様に、信号
配線１７とアドレスデコード回路１８1又は１８2とを含
む。なお、図１３に示すように、集合体を構成する各４
Mbit DRAM毎に、１６Mbit DRAMに必要なアドレス信号入
力端子Ａ0〜Ａnが設けられており、更に、４個の４Mbit
DRAMの対応する端子間は、ダイシング領域に形成され
る配線Ｌと、各４Mbit DRAM内に設けられるヒューズ回
路Ｆとを介して接続されている。なお、図においては、
右上部の４Mbit DRAMと左上部の４Mbit DRAM間の配線と
ヒューズ回路のみを示しているが、右下部の４Mbit DRA
Mと、右上部及び左下部の各４Mbit DRAM間に於いても、
同様の配線及びヒューズ回路が設けられている。また、
右上部の４Mbit DRAMのアドレス端子ＡnとＡn-1との間
はヒューズ回路Ｆ1によって接続されており、右下部の
４Mbit DRAMのアドレス端子ＡnとＡn-1との間は、ヒュ
ーズ回路Ｆ2とインバータＩとによって接続されてい
る。なお、図示はしていないが、データ入出力端子、各
種制御信号入力端子についても、それぞれ、各４Mbit D
RAM毎に、必要数の端子が形成されており、且つ、各４M
bit DRAMの対応する端子間は、同様に、ダイシング領域
に形成される配線と、各４Mbit DRAM内に設けられるヒ
ューズ回路とを介して接続されている。
【００３０】図１２に於けるアドレス信号１３1及びア
ドレス信号１４1は、それぞれ、各４Mbit DRAMより出力
される第２位のアドレスビット信号Ａn-1、及び最上位
のアドレスビット信号Ａnであり、１８1は、上記両信号
を受けて、アドレスデコード信号１５1及びアドレスデ
コード信号１６1を出力するアドレスデコード回路であ
る。入力される両アドレスビット信号が共にＨレベルで
あれば、右側の４Mbit DRAMに入力されるアドレスデコ
ード信号１６1がＨレベルとなり、左側の４Mbit DRAMに
入力されるアドレスデコード信号１５1がＬレベルとな
る。一方、入力される両アドレスビット信号が共にＬレ
ベルであれば、右側の４Mbit DRAMに入力されるアドレ
スデコード信号１６1がＬレベルとなり、左側の４Mbit
DRAMに入力されるアドレスデコード信号１５1がＨレベ
ルとなる。各４Mbit DRAM内のデコーダ回路Ｄは、最上
位ビットと第２位ビットを除いた残りのアドレス信号Ａ
0〜Ａn-2をデコードする構成となっており、更に、その
活性・非活性が、上記アドレスデコード信号１５1又は
１６1により制御される構成となっている。すなわち、
入力される上記アドレスデコード信号がＨレベルであれ
ば、活性化されて、入力アドレス信号に基づくデコード
信号を出力し、一方、入力される上記アドレスデコード
信号がＬレベルであれば、非活性となり、デコード信号
は出力しない構成となっている。
ドレス信号１４1は、それぞれ、各４Mbit DRAMより出力
される第２位のアドレスビット信号Ａn-1、及び最上位
のアドレスビット信号Ａnであり、１８1は、上記両信号
を受けて、アドレスデコード信号１５1及びアドレスデ
コード信号１６1を出力するアドレスデコード回路であ
る。入力される両アドレスビット信号が共にＨレベルで
あれば、右側の４Mbit DRAMに入力されるアドレスデコ
ード信号１６1がＨレベルとなり、左側の４Mbit DRAMに
入力されるアドレスデコード信号１５1がＬレベルとな
る。一方、入力される両アドレスビット信号が共にＬレ
ベルであれば、右側の４Mbit DRAMに入力されるアドレ
スデコード信号１６1がＬレベルとなり、左側の４Mbit
DRAMに入力されるアドレスデコード信号１５1がＨレベ
ルとなる。各４Mbit DRAM内のデコーダ回路Ｄは、最上
位ビットと第２位ビットを除いた残りのアドレス信号Ａ
0〜Ａn-2をデコードする構成となっており、更に、その
活性・非活性が、上記アドレスデコード信号１５1又は
１６1により制御される構成となっている。すなわち、
入力される上記アドレスデコード信号がＨレベルであれ
ば、活性化されて、入力アドレス信号に基づくデコード
信号を出力し、一方、入力される上記アドレスデコード
信号がＬレベルであれば、非活性となり、デコード信号
は出力しない構成となっている。
【００３１】また、図１２に於けるアドレス信号１３2
及びアドレス信号１４2は、それぞれ、各４Mbit DRAMよ
り出力される第２位のアドレスビット信号Ａn-1、及び
最上位のアドレスビット信号Ａnであり、１８2は、上記
両信号を受けて、アドレスデコード信号１５2及びアド
レスデコード信号１６2を出力するアドレスデコード回
路である。入力される最上位及び第２位のアドレスビッ
ト信号が、それぞれ、Ｈレベル及びＬレベルであれば、
右側の４Mbit DRAMに入力されるアドレスデコード信号
１６2がＨレベルとなり、左側の４Mbit DRAMに入力され
るアドレスデコード信号１５2がＬレベルとなる。一
方、入力される最上位及び第２位のアドレスビット信号
が、それぞれ、Ｌレベル及びＨレベルであれば、右側の
４Mbit DRAMに入力されるアドレスデコード信号１６2が
Ｌレベルとなり、左側の４Mbit DRAMに入力されるアド
レスデコード信号１５2がＨレベルとなる。各４Mbit DR
AM内のデコーダ回路Ｄは、最上位ビットと第２位ビット
を除いた残りのアドレス信号Ａ0〜Ａn-2をデコードする
構成となっており、更に、その活性・非活性が、上記ア
ドレスデコード信号１５2又は１６2により制御される構
成となっている。すなわち、入力される上記アドレスデ
コード信号がＨレベルであれば、活性化されて、入力ア
ドレス信号に基づくデコード信号を出力し、一方、入力
される上記アドレスデコード信号がＬレベルであれば、
非活性となり、デコード信号は出力しない構成となって
いる。
及びアドレス信号１４2は、それぞれ、各４Mbit DRAMよ
り出力される第２位のアドレスビット信号Ａn-1、及び
最上位のアドレスビット信号Ａnであり、１８2は、上記
両信号を受けて、アドレスデコード信号１５2及びアド
レスデコード信号１６2を出力するアドレスデコード回
路である。入力される最上位及び第２位のアドレスビッ
ト信号が、それぞれ、Ｈレベル及びＬレベルであれば、
右側の４Mbit DRAMに入力されるアドレスデコード信号
１６2がＨレベルとなり、左側の４Mbit DRAMに入力され
るアドレスデコード信号１５2がＬレベルとなる。一
方、入力される最上位及び第２位のアドレスビット信号
が、それぞれ、Ｌレベル及びＨレベルであれば、右側の
４Mbit DRAMに入力されるアドレスデコード信号１６2が
Ｌレベルとなり、左側の４Mbit DRAMに入力されるアド
レスデコード信号１５2がＨレベルとなる。各４Mbit DR
AM内のデコーダ回路Ｄは、最上位ビットと第２位ビット
を除いた残りのアドレス信号Ａ0〜Ａn-2をデコードする
構成となっており、更に、その活性・非活性が、上記ア
ドレスデコード信号１５2又は１６2により制御される構
成となっている。すなわち、入力される上記アドレスデ
コード信号がＨレベルであれば、活性化されて、入力ア
ドレス信号に基づくデコード信号を出力し、一方、入力
される上記アドレスデコード信号がＬレベルであれば、
非活性となり、デコード信号は出力しない構成となって
いる。
【００３２】１６Mbit DRAMチップを構成する場合は、
右上部４Mbit DRAM中の端子ＡnとＡn-1間のヒューズ
Ｆ1、及び右下部４Mbit DRAM中の端子ＡnとＡn-1間のヒ
ューズＦ2を切断する。したがって、１６Mbit DRAMチッ
プを構成した場合は、最上位及び第２位のアドレスビッ
ト信号が共にＨレベルのときは、右上部の４Mbit DRAM
が選択され、最上位及び第２位のアドレスビット信号
が、それぞれ、Ｈレベル及びＬレベルのときは、右下部
の４Mbit DRAMが選択され、最上位及び第２位のアドレ
スビット信号が、それぞれ、Ｌレベル及びＨレベルのと
きは、左下部の４MbitDRAMが選択され、最上位及び第２
位のアドレスビット信号が、共にＬレベルのときは、左
上部の４Mbit DRAMが選択される。
右上部４Mbit DRAM中の端子ＡnとＡn-1間のヒューズ
Ｆ1、及び右下部４Mbit DRAM中の端子ＡnとＡn-1間のヒ
ューズＦ2を切断する。したがって、１６Mbit DRAMチッ
プを構成した場合は、最上位及び第２位のアドレスビッ
ト信号が共にＨレベルのときは、右上部の４Mbit DRAM
が選択され、最上位及び第２位のアドレスビット信号
が、それぞれ、Ｈレベル及びＬレベルのときは、右下部
の４Mbit DRAMが選択され、最上位及び第２位のアドレ
スビット信号が、それぞれ、Ｌレベル及びＨレベルのと
きは、左下部の４MbitDRAMが選択され、最上位及び第２
位のアドレスビット信号が、共にＬレベルのときは、左
上部の４Mbit DRAMが選択される。
【００３３】また、１６Mbit DRAM内の横方向ダイシン
グ線で切断して、２個の８Mbit DRAMチップを構成する
場合は、右上部と右下部の４Mbit DRAM間のアドレス端
子間接続経路、データ端子間接続経路及び制御端子間接
続経路に設けられるヒューズ回路のヒューズをすべて切
断する。なお、このときは、アドレス端子間のヒューズ
Ｆ1及びＦ2は切断しない。これにより、上側及び下側の
何れの８Mbit DRAMチップにおいても、アドレス信号Ａ
n-1のレベルに応じて、右側又は左側、何れかの４Mbit
DRAMが選択される。
グ線で切断して、２個の８Mbit DRAMチップを構成する
場合は、右上部と右下部の４Mbit DRAM間のアドレス端
子間接続経路、データ端子間接続経路及び制御端子間接
続経路に設けられるヒューズ回路のヒューズをすべて切
断する。なお、このときは、アドレス端子間のヒューズ
Ｆ1及びＦ2は切断しない。これにより、上側及び下側の
何れの８Mbit DRAMチップにおいても、アドレス信号Ａ
n-1のレベルに応じて、右側又は左側、何れかの４Mbit
DRAMが選択される。
【００３４】更に、縦方向のダイシング線で切断して、
４個の４Mbit DRAMチップを構成する場合は、各４Mbit
DRAM間のアドレス端子間接続経路、データ端子間接続経
路及び制御端子間接続経路に設けられるヒューズ回路の
ヒューズをすべて切断すると共に、各回路短絡防止回路
１２中のヒューズもすべて切断する。これにより、各４
Mbit DRAMチップのアドレスデコード信号はすべてＨレ
ベルとなり、４MbitDRAMとして正常に動作する。
４個の４Mbit DRAMチップを構成する場合は、各４Mbit
DRAM間のアドレス端子間接続経路、データ端子間接続経
路及び制御端子間接続経路に設けられるヒューズ回路の
ヒューズをすべて切断すると共に、各回路短絡防止回路
１２中のヒューズもすべて切断する。これにより、各４
Mbit DRAMチップのアドレスデコード信号はすべてＨレ
ベルとなり、４MbitDRAMとして正常に動作する。
【００３５】なお、２個の４Mbit DRAMチップと１個の
８Mbit DRAMチップを構成する場合についても同様であ
るので、詳細説明は省略する。
８Mbit DRAMチップを構成する場合についても同様であ
るので、詳細説明は省略する。
【００３６】以上に説明した実施形態に於いては、ダイ
シング線上に、配線・制御回路部を設ける構成としてい
たが、結合・分離に係る制御回路を各単位半導体記憶装
置内に設ける構成とすることも可能である。かかる構成
とした本発明の第２の実施形態について、次に説明す
る。
シング線上に、配線・制御回路部を設ける構成としてい
たが、結合・分離に係る制御回路を各単位半導体記憶装
置内に設ける構成とすることも可能である。かかる構成
とした本発明の第２の実施形態について、次に説明す
る。
【００３７】図１４は、同実施形態の構成図である。ま
た、図１５及び図１６は、それぞれ、図１４に示され
る、プルダウン回路ＰＤ及びプルアップ回路ＰＵの構成
図である。図１５に示されるプルダウン回路において
は、ヒューズが切断されていなければ、出力トランジス
タＴのゲートは、Ｌレベルとなり、出力ノードは高イン
ピーダンスとなる。一方、ヒューズが切断されていれ
ば、出力トランジスタＴのゲートは、Ｈレベルとなり、
出力ノードは、Ｌレベルとなる。また、図１６に示され
るプルアップ回路においては、ヒューズが切断されてい
なければ、出力トランジスタＴのゲートは、Ｈレベルと
なり、出力ノードは、高インピーダンスとなる。一方、
ヒューズが切断されていれば、出力トランジスタＴのゲ
ートはＬレベルとなり、出力ノードは、Ｈレベルとな
る。
た、図１５及び図１６は、それぞれ、図１４に示され
る、プルダウン回路ＰＤ及びプルアップ回路ＰＵの構成
図である。図１５に示されるプルダウン回路において
は、ヒューズが切断されていなければ、出力トランジス
タＴのゲートは、Ｌレベルとなり、出力ノードは高イン
ピーダンスとなる。一方、ヒューズが切断されていれ
ば、出力トランジスタＴのゲートは、Ｈレベルとなり、
出力ノードは、Ｌレベルとなる。また、図１６に示され
るプルアップ回路においては、ヒューズが切断されてい
なければ、出力トランジスタＴのゲートは、Ｈレベルと
なり、出力ノードは、高インピーダンスとなる。一方、
ヒューズが切断されていれば、出力トランジスタＴのゲ
ートはＬレベルとなり、出力ノードは、Ｈレベルとな
る。
【００３８】前記第１の実施形態との相違点は、デコー
ダ回路の活性・非活性制御信号発生回路の部分にある。
すなわち、該回路を各単位半導体記憶装置に内蔵させる
構成としているものである。
ダ回路の活性・非活性制御信号発生回路の部分にある。
すなわち、該回路を各単位半導体記憶装置に内蔵させる
構成としているものである。
【００３９】右下部の単位半導体記憶装置のデコーダ制
御回路２１1は、最上位及び第２位のアドレスビット信
号Ａ11及びＡ10が共にＬレベルのときに、デコーダ活性
化信号を出力する構成となっており、左下部の単位半導
体記憶装置のデコーダ制御回路２１2は、最上位及び第
２位のアドレスビット信号Ａ11及びＡ10が、それぞれ、
Ｌレベル及びＨレベルのときに、デコーダ活性化信号を
出力する構成となっており、右上部の単位半導体記憶装
置のデコーダ制御回路２１3は、最上位及び第２位のア
ドレスビット信号Ａ11及びＡ10が、それぞれ、Ｈレベル
及びＬレベルのときに、デコーダ活性化信号を出力する
構成となっており、左上部の単位半導体記憶装置のデコ
ーダ制御回路２１4は、最上位及び第２位のアドレスビ
ット信号Ａ11及びＡ10が、共にＨレベルのときに、デコ
ーダ活性化信号を出力する構成となっている。
御回路２１1は、最上位及び第２位のアドレスビット信
号Ａ11及びＡ10が共にＬレベルのときに、デコーダ活性
化信号を出力する構成となっており、左下部の単位半導
体記憶装置のデコーダ制御回路２１2は、最上位及び第
２位のアドレスビット信号Ａ11及びＡ10が、それぞれ、
Ｌレベル及びＨレベルのときに、デコーダ活性化信号を
出力する構成となっており、右上部の単位半導体記憶装
置のデコーダ制御回路２１3は、最上位及び第２位のア
ドレスビット信号Ａ11及びＡ10が、それぞれ、Ｈレベル
及びＬレベルのときに、デコーダ活性化信号を出力する
構成となっており、左上部の単位半導体記憶装置のデコ
ーダ制御回路２１4は、最上位及び第２位のアドレスビ
ット信号Ａ11及びＡ10が、共にＨレベルのときに、デコ
ーダ活性化信号を出力する構成となっている。
【００４０】上記４個の単位半導体記憶装置全体で単一
の半導体記憶装置を構成する場合は、プルダウン回路及
びプルアップ回路中のヒューズも含めて何れのヒューズ
も切断しない。これにより、アドレス信号の上位２ビッ
トにより、何れかの単位半導体記憶装置が選択され、更
に、下位のアドレス信号により、選択された単位半導体
記憶装置中のメモリセル又はメモリセル群の選択が行わ
れる。なお、この場合、同一信号の入出力に供される端
子が、各４個ずつ存在することになるが、それぞれ、内
部で相互接続されているため、パッケージの各端子は、
それぞれ、何れかの単位半導体記憶装置の対応する端子
と接続されていればよい。
の半導体記憶装置を構成する場合は、プルダウン回路及
びプルアップ回路中のヒューズも含めて何れのヒューズ
も切断しない。これにより、アドレス信号の上位２ビッ
トにより、何れかの単位半導体記憶装置が選択され、更
に、下位のアドレス信号により、選択された単位半導体
記憶装置中のメモリセル又はメモリセル群の選択が行わ
れる。なお、この場合、同一信号の入出力に供される端
子が、各４個ずつ存在することになるが、それぞれ、内
部で相互接続されているため、パッケージの各端子は、
それぞれ、何れかの単位半導体記憶装置の対応する端子
と接続されていればよい。
【００４１】また、単位半導体記憶装置１個により構成
される半導体記憶装置を２個と、単位半導体記憶装置２
個により構成される半導体記憶装置を１個とを構成する
場合は、図１４に於いて斜線を付した部分のダイシング
線で切断する。更に、右上部の単位半導体記憶装置と、
右下部及び左上部の各単位半導体記憶装置間のアドレス
端子接続経路に含まれるヒューズＦ及び、図示はしてい
ないが、データ端子接続経路及び制御端子接続経路に含
まれるヒューズをすべて切断する。なお、右下部の単位
半導体記憶装置と左下部の単位半導体記憶装置間のアド
レス端子接続経路等のヒューズは切断しない。また、右
上部と左上部の各単位半導体記憶装置に含まれるプルダ
ウン回路ＰＤ及びプルアップ回路ＰＵ中のヒューズを切
断する。これにより、同各単位半導体記憶装置のデコー
ダ制御回路の出力は、常にＨレベルとなる。また、右下
部と左下部の各単位半導体記憶装置の最上位アドレスビ
ット信号入力端子Ａ11に接続されるプルダウン回路ＰＤ
のヒューズを切断する。これにより、アドレスビット信
号Ａ10のレベルに応じて、右下部又は左下部、何れかの
単位半導体記憶装置のデコーダ制御信号がＨレベルとな
る。
される半導体記憶装置を２個と、単位半導体記憶装置２
個により構成される半導体記憶装置を１個とを構成する
場合は、図１４に於いて斜線を付した部分のダイシング
線で切断する。更に、右上部の単位半導体記憶装置と、
右下部及び左上部の各単位半導体記憶装置間のアドレス
端子接続経路に含まれるヒューズＦ及び、図示はしてい
ないが、データ端子接続経路及び制御端子接続経路に含
まれるヒューズをすべて切断する。なお、右下部の単位
半導体記憶装置と左下部の単位半導体記憶装置間のアド
レス端子接続経路等のヒューズは切断しない。また、右
上部と左上部の各単位半導体記憶装置に含まれるプルダ
ウン回路ＰＤ及びプルアップ回路ＰＵ中のヒューズを切
断する。これにより、同各単位半導体記憶装置のデコー
ダ制御回路の出力は、常にＨレベルとなる。また、右下
部と左下部の各単位半導体記憶装置の最上位アドレスビ
ット信号入力端子Ａ11に接続されるプルダウン回路ＰＤ
のヒューズを切断する。これにより、アドレスビット信
号Ａ10のレベルに応じて、右下部又は左下部、何れかの
単位半導体記憶装置のデコーダ制御信号がＨレベルとな
る。
【００４２】更に、単位半導体記憶装置１個により構成
される半導体記憶装置を４個構成する場合は、上記に加
えて、更に、右下部と左下部の各単位半導体記憶装置間
のダイシング線で切断すると共に、該各単位半導体記憶
装置間のアドレス端子接続経路等のヒューズをすべて切
断し、また、残りのプルダウン回路及びプルアップ回路
中のヒューズも切断する。これにより、４個の単位半導
体記憶装置のデコーダ制御回路の出力は、すべて、常に
Ｈレベルとなる。
される半導体記憶装置を４個構成する場合は、上記に加
えて、更に、右下部と左下部の各単位半導体記憶装置間
のダイシング線で切断すると共に、該各単位半導体記憶
装置間のアドレス端子接続経路等のヒューズをすべて切
断し、また、残りのプルダウン回路及びプルアップ回路
中のヒューズも切断する。これにより、４個の単位半導
体記憶装置のデコーダ制御回路の出力は、すべて、常に
Ｈレベルとなる。
【００４３】
【発明の効果】以上詳細に説明したように、本発明の半
導体集積回路装置は、ウエハ上の隣接領域に形成され、
それぞれが個別に所定の半導体集積回路装置を構成し得
る複数の単位半導体集積回路の結合により構成される半
導体集積回路装置であって、各単位半導体集積回路間の
接続が、各単位半導体集積回路内に設けられる回路短絡
防止回路及び各単位半導体集積回路間のダイシング領域
に形成される接続回路を介して行われる構成であること
を特徴とするものであり、また、上記半導体集積回路装
置に於けるダイシング領域部分に於いて切断を行うこと
により形成される、１又は複数の単位半導体集積回路か
ら成ることを特徴とするものであり、かかる本発明の半
導体集積回路装置によれば、従来に於いては、不良品と
なっていたものの一部により、良品の半導体集積回路装
置を構成することができるため、生産歩留まりの向上を
達成することができるものである。また、単位半導体集
積回路を任意の数で一体化させることができるため、カ
ットダウンという設計手法を用いて、集積規模毎にチッ
プ設計を行い、或いは、製造用の露光マスクを作成する
必要が無く、集積規模によらず、同一ウエハを利用する
ことができる。したがって、従来の半導体集積回路装置
の製造では行えなかったマスタウエハ管理の生産を可能
とするものである。
導体集積回路装置は、ウエハ上の隣接領域に形成され、
それぞれが個別に所定の半導体集積回路装置を構成し得
る複数の単位半導体集積回路の結合により構成される半
導体集積回路装置であって、各単位半導体集積回路間の
接続が、各単位半導体集積回路内に設けられる回路短絡
防止回路及び各単位半導体集積回路間のダイシング領域
に形成される接続回路を介して行われる構成であること
を特徴とするものであり、また、上記半導体集積回路装
置に於けるダイシング領域部分に於いて切断を行うこと
により形成される、１又は複数の単位半導体集積回路か
ら成ることを特徴とするものであり、かかる本発明の半
導体集積回路装置によれば、従来に於いては、不良品と
なっていたものの一部により、良品の半導体集積回路装
置を構成することができるため、生産歩留まりの向上を
達成することができるものである。また、単位半導体集
積回路を任意の数で一体化させることができるため、カ
ットダウンという設計手法を用いて、集積規模毎にチッ
プ設計を行い、或いは、製造用の露光マスクを作成する
必要が無く、集積規模によらず、同一ウエハを利用する
ことができる。したがって、従来の半導体集積回路装置
の製造では行えなかったマスタウエハ管理の生産を可能
とするものである。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の原理図であ
る。
る。
【図２】本発明の半導体集積回路装置を、単位半導体記
憶装置の容量を４Mbitとし、最大容量を１６Mbitとして
構成した実施形態のウエハの一部平面図である。
憶装置の容量を４Mbitとし、最大容量を１６Mbitとして
構成した実施形態のウエハの一部平面図である。
【図３】同実施形態のウエハより、１６Mbit DRAMチッ
プを形成した状態を示す平面図である。
プを形成した状態を示す平面図である。
【図４】同実施形態のウエハより、４Mbit DRAMチップ
を２個と、８Mbit DRAMチップを１個形成した状態を示
す平面図である。
を２個と、８Mbit DRAMチップを１個形成した状態を示
す平面図である。
【図５】同実施形態において、１６Mbit DRAMの一部で
ある左上部の４Mbit DRAMが不良となっている状態を示
す平面図である。
ある左上部の４Mbit DRAMが不良となっている状態を示
す平面図である。
【図６】上記不良となった４Mbit DRAM以外の部分か
ら、各１個の４Mbit DRAMチップと８Mbit DRAMチップを
形成した状態を示す平面図である。
ら、各１個の４Mbit DRAMチップと８Mbit DRAMチップを
形成した状態を示す平面図である。
【図７】上記不良となった４Mbit DRAM以外の部分か
ら、３個の４Mbit DRAMチップを形成した状態を示す平
面図である。
ら、３個の４Mbit DRAMチップを形成した状態を示す平
面図である。
【図８】本発明の半導体集積回路装置を、単位半導体記
憶装置の容量を４Mbitとし、最大容量を８Mbitとして構
成した実施形態のウエハの一部平面図である。
憶装置の容量を４Mbitとし、最大容量を８Mbitとして構
成した実施形態のウエハの一部平面図である。
【図９】同実施形態に於いてダイシング領域に形成され
る配線・制御回路部の構成例を示す図である。
る配線・制御回路部の構成例を示す図である。
【図１０】同実施形態に於ける各４Mbit DRAMの内部構
成の一部を示す構成図である。
成の一部を示す構成図である。
【図１１】同実施形態に於いてダイシング領域に形成さ
れる配線・制御回路部、及び、各４Mbit DRAMの内部に
形成される回路短絡防止回路の構成例を示す図である。
れる配線・制御回路部、及び、各４Mbit DRAMの内部に
形成される回路短絡防止回路の構成例を示す図である。
【図１２】図２に示す実施形態に於いてダイシング領域
に形成される配線・制御回路部、及び、各４Mbit DRAM
の内部に形成される回路短絡防止回路の構成例を示す図
である。
に形成される配線・制御回路部、及び、各４Mbit DRAM
の内部に形成される回路短絡防止回路の構成例を示す図
である。
【図１３】同実施形態に於ける各４Mbit DRAMの内部構
成の一部を示す構成図である。
成の一部を示す構成図である。
【図１４】本発明の他の実施形態の構成図である。
【図１５】図１４に示されるプルダウン回路の構成図で
ある。
ある。
【図１６】図１４に示されるプルアップ回路の構成図で
ある。
ある。
１ 単位半導体記憶装置 ２ 入出力回路部 ３ 論理回路部 ４ 記憶回路部 ５ ダイシング線 ６ ４Mbit DRAM ７ 配線・制御回路部 ８ １６Mbit DRAMチップ ９ ４Mbit DRAMチップ １０ ８Mbit DRAMチップ １２ 回路短絡防止回路 １７ 信号配線 １８ アドレスデコード回路 １８1 アドレスデコード回路 １８2 アドレスデコード回路 １９ ヒューズ回路 ２０ 高抵抗回路 ２１1、…、２１4 デコーダ制御回路 Ｌ 配線 Ｆ ヒューズ回路
Claims (4)
- 【請求項１】 ウエハ上の隣接領域に形成され、それぞ
れが個別に所定の半導体集積回路装置を構成し得る複数
の単位半導体集積回路の結合により構成される半導体集
積回路装置であって、各単位半導体集積回路間の接続
が、各単位半導体集積回路内に設けられる回路短絡防止
回路及び各単位半導体集積回路間のダイシング領域に形
成される接続回路を介して行われる構成であることを特
徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、上記各単位半導体集積回路間のダイシング領域
に形成される接続回路が配線から成り、上記各単位半導
体集積回路の内部に、単一の単位半導体集積回路により
半導体集積回路装置を構成する場合と、複数の単位半導
体集積回路の結合により半導体集積回路装置を構成する
場合との構成切替回路を設けて成ることを特徴とする半
導体集積回路装置。 - 【請求項３】 請求項１に記載の半導体集積回路装置に
おいて、各単位半導体集積回路間のダイシング領域に形
成される接続回路が、該ダイシング領域の両側に設けら
れる単位半導体集積回路から出力される信号に対して所
定の処理を施して、単位半導体集積回路に入力する制御
回路により構成されることを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項１、２又は３に記載される半導体
集積回路装置に於けるダイシング領域部分に於いて切断
を行うことにより形成される、１又は複数の単位半導体
集積回路から成る半導体集積回路装置。
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| JP07929897A JP3592885B2 (ja) | 1997-03-31 | 1997-03-31 | 半導体集積回路装置 |
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| WO2004077499A2 (en) * | 2003-02-28 | 2004-09-10 | Koninklijke Philips Electronics N.V. | Method for integration of single and dual gate logic into one mask set |
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| US4778771A (en) * | 1985-02-14 | 1988-10-18 | Nec Corporation | Process of forming input/output wiring areas for semiconductor integrated circuit |
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| US5191224A (en) * | 1987-04-22 | 1993-03-02 | Hitachi, Ltd. | Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein |
| JPH02116159A (ja) * | 1988-10-26 | 1990-04-27 | Hitachi Ltd | 半導体装置 |
| JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
| JPH0480939A (ja) * | 1990-07-24 | 1992-03-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH04139850A (ja) * | 1990-10-01 | 1992-05-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその検査方法 |
| JPH04373169A (ja) * | 1991-06-22 | 1992-12-25 | Nec Corp | マスタスライス型半導体集積回路装置 |
| JPH05152509A (ja) * | 1991-11-27 | 1993-06-18 | Hitachi Ltd | 電子回路システム装置 |
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