JPH10276068A - リングオシレータ - Google Patents
リングオシレータInfo
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- JPH10276068A JPH10276068A JP9078372A JP7837297A JPH10276068A JP H10276068 A JPH10276068 A JP H10276068A JP 9078372 A JP9078372 A JP 9078372A JP 7837297 A JP7837297 A JP 7837297A JP H10276068 A JPH10276068 A JP H10276068A
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- Japan
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- power supply
- capacitor
- resistor
- supply voltage
- ring oscillator
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Abstract
(57)【要約】
【課題】 電源電圧が低電圧となった時の発振周波数の
低下を抑制したリングオシレータを提供することを目的
とする。 【解決手段】 奇数個のインバータＩＶ１〜ＩＶ２ｎ＋
１と、抵抗Ｒと、第１キャパシタＣＡＰ１と、第２キャ
パシタＣＡＰ２と、一端が抵抗Ｒの他端に、他端が第１
キャパシタＣＡＰ１の他端にそれぞれ接続され、第１電
源電圧Ｖｃｃが定格値近傍にある場合には無視可能な程
度に抵抗値が小さく、第１電源電圧Ｖｃｃの低下に伴っ
て抵抗値が増大する第１可変抵抗Ｔｒ１，Ｔｒ２と、一
端が抵抗Ｒの他端に、他端が第２キャパシタＣＡＰ２の
他端にそれぞれ接続され、第１電源電圧Ｖｃｃが定格値
近傍にある場合には無視可能な程度に抵抗値が小さく、
第１電源電圧Ｖｃｃの低下に伴って抵抗値が増大する第
２可変抵抗Ｔｒ３，Ｔｒ４とを有して構成する。
低下を抑制したリングオシレータを提供することを目的
とする。 【解決手段】 奇数個のインバータＩＶ１〜ＩＶ２ｎ＋
１と、抵抗Ｒと、第１キャパシタＣＡＰ１と、第２キャ
パシタＣＡＰ２と、一端が抵抗Ｒの他端に、他端が第１
キャパシタＣＡＰ１の他端にそれぞれ接続され、第１電
源電圧Ｖｃｃが定格値近傍にある場合には無視可能な程
度に抵抗値が小さく、第１電源電圧Ｖｃｃの低下に伴っ
て抵抗値が増大する第１可変抵抗Ｔｒ１，Ｔｒ２と、一
端が抵抗Ｒの他端に、他端が第２キャパシタＣＡＰ２の
他端にそれぞれ接続され、第１電源電圧Ｖｃｃが定格値
近傍にある場合には無視可能な程度に抵抗値が小さく、
第１電源電圧Ｖｃｃの低下に伴って抵抗値が増大する第
２可変抵抗Ｔｒ３，Ｔｒ４とを有して構成する。
Description
【０００１】
【発明の属する技術分野】本発明はリングオシレータに
係り、特に、電源電圧が低くなった時の発振周波数の低
下を抑制し、発振周波数の電源電圧の変化に対する変動
を小さくしたリングオシレータに関する。
係り、特に、電源電圧が低くなった時の発振周波数の低
下を抑制し、発振周波数の電源電圧の変化に対する変動
を小さくしたリングオシレータに関する。
【０００２】
【従来の技術】従来のリングオシレータの回路構成図を
図４に示す。本従来例のリングオシレータは、縦続接続
され、最後段のインバータＩＶ２ｎ＋１の出力が最前段
のインバータＩＶ１の入力に供給される奇数（２ｎ＋
１）個のインバータＩＶ１〜ＩＶ２ｎ＋１と、抵抗Ｒ
と、第１キャパシタＣＡＰ１と、第２キャパシタＣＡＰ
２と、最後段のインバータＩＶ２ｎ＋１の出力を入力し
て出力信号ＯＵＴとして出力する出力ドライバとしての
インバータＩＶｏとを備えて構成されている。尚、抵抗
Ｒの一端は第２段のインバータＩＶ２の出力に接続さ
れ、抵抗Ｒの他端は第３段のインバータＩＶ３の入力に
接続されている。また、抵抗Ｒの他端には、一端が電源
電圧Ｖｃｃに接続される第１キャパシタＣＡＰ１の他端
と、一端が接地電位ＧＮＤに接続される第２キャパシタ
ＣＡＰ２の他端とがそれぞれ接続されている。
図４に示す。本従来例のリングオシレータは、縦続接続
され、最後段のインバータＩＶ２ｎ＋１の出力が最前段
のインバータＩＶ１の入力に供給される奇数（２ｎ＋
１）個のインバータＩＶ１〜ＩＶ２ｎ＋１と、抵抗Ｒ
と、第１キャパシタＣＡＰ１と、第２キャパシタＣＡＰ
２と、最後段のインバータＩＶ２ｎ＋１の出力を入力し
て出力信号ＯＵＴとして出力する出力ドライバとしての
インバータＩＶｏとを備えて構成されている。尚、抵抗
Ｒの一端は第２段のインバータＩＶ２の出力に接続さ
れ、抵抗Ｒの他端は第３段のインバータＩＶ３の入力に
接続されている。また、抵抗Ｒの他端には、一端が電源
電圧Ｖｃｃに接続される第１キャパシタＣＡＰ１の他端
と、一端が接地電位ＧＮＤに接続される第２キャパシタ
ＣＡＰ２の他端とがそれぞれ接続されている。
【０００３】このような構成の従来のリングオシレータ
においては、出力信号ＯＵＴの発振周波数ｆは、第１キ
ャパシタＣＡＰ１及び第２キャパシタＣＡＰ２の容量
と、第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ
２を充電する電流Ｉ１及びＩ２に大きく依存する。この
ため、電源電圧Ｖｃｃが低下すると、第１キャパシタＣ
ＡＰ１及び第２キャパシタＣＡＰ２を充電するインバー
タの駆動電流能力が低下し、充電電流Ｉ１及びＩ２が小
さくなるので、出力信号ＯＵＴの発振周波数ｆが低下す
ることとなる。図５には、本従来例のリングオシレータ
における測定により得られた電源電圧Ｖｃｃの変化に対
する発振周波数ｆの推移を示す。電源電圧Ｖｃｃの低下
に伴い発振周波数ｆが低下するという発振周波数の電源
電圧依存性が明確に現れている。
においては、出力信号ＯＵＴの発振周波数ｆは、第１キ
ャパシタＣＡＰ１及び第２キャパシタＣＡＰ２の容量
と、第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ
２を充電する電流Ｉ１及びＩ２に大きく依存する。この
ため、電源電圧Ｖｃｃが低下すると、第１キャパシタＣ
ＡＰ１及び第２キャパシタＣＡＰ２を充電するインバー
タの駆動電流能力が低下し、充電電流Ｉ１及びＩ２が小
さくなるので、出力信号ＯＵＴの発振周波数ｆが低下す
ることとなる。図５には、本従来例のリングオシレータ
における測定により得られた電源電圧Ｖｃｃの変化に対
する発振周波数ｆの推移を示す。電源電圧Ｖｃｃの低下
に伴い発振周波数ｆが低下するという発振周波数の電源
電圧依存性が明確に現れている。
【０００４】
【発明が解決しようとする課題】以上のように、上記従
来のリングオシレータにおいては、電源電圧Ｖｃｃが低
下すると、第１キャパシタＣＡＰ１及び第２キャパシタ
ＣＡＰ２の充電電流Ｉ１及びＩ２が小さくなるので、出
力信号ＯＵＴの発振周波数ｆが低下するという事情があ
った。リングオシレータは、例えば、チャージポンプ回
路を周期的に駆動して、昇圧電源等を発生させるのに使
用されているが、従来のリングオシレータを使用した場
合には、電源電圧が小さくなるとリングオシレータの発
振周波数も小さくなることから昇圧電源の電流能力も小
さくなるという事情があった。
来のリングオシレータにおいては、電源電圧Ｖｃｃが低
下すると、第１キャパシタＣＡＰ１及び第２キャパシタ
ＣＡＰ２の充電電流Ｉ１及びＩ２が小さくなるので、出
力信号ＯＵＴの発振周波数ｆが低下するという事情があ
った。リングオシレータは、例えば、チャージポンプ回
路を周期的に駆動して、昇圧電源等を発生させるのに使
用されているが、従来のリングオシレータを使用した場
合には、電源電圧が小さくなるとリングオシレータの発
振周波数も小さくなることから昇圧電源の電流能力も小
さくなるという事情があった。
【０００５】本発明は、上記従来の事情に鑑みてなされ
たものであって、電源電圧が低電圧となった時の発振周
波数の低下を抑制し、発振周波数の電源電圧の変化に対
する変動を小さくしたリングオシレータを提供すること
を目的としている。
たものであって、電源電圧が低電圧となった時の発振周
波数の低下を抑制し、発振周波数の電源電圧の変化に対
する変動を小さくしたリングオシレータを提供すること
を目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のリングオシレータは、縦続接続され、最後
段のインバータ出力が最前段のインバータ入力に供給さ
れる奇数個のインバータと、一端が任意の段のインバー
タの出力に、他端が該インバータの次段の入力にそれぞ
れ接続される抵抗と、一端が第２電源に接続されるキャ
パシタと、一端が前記抵抗の他端に、他端が前記キャパ
シタの他端にそれぞれ接続され、前記第１電源の電圧が
定格値近傍にある場合に抵抗値が小さく、前記第１電源
の電圧の低下に伴って抵抗値が増大する可変抵抗とを備
えるものである。
に、本発明のリングオシレータは、縦続接続され、最後
段のインバータ出力が最前段のインバータ入力に供給さ
れる奇数個のインバータと、一端が任意の段のインバー
タの出力に、他端が該インバータの次段の入力にそれぞ
れ接続される抵抗と、一端が第２電源に接続されるキャ
パシタと、一端が前記抵抗の他端に、他端が前記キャパ
シタの他端にそれぞれ接続され、前記第１電源の電圧が
定格値近傍にある場合に抵抗値が小さく、前記第１電源
の電圧の低下に伴って抵抗値が増大する可変抵抗とを備
えるものである。
【０００７】また、本発明のリングオシレータは、前記
可変抵抗は、第１の拡散層が前記抵抗の他端に、第２の
拡散層が前記キャパシタの他端にそれぞれ接続され、ゲ
ートが前記第１電源に接続されている第１導電型トラン
ジスタを備えるものである。
可変抵抗は、第１の拡散層が前記抵抗の他端に、第２の
拡散層が前記キャパシタの他端にそれぞれ接続され、ゲ
ートが前記第１電源に接続されている第１導電型トラン
ジスタを備えるものである。
【０００８】また、本発明のリングオシレータは、前記
可変抵抗は、第１の拡散層が前記抵抗の他端に、第２の
拡散層が前記キャパシタの他端にそれぞれ接続され、ゲ
ートが前記第２電源に接続されている第２導電型トラン
ジスタを備えるものである。
可変抵抗は、第１の拡散層が前記抵抗の他端に、第２の
拡散層が前記キャパシタの他端にそれぞれ接続され、ゲ
ートが前記第２電源に接続されている第２導電型トラン
ジスタを備えるものである。
【０００９】また、本発明のリングオシレータは、縦続
接続され、最後段のインバータ出力が最前段のインバー
タ入力に供給される奇数個のインバータと、一端が任意
の段のインバータの出力に、他端が該インバータの次段
の入力にそれぞれ接続される抵抗と、一端が第１電源に
接続される第１キャパシタと、一端が第２電源に接続さ
れる第２キャパシタと、一端が前記抵抗の他端に、他端
が前記第１キャパシタの他端にそれぞれ接続され、前記
第１電源の電圧が定格値近傍にある場合に抵抗値が小さ
く、前記第１電源の電圧の低下に伴って抵抗値が増大す
る第１可変抵抗と、一端が前記抵抗の他端に、他端が前
記第２キャパシタの他端にそれぞれ接続され、前記第１
電源の電圧が定格値近傍にある場合に抵抗値が小さく、
前記第１電源の電圧の低下に伴って抵抗値が増大する第
２可変抵抗とを備えるものである。
接続され、最後段のインバータ出力が最前段のインバー
タ入力に供給される奇数個のインバータと、一端が任意
の段のインバータの出力に、他端が該インバータの次段
の入力にそれぞれ接続される抵抗と、一端が第１電源に
接続される第１キャパシタと、一端が第２電源に接続さ
れる第２キャパシタと、一端が前記抵抗の他端に、他端
が前記第１キャパシタの他端にそれぞれ接続され、前記
第１電源の電圧が定格値近傍にある場合に抵抗値が小さ
く、前記第１電源の電圧の低下に伴って抵抗値が増大す
る第１可変抵抗と、一端が前記抵抗の他端に、他端が前
記第２キャパシタの他端にそれぞれ接続され、前記第１
電源の電圧が定格値近傍にある場合に抵抗値が小さく、
前記第１電源の電圧の低下に伴って抵抗値が増大する第
２可変抵抗とを備えるものである。
【００１０】また、本発明のリングオシレータは、前記
第１可変抵抗は、第１の拡散層が前記抵抗の他端に、第
２の拡散層が前記第１キャパシタの他端にそれぞれ接続
され、ゲートが前記第１電源の電圧供給によりオン動作
する第１の第１導電型トランジスタを有し、前記第２可
変抵抗は、第２の拡散層が前記抵抗の他端に、第１の拡
散層が前記第２キャパシタの他端にそれぞれ接続され、
ゲートが前記第１電源に接続されている第２の第１導電
型トランジスタを備えるものである。
第１可変抵抗は、第１の拡散層が前記抵抗の他端に、第
２の拡散層が前記第１キャパシタの他端にそれぞれ接続
され、ゲートが前記第１電源の電圧供給によりオン動作
する第１の第１導電型トランジスタを有し、前記第２可
変抵抗は、第２の拡散層が前記抵抗の他端に、第１の拡
散層が前記第２キャパシタの他端にそれぞれ接続され、
ゲートが前記第１電源に接続されている第２の第１導電
型トランジスタを備えるものである。
【００１１】更に、本発明のリングオシレータは、前記
第１可変抵抗は、第１の拡散層が前記抵抗の他端に、第
２の拡散層が前記第１キャパシタの一端にそれぞれ接続
され、ゲートが前記第２電源に接続されている第１の第
２導電型トランジスタを有し、前記第２可変抵抗は、第
２の拡散層が前記抵抗の他端に、第１の拡散層が前記第
２キャパシタの一端にそれぞれ接続され、ゲートが前記
第２電源に接続されている第２の第２導電型トランジス
を備えるものである。
第１可変抵抗は、第１の拡散層が前記抵抗の他端に、第
２の拡散層が前記第１キャパシタの一端にそれぞれ接続
され、ゲートが前記第２電源に接続されている第１の第
２導電型トランジスタを有し、前記第２可変抵抗は、第
２の拡散層が前記抵抗の他端に、第１の拡散層が前記第
２キャパシタの一端にそれぞれ接続され、ゲートが前記
第２電源に接続されている第２の第２導電型トランジス
を備えるものである。
【００１２】本発明のリングオシレータでは、抵抗とキ
ャパシタ間に可変抵抗を接続した構成としている。第１
電源電圧が大きい（定格値近傍にある）場合には、該可
変抵抗の抵抗値は無視可能な程度に小さく、従来のリン
グオシレータと同様の動作を行う。また、第１電源電圧
が小さい場合には、キャパシタを充電する電流が小さく
なるが、第１電源電圧の低下に伴って可変抵抗の抵抗値
が増大するので、該抵抗成分による電圧降下が影響する
こととなり、抵抗及び可変抵抗の接続点における第１電
源電圧の低下に伴う立ち上がり若しくは立ち下がりの遅
れは、従来例のリングオシレータに比べて軽減され、結
果として第１電源電圧の低下に伴うリングオシレータの
発振周波数の低下が抑制され、発振周波数の電源電圧の
変化に対する変動を小さくすることができる。
ャパシタ間に可変抵抗を接続した構成としている。第１
電源電圧が大きい（定格値近傍にある）場合には、該可
変抵抗の抵抗値は無視可能な程度に小さく、従来のリン
グオシレータと同様の動作を行う。また、第１電源電圧
が小さい場合には、キャパシタを充電する電流が小さく
なるが、第１電源電圧の低下に伴って可変抵抗の抵抗値
が増大するので、該抵抗成分による電圧降下が影響する
こととなり、抵抗及び可変抵抗の接続点における第１電
源電圧の低下に伴う立ち上がり若しくは立ち下がりの遅
れは、従来例のリングオシレータに比べて軽減され、結
果として第１電源電圧の低下に伴うリングオシレータの
発振周波数の低下が抑制され、発振周波数の電源電圧の
変化に対する変動を小さくすることができる。
【００１３】また、本発明のリングオシレータでは、抵
抗と第１キャパシタ間及び抵抗と第２キャパシタ間にそ
れぞれ第１可変抵抗及び第２可変抵抗を接続した構成と
している。第１電源電圧が大きい（定格値近傍にある）
場合には、第１可変抵抗及び第２可変抵抗の抵抗値は無
視可能な程度に小さく、従来のリングオシレータと同様
の動作を行う。また、第１電源電圧が小さい場合には、
第１キャパシタ及び第２キャパシタを充電する電流が小
さくなるが、第１電源電圧の低下に伴って第１可変抵抗
及び第２可変抵抗の抵抗値が増大するので、該抵抗成分
による電圧降下が影響することとなり、抵抗と第１可変
抵抗及び第２可変抵抗の接続点における第１電源電圧の
低下に伴う立ち上がり若しくは立ち下がりの遅れは、従
来例のリングオシレータに比べて軽減され、結果として
第１電源電圧の低下に伴うリングオシレータの発振周波
数の低下が抑制され、発振周波数の第１電源電圧の変化
に対する変動を小さくすることができる。
抗と第１キャパシタ間及び抵抗と第２キャパシタ間にそ
れぞれ第１可変抵抗及び第２可変抵抗を接続した構成と
している。第１電源電圧が大きい（定格値近傍にある）
場合には、第１可変抵抗及び第２可変抵抗の抵抗値は無
視可能な程度に小さく、従来のリングオシレータと同様
の動作を行う。また、第１電源電圧が小さい場合には、
第１キャパシタ及び第２キャパシタを充電する電流が小
さくなるが、第１電源電圧の低下に伴って第１可変抵抗
及び第２可変抵抗の抵抗値が増大するので、該抵抗成分
による電圧降下が影響することとなり、抵抗と第１可変
抵抗及び第２可変抵抗の接続点における第１電源電圧の
低下に伴う立ち上がり若しくは立ち下がりの遅れは、従
来例のリングオシレータに比べて軽減され、結果として
第１電源電圧の低下に伴うリングオシレータの発振周波
数の低下が抑制され、発振周波数の第１電源電圧の変化
に対する変動を小さくすることができる。
【００１４】更に、本発明のリングオシレータでは、可
変抵抗、第１可変抵抗及び第２可変抵抗は、第１導電型
トランジスタのオン抵抗、或いは、第１導電型トランジ
スタのオン抵抗及び第２導電型トランジスタのオン抵抗
の合成抵抗とするのが望ましい。即ち、第１電源電圧が
大きい（定格値近傍にある）場合には、該オン抵抗の抵
抗値は無視可能な程度に小さく、また、第１電源電圧の
低下に伴って該オン抵抗の抵抗値が増大する特性を持
つ。尚、当該リングオシレータの出力をバランスのとれ
たデューティ比とするには、第１可変抵抗及び第２可変
抵抗を、第１導電型トランジスタのオン抵抗及び第２導
電型トランジスタのオン抵抗の合成抵抗とするのが望ま
しい。
変抵抗、第１可変抵抗及び第２可変抵抗は、第１導電型
トランジスタのオン抵抗、或いは、第１導電型トランジ
スタのオン抵抗及び第２導電型トランジスタのオン抵抗
の合成抵抗とするのが望ましい。即ち、第１電源電圧が
大きい（定格値近傍にある）場合には、該オン抵抗の抵
抗値は無視可能な程度に小さく、また、第１電源電圧の
低下に伴って該オン抵抗の抵抗値が増大する特性を持
つ。尚、当該リングオシレータの出力をバランスのとれ
たデューティ比とするには、第１可変抵抗及び第２可変
抵抗を、第１導電型トランジスタのオン抵抗及び第２導
電型トランジスタのオン抵抗の合成抵抗とするのが望ま
しい。
【００１５】
【発明の実施の形態】以下、本発明のリングオシレータ
の実施の形態について、図面を参照して詳細に説明す
る。図１は本発明の一実施例に係るリングオシレータの
回路構成図である。
の実施の形態について、図面を参照して詳細に説明す
る。図１は本発明の一実施例に係るリングオシレータの
回路構成図である。
【００１６】図１において、本実施例のリングオシレー
タは、縦続接続され、最後段のインバータＩＶ２ｎ＋１
の出力が最前段のインバータＩＶ１の入力に供給される
奇数（２ｎ＋１）個のインバータＩＶ１〜ＩＶ２ｎ＋１
と、抵抗Ｒと、第１キャパシタＣＡＰ１と、第２キャパ
シタＣＡＰ２と、第１パストランジスタＴｒ１及びＴｒ
２と、第２パストランジスタＴｒ３及びＴｒ４と、最後
段のインバータＩＶ２ｎ＋１の出力を入力して出力信号
ＯＵＴとして出力する出力ドライバとしてのインバータ
ＩＶｏとを備えて構成されている。尚、当該リングオシ
レータの発振周波数を例えば約１０［ＭＨｚ］程度とす
る場合、抵抗Ｒは５［ｋΩ］、第１キャパシタＣＡＰ１
及び第２キャパシタＣＡＰ２は数［ｐＦ］のものを使用
すればよい。
タは、縦続接続され、最後段のインバータＩＶ２ｎ＋１
の出力が最前段のインバータＩＶ１の入力に供給される
奇数（２ｎ＋１）個のインバータＩＶ１〜ＩＶ２ｎ＋１
と、抵抗Ｒと、第１キャパシタＣＡＰ１と、第２キャパ
シタＣＡＰ２と、第１パストランジスタＴｒ１及びＴｒ
２と、第２パストランジスタＴｒ３及びＴｒ４と、最後
段のインバータＩＶ２ｎ＋１の出力を入力して出力信号
ＯＵＴとして出力する出力ドライバとしてのインバータ
ＩＶｏとを備えて構成されている。尚、当該リングオシ
レータの発振周波数を例えば約１０［ＭＨｚ］程度とす
る場合、抵抗Ｒは５［ｋΩ］、第１キャパシタＣＡＰ１
及び第２キャパシタＣＡＰ２は数［ｐＦ］のものを使用
すればよい。
【００１７】抵抗Ｒの一端は第２段のインバータＩＶ２
の出力に接続され、抵抗Ｒの他端は第３段のインバータ
ＩＶ３の入力に接続されている。また、第１パストラン
ジスタＴｒ１及びＴｒ２は、ソース電極が抵抗Ｒの他端
に、ドレイン電極が第１キャパシタＣＡＰ１の一端にそ
れぞれ接続され、ゲート電極への第２電源電圧ＧＮＤの
供給によりオン動作する第１ＰチャネルトランジスタＴ
ｒ１と、ソース電極が抵抗Ｒの他端に、ドレイン電極が
第１キャパシタＣＡＰ１の一端にそれぞれ接続され、ゲ
ート電極への第１電源電圧Ｖｃｃの供給によりオン動作
する第１ＮチャネルトランジスタＴｒ２とを備えた構成
である。
の出力に接続され、抵抗Ｒの他端は第３段のインバータ
ＩＶ３の入力に接続されている。また、第１パストラン
ジスタＴｒ１及びＴｒ２は、ソース電極が抵抗Ｒの他端
に、ドレイン電極が第１キャパシタＣＡＰ１の一端にそ
れぞれ接続され、ゲート電極への第２電源電圧ＧＮＤの
供給によりオン動作する第１ＰチャネルトランジスタＴ
ｒ１と、ソース電極が抵抗Ｒの他端に、ドレイン電極が
第１キャパシタＣＡＰ１の一端にそれぞれ接続され、ゲ
ート電極への第１電源電圧Ｖｃｃの供給によりオン動作
する第１ＮチャネルトランジスタＴｒ２とを備えた構成
である。
【００１８】また、第２パストランジスタＴｒ３及びＴ
ｒ４は、ドレイン電極が抵抗Ｒの他端に、ソース電極が
第２キャパシタＣＡＰ２の一端にそれぞれ接続され、ゲ
ート電極への第２電源電圧ＧＮＤの供給によりオン動作
する第２ＰチャネルトランジスタＴｒ３と、ドレイン電
極が抵抗Ｒの他端に、ソース電極が第２キャパシタＣＡ
Ｐ２の一端にそれぞれ接続され、ゲート電極への第１電
源電圧Ｖｃｃの供給によりオン動作する第２Ｎチャネル
トランジスタＴｒ４とを備えた構成である。
ｒ４は、ドレイン電極が抵抗Ｒの他端に、ソース電極が
第２キャパシタＣＡＰ２の一端にそれぞれ接続され、ゲ
ート電極への第２電源電圧ＧＮＤの供給によりオン動作
する第２ＰチャネルトランジスタＴｒ３と、ドレイン電
極が抵抗Ｒの他端に、ソース電極が第２キャパシタＣＡ
Ｐ２の一端にそれぞれ接続され、ゲート電極への第１電
源電圧Ｖｃｃの供給によりオン動作する第２Ｎチャネル
トランジスタＴｒ４とを備えた構成である。
【００１９】次に、本実施例のリングオシレータの動作
について説明する。図２は、本実施例のリングオシレー
タの抵抗Ｒ、第１キャパシタＣＡＰ１、第２キャパシタ
ＣＡＰ２、第１パストランジスタＴｒ１及びＴｒ２、並
びに、第２パストランジスタＴｒ３及びＴｒ４の回路部
分の動作説明図であり、図２（ａ）は第１電源電圧Ｖｃ
ｃが大きい（定格値近傍にある）場合、図２（ｂ）は第
１電源電圧Ｖｃｃが小さい場合の説明図である。
について説明する。図２は、本実施例のリングオシレー
タの抵抗Ｒ、第１キャパシタＣＡＰ１、第２キャパシタ
ＣＡＰ２、第１パストランジスタＴｒ１及びＴｒ２、並
びに、第２パストランジスタＴｒ３及びＴｒ４の回路部
分の動作説明図であり、図２（ａ）は第１電源電圧Ｖｃ
ｃが大きい（定格値近傍にある）場合、図２（ｂ）は第
１電源電圧Ｖｃｃが小さい場合の説明図である。
【００２０】先ず、図２（ａ）を参照して、第１電源電
圧Ｖｃｃが大きい（定格値近傍にある）場合の動作につ
いて説明する。この場合、第１パストランジスタＴｒ１
及びＴｒ２、並びに、第２パストランジスタＴｒ３及び
Ｔｒ４のオン動作は十分に行われるので、オン抵抗成分
による電圧降下は第１電源電圧Ｖｃｃに対して無視で
き、検討している回路部分は、同図の右側に示した回路
と等価である。即ち、第１電源電圧Ｖｃｃが大きい場合
には、本実施例のリングオシレータの動作は、従来例の
リングオシレータ（図４）と同じである。
圧Ｖｃｃが大きい（定格値近傍にある）場合の動作につ
いて説明する。この場合、第１パストランジスタＴｒ１
及びＴｒ２、並びに、第２パストランジスタＴｒ３及び
Ｔｒ４のオン動作は十分に行われるので、オン抵抗成分
による電圧降下は第１電源電圧Ｖｃｃに対して無視で
き、検討している回路部分は、同図の右側に示した回路
と等価である。即ち、第１電源電圧Ｖｃｃが大きい場合
には、本実施例のリングオシレータの動作は、従来例の
リングオシレータ（図４）と同じである。
【００２１】次に、図２（ｂ）を参照して、第１電源電
圧Ｖｃｃが小さい場合の動作について説明する。この場
合、この場合、第１パストランジスタＴｒ１及びＴｒ
２、並びに、第２パストランジスタＴｒ３及びＴｒ４の
オン抵抗成分による電圧降下は、第１電源電圧Ｖｃｃの
低下に伴って増大し、小さい第１電源電圧Ｖｃｃに対し
て無視できなくなり、検討している回路部分は、同図の
右側に示した等価回路となる。即ち、抵抗Ｒの他端及び
第３段のインバータＩＶ３の入力の接続点であるノード
Ｎと第１キャパシタＣＡＰ１の一端との間に第１パスト
ランジスタＴｒ１及びＴｒ２のオン抵抗成分Ｒｏｎ１
が、ノードＮと第２キャパシタＣＡＰ２の一端との間に
第２パストランジスタＴｒ３及びＴｒ４のオン抵抗成分
Ｒｏｎ２が、それぞれ等価的に接続されることとなる。
圧Ｖｃｃが小さい場合の動作について説明する。この場
合、この場合、第１パストランジスタＴｒ１及びＴｒ
２、並びに、第２パストランジスタＴｒ３及びＴｒ４の
オン抵抗成分による電圧降下は、第１電源電圧Ｖｃｃの
低下に伴って増大し、小さい第１電源電圧Ｖｃｃに対し
て無視できなくなり、検討している回路部分は、同図の
右側に示した等価回路となる。即ち、抵抗Ｒの他端及び
第３段のインバータＩＶ３の入力の接続点であるノード
Ｎと第１キャパシタＣＡＰ１の一端との間に第１パスト
ランジスタＴｒ１及びＴｒ２のオン抵抗成分Ｒｏｎ１
が、ノードＮと第２キャパシタＣＡＰ２の一端との間に
第２パストランジスタＴｒ３及びＴｒ４のオン抵抗成分
Ｒｏｎ２が、それぞれ等価的に接続されることとなる。
【００２２】つまり、第１電源電圧Ｖｃｃが小さい場合
には、第１キャパシタＣＡＰ１及び第２キャパシタＣＡ
Ｐ２を充電する電流が小さくなるが、第１電源電圧Ｖｃ
ｃの低下に伴って増大する第１パストランジスタＴｒ１
及びＴｒ２、並びに、第２パストランジスタＴｒ３及び
Ｔｒ４のオン抵抗成分による電圧降下が影響するので、
ノードＮの電位における第１電源電圧Ｖｃｃの低下に伴
う立ち上がり若しくは立ち下がりの遅れは、従来例のリ
ングオシレータに比べて軽減されることとなる。即ち、
第１電源電圧Ｖｃｃの低下に伴うリングオシレータの発
振周波数の低下は、従来例に比べて軽減されることにな
る。
には、第１キャパシタＣＡＰ１及び第２キャパシタＣＡ
Ｐ２を充電する電流が小さくなるが、第１電源電圧Ｖｃ
ｃの低下に伴って増大する第１パストランジスタＴｒ１
及びＴｒ２、並びに、第２パストランジスタＴｒ３及び
Ｔｒ４のオン抵抗成分による電圧降下が影響するので、
ノードＮの電位における第１電源電圧Ｖｃｃの低下に伴
う立ち上がり若しくは立ち下がりの遅れは、従来例のリ
ングオシレータに比べて軽減されることとなる。即ち、
第１電源電圧Ｖｃｃの低下に伴うリングオシレータの発
振周波数の低下は、従来例に比べて軽減されることにな
る。
【００２３】以上説明したように、本実施例のリングオ
シレータでは、抵抗Ｒと第１パストランジスタＴｒ１，
Ｔｒ２及び第２パストランジスタＴｒ３，Ｔｒ４の接続
点Ｎにおける第１電源電圧Ｖｃｃの低下に伴う立ち上が
り若しくは立ち下がりの遅れは、従来例のリングオシレ
ータに比べて軽減され、結果として、第１電源電圧Ｖｃ
ｃの低下に伴うリングオシレータの発振周波数の低下を
抑制することができ、発振周波数の第１電源電圧Ｖｃｃ
の変化に対する変動を小さくすることができる。
シレータでは、抵抗Ｒと第１パストランジスタＴｒ１，
Ｔｒ２及び第２パストランジスタＴｒ３，Ｔｒ４の接続
点Ｎにおける第１電源電圧Ｖｃｃの低下に伴う立ち上が
り若しくは立ち下がりの遅れは、従来例のリングオシレ
ータに比べて軽減され、結果として、第１電源電圧Ｖｃ
ｃの低下に伴うリングオシレータの発振周波数の低下を
抑制することができ、発振周波数の第１電源電圧Ｖｃｃ
の変化に対する変動を小さくすることができる。
【００２４】リングオシレータは、例えば、チャージポ
ンプ回路を周期的に駆動して、昇圧電源等を発生させる
のに使用されているが、従来のリングオシレータを使用
した場合には、電源電圧が小さくなるとリングオシレー
タの発振周波数も小さくなることから昇圧電源の電流能
力も小さくなっていた。しかしながら、本実施例のリン
グオシレータを使用すれば、電源電圧が小さくなっても
発振周波数の低下を軽減できるので、低電源電圧での昇
圧電源の電流能力の低下を低減できることとなる。尚、
昇圧電源の電流能力低下が軽減できることにより、電流
能力確保のためのキャパシタ面積の増大、即ち、昇圧回
路面積の増大を抑制することができる。
ンプ回路を周期的に駆動して、昇圧電源等を発生させる
のに使用されているが、従来のリングオシレータを使用
した場合には、電源電圧が小さくなるとリングオシレー
タの発振周波数も小さくなることから昇圧電源の電流能
力も小さくなっていた。しかしながら、本実施例のリン
グオシレータを使用すれば、電源電圧が小さくなっても
発振周波数の低下を軽減できるので、低電源電圧での昇
圧電源の電流能力の低下を低減できることとなる。尚、
昇圧電源の電流能力低下が軽減できることにより、電流
能力確保のためのキャパシタ面積の増大、即ち、昇圧回
路面積の増大を抑制することができる。
【００２５】
【発明の効果】以上説明したように、本発明のリングオ
シレータによれば、電源電圧が低電圧となった時の発振
周波数の低下を抑制し、発振周波数の電源電圧の変化に
対する変動を小さくすることができる。
シレータによれば、電源電圧が低電圧となった時の発振
周波数の低下を抑制し、発振周波数の電源電圧の変化に
対する変動を小さくすることができる。
【図１】本発明の一実施例に係るリングオシレータの回
路構成図である。
路構成図である。
【図２】実施例のリングオシレータの抵抗、第１キャパ
シタ、第２キャパシタ、第１パストランジスタ及び第２
パストランジスタの回路部分の動作説明図であり、図２
（ａ）は第１電源電圧が大きい（定格値近傍にある）場
合、図２（ｂ）は第１電源電圧が小さい場合の説明図で
ある。
シタ、第２キャパシタ、第１パストランジスタ及び第２
パストランジスタの回路部分の動作説明図であり、図２
（ａ）は第１電源電圧が大きい（定格値近傍にある）場
合、図２（ｂ）は第１電源電圧が小さい場合の説明図で
ある。
【図３】本発明のリングオシレータにおける発振周波数
の電源電圧依存性を説明する説明図である。
の電源電圧依存性を説明する説明図である。
【図４】従来のリングオシレータの回路構成図である。
【図５】従来例のリングオシレータにおける発振周波数
の電源電圧依存性を説明する説明図である。
の電源電圧依存性を説明する説明図である。
ＩＶ１〜ＩＶ２ｎ＋１，ＩＶｏ…インバータ、Ｒ…抵
抗、ＣＡＰ１…第１キャパシタ、ＣＡＰ２…第２キャパ
シタ、Ｔｒ１，Ｔｒ２…第１パストランジスタ、Ｔｒ
３，Ｔｒ４…第２パストランジスタ、Ｔｒ１…第１Ｐチ
ャネルトランジスタ、Ｔｒ２…第１Ｎチャネルトランジ
スタ、Ｔｒ３…第２Ｐチャネルトランジスタ、Ｔｒ４…
第１Ｎチャネルトランジスタ、Ｖｃｃ…第１電源電圧、
ＧＮＤ…第２電源電圧（接地電位）、Ｎ…ノード、Ｒｏ
ｎ１，Ｒｏｎ２…オン抵抗，ＯＵＴ…出力信号。
抗、ＣＡＰ１…第１キャパシタ、ＣＡＰ２…第２キャパ
シタ、Ｔｒ１，Ｔｒ２…第１パストランジスタ、Ｔｒ
３，Ｔｒ４…第２パストランジスタ、Ｔｒ１…第１Ｐチ
ャネルトランジスタ、Ｔｒ２…第１Ｎチャネルトランジ
スタ、Ｔｒ３…第２Ｐチャネルトランジスタ、Ｔｒ４…
第１Ｎチャネルトランジスタ、Ｖｃｃ…第１電源電圧、
ＧＮＤ…第２電源電圧（接地電位）、Ｎ…ノード、Ｒｏ
ｎ１，Ｒｏｎ２…オン抵抗，ＯＵＴ…出力信号。
Claims (6)
- 【請求項１】 縦続接続され、最後段のインバータ出力
が最前段のインバータ入力に供給される奇数個のインバ
ータと、 一端が任意の段のインバータの出力に、他端が該インバ
ータの次段の入力にそれぞれ接続される抵抗と、 一端が第２電源に接続されるキャパシタと、 一端が前記抵抗の他端に、他端が前記キャパシタの他端
にそれぞれ接続され、前記第１電源の電圧が定格値近傍
にある場合に抵抗値が小さく、前記第１電源の電圧の低
下に伴って抵抗値が増大する可変抵抗とを有するリング
オシレータ。 - 【請求項２】 前記可変抵抗は、第１の拡散層が前記抵
抗の他端に、第２の拡散層が前記キャパシタの他端にそ
れぞれ接続され、ゲートが前記第１電源に接続されてい
る第１導電型トランジスタを有する請求項１記載のリン
グオシレータ。 - 【請求項３】 前記可変抵抗は、第１の拡散層が前記抵
抗の他端に、第２の拡散層が前記キャパシタの他端にそ
れぞれ接続され、ゲートが前記第２電源に接続されてい
る第２導電型トランジスタを有する請求項２記載のリン
グオシレータ。 - 【請求項４】 縦続接続され、最後段のインバータ出力
が最前段のインバータ入力に供給される奇数個のインバ
ータと、 一端が任意の段のインバータの出力に、他端が該インバ
ータの次段の入力にそれぞれ接続される抵抗と、 一端が第１電源に接続される第１キャパシタと、 一端が第２電源に接続される第２キャパシタと、 一端が前記抵抗の他端に、他端が前記第１キャパシタの
他端にそれぞれ接続され、前記第１電源の電圧が定格値
近傍にある場合に抵抗値が小さく、前記第１電源の電圧
の低下に伴って抵抗値が増大する第１可変抵抗と、 一端が前記抵抗の他端に、他端が前記第２キャパシタの
他端にそれぞれ接続され、前記第１電源の電圧が定格値
近傍にある場合に抵抗値が小さく、前記第１電源の電圧
の低下に伴って抵抗値が増大する第２可変抵抗とを有す
るリングオシレータ。 - 【請求項５】 前記第１可変抵抗は、第１の拡散層が前
記抵抗の他端に、第２の拡散層が前記第１キャパシタの
他端にそれぞれ接続され、ゲートが前記第１電源に接続
されている第１の第１導電型トランジスタを有し、 前記第２可変抵抗は、第２の拡散層が前記抵抗の他端
に、第１の拡散層が前記第２キャパシタの他端にそれぞ
れ接続され、ゲートが前記第１電源に接続されている第
２の第１導電型トランジスタを有する請求項４記載のリ
ングオシレータ。 - 【請求項６】 前記第１可変抵抗は、第１の拡散層が前
記抵抗の他端に、第２の拡散層が前記第１キャパシタの
一端にそれぞれ接続され、ゲートが前記第２電源に接続
されている第１の第２導電型トランジスタを有し、 前記第２可変抵抗は、第２の拡散層が前記抵抗の他端
に、第１の拡散層が前記第２キャパシタの一端にそれぞ
れ接続され、ゲートが前記第２電源に接続されている第
２の第２導電型トランジスタを有する請求項５記載のリ
ングオシレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078372A JPH10276068A (ja) | 1997-03-28 | 1997-03-28 | リングオシレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078372A JPH10276068A (ja) | 1997-03-28 | 1997-03-28 | リングオシレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276068A true JPH10276068A (ja) | 1998-10-13 |
Family
ID=13660191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9078372A Pending JPH10276068A (ja) | 1997-03-28 | 1997-03-28 | リングオシレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10276068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1163723A4 (en) * | 1999-03-19 | 2002-06-19 | Credence Systems Corp | DELAY STABILIZATION SYSTEM ADAPTING TO AN INTEGRATED CIRCUIT |
| CN102064804A (zh) * | 2010-11-16 | 2011-05-18 | 天津大学 | 一种片上时钟发生器电路 |
-
1997
- 1997-03-28 JP JP9078372A patent/JPH10276068A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1163723A4 (en) * | 1999-03-19 | 2002-06-19 | Credence Systems Corp | DELAY STABILIZATION SYSTEM ADAPTING TO AN INTEGRATED CIRCUIT |
| CN102064804A (zh) * | 2010-11-16 | 2011-05-18 | 天津大学 | 一种片上时钟发生器电路 |
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