JPH10276411A - インタレース／プログレッシブ走査変換回路 - Google Patents
インタレース／プログレッシブ走査変換回路Info
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- JPH10276411A JPH10276411A JP9094901A JP9490197A JPH10276411A JP H10276411 A JPH10276411 A JP H10276411A JP 9094901 A JP9094901 A JP 9094901A JP 9490197 A JP9490197 A JP 9490197A JP H10276411 A JPH10276411 A JP H10276411A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 Ｉ／Ｐ（インタレース／プログレッシブ）走
査変換回路において、画質を悪くせずにＰ走査用に変換
でき、かつ回路規模を小さくできること。 【解決手段】 Ｉ走査用のＮＴＳＣ信号をディジタル
Ｒ、Ｇ、Ｂ信号に変換し、かつ同期信号を分離するデコ
ーダ１０と、読み出しクロックの周波数を書き込みクロ
ックの２倍としてラインメモリ１４の読み書きを制御
し、Ｐ走査用のライン切替信号を出力する制御回路１６
と、ラインメモリ１４から読み出した映像データとゼロ
レベルデータとを１ライン毎に切り替えてＰ走査用の
Ｒ、Ｇ、Ｂ信号として出力するゼロレベルデータ内挿回
路２０と、Ｐ走査用同期信号を生成する同期信号生成回
路１８とを具備し、Ｉ走査の１枚のフィールドデータを
そのままＰ走査の１枚のフレームデータに変換し、Ｉ走
査で走査しない走査線をＰ走査のゼロレベルデータの走
査線に置き換えて不足する画素データを補って表示す
る。
査変換回路において、画質を悪くせずにＰ走査用に変換
でき、かつ回路規模を小さくできること。 【解決手段】 Ｉ走査用のＮＴＳＣ信号をディジタル
Ｒ、Ｇ、Ｂ信号に変換し、かつ同期信号を分離するデコ
ーダ１０と、読み出しクロックの周波数を書き込みクロ
ックの２倍としてラインメモリ１４の読み書きを制御
し、Ｐ走査用のライン切替信号を出力する制御回路１６
と、ラインメモリ１４から読み出した映像データとゼロ
レベルデータとを１ライン毎に切り替えてＰ走査用の
Ｒ、Ｇ、Ｂ信号として出力するゼロレベルデータ内挿回
路２０と、Ｐ走査用同期信号を生成する同期信号生成回
路１８とを具備し、Ｉ走査の１枚のフィールドデータを
そのままＰ走査の１枚のフレームデータに変換し、Ｉ走
査で走査しない走査線をＰ走査のゼロレベルデータの走
査線に置き換えて不足する画素データを補って表示す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＤＰ（プラズマ
ディスプレイパネル）やＬＣＤ（液晶ディスプレイパネ
ル）のようなプログレッシブ走査（ノンインタレース走
査）で映像を表示するディスプレイ装置によって、ＮＴ
ＳＣ信号やＭＵＳＥ信号などのインタレース走査（飛び
越し走査）用のアナログ映像信号の映像を表示するため
に用いられるインタレース／プログレッシブ走査変換回
路に関するものである。ＮＴＳＣ信号は汎用のＮＴＳＣ
（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔ
ｅｍＣｏｍｍｉｔｔｅｅ）方式による複合カラーテレビ
ジョン信号を表し、ＭＵＳＥ信号はＭＵＳＥ（Multiple
Sub-Nyquist Sampling Encoding）方式によるハイビジ
ョン用の信号を表す。
ディスプレイパネル）やＬＣＤ（液晶ディスプレイパネ
ル）のようなプログレッシブ走査（ノンインタレース走
査）で映像を表示するディスプレイ装置によって、ＮＴ
ＳＣ信号やＭＵＳＥ信号などのインタレース走査（飛び
越し走査）用のアナログ映像信号の映像を表示するため
に用いられるインタレース／プログレッシブ走査変換回
路に関するものである。ＮＴＳＣ信号は汎用のＮＴＳＣ
（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔ
ｅｍＣｏｍｍｉｔｔｅｅ）方式による複合カラーテレビ
ジョン信号を表し、ＭＵＳＥ信号はＭＵＳＥ（Multiple
Sub-Nyquist Sampling Encoding）方式によるハイビジ
ョン用の信号を表す。
【０００２】
【従来の技術】近年、ＰＤＰやＬＣＤ等のような、アド
レス・表示分離型駆動法（ＡＤＳサブフィールド駆動
法）やマトリックス駆動法を用いたディスプレイが開発
され、これらのＰＤＰやＬＣＤはプログレッシブ走査用
のディジタル映像信号で直接駆動することを前提として
いるものが多い。これらのＰＤＰやＬＣＤ等のディスプ
レイ装置でインタレース走査用のアナログ映像信号の映
像を表示するために用いられるインタレース／プログレ
ッシブ走査変換回路は、一般に、１フィールド当たりの
垂直方向の画素数を２倍にするために、サンプリング周
波数を２倍にする必要がある。
レス・表示分離型駆動法（ＡＤＳサブフィールド駆動
法）やマトリックス駆動法を用いたディスプレイが開発
され、これらのＰＤＰやＬＣＤはプログレッシブ走査用
のディジタル映像信号で直接駆動することを前提として
いるものが多い。これらのＰＤＰやＬＣＤ等のディスプ
レイ装置でインタレース走査用のアナログ映像信号の映
像を表示するために用いられるインタレース／プログレ
ッシブ走査変換回路は、一般に、１フィールド当たりの
垂直方向の画素数を２倍にするために、サンプリング周
波数を２倍にする必要がある。
【０００３】従来のインタレース／プログレッシブ走査
変換回路は、図３に示すように、垂直方向の画素数を２
倍にするために１走査線毎にラインメモリに映像データ
を書き込み、書き込みクロックの２倍の速度で２回読み
出すことによって、画素密度の劣化を解消する方法や、
図４に示すように、連続する２枚のフィールドの映像デ
ータから１枚のプログレッシブ走査用のフレームデータ
を生成して表示する方法が採用されていた。
変換回路は、図３に示すように、垂直方向の画素数を２
倍にするために１走査線毎にラインメモリに映像データ
を書き込み、書き込みクロックの２倍の速度で２回読み
出すことによって、画素密度の劣化を解消する方法や、
図４に示すように、連続する２枚のフィールドの映像デ
ータから１枚のプログレッシブ走査用のフレームデータ
を生成して表示する方法が採用されていた。
【０００４】
【発明が解決しようとする課題】しかしながら、図３に
示した従来例は、１ラインの映像データを２回走査して
表示するので、本来１本の走査線で表示されるべき走査
線、、の映像データのそれぞれが、２本の走査線
、、の映像データとして表示されるため、
１ラインの太さが２ライン分となりインタレース走査の
場合よりも画質が悪くなるという問題点があった。図３
中において、実線で示した、、は現フィールドの
走査線を表し、点線で示した、、は次フィールド
の走査線を表す。
示した従来例は、１ラインの映像データを２回走査して
表示するので、本来１本の走査線で表示されるべき走査
線、、の映像データのそれぞれが、２本の走査線
、、の映像データとして表示されるため、
１ラインの太さが２ライン分となりインタレース走査の
場合よりも画質が悪くなるという問題点があった。図３
中において、実線で示した、、は現フィールドの
走査線を表し、点線で示した、、は次フィールド
の走査線を表す。
【０００５】また、図４に示した従来例は、Ｎ番目とＮ
＋１番目の２枚のフィールドの映像データをＭ番目の１
枚のフレームの映像データに合成するためにフィールド
メモリが必要となるので、回路規模が大きくなってしま
うという問題点があった。しかも、時間差のある２枚の
フィールドの映像データを合成するので動画には対応で
きず、動画に対応させるには動き適応処理用の回路を必
要とし、さらに回路規模が大きくなってしまうという問
題点があった。図４中において、実線で示した、、
はＮ番目の現フィールドの走査線を表し、一点鎖線で
示した、、はＮ＋１番目の現フィールドの走査線
を表し、点線は各フィールドにおける次フィールドの走
査線を表す。
＋１番目の２枚のフィールドの映像データをＭ番目の１
枚のフレームの映像データに合成するためにフィールド
メモリが必要となるので、回路規模が大きくなってしま
うという問題点があった。しかも、時間差のある２枚の
フィールドの映像データを合成するので動画には対応で
きず、動画に対応させるには動き適応処理用の回路を必
要とし、さらに回路規模が大きくなってしまうという問
題点があった。図４中において、実線で示した、、
はＮ番目の現フィールドの走査線を表し、一点鎖線で
示した、、はＮ＋１番目の現フィールドの走査線
を表し、点線は各フィールドにおける次フィールドの走
査線を表す。
【０００６】本発明は、上述の問題点に鑑みなされたも
ので、インタレース走査の場合より画質を悪くせずにプ
ログレッシブ走査用のディジタル映像信号に変換するこ
とができるとともに、フィールドメモリを不要として回
路規模を小さくすることのできるインタレース／プログ
レッシブ走査変換回路を提供することを目的とするもの
である。
ので、インタレース走査の場合より画質を悪くせずにプ
ログレッシブ走査用のディジタル映像信号に変換するこ
とができるとともに、フィールドメモリを不要として回
路規模を小さくすることのできるインタレース／プログ
レッシブ走査変換回路を提供することを目的とするもの
である。
【０００７】
【課題を解決するための手段】本発明は、インタレース
走査用のアナログ映像信号をプログレッシブ走査用のデ
ィジタル映像信号に変換するインタレース／プログレッ
シブ走査変換回路において、インタレース走査用のアナ
ログ映像信号をディジタル映像信号（例えばＲ、Ｇ、Ｂ
信号）に変換するとともにインタレース走査用のアナロ
グ映像信号から同期信号を分離するデコーダと、このデ
コーダから出力するディジタル映像信号の１ライン分を
記憶するためのラインメモリと、読み出しクロックの周
波数を書き込みクロックの周波数の２倍としてラインメ
モリにおけるディジタル映像信号の読み書きを制御する
とともに、プログレッシブ走査用のライン切替信号を出
力する制御回路と、この制御回路のライン切替信号に基
づいて、ラインメモリから読み出したディジタル映像信
号と、予め生成したゼロレベルデータとを１ライン毎に
切り替えてプログレッシブ走査用のディジタル映像信号
として出力するゼロレベルデータ内挿回路と、デコーダ
から出力する同期信号に基づいてプログレッシブ走査用
の同期信号を生成する同期信号生成回路とを具備してな
ることを特徴とするものである。
走査用のアナログ映像信号をプログレッシブ走査用のデ
ィジタル映像信号に変換するインタレース／プログレッ
シブ走査変換回路において、インタレース走査用のアナ
ログ映像信号をディジタル映像信号（例えばＲ、Ｇ、Ｂ
信号）に変換するとともにインタレース走査用のアナロ
グ映像信号から同期信号を分離するデコーダと、このデ
コーダから出力するディジタル映像信号の１ライン分を
記憶するためのラインメモリと、読み出しクロックの周
波数を書き込みクロックの周波数の２倍としてラインメ
モリにおけるディジタル映像信号の読み書きを制御する
とともに、プログレッシブ走査用のライン切替信号を出
力する制御回路と、この制御回路のライン切替信号に基
づいて、ラインメモリから読み出したディジタル映像信
号と、予め生成したゼロレベルデータとを１ライン毎に
切り替えてプログレッシブ走査用のディジタル映像信号
として出力するゼロレベルデータ内挿回路と、デコーダ
から出力する同期信号に基づいてプログレッシブ走査用
の同期信号を生成する同期信号生成回路とを具備してな
ることを特徴とするものである。
【０００８】インタレース走査用のアナログ映像信号
は、デコーダによってディジタル映像信号（例えばＲ、
Ｇ、Ｂ信号）に変換され、ついでラインメモリに記憶さ
れる。制御回路によって、ラインメモリからディジタル
映像信号を読み出すクロックの周波数が書き込みクロッ
クの周波数の２倍に制御されているので、この周波数変
換によってプログレッシブ走査のタイミングに合った映
像データに変換される。ゼロレベルデータ内挿回路は、
制御回路から出力するプログレッシブ走査用のライン切
替信号に基づいて、ラインメモリから読み出した映像デ
ータと、予め生成したゼロレベルデータとを１ライン毎
に切り替えてプログレッシブ走査用のディジタル映像信
号として出力する。同期信号生成回路は、デコーダから
出力する同期信号に基づいてプログレッシブ走査用の同
期信号を生成して出力する。
は、デコーダによってディジタル映像信号（例えばＲ、
Ｇ、Ｂ信号）に変換され、ついでラインメモリに記憶さ
れる。制御回路によって、ラインメモリからディジタル
映像信号を読み出すクロックの周波数が書き込みクロッ
クの周波数の２倍に制御されているので、この周波数変
換によってプログレッシブ走査のタイミングに合った映
像データに変換される。ゼロレベルデータ内挿回路は、
制御回路から出力するプログレッシブ走査用のライン切
替信号に基づいて、ラインメモリから読み出した映像デ
ータと、予め生成したゼロレベルデータとを１ライン毎
に切り替えてプログレッシブ走査用のディジタル映像信
号として出力する。同期信号生成回路は、デコーダから
出力する同期信号に基づいてプログレッシブ走査用の同
期信号を生成して出力する。
【０００９】
【発明の実施の形態】以下、本発明の一実施形態例を図
１を用いて説明する。図１において１０はデコーダで、
このデコーダ１０は、入力端子１２に入力したアナログ
のＮＴＳＣ信号をディジタルのＲ、Ｇ、Ｂ信号に変換す
るとともに、入力したＮＴＳＣ信号から同期信号（水
平、垂直同期信号）を分離して出力するように構成され
ている。前記デコーダ１０は、例えば、アナログのＮＴ
ＳＣ信号をディジタル映像信号に変換するＡ／Ｄ（アナ
ログ／ディジタル）変換回路、輝度信号（Ｙ）と色差信
号（Ｂ−Ｙ、Ｒ−Ｙ）をＲ、Ｂ、Ｇ信号に変換するマト
リックス回路、同期分離回路等を主体として構成されて
いる。
１を用いて説明する。図１において１０はデコーダで、
このデコーダ１０は、入力端子１２に入力したアナログ
のＮＴＳＣ信号をディジタルのＲ、Ｇ、Ｂ信号に変換す
るとともに、入力したＮＴＳＣ信号から同期信号（水
平、垂直同期信号）を分離して出力するように構成され
ている。前記デコーダ１０は、例えば、アナログのＮＴ
ＳＣ信号をディジタル映像信号に変換するＡ／Ｄ（アナ
ログ／ディジタル）変換回路、輝度信号（Ｙ）と色差信
号（Ｂ−Ｙ、Ｒ−Ｙ）をＲ、Ｂ、Ｇ信号に変換するマト
リックス回路、同期分離回路等を主体として構成されて
いる。
【００１０】前記デコーダ１０のＲ、Ｇ、Ｂ信号の出力
側には１ライン分のデータを記憶するためのラインメモ
リ１４が結合され、前記デコーダ１０の同期信号の出力
側には制御回路１６及び同期信号生成回路１８が結合さ
れている。前記制御回路１６は、前記デコーダ１０から
出力する同期信号に基づいて読み書き制御用の信号（書
き込みクロックＷＣＫと読み出しクロックＲＣＫを含
む）を生成し、前記ラインメモリ１４に出力するととも
に、プログレッシブ走査用のライン切替信号を生成して
後述するゼロレベルデータ内挿回路２０に出力するよう
に構成されている。前記制御回路１６からラインメモリ
１４に出力する読み出しクロックＲＣＫの周波数は書き
込みクロックＷＣＫの周波数の２倍に設定されている。
側には１ライン分のデータを記憶するためのラインメモ
リ１４が結合され、前記デコーダ１０の同期信号の出力
側には制御回路１６及び同期信号生成回路１８が結合さ
れている。前記制御回路１６は、前記デコーダ１０から
出力する同期信号に基づいて読み書き制御用の信号（書
き込みクロックＷＣＫと読み出しクロックＲＣＫを含
む）を生成し、前記ラインメモリ１４に出力するととも
に、プログレッシブ走査用のライン切替信号を生成して
後述するゼロレベルデータ内挿回路２０に出力するよう
に構成されている。前記制御回路１６からラインメモリ
１４に出力する読み出しクロックＲＣＫの周波数は書き
込みクロックＷＣＫの周波数の２倍に設定されている。
【００１１】前記同期信号生成回路１８は、前記デコー
ダ１０からの同期信号に基づいて、プログレッシブ走査
用の同期信号を生成し、同期信号出力端子２２に出力す
るように構成されている。前記ゼロレベルデータ内挿回
路２０は、前記制御回路１６から出力するライン切替信
号に基づいて、前記ラインメモリ１４から読み出した映
像データと、内部で予め生成したゼロレベルデータとを
１ライン毎に切り替え、プログレッシブ走査用のディジ
タル映像信号として映像信号出力端子２４に出力するよ
うに構成されている。このゼロレベルデータは、例え
ば、ＮＴＳＣ信号（複合カラーテレビジョン信号）のカ
ラーバーストが乗っている黒レベルを表すデータに設定
されている。
ダ１０からの同期信号に基づいて、プログレッシブ走査
用の同期信号を生成し、同期信号出力端子２２に出力す
るように構成されている。前記ゼロレベルデータ内挿回
路２０は、前記制御回路１６から出力するライン切替信
号に基づいて、前記ラインメモリ１４から読み出した映
像データと、内部で予め生成したゼロレベルデータとを
１ライン毎に切り替え、プログレッシブ走査用のディジ
タル映像信号として映像信号出力端子２４に出力するよ
うに構成されている。このゼロレベルデータは、例え
ば、ＮＴＳＣ信号（複合カラーテレビジョン信号）のカ
ラーバーストが乗っている黒レベルを表すデータに設定
されている。
【００１２】つぎに、図１の作用を図２を併用して説明
する。説明の便宜上、１フィールドが３本の走査線で構
成され、１フレームが６本の走査線で構成されているも
のとする。入力端子１２に入力したアナログのＮＴＳＣ
信号は、デコーダ１０によってディジタルのＲ、Ｇ、Ｂ
信号に変換され、ラインメモリ１４に書き込まれ、読み
出される。このラインメモリ１４からＲ、Ｇ、Ｂ信号を
読み出すクロックＲＣＫの周波数が、書き込みクロック
ＷＣＫの周波数の２倍になっているので、この周波数変
換によってラインメモリ１４から読み出されたＲ、Ｇ、
Ｂ信号はプログレッシブ走査のタイミングに合った映像
データに変換されている。
する。説明の便宜上、１フィールドが３本の走査線で構
成され、１フレームが６本の走査線で構成されているも
のとする。入力端子１２に入力したアナログのＮＴＳＣ
信号は、デコーダ１０によってディジタルのＲ、Ｇ、Ｂ
信号に変換され、ラインメモリ１４に書き込まれ、読み
出される。このラインメモリ１４からＲ、Ｇ、Ｂ信号を
読み出すクロックＲＣＫの周波数が、書き込みクロック
ＷＣＫの周波数の２倍になっているので、この周波数変
換によってラインメモリ１４から読み出されたＲ、Ｇ、
Ｂ信号はプログレッシブ走査のタイミングに合った映像
データに変換されている。
【００１３】ゼロレベルデータ内挿回路２０は、制御回
路１６から出力するプログレッシブ走査用のライン切替
信号に基づいて、ラインメモリ１４から読み出したＲ、
Ｇ、Ｂの映像データと、予め内部で生成したゼロレベル
データとを１ライン毎に切り替えてプログレッシブ走査
用のディジタル映像信号とし、映像信号出力端子２４に
出力する。同期信号生成回路１８は、デコーダ１０から
の同期信号に基づいて、プログレッシブ走査用の同期信
号を生成し、同期信号出力端子２２に出力する。
路１６から出力するプログレッシブ走査用のライン切替
信号に基づいて、ラインメモリ１４から読み出したＲ、
Ｇ、Ｂの映像データと、予め内部で生成したゼロレベル
データとを１ライン毎に切り替えてプログレッシブ走査
用のディジタル映像信号とし、映像信号出力端子２４に
出力する。同期信号生成回路１８は、デコーダ１０から
の同期信号に基づいて、プログレッシブ走査用の同期信
号を生成し、同期信号出力端子２２に出力する。
【００１４】このため、映像信号出力端子２４と同期信
号出力端子２２の後段に結合したＰＤＰやＬＣＤなどの
プログレッシブ走査で映像を表示するディスプレイ装置
は、図２（ａ）、（ｂ）に示すように、インタレース走
査の１枚のフィールドデータをそのままプログレッシブ
走査の１枚のフレームデータに変換して表示するととも
に、インタレース走査では走査しない走査線をプログレ
ッシブ走査のゼロレベルのデータの走査線（ゼロレベル
走査線）に置き換えて不足する画素データを表示する。
号出力端子２２の後段に結合したＰＤＰやＬＣＤなどの
プログレッシブ走査で映像を表示するディスプレイ装置
は、図２（ａ）、（ｂ）に示すように、インタレース走
査の１枚のフィールドデータをそのままプログレッシブ
走査の１枚のフレームデータに変換して表示するととも
に、インタレース走査では走査しない走査線をプログレ
ッシブ走査のゼロレベルのデータの走査線（ゼロレベル
走査線）に置き換えて不足する画素データを表示する。
【００１５】すなわち、図２（ａ）の左側に示すよう
な、インタレース走査用のＮＴＳＣ信号で表示されるべ
きＮフィールドの走査線、、の映像データのそれ
ぞれは、同図（ａ）の右側に示すように、プログレッシ
ブ走査用のＲ、Ｇ、Ｂ信号で表示されるべきＭフレーム
の走査線、、の映像データとして表示され、か
つ、同図（ａ）の左側に示すような、Ｎフィールドの走
査線、、のそれぞれの１ライン後の走査されない
走査線は、同図（ａ）の右側に示すように、Ｍフレーム
の走査線、、のそれぞれの１ライン後のゼロレベ
ル走査線（１）、（２）、（３）に置き換えて表示され
る。すなわち、ゼロレベル走査線（１）、（２）、
（３）は、ゼロレベル（例えば黒レベル）の映像データ
として表示される。
な、インタレース走査用のＮＴＳＣ信号で表示されるべ
きＮフィールドの走査線、、の映像データのそれ
ぞれは、同図（ａ）の右側に示すように、プログレッシ
ブ走査用のＲ、Ｇ、Ｂ信号で表示されるべきＭフレーム
の走査線、、の映像データとして表示され、か
つ、同図（ａ）の左側に示すような、Ｎフィールドの走
査線、、のそれぞれの１ライン後の走査されない
走査線は、同図（ａ）の右側に示すように、Ｍフレーム
の走査線、、のそれぞれの１ライン後のゼロレベ
ル走査線（１）、（２）、（３）に置き換えて表示され
る。すなわち、ゼロレベル走査線（１）、（２）、
（３）は、ゼロレベル（例えば黒レベル）の映像データ
として表示される。
【００１６】また、図２（ｂ）の左側に示すような、イ
ンタレース走査用のＮＴＳＣ信号で表示されるべきＮ＋
１フィールドの走査線、、の映像データのそれぞ
れは、同図（ｂ）の右側に示すように、プログレッシブ
走査用のＲ、Ｇ、Ｂ信号で表示されるべきＭ＋１フレー
ムの走査線、、の映像データとして表示され、か
つ、同図（ｂ）の左側に示すような、Ｎ＋１フィールド
の走査線、、のそれぞれの１ライン前の走査され
ない走査線は、同図（ｂ）の右側に示すように、Ｍ＋１
フレームの走査線、、のそれぞれの１ライン前の
ゼロレベル走査線（４）、（５）、（６）に置き換えて
表示される。すなわち、ゼロレベル走査線（４）、
（５）、（６）は、ゼロレベル（例えば黒レベル）の映
像データとして表示される。
ンタレース走査用のＮＴＳＣ信号で表示されるべきＮ＋
１フィールドの走査線、、の映像データのそれぞ
れは、同図（ｂ）の右側に示すように、プログレッシブ
走査用のＲ、Ｇ、Ｂ信号で表示されるべきＭ＋１フレー
ムの走査線、、の映像データとして表示され、か
つ、同図（ｂ）の左側に示すような、Ｎ＋１フィールド
の走査線、、のそれぞれの１ライン前の走査され
ない走査線は、同図（ｂ）の右側に示すように、Ｍ＋１
フレームの走査線、、のそれぞれの１ライン前の
ゼロレベル走査線（４）、（５）、（６）に置き換えて
表示される。すなわち、ゼロレベル走査線（４）、
（５）、（６）は、ゼロレベル（例えば黒レベル）の映
像データとして表示される。
【００１７】前記実施形態例では、インタレース走査用
のアナログ映像信号がＮＴＳＣ信号の場合について説明
したが、本発明はこれに限るものでなく、例えば、イン
タレース走査用のアナログ映像信号がＭＵＳＥ信号の場
合についても利用することができる。
のアナログ映像信号がＮＴＳＣ信号の場合について説明
したが、本発明はこれに限るものでなく、例えば、イン
タレース走査用のアナログ映像信号がＭＵＳＥ信号の場
合についても利用することができる。
【００１８】前記実施形態例では、デコーダは、Ａ／Ｄ
変換回路、マトリックス回路、同期分離回路等を主体と
し、インタレース走査用のアナログ映像信号をディジタ
ルＲ、Ｇ、Ｂ信号に変換するとともにインタレース走査
用のアナログ映像信号から同期信号を分離するように構
成したが、本発明はこれに限るものでなく、インタレー
ス走査用のアナログ映像信号をディジタル映像信号に変
換するとともにインタレース走査用のアナログ映像信号
から同期信号を分離するものであればよい。
変換回路、マトリックス回路、同期分離回路等を主体と
し、インタレース走査用のアナログ映像信号をディジタ
ルＲ、Ｇ、Ｂ信号に変換するとともにインタレース走査
用のアナログ映像信号から同期信号を分離するように構
成したが、本発明はこれに限るものでなく、インタレー
ス走査用のアナログ映像信号をディジタル映像信号に変
換するとともにインタレース走査用のアナログ映像信号
から同期信号を分離するものであればよい。
【００１９】
【発明の効果】本発明によるインタレース／プログレッ
シブ走査変換回路は、インタレース走査用のアナログ映
像信号をディジタルＲ、Ｇ、Ｂ信号に変換するとともに
同期信号を分離するデコーダと、このディジタルＲ、
Ｇ、Ｂ信号の１ライン分を記憶するとともに、読み出し
クロックの周波数を書き込みクロックの２倍としたライ
ンメモリと、プログレッシブ走査用のライン切替信号に
基づいてラインメモリから読み出した映像データとゼロ
レベルデータとを１ライン毎に切り替え、プログレッシ
ブ走査用のディジタル映像信号として出力するゼロレベ
ルデータ内挿回路と、デコーダからの同期信号に基づい
てプログレッシブ走査用の同期信号を生成する同期信号
生成回路とを具備し、インタレース走査の１枚のフィー
ルドデータをそのままプログレッシブ走査の１枚のフレ
ームデータに変換するとともに、インタレース走査では
走査しない走査線をプログレッシブ走査のゼロレベルの
データの走査線（ゼロレベル走査線）に置き換えて不足
する画素データを表示するように構成したので、インタ
レース走査用のアナログ映像信号の画質を落すことなく
プログレッシブ走査用のディジタル映像信号に変換する
ことができるとともに、フィールドメモリのような容量
の大きなメモリを不要として回路規模を小さくすること
ができる。
シブ走査変換回路は、インタレース走査用のアナログ映
像信号をディジタルＲ、Ｇ、Ｂ信号に変換するとともに
同期信号を分離するデコーダと、このディジタルＲ、
Ｇ、Ｂ信号の１ライン分を記憶するとともに、読み出し
クロックの周波数を書き込みクロックの２倍としたライ
ンメモリと、プログレッシブ走査用のライン切替信号に
基づいてラインメモリから読み出した映像データとゼロ
レベルデータとを１ライン毎に切り替え、プログレッシ
ブ走査用のディジタル映像信号として出力するゼロレベ
ルデータ内挿回路と、デコーダからの同期信号に基づい
てプログレッシブ走査用の同期信号を生成する同期信号
生成回路とを具備し、インタレース走査の１枚のフィー
ルドデータをそのままプログレッシブ走査の１枚のフレ
ームデータに変換するとともに、インタレース走査では
走査しない走査線をプログレッシブ走査のゼロレベルの
データの走査線（ゼロレベル走査線）に置き換えて不足
する画素データを表示するように構成したので、インタ
レース走査用のアナログ映像信号の画質を落すことなく
プログレッシブ走査用のディジタル映像信号に変換する
ことができるとともに、フィールドメモリのような容量
の大きなメモリを不要として回路規模を小さくすること
ができる。
【図１】本発明によるインタレース／プログレッシブ走
査変換回路の一実施形態例を示すブロック図である。
査変換回路の一実施形態例を示すブロック図である。
【図２】図１の回路によって、インタレース走査の１枚
のフィールドデータをそのままプログレッシブ走査の１
枚のフレームデータに変換するとともに、インタレース
走査では走査しない走査線をプログレッシブ走査のゼロ
レベルのデータの走査線（ゼロレベル走査線）に置き換
えて表示した場合を示すもので、（ａ）はインタレース
走査のＮ番目のフィールドデータをプログレッシブ走査
のＭ番目のフレームデータに変換して表示した場合、
（ｂ）はインタレース走査のＮ＋１番目のフィールドデ
ータをプログレッシブ走査のＭ＋１番目のフレームデー
タに変換して表示した場合を示す説明図である。
のフィールドデータをそのままプログレッシブ走査の１
枚のフレームデータに変換するとともに、インタレース
走査では走査しない走査線をプログレッシブ走査のゼロ
レベルのデータの走査線（ゼロレベル走査線）に置き換
えて表示した場合を示すもので、（ａ）はインタレース
走査のＮ番目のフィールドデータをプログレッシブ走査
のＭ番目のフレームデータに変換して表示した場合、
（ｂ）はインタレース走査のＮ＋１番目のフィールドデ
ータをプログレッシブ走査のＭ＋１番目のフレームデー
タに変換して表示した場合を示す説明図である。
【図３】従来例の説明図で、インタレース走査の１本の
走査線の映像データを２回走査することによってプログ
レッシブ走査の２本の走査線の映像データに変換して表
示した場合を示す説明図である。
走査線の映像データを２回走査することによってプログ
レッシブ走査の２本の走査線の映像データに変換して表
示した場合を示す説明図である。
【図４】他の従来例の説明図で、インタレース走査の２
枚のフィールドデータをプログレッシブ走査の１枚のフ
レームデータに合成して表示した場合を示す説明図であ
る。
枚のフィールドデータをプログレッシブ走査の１枚のフ
レームデータに合成して表示した場合を示す説明図であ
る。
１０…デコーダ、 １２…入力端子、 １４…ラインメ
モリ、 １６…制御回路、 １８…同期信号生成回路、
２０…ゼロレベルデータ内挿回路、 ２２…同期信号
出力端子、 ２４…映像信号出力端子、 〜…走査
線、 （１）〜（６）…ゼロレベル走査線。
モリ、 １６…制御回路、 １８…同期信号生成回路、
２０…ゼロレベルデータ内挿回路、 ２２…同期信号
出力端子、 ２４…映像信号出力端子、 〜…走査
線、 （１）〜（６）…ゼロレベル走査線。
Claims (4)
- 【請求項１】インタレース走査用のアナログ映像信号を
プログレッシブ走査用のディジタル映像信号に変換する
インタレース／プログレッシブ走査変換回路において、
前記インタレース走査用のアナログ映像信号をディジタ
ル映像信号に変換するとともに前記インタレース走査用
のアナログ映像信号から同期信号を分離するデコーダ
と、このデコーダから出力するディジタル映像信号の１
ライン分を記憶するためのラインメモリと、読み出しク
ロックの周波数を書き込みクロックの周波数の２倍とし
て前記ラインメモリにおけるディジタル映像信号の読み
書きを制御するとともに、プログレッシブ走査用のライ
ン切替信号を出力する制御回路と、この制御回路のライ
ン切替信号に基づいて、前記ラインメモリから読み出し
たディジタル映像信号と、予め生成したゼロレベルデー
タとを１ライン毎に切り替えてプログレッシブ走査用の
ディジタル映像信号として出力するゼロレベルデータ内
挿回路と、前記デコーダから出力する同期信号に基づい
てプログレッシブ走査用の同期信号を生成する同期信号
生成回路とを具備してなることを特徴とするインタレー
ス／プログレッシブ走査変換回路。 - 【請求項２】デコーダは、インタレース走査用のアナロ
グ映像信号をディジタルのＲ、Ｇ、Ｂ信号に変換すると
ともに前記インタレース走査用のアナログ映像信号から
同期信号を分離してなり、ラインメモリは前記デコーダ
から出力するディジタルＲ、Ｇ、Ｂ信号の１ライン分を
記憶してなる請求項１記載のインタレース／プログレッ
シブ走査変換回路。 - 【請求項３】インタレース走査用のアナログ映像信号は
ＮＴＳＣ信号としてなる請求項１または２記載のインタ
レース／プログレッシブ走査変換回路。 - 【請求項４】インタレース走査用のアナログ映像信号は
ＭＵＳＥ信号としてなる請求項１または２記載のインタ
レース／プログレッシブ走査変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094901A JPH10276411A (ja) | 1997-03-28 | 1997-03-28 | インタレース／プログレッシブ走査変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094901A JPH10276411A (ja) | 1997-03-28 | 1997-03-28 | インタレース／プログレッシブ走査変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276411A true JPH10276411A (ja) | 1998-10-13 |
Family
ID=14122938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094901A Pending JPH10276411A (ja) | 1997-03-28 | 1997-03-28 | インタレース／プログレッシブ走査変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10276411A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203320A (ja) * | 2005-01-18 | 2006-08-03 | Japan Radio Co Ltd | 飛越走査信号の順次走査信号への変換方法及び装置 |
| KR100583445B1 (ko) * | 1997-04-15 | 2006-11-30 | 제너시스 마이크로칩 인코포레이티드 | 포맷변환을위한멀티스캔비디오타이밍발생기 |
| JP2007267242A (ja) * | 2006-03-29 | 2007-10-11 | Sanyo Electric Co Ltd | 映像信号処理回路 |
| JP2009302756A (ja) * | 2008-06-11 | 2009-12-24 | Sony Corp | 映像信号表示システム、映像信号再生装置及び映像信号表示方法 |
| KR100954327B1 (ko) * | 2002-08-09 | 2010-04-21 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
| CN102665060A (zh) * | 2012-04-25 | 2012-09-12 | 中国科学技术大学 | 从交错式格式视频到渐进式格式视频的转换方法 |
| US8488060B2 (en) | 2006-03-29 | 2013-07-16 | Semiconductor Components Industries, Llc | Image signal processing apparatus for converting an interlace signal to a progressive signal |
| CN105118458A (zh) * | 2015-09-15 | 2015-12-02 | 深圳市华星光电技术有限公司 | 驱动装置以及液晶显示器 |
| WO2022057221A1 (zh) * | 2020-09-17 | 2022-03-24 | 海信视像科技股份有限公司 | 接收装置及非易失性存储介质 |
-
1997
- 1997-03-28 JP JP9094901A patent/JPH10276411A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2022057221A1 (zh) * | 2020-09-17 | 2022-03-24 | 海信视像科技股份有限公司 | 接收装置及非易失性存储介质 |
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