JPH1028043A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1028043A JPH1028043A JP8183731A JP18373196A JPH1028043A JP H1028043 A JPH1028043 A JP H1028043A JP 8183731 A JP8183731 A JP 8183731A JP 18373196 A JP18373196 A JP 18373196A JP H1028043 A JPH1028043 A JP H1028043A
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- Japan
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- circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＶＩＬ，ＶＩＨマージンを拡大すること。
【解決手段】 出力バッファの直列終端抵抗に使用する
抵抗素子４を、入力バッファ回路として使用する場合に
基準電位と入力バッファ回路の基準電位入力部の間に挿
入し、基準電位７の変動を抑えてＶＩＬ，ＶＩＨマージ
ンを広げる。
抵抗素子４を、入力バッファ回路として使用する場合に
基準電位と入力バッファ回路の基準電位入力部の間に挿
入し、基準電位７の変動を抑えてＶＩＬ，ＶＩＨマージ
ンを広げる。
Description
【０００１】
【発明の属する技術分野】本発明は、小振幅の入出力イ
ンタフェース回路を有する半導体装置に属する。
ンタフェース回路を有する半導体装置に属する。
【０００２】
【従来の技術】近来、半導体集積回路の高速化、高集積
化が進むにつれ、消費電力も増大する傾向にある。例え
ば、ＣＭＯＳ回路は比較的低消費電力であるが、最近の
ＣＭＯＳ ＬＳＩでは数ワット〜数１０ワットになるも
のがある。そこで、消費電力の削減と高速化とに対応す
るため、ＣＭＯＳ ＬＳＩのインタフェース回路には電
源電圧よりも低い電圧レベルでインタフェースを行う入
出力回路が用いられる場合がある。
化が進むにつれ、消費電力も増大する傾向にある。例え
ば、ＣＭＯＳ回路は比較的低消費電力であるが、最近の
ＣＭＯＳ ＬＳＩでは数ワット〜数１０ワットになるも
のがある。そこで、消費電力の削減と高速化とに対応す
るため、ＣＭＯＳ ＬＳＩのインタフェース回路には電
源電圧よりも低い電圧レベルでインタフェースを行う入
出力回路が用いられる場合がある。
【０００３】例えば、ＧＴＬインタフェースは、その論
理レベルがＨＩＧＨ側は１．２Ｖ、ＬＯＷ側は０．４Ｖ
であって、これは一般に使用される電源電圧（たとえば
３．３Ｖ）よりも低い。このＧＴＬインタフェースでは
信号の振幅が０．８Ｖと非常に小さいため、その入力回
路は差動アンプを使用し、基準電圧（０．８Ｖ）との比
較により入力信号の論理レベルを判定する。
理レベルがＨＩＧＨ側は１．２Ｖ、ＬＯＷ側は０．４Ｖ
であって、これは一般に使用される電源電圧（たとえば
３．３Ｖ）よりも低い。このＧＴＬインタフェースでは
信号の振幅が０．８Ｖと非常に小さいため、その入力回
路は差動アンプを使用し、基準電圧（０．８Ｖ）との比
較により入力信号の論理レベルを判定する。
【０００４】従って、基準電圧が安定して入力回路に供
給されることがＬＳＩの動作上極めて重要である。特に
消費電力が大きいＬＳＩでは動作時に発生するノイズ、
電源電圧の“われ”も大きいため、この基準電圧が変動
しやすい。このため、基準電圧気源（チップ外部から受
けとることが多い）と、入力回路の間に抵抗素子を挿入
してノイズを吸収したり、コンデンサを挿入してノイズ
に対し、基準電圧を安定化させる方法が提唱されてい
る。（例えば、特開昭５６−１３４７５３号公報を参
照）
給されることがＬＳＩの動作上極めて重要である。特に
消費電力が大きいＬＳＩでは動作時に発生するノイズ、
電源電圧の“われ”も大きいため、この基準電圧が変動
しやすい。このため、基準電圧気源（チップ外部から受
けとることが多い）と、入力回路の間に抵抗素子を挿入
してノイズを吸収したり、コンデンサを挿入してノイズ
に対し、基準電圧を安定化させる方法が提唱されてい
る。（例えば、特開昭５６−１３４７５３号公報を参
照）
【０００５】
【発明が解決しようとする課題】前述した従来例では、
抵抗およびコンデンサを形成するための専用の抵抗、専
用のコンデンサをＬＳＩ内に形成する必要があり、チッ
プ面積の増大をまねくという問題がある。
抵抗およびコンデンサを形成するための専用の抵抗、専
用のコンデンサをＬＳＩ内に形成する必要があり、チッ
プ面積の増大をまねくという問題がある。
【０００６】また、チップ面積の増大を小さく抑えるた
めには、抵抗、コンデンサを小さく形成せざるを得ず、
十分な効果を得ることができないという問題点がある。
めには、抵抗、コンデンサを小さく形成せざるを得ず、
十分な効果を得ることができないという問題点がある。
【０００７】従って、基準電圧の“ゆれ”により入力回
路において十分な信号レベルのマージン（ＶＩＬ，ＶＩ
Ｈマージン）を確保できないという問題があった。
路において十分な信号レベルのマージン（ＶＩＬ，ＶＩ
Ｈマージン）を確保できないという問題があった。
【０００８】特に、近年の高消費電力のＬＳＩにおいて
は“ゆれ”が大きくなり、さらに基準電圧をそのＬＳＩ
内で発生しているものは、ＬＳＩ内の電源電圧の“ゆ
れ”がそのまま基準電圧に反映しＶＩＬ，ＶＩＨマージ
ンを小さくするという問題がある。
は“ゆれ”が大きくなり、さらに基準電圧をそのＬＳＩ
内で発生しているものは、ＬＳＩ内の電源電圧の“ゆ
れ”がそのまま基準電圧に反映しＶＩＬ，ＶＩＨマージ
ンを小さくするという問題がある。
【０００９】それ故に、本発明の課題は、入力信号のＶ
ＩＬ，ＶＩＨマージンを大きくすることができ、チップ
面積の増加をまねかない半導体装置を提供することにあ
る。
ＩＬ，ＶＩＨマージンを大きくすることができ、チップ
面積の増加をまねかない半導体装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明によれば、基準電
圧を入力し、該基準電圧との電圧の比較により入力レベ
ルを判定する入力バッファ回路と、出力回路と、抵抗素
子を有する入出力回路とを有し、該入出力回路は配線工
程によって前記入力バッファ回路を構成し、前記入力バ
ッファ回路の構成時には前記抵抗素子を介して前記基準
電圧が入力されることを特徴とする半導体装置が得られ
る。
圧を入力し、該基準電圧との電圧の比較により入力レベ
ルを判定する入力バッファ回路と、出力回路と、抵抗素
子を有する入出力回路とを有し、該入出力回路は配線工
程によって前記入力バッファ回路を構成し、前記入力バ
ッファ回路の構成時には前記抵抗素子を介して前記基準
電圧が入力されることを特徴とする半導体装置が得られ
る。
【００１１】また、本発明によれば、基準電圧を入力
し、該基準電圧との電圧の比較により入力レベルを判定
する入力バッファ回路と、出力回路と、抵抗素子を有す
る入出力回路とを有し、該入出力回路は配線工程によっ
て前記出力バッファ回路を構成し、前記出力バッファ回
路の構成時には前記抵抗素子が出力回路と直列に接続さ
れて信号を出力することを特徴とする半導体装置が得ら
れる。
し、該基準電圧との電圧の比較により入力レベルを判定
する入力バッファ回路と、出力回路と、抵抗素子を有す
る入出力回路とを有し、該入出力回路は配線工程によっ
て前記出力バッファ回路を構成し、前記出力バッファ回
路の構成時には前記抵抗素子が出力回路と直列に接続さ
れて信号を出力することを特徴とする半導体装置が得ら
れる。
【００１２】さらに、本発明によれば、供給される電源
から生成されることを特徴とする半導体装置が得られ
る。
から生成されることを特徴とする半導体装置が得られ
る。
【００１３】
【発明の実施の形態】次に、本発明の半導体装置の一実
施の形態例について図面を参照して説明する。図１およ
び図２は本発明の一実施の形態例を示すレイアウト図、
図３および図４は図１に対応する回路図である。
施の形態例について図面を参照して説明する。図１およ
び図２は本発明の一実施の形態例を示すレイアウト図、
図３および図４は図１に対応する回路図である。
【００１４】図１および図２を参照して、半導体装置
は、ＧＴＬ入力回路１、ゲート部２、出力回路３、抵抗
素子４、保護素子５、パッド６が前述の順序で配置され
ており、入出力回路が構成される。この入出力回路はＬ
ＳＩの外周に配置される。基準電位７の配線は、抵抗素
子４の上空を配置された入出力回路に沿って配置され
る。
は、ＧＴＬ入力回路１、ゲート部２、出力回路３、抵抗
素子４、保護素子５、パッド６が前述の順序で配置され
ており、入出力回路が構成される。この入出力回路はＬ
ＳＩの外周に配置される。基準電位７の配線は、抵抗素
子４の上空を配置された入出力回路に沿って配置され
る。
【００１５】まず、この入出力回路を出力バッファ回路
として使用する場合を図４に基づき説明する。図４に示
すように、ゲート部２で必要な論理をとり、出力回路３
に搭載されているトランジスタにより出力信号を生成す
る。この出力信号は抵抗素子４および保護素子５を通っ
てパッド６から送出される。抵抗素子４は出力回路３に
対する直列終端抵抗であり、出力波形の安定化のために
使用される。この抵抗には数ｍＡ〜数１０ｍＡ程度の比
較的大きな電流が流れることと、抵抗値精度を確保する
ために、図１に示す程度の相対的な大きさのものが必要
となる。また、この抵抗は一例としてＭＯＳトランジス
タのゲートを形成するゲートポリサイドで形成され、こ
のときの大きさは一例として２０μｍ×１００μｍ程度
であり、抵抗値は５０Ω程度である。
として使用する場合を図４に基づき説明する。図４に示
すように、ゲート部２で必要な論理をとり、出力回路３
に搭載されているトランジスタにより出力信号を生成す
る。この出力信号は抵抗素子４および保護素子５を通っ
てパッド６から送出される。抵抗素子４は出力回路３に
対する直列終端抵抗であり、出力波形の安定化のために
使用される。この抵抗には数ｍＡ〜数１０ｍＡ程度の比
較的大きな電流が流れることと、抵抗値精度を確保する
ために、図１に示す程度の相対的な大きさのものが必要
となる。また、この抵抗は一例としてＭＯＳトランジス
タのゲートを形成するゲートポリサイドで形成され、こ
のときの大きさは一例として２０μｍ×１００μｍ程度
であり、抵抗値は５０Ω程度である。
【００１６】次に、入力回路として使用する場合につき
説明する。図２および図３に示す様に、パッド６から入
力信号は保護素子５を介してＧＴＬ入力回路１の一方の
端子Ｄに入力される。また、基準電位７は抵抗素子４の
端子Ａに入力され、端子Ｂ側からＧＴＬ入力回路１のも
う一方の端子Ｃに入力される。入力バッファ回路、出力
バッファ回路は工程の配線工程によりどちらかを選択さ
れる。
説明する。図２および図３に示す様に、パッド６から入
力信号は保護素子５を介してＧＴＬ入力回路１の一方の
端子Ｄに入力される。また、基準電位７は抵抗素子４の
端子Ａに入力され、端子Ｂ側からＧＴＬ入力回路１のも
う一方の端子Ｃに入力される。入力バッファ回路、出力
バッファ回路は工程の配線工程によりどちらかを選択さ
れる。
【００１７】ここで、基準電位７は一例として図３に示
したように、チップ内の基準電位発生回路２１で発生す
る。この場合、基準電位７は電源電圧から発生している
ため、電源電圧のゆれ、ノイズ等により比較的大きな振
幅でその値が変動する。抵抗素子４の抵抗成分および寄
生容量成分により、ノイズを含んだ基準電位（Ｖth）の
電位は、ノイズ成分が吸収される。図５は図３に対応し
た各点の電位レベルを示している。図５は図２および図
３のＡ点の基準電位レベルＶth、図６は図２および図３
のＢ点の基準電位レベルおよび入力信号のＶＩＬ，ＶＩ
Ｈマージンを示す。ＧＴＬ入力回路１は差動増幅回路で
あるため、入力信号のＨレベルとＶthの電位差がほぼＶ
ＩＨマージンとなりＶthレベルと入力信号のＬレベルと
の電位差がほぼＶＩＬマージンとなる。これらの値が大
きいほど動作時の余裕度（ノイズマージン）が大きい。
したように、チップ内の基準電位発生回路２１で発生す
る。この場合、基準電位７は電源電圧から発生している
ため、電源電圧のゆれ、ノイズ等により比較的大きな振
幅でその値が変動する。抵抗素子４の抵抗成分および寄
生容量成分により、ノイズを含んだ基準電位（Ｖth）の
電位は、ノイズ成分が吸収される。図５は図３に対応し
た各点の電位レベルを示している。図５は図２および図
３のＡ点の基準電位レベルＶth、図６は図２および図３
のＢ点の基準電位レベルおよび入力信号のＶＩＬ，ＶＩ
Ｈマージンを示す。ＧＴＬ入力回路１は差動増幅回路で
あるため、入力信号のＨレベルとＶthの電位差がほぼＶ
ＩＨマージンとなりＶthレベルと入力信号のＬレベルと
の電位差がほぼＶＩＬマージンとなる。これらの値が大
きいほど動作時の余裕度（ノイズマージン）が大きい。
【００１８】本実施例では抵抗素子４により、実際にＧ
ＴＬ入力回路１に入力される基準電位のノイズが抑えら
れて安定しているため、その分ＶＩＬマージン、ＶＩＨ
マージンが広がる。
ＴＬ入力回路１に入力される基準電位のノイズが抑えら
れて安定しているため、その分ＶＩＬマージン、ＶＩＨ
マージンが広がる。
【００１９】本発明の一実施の形態例では、チップ内に
基準電位７の基準電位発生回路２１を有している場合に
ついて示したが、チップ外部から基準電位７を供給され
る場合も同様に適用することができる。またＧＴＬ入力
回路のみならず、基準電位７を使用する様な入力回路形
式に使用することができる。
基準電位７の基準電位発生回路２１を有している場合に
ついて示したが、チップ外部から基準電位７を供給され
る場合も同様に適用することができる。またＧＴＬ入力
回路のみならず、基準電位７を使用する様な入力回路形
式に使用することができる。
【００２０】
【発明の効果】以上説明したように、本発明は基準電位
を使用する入力バッファ回路と抵抗素子を有する入出力
回路を搭載する半導体装置において、基準電位と入力回
路の間に抵抗素子を挿入することにより基準電位の変動
を小さくすることができるため、入力信号のＶＩＬ，Ｖ
ＩＨマージンを大きくすることができるという効果を有
する。この際、抵抗素子は出力バッファ回路用としてす
でに用意されているものであるため、チップ面積の増加
をまねかない。
を使用する入力バッファ回路と抵抗素子を有する入出力
回路を搭載する半導体装置において、基準電位と入力回
路の間に抵抗素子を挿入することにより基準電位の変動
を小さくすることができるため、入力信号のＶＩＬ，Ｖ
ＩＨマージンを大きくすることができるという効果を有
する。この際、抵抗素子は出力バッファ回路用としてす
でに用意されているものであるため、チップ面積の増加
をまねかない。
【図１】本発明の半導体装置の一実施の形態例の入出力
回路を示すレイアウト図である。
回路を示すレイアウト図である。
【図２】図１に示した入出力回路の配線を示すレイアウ
ト図である。
ト図である。
【図３】図１の入出力回路の回路図である。
【図４】図１の入出力回路をバッファ回路として使用す
る場合の回路図である。
る場合の回路図である。
【図５】図１の基準電位の変動とＶＩＬ，ＶＩＨマージ
ンの関係を示すグラフである。
ンの関係を示すグラフである。
【図６】図１の基準電位の変動とＶＩＬ，ＶＩＨマージ
ンの関係を示すグラフである。
ンの関係を示すグラフである。
１ ＧＴＬ入力回路 ２ ゲート部 ３ 出力回路 ４ 抵抗素子 ５ 保護素子 ６ パッド ７ 基準電位 ２１ 基準電位発生回路
Claims (3)
- 【請求項１】 基準電圧を入力し、該基準電圧との電圧
の比較により入力レベルを判定する入力バッファ回路
と、出力回路と、抵抗素子を有する入出力回路とを有
し、該入出力回路は配線工程によって前記入力バッファ
回路を構成し、前記入力バッファ回路の構成時には前記
抵抗素子を介して前記基準電圧が入力されることを特徴
とする半導体装置。 - 【請求項２】 基準電圧を入力し、該基準電圧との電
圧の比較により入力レベルを判定する入力バッファ回路
と、出力回路と、抵抗素子を有する入出力回路とを有
し、該入出力回路は配線工程によって前記出力バッファ
回路を構成し、前記出力バッファ回路の構成時には前記
抵抗素子が出力回路と直列に接続されて信号を出力する
ことを特徴とする半導体装置。 - 【請求項３】 前記基準電圧は、供給される電源から生
成されることを特徴とする第１又は２記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183731A JPH1028043A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183731A JPH1028043A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1028043A true JPH1028043A (ja) | 1998-01-27 |
Family
ID=16140991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183731A Pending JPH1028043A (ja) | 1996-07-12 | 1996-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1028043A (ja) |
-
1996
- 1996-07-12 JP JP8183731A patent/JPH1028043A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991215 |