JPH1028109A - ビット保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 ビット数が増加しても回路規模が増大するこ
とのないビット保護回路を提供する。 【解決手段】 プリセット付きのカウンタ１−１及び１
−２を用いて後方及び前方の保護段数を計数する。保護
段数の計数値を後方と前方とに分けて共通のＲＡＭ４に
記憶させ、各ビット毎に保護段数の計数値の書込み及び
読出しの処理を行う。 【効果】 共通のメモリを用いているので、シリアルデ
ータを構成するビット数が多くなっても、回路規模は増
大しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビット保護回路に関
し、特にシリアルに多重されているステータスビットに
ついて前方及び後方保護を行うビット保護回路に関す
る。

【０００２】

【従来の技術】データ伝送回路においては、本来伝送す
べき主信号データの他に、回路各部の状態を示すステー
タスビットをシリアルに多重して伝送する場合がある。
かかるステータスビットは、伝送中のエラーによって内
容が変化することがあるので、所定保護段数の前方保護
及び後方保護を行うのが通常である。すなわち、ビット
の内容が変化した場合でも、その変化後の状態が所定保
護段数だけ継続した場合にのみ、その内容が変化したこ
とを確定的に取扱うのである。例えば、図３に示されて
いるように、シリアルに多重されているデータＤ１〜Ｄ
ｍのｍビットのステータスビットの検出は、検出したビ
ットが伝送路中のエラーによって誤まる場合を考慮し
て、保護回路を通すことによってその信頼性を高めてい
る。なお、図中のデータＤ１〜Ｄｍが１フレームであ
り、各フレーム毎にフレームパルスが立上り、各データ
毎にクロックが立上っている。

【０００３】従来の保護回路において、検出するステー
タスビットがｍビットの場合には、図４に示す通り１ビ
ットの検出を行う保護回路８をｍビット分必要としてい
た。

【０００４】同図において、保護回路８は、保護段数を
カウントするカウンタ９−１，９−２と、一方のカウン
タ９−２に入力するデータ信号を反転するインバータ２
と、両カウンタ９−１及び９−２出力のキャリー信号を
入力し、保護結果を出力するリセット・セット−フリッ
プフロップ（ＲＳ−Ｆ／Ｆ）１０とを含んで構成されて
いる。また、各保護回路に入力するクロック信号は、ク
ロックとフレームパルスとを基準に、タイミング発生回
路１１から出力する。ここで、ビット状態（ビットの内
容）が“０”から“１”に変化するときの保護を後方保
護（保護段数をｘとする）、その反対を前方保護（保護
段数をｙとする）とすると、カウンタ９−１が後方保護
カウンタ，カウンタ９−２が前方保護カウンタとなる。

【０００５】後方保護動作について説明する。データ信
号は後方保護のカウンタ９−１のイネーブル端子（Ｅ
Ｎ）及びロード端子（ＬＤ）に入力されているため、入
力されたデータのビットの内容が“０”の時は、予め設
定されている保護段数の初期値が読込まれる。ここで設
定する初期値は、（初期値＋保護段数ｘ）の値がカウン
タのフルカウント値になる値である。

【０００６】次にビットの内容が“１”に変わると、後
方保護カウンタ９−１のイネーブル端子及びロード端子
が共に“１”になるので、カウンタはカウントアップを
行う。そしてビットの内容が“１”の状態が続き、ｘ回
カウントアップを行ったところで、カウンタはフルカウ
ントになり、キャリー信号を出力する。このキャリー信
号はＲＳ−Ｆ／Ｆ１０のセット端子（Ｓ）に入力されて
いるので、出力（保護結果）は“１”となる。

【０００７】ところでビットの内容が“０”の時に、ノ
イズ等によりビットが反転したとすると、後方保護カウ
ンタ９−１はカウントアップを行う。しかし、ｘ回続け
て反転しない限り後方保護カウンタ９−１はフルカウン
トにならないため、キャリー信号は出力されず、出力も
“１”にならない。このように、予め定められた所定保
護段数に達した時に初めてビット内容が変化したものと
見なすことにより、ノイズ等に対する保護がかかるので
ある。

【０００８】次に、前方保護動作について説明する。前
方保護カウンタ９−２のイネーブル端子及びロード端子
に反転のデータ信号を入力されており、前方保護動作は
後方保護動作のビット状態が反対になるだけである。た
だし、前方保護カウンタ９−２の出力のキャリー信号は
ＲＳ−Ｆ／Ｆ１０のリセット端子（Ｒ）に入力されてい
るため、保護結果は“０”となる。

【０００９】また、図５は特開平１−７３８３６号公報
に記載されている保護回路である。同図に示されている
ビット保護回路は、データ信号を１フレーム遅延させる
シフトレジスタ１２と、データ信号とシフトレジスタ１
２から出力される１フレーム遅延されたデータ信号との
一致検出を行う排他的オアゲート１３と、排他的オアゲ
ートでの検出結果により保護段数をカウントする加算回
路１４と、加算回路１４のカウント値と保護結果とを、
クロック及びフレームパルスを基準にアドレスカウンタ
１５から出力されるアドレスによってビット毎に記憶す
るＲＡＭ４と、加算回路１４のカウント値がｘであるこ
とを検出するｘ検出回路１６と、同じくカウント値がｙ
であることを検出するｙ検出回路１７と、ｘ検出回路１
６及びｙ検出回路１７の両出力により保護結果を選択す
るセレクタ７とを含んで構成されている。

【００１０】次に、動作を説明する。シリアルに多重さ
れているステータスビットは排他的オアゲート１３で、
シフトレジスタ１２から出力される１フレーム前のビッ
トと比較される。加算回路１４はこの比較結果が一致を
示した場合は、ＲＡＭ４から出力される前フレーム時ま
でのカウント値のカウントアップを行い、不一致を示し
た場合にはカウント値を“０”にリセットする。そし
て、このカウント値を再びＲＡＭ４に書込む。つまり、
ＲＡＭ４にはビット毎に異なるカウント値が一時記憶さ
れることになり、アドレスカウンタ１５から出力される
アドレスに基づいてビット毎のカウント値の読出し／書
込みが行われる。

【００１１】ｘ検出回路１６は加算回路１４がデータの
一致回数ｘをカウントした状態を検出し、ｙ検出回路１
７は一致回数ｙを検出する。ここで、排他的オアゲート
１３はデータの一致状態を検出するゲートであり、
“１”の時も“０”の時もその一致状態を検出してしま
う。つまり加算回路１４は後方保護及び前方保護の両方
のカウントを行うことになり、ｘ及びｙの大きさによっ
ては先に別の検出回路が動作する場合がある。そのた
め、夫々の検出回路にイネーブル信号としてデータ信号
を入力し、回路の制御を行う。

【００１２】セレクタ７はｘ検出回路１６の検出信号の
入力に応答して“１”を出力し、ｙ検出回路１７の検出
信号の入力に応答して“０”を出力し、それ以外の時は
ＲＡＭ４に記憶しておく前フレームの該当するビットの
保護結果を出力する。そして、出力した保護結果はＲＡ
Ｍ４に書込まれる。なお、保護動作をｍビットについて
連続で行うため、保護結果はシリアルに出力される。

【００１３】

【発明が解決しようとする課題】図４に示されている従
来のビット保護回路では、検出するビット数と同数の保
護回路が必要となり、ビット数が増大すると回路規模も
増大するという欠点がある。また、図５の回路は検出す
るビットが複数のときにも対応できる回路であるが、デ
ータを１フレーム遅延させるためにシフトレジスタを使
用している。よって、検出するビット数が数ビット程度
なら特に問題はないが、例えば数百ビットとなった場合
にはシフトレジスタ自体が大規模になってしまい、やは
り回路規模が増大するという欠点がある。

【００１４】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模が増
大することのないビット保護回路を提供することであ
る。

【００１５】

【課題を解決するための手段】本発明によるビット保護
回路は、複数のビットから構成されるシリアルデータに
ついて該ビット個々の内容について前方保護及び後方保
護の少なくとも一方を行うビット保護回路であって、前
記複数のビット夫々について特定の値が連続している回
数が順次プリセットされ前記ビット夫々について特定の
値の連続回数を計数する計数手段と、前記計数手段に順
次プリセットされるべき連続回数値が順次読出されかつ
前記計数手段の計数値が該ビットについての新たな連続
回数値として順次書込まれる記憶手段と、前記記憶手段
に書込まれる計数値と予め定められた保護段数値とを前
記各ビット毎に比較する比較手段とを含み、この比較結
果を保護出力とすることを特徴とする。

【００１６】

【発明の実施の形態】本発明の作用は以下の通りであ
る。

【００１７】上述した問題点を解決するため本発明のビ
ット保護回路では、プリセット付きのカウンタを使用し
て後方及び前方保護段数をカウントしている。また、保
護段数のカウント値を後方と前方とに分けて共通のＲＡ
Ｍに記憶させ、各ビット毎に保護段数の書込み及び読出
しの処理を行っている。これにより、ビット数が増大し
た時にも回路規模の増大が抑えられる。

【００１８】次に、本発明の実施例について図面を参照
して説明する。

【００１９】図１は本発明によるビット保護回路の一実
施例の構成を示すブロック図である。このビット保護回
路は、クロックとは非同期にデータをプリセットできる
カウンタ１−１及び１−２と、一方のカウンタ１−２に
入力するデータ信号を反転するインバータ２と、カウン
タ１−１及び１−２から出力されるカウント値と後方／
前方保護段数（後方／前方保護値）とを比較するコンパ
レータ３−１，３−２と、クロックが“Ｈ”の時に読出
状態、“Ｌ”の時に書込み状態となり、カウンタ１−１
及び１−２から出力されるビット毎のカウント値と保護
結果とを記憶するＲＡＭ４と、ＲＡＭ４のアドレス端子
（ＡＤＤＲＥＳＳ）に対するアドレス信号とカウンタ１
−１及び１−２に対するプリセットイネーブル（ＰＥ）
信号とを出力するタイミング発生回路５と、コンパレー
タ３−１及び３−２から出力される各保護段数との比較
結果をリタイミングするフリップフロップ（Ｆ／Ｆ）６
−１及び６−２と、Ｆ／Ｆ６−１，６−２から出力され
る保護段数の比較結果によって保護結果を選択して出力
するセレクタ７とを含んで構成されている。ここで、ビ
ット状態が“０”から“１”に変化するときの保護を後
方保護（保護段数をｘとする）、その反対を前方保護
（保護段数をｙとする）とすると、カウンタ１−１が後
方保護カウンタ，カウンタ１−２が前方保護カウンタと
なる。

【００２０】次に、後方保護動作について図２を参照し
て説明する。カウンタ１−１のプリセットイネーブル端
子（ＰＥ）には、図２の（Ｄ）に示されているタイミン
グのプリセットイネーブル信号が入力される。このイネ
ーブル信号によりカウンタ１−１は、信号が“Ｌ”の時
にＲＡＭ４から読出されるデータをセットし、“Ｈ”の
時はクロックの立下りエッジでカウント動作を行う。

【００２１】また、カウンタ１−１のリセット端子
（Ｒ）にはデータ信号（同図（Ａ））が入力され、この
入力されるステータスビットの内容が“１”の時は通常
のカウント動作を行い、“０”の時はカウント値をリセ
ット、つまり“０”にする。ＲＡＭ４は同図（Ｃ）に示
されている通り、同図（Ｂ）のクロック信号の“Ｈ”と
“Ｌ”とに応じて読出し／書込み動作を行う。

【００２２】ステータスビットの状態が“０”の間は、
カウンタ１−１は上述した通りリセット状態にあり、Ｒ
ＡＭ４に書込まれる値も“０”である。一方、ビットの
状態が“０”から“１”に変わると、カウンタ１−１に
はプリセットイネーブル信号によりＲＡＭ４に書込まれ
ているカウント値“０”がプリセットされ（ａ）、クロ
ックの立下りエッジでカウントアップを行う（ｂ）。こ
れにより、カウント値は“０”から“１”になり、この
カウント値の“１”はＲＡＭ４に書込まれる。

【００２３】ビットの状態に“１”が連続すると、カウ
ントアップが継続される（同図（Ｅ））。そして、カウ
ント値が後方保護段数であるｘまで進むと、コンパレー
タ３−１において比較する対称と一致する。このため、
同図（Ｆ）に示されているようにキャリー信号が出力さ
れる。このキャリー信号は同図（Ｂ）のクロックによ
り、同図（Ｇ）に示されているようにＦ／Ｆ６−１でリ
タイミングされ、セレクタ７に入力される。

【００２４】セレクタ７では、後方保護側のキャリー信
号で“１”を、前方保護側のキャリー信号で“０”を、
それ以外の時はＲＡＭ４に記憶されている前フレーム時
の保護結果を選択し、出力する。そして、この保護結果
（同図（Ｈ））はＲＡＭ４に書込まれる。

【００２５】前方保護動作は、カウンタ１−２に入力さ
れるデータ信号をインバータ２で反転しているので、上
述した後方保護動作のビット状態が反対になるだけであ
る。但し、セレクタ７の論理により保護結果として
“０”が出力される。

【００２６】以上説明したように、ビット保護回路は、
各ビット夫々について特定の値が連続している回数、す
なわち後方及び前方の両保護段数をカウントするカウン
タにデータプリセット機能のあるカウンタを使用するこ
とと、カウンタのカウンタ値と保護結果とを各ビット毎
にＲＡＭに一次記憶させることで、シリアルに多重され
ているステータスビットの各ビットについて一つの回路
を共用することができる。このため、ビット数が増大し
た場合にも回路規模が増大しないのである。

【００２７】また、先述した特開平１−７３８３６号公
報の回路では１フレームのビット数によって回路規模が
定まるシフトレジスタを使用しているが、本回路ではこ
れを使用していないため、やはり回路規模の増大を抑制
できるのである。

【００２８】なお、以上はステータスビットについての
保護回路について説明したが、それ以外のビットを保護
対象にすることができることは明らかである。

【００２９】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００３０】（４）前記複数のビットの遷移タイミング
で第１のレベルから第２のレベルへ遷移しかつ該ビット
の遷移タイミング以外のタイミングで第２のレベルから
第１のレベルへ遷移するクロックを入力とし、該クロッ
クの第２のレベルへの遷移タイミングで前記連続回数値
が前記計数手段にプリセットされ、該クロックの第１の
レベルへの遷移タイミングで前記計数手段が計数動作す
ることを特徴とする請求項１〜３のいずれかに記載のビ
ット保護回路。

【００３１】（５）前記クロックが第２のレベルである
とき前記記憶手段から計数値が読出され、かつ前記クロ
ックが第１のレベルであるとき前記記憶手段に計数値が
書込まれることを特徴とする請求項１〜４のいずれかに
記載のビット保護回路。

【００３２】

【発明の効果】以上説明したように本発明は、各ビット
個々に保護段数を計数し、この計数した保護段数値を共
用のメモリに対して各ビット毎に順次書込みかつ読出す
ことにより、ビット数が増大した場合でも回路規模が増
大しないという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例によるビット保護回路の構成を
示すブロック図である。

【図２】図１のビット保護回路の動作を示す波形図であ
る。

【図３】ビット保護回路に入力されるデータ信号の内容
を示す波形図である。

【図４】従来のビット保護回路の構成を示すブロック図
である。

【図５】従来の他のビット保護回路の構成を示すブロッ
ク図である。

【符号の説明】

１−１，１−２ カウンタ ２ インバータ ３−１，３−２ コンパレータ ４ ＲＡＭ ５ タイミング発生回路 ６−１，６−２ フリップフロップ ７ セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のビットから構成されるシリアルデ
   ータについて該ビット個々の内容について前方保護及び
   後方保護の少なくとも一方を行うビット保護回路であっ
   て、前記複数のビット夫々について特定の値が連続して
   いる回数が順次プリセットされ前記ビット夫々について
   特定の値の連続回数を計数する計数手段と、前記計数手
   段に順次プリセットされるべき連続回数値が順次読出さ
   れかつ前記計数手段の計数値が該ビットについての新た
   な連続回数値として順次書込まれる記憶手段と、前記記
   憶手段に書込まれる計数値と予め定められた保護段数値
   とを前記各ビット毎に比較する比較手段とを含み、この
   比較結果を保護出力とすることを特徴とするビット保護
   回路。
2. 【請求項２】 前記記憶手段は、半導体メモリであるこ
   とを特徴とする請求項１記載のビット保護回路。
3. 【請求項３】 前記前方保護及び後方保護は、前記ビッ
   トの内容が変化した状態が前記保護段数だけ連続したと
   きに始めてそのビットが変化したものとみなすことを特
   徴とする請求項１又は２記載のビット保護回路。