JPH10282527A

JPH10282527A - 液晶表示装置

Info

Publication number: JPH10282527A
Application number: JP9108297A
Authority: JP
Inventors: Ikuhiro Yamaguchi; 郁博山口
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1997-04-11
Filing date: 1997-04-11
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】ゲートラインと画素電極との間の寄生容量の
発生を抑制して、フリッカなどの発生を抑制した液晶表
示装置を提供する。【解決手段】ゲートライン１２と、このゲートライン
１２に形成されるＴＦＴ１６でスイッチングされる画素
電極１１と、が対向する領域の長さを最短にすることに
より、寄生容量の発生を抑制することができる。このた
め、寄生容量によって発生する飛び込み電圧を抑制する
ことができるため、フリッカの発生を抑制することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置に
関し、さらに詳しくは、スイッチング素子として薄膜ト
ランジスタ（以下、ＴＦＴという）を備えた液晶表示装
置に関する。

【０００２】

【従来の技術】液晶表示装置として、各画素ごとに薄膜
トランジスタを備えた、アクティブマトリクス駆動方式
のものがある。このアクティブマトリクス駆動の液晶表
示装置は、周知のとおり、一対の透明基板の一方に表示
領域全域に亙って共通電極（コモン電極）が形成され、
他方の透明基板（以下、ＴＦＴ基板という）側に複数の
画素電極がマトリクス状に配列され、これら両透明基板
間に液晶が封止されている。この液晶表示装置では、Ｔ
ＦＴでスイッチングを行うものであり、画素電極と共通
電極との間に電圧を印加することにより、その画素部分
に対応する液晶の光学特性が制御されて表示を行うこと
ができる。ＴＦＴ基板側には、ゲートラインとデータラ
インとが互いに絶縁膜を介して交差するように、Ｘ−Ｙ
マトリクス状に形成されている。そして、ゲートライン
とデータラインとが交差する部分に、それぞれＴＦＴが
配置・接続されている。図６は、ゲートライン１、１と
データライン２、２とに囲まれた１つの画素電極３を示
す要部平面図である。同図中４で示したＴＦＴは、ゲー
トライン１から画素電極３側に向けて突出するゲート電
極１Ａ上に半導体層５が形成され、半導体層５上の一対
のソース・ドレイン領域の一方にデータラインから突出
するドレイン電極（またはソース電極）２Ａが接続さ
れ、さらに半導体層５上のソース・ドレイン領域の他方
に画素電極３と一端が接続されたソース電極（またはド
レイン電極）６の他端が接続されて構成されている。な
お、ＴＦＴ４が接続される画素電極３には、そのＴＦＴ
４の占有面積を確保するために矩形の切り欠きが形成さ
れている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
た液晶表示装置においては、図７に斜線で示す領域、す
なわちゲートライン（ゲート電極１Ａを含む）１と画素
電極３とが隣接する領域に、寄生容量が発生する。この
寄生容量は、ゲートライン１と画素電極３とが隣接する
領域の長さに比例する。このため、ゲート電極１Ａが画
素領域内側に突出する長さが長くなればゲート側と画素
電極３との隣接する領域の長さが長くなり、その分だけ
寄生容量が増加する。この寄生容量は、ゲートライン１
の電圧がオフレベルに変わるときに発生するものであ
り、所謂飛び込み電圧を増大させるという不都合があ
る。そして、この飛び込み電圧が増大すると液晶表示装
置にフリッカが発生するという問題点があった。

【０００４】また、図８に示すように、補助容量（Ｃ
ｓ）電極７を用いてデータライン２と画素電極３との間
の隙間を遮光する、所謂シールドＣｓ構造を採用する場
合に、上記したゲート電極１Ａの突出が以下に説明する
ような不都合を招く。すなわち、この補助容量電極７と
ゲートライン（ゲート電極１Ａを含む）１とは、同一材
料膜を同時にパターニングした結果形成されたものであ
るため、短絡しないように所定距離を隔てる必要があ
り、図８に示すように補助容量電極７で光シールドする
領域が小さくなる。Ｃｓシールド構造では、図示しない
ＴＦＴ基板と対向する他方の透明基板（コモン基板）側
に形成されるブラックマスクに合わせズレが多少あって
も、補助容量電極の幅が合わせズレ以上の長さに設定す
れば画素の開口率が変わらないという利点をもつが、上
記したように補助容量電極７で光シールドする領域が小
さくなるとこの利点を十分に発揮できない。補助容量電
極７により光シールドする領域が小さくならないよう
に、図９に示すように、ゲート電極１Ａを横に（ゲート
ライン１に沿って）ずらした構造も考えられているが、
このような構造にすると画素の開口率が小さくなるとい
う不都合がある。

【０００５】この発明が解決しようとする課題は、ゲー
トラインと画素電極との間の寄生容量の発生を抑制でき
る液晶表示装置を得るにはどのような手段を講じればよ
いかという点にある。また、この発明が解決しようとす
る他の課題は、データラインと画素電極との間の隙間を
補助容量電極で遮光できる領域を広くできるとともに、
ブラックマスクの合わせズレによる開口率変動の少ない
液晶表示装置を得るにはどのような手段を講じればよい
かという点にある。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
複数のゲートラインと複数のデータラインとが互いに絶
縁膜を介して交差するように形成され、ゲートラインと
データラインとで区分された領域にそれぞれ画素電極が
配置されるとともに、前記ゲートラインと前記データラ
インとの交差部近傍にそれぞれ対応する前記画素電極に
接続された薄膜トランジスタが配置された液晶表示装置
において、前記画素電極を選択するゲートラインが当該
画素電極側に突出しないことを特徴としている。

【０００７】請求項１記載の発明においては、画素電極
をスイッチングするＴＦＴのゲートが、この画素電極側
に突出していないようにしたため、画素電極とゲートラ
インとが互いに隣接する領域の面積が小さくなる。この
ため、この画素電極とゲートラインとの間の寄生容量は
小さくなる。なお、ゲートラインと画素電極との間の寄
生容量は、ゲートラインの電圧がオフレベルに変わると
きに生じる飛び込み電圧を増大させるが、請求項１記載
の発明によれば、寄生容量を小さくするため、この飛び
込み電圧の増大を抑制することができ、フリッカの発生
を抑制することができる。

【０００８】請求項２記載の発明は、前記ゲートライン
が、当該ゲートラインで選択される画素電極に対して当
該ゲートラインを挟んで反対側に位置する画素電極側へ
突出するゲート突出部を有することを特徴としている。
請求項２記載の発明においては、画素電極をスイッチン
グするＴＦＴのゲートが、このＴＦＴでスイッチングを
行わない画素電極側、すなわち隣の列の画素電極の方へ
突出して、この隣の列の画素電極とこのゲートラインと
の間の寄生容量が増加することになり、この寄生容量に
よってゲートパルス変動に伴った画素電極電位の変動を
生じるが、この電位の変動は微少でかつごく短時間であ
るため表示画質への悪影響は無視できる。また、この隣
の列の画素電極との間の寄生容量は、補助容量のような
作用を持つため、逆に、飛び込み電圧を小さくするとい
う利点がある。さらに、ゲート部が隣の列の画素電極側
に突出するため、ＴＦＴの形成領域を確保できるという
利点がある。

【０００９】請求項３記載の発明は、前記画素電極の、
当該画素電極の選択を行わない隣接するゲートライン側
の周縁部および前記データラインが通る画素電極どうし
の間に沿って形成され、かつ当該画素電極と絶縁膜を介
して重なる補助容量電極を備えることを特徴としてい
る。請求項３記載の発明においては、補助容量を小さく
できるため、この補助容量を抑制するための補助容量電
極の画素電極と重なる面積を小さくすることができ、開
口率を高くすることができる。このように開口率に余裕
があるため、画素電極どうしの間にデータラインが通る
領域を補助容量電極で光シールドする構造においてこの
領域に形成する補助容量電極の幅を確保することができ
る。このため、ブラックマスクの合わせズレが発生して
も、この補助容量電極の幅がズレ幅を吸収するため、開
口率が変化するという問題点を解決することができる。

【００１０】請求項４記載の発明は、前記画素電極が、
デルタ配列をなすことを特徴としている。

【００１１】

【発明の実施の形態】以下、この発明に係る液晶表示装
置の詳細を図面に示す実施形態に基づいて説明する。（実施形態１）図１〜図４は、本発明に係る液晶表示装
置の実施形態１を示している。図１は表示装置のＴＦＴ
基板側の１画素部分を示す要部平面図、図２は画素電極
とゲートラインとの関係を示す平面説明図、図３および
図４は本実施形態において補助容量電極を形成した構造
を示す要部平面図である。まず、本実施形態の液晶表示
装置では、ＴＦＴ基板（図示省略する）に、１つのコー
ナ部が長方形状の切り欠き部１１Ａが形成された略矩形
状の、透明なＩＴＯでなる複数の画素電極１１がマトリ
クス状に配置されている。本実施形態では、この切り欠
き部１１Ａが図中左上に位置する。この画素電極１１の
列（図中横方向）に沿って、これら画素電極１１の列を
選択するゲートライン１２が形成されている。なお、同
列内の画素電極１１は、これらの選択を行うゲートライ
ン１２に対して、切り欠き部１１が形成されていない縁
部１１Ｂが隣接するように配置されている。そして、ゲ
ートライン１２には、次の列の画素電極１１の切り欠き
１１Ａに沿って図中下方向へ突出するゲート突出部１２
Ａが形成されている。すなわち、１本のゲートライン１
２では、列をなす画素電極１１の数だけゲート突出部１
２Ａが形成されている。

【００１２】ゲートライン１２におけるゲート突出部１
２Ａが形成されたそれぞれの領域上には、ａ−Ｓｉから
なる半導体層１３がパターン形成されている。また、ゲ
ートライン１２に対して直交する行方向に並ぶ画素電極
１１の行どうしの間にそれぞれデータライン１４が、形
成されている。このデータライン１４の本数は、画素電
極１１の行の数と同数である。また、各データライン１
４は、正確にはそれぞれの画素電極１１の行の一側方に
（例えば本実施形態では図示するように行の左側方）に
形成されている。なお、ゲートライン１２とデータライ
ン１４との間には、図示しない絶縁膜が介在されてい
る。そして、データライン１４には、近傍に配置された
各半導体層１３の、ゲート突出部１２Ａ側に位置する一
方のソース・ドレイン領域に接続されるようにドレイン
電極１４Ａが突出して形成されている。また、半導体層
１３における他方のソース・ドレイン領域には、スイッ
チングされる画素電極１１に接続されたソース電極１５
が設けられている。これらゲートライン１２、半導体層
１３、ソース電極１５およびドレイン電極１４Ａで、Ｔ
ＦＴ１６が構成されている。なお、本実施形態における
他の構成は、周知の液晶表示装置と同様であるため、そ
の説明を割愛する。

【００１３】上記した構成の液晶表示装置においては、
図２に斜線で示す領域、すなわち画素電極１１とこの画
素電極１１に接続されるＴＦＴ１６が形成されたゲート
ライン１２との対向する縁部周辺の領域に、寄生容量が
発生する。なお、本実施形態においては、画素電極１１
とゲートライン１２との対向する縁が平行をなす直線で
あるため寄生容量の発生する領域を最小にすることがで
きる。すなわち、本実施形態では、画素電極１１に接続
されたＴＦＴが形成されるゲートライン１２が、その画
素電極１１側へ突出していない分、寄生容量が発生する
領域を小さくすることができる。このため、本実施形態
の液晶表示装置においては、寄生容量の発生による飛び
込み電圧に起因したフリッカの発生を抑えることができ
る。なお、画素電極１１をスイッチングするＴＦＴ１６
のゲートライン１２が、このＴＦＴ１６でスイッチング
を行わない画素電極１１側、すなわち次の列の画素電極
１１の方へ突出して、この次の列の画素電極１１とこの
ゲートライン１２（ゲート突出部１２Ａを含む）との間
の寄生容量が発生し、この寄生容量によってゲートパル
ス変動に伴った画素電極電位の変動を生じることが考え
られるが、この電位の変動は微少でかつごく短時間であ
るため表示画質への悪影響は無視できる。また、次の列
の画素電極１１との間の寄生容量は悪影響を無視できる
だけでなく、補助容量のような作用を持つため、飛び込
み電圧を小さくするという好ましい作用を有する。さら
に、ゲート突出部１２Ａが次の列の画素電極１１側に突
出するため、ＴＦＴ１６の形成領域を確保することがで
きる。

【００１４】図３は、本実施形態において画素電極１１
の下に図示しない絶縁膜を介して補助容量電極１７を、
画素電極１１の中央を列方向に沿って形成した例を示し
ている。図４は、本実施形態において補助容量電極１７
を隣接する画素電極１１の列選択を行うゲートライン１
２に沿って形成した例である。本実施形態では、ゲート
ライン１２と画素電極１１との杆の寄生容量を小さくで
きるため、飛び込み電圧を小さくするための補助容量が
小さくてよい。よって、補助容量電極１７と画素電極１
１とが重なる面積を小さくすることができ、画素の高開
口率化が可能となる。

【００１５】（実施形態２）図５は、本発明に係る液晶
表示装置の実施形態２を示すＴＦＴ基板側の要部平面図
である。本実施形態は、それぞれの画素電極１１をＲ、
Ｇ、Ｂ配色のいずれかに対応させたデルタ配列に並べる
とともに、列内の画素電極１１どうしの間を補助容量電
極１７で光シールドした構造を有している。なお、本実
施形態の説明に当たり、上記した実施形態１と同一部分
には同一の符号を付して説明する。また、本実施形態の
液晶表示装置における、画素電極、ゲートライン、デー
タラインおよび補助容量電極以外の構成については従来
の液晶表示装置と同様であるため、その説明を省略す
る。

【００１６】本実施形態においても、ゲートライン１２
が列方向に平行に形成されている。それぞれのゲートラ
イン１２の側方には、このゲートライン１２に沿って画
素電極１１がＲ、Ｇ、Ｂを１周期として、この周期を繰
り返してなる列をなすように配置されている。相隣接す
る画素電極１１の列は、実質的に１周期の半分だけ列方
向にずれた配置となっている。列方向に並ぶ画素電極１
１どうしの間には、行方向に延びるデータライン１４が
形成されている。このデータライン１４は、ゲートライ
ン１２上で実質的に画素幅の三分の一程度列方向に延
び、隣接する列に属する画素電極１１どうしの間を行方
向に延び、次に再度画素幅の三分の一程度の寸法だけ列
方向に戻るように延びるという形状を繰り返す、所謂ジ
グザグ形状に形成されている。また、ゲートライン１２
には、このゲートライン１２上に形成されるＴＦＴ１６
でスイッチングされない、隣接する列の画素電極１１側
に向けてゲート突出部１２Ａが形成されている。なお、
このゲート突出部１２Ａの突出に応じて、このゲート突
出部１２Ａを受け入れる画素領域の画素電極１１の縁部
の略中央には長方形状の切り欠き部１１Ａが形成されて
いる。このゲート突出部１２Ａが形成された領域のゲー
トライン１２上には、それぞれ半導体層１３がパターン
形成されている。さらに、半導体層１３におけるゲート
突出部１２Ａ側に位置する一方のソース・ドレイン領域
には、近傍を通るデータライン１４から延びるドレイン
電極１４Ａが実質的に画素幅の十二分の一の長さで行方
向に対し互い違いに突出して接続されている。また、半
導体層１３の他方のソース・ドレイン領域には、ＴＦＴ
１６でスイッチングされる画素電極１１に接続されたソ
ース電極１５が接続されている。

【００１７】上記したＴＦＴ基板側の構成において、ゲ
ートライン１２に沿って列をなす画素電極１１の切り欠
き部１１Ａが形成された側の縁部分に重なるように、画
素電極１１の下方（ＴＦＴ基板側）に図示しない絶縁膜
を介して補助容量電極１７が形成されている。なお、本
実施形態においては、補助容量電極１７が、遮光性をも
つ電極材料で形成されている。また、この補助容量電極
１７は、図５に示すように、同一列の画素電極１１どう
しの間の領域に重なるように突出する突出部１７Ａが形
成されている。この突出分１７Ａは、列内で互いに隣接
する画素電極１１の縁部分とも重なるようになってい
る。

【００１８】本実施形態においては、画素電極１１と、
この画素電極１１をスイッチングするＴＦＴ１６が形成
されるゲートライン１２と、が互いに突出することなく
縁部が互いに平行をなすように形成されているため、こ
の領域に発生する寄生容量を最小にすることができ、フ
リッカの発生を抑制することができる。このように寄生
容量の発生を抑えた構造としたことにより、この寄生容
量の発生を抑えるための補助容量電極１７と画素電極１
１とが重なる面積を小さくすることができ、よって画素
の開口率を高くすることができる。このため、同一列の
画素電極１１どうしの間の領域を補助容量電極１７で遮
光するように、突出部１７の幅にパターンずれに対する
余裕を持たせても、十分な開口率を確保することができ
る。さらに、コモン基板（図示省略する）側に形成され
るブラックマスク（図示省略する）の合わせズレも突出
部が吸収することができるため、開口率の変化を小さく
できるという利点がある。なお、本実施形態において
も、ＴＦＴ１６が形成されたゲートライン１２が、この
ＴＦＴ１６でスイッチングを行わない画素電極１１側、
すなわち次の列の画素電極１１の方へ突出して、この隣
の列の画素電極１１とこのゲートライン１２（ゲート突
出部１２Ａを含む）との間の寄生容量が発生し、この寄
生容量によってゲートパルス変動に伴った画素電極電位
の変動を生じることが考えられるが、この電位の変動は
微少でかつごく短時間であるため表示画質への悪影響は
無視できる。また、次の列の画素電極１１との間の寄生
容量は悪影響を無視できるだけでなく、補助容量のよう
な作用を持つため、飛び込み電圧を小さくするという好
ましい作用を有する。さらに、ゲート突出部１２Ａが次
の列の画素電極１１側に突出するため、ＴＦＴ１６の形
成領域を確保することができるという利点がある。

【００１９】以上、実施形態１および実施形態２につい
て説明したが、本発明はこれらに限定されるものではな
く、構成の要旨に付随する各種の変更が可能である。例
えば、上記した実施形態１および実施形態２において
は、ゲートライン１２に、このゲートライン１２上に形
成されるＴＦＴ１６でスイッチングされない、隣の列の
画素電極１１側に突出するゲート突出部１２Ａを形成し
たが、ＴＦＴ１６の形成領域が確保できる場合にはゲー
ト突出部１２Ａを形成しなくともよい。また、ゲートラ
イン１２、データライン１４、半導体層１３、ソース・
ドレイン電極などの材料も適宜採用することができる。
また、上記した実施形態１および実施形態２において
は、ＴＦＴ１６を逆スタガ型構造のものを適用したが、
この他の構造のＴＦＴを用いることも勿論可能である。
さらに、上記した実施形態１および実施形態２において
は、データライン１４から半導体層１３にドレイン電極
１４Ａを、画素電極１１側にソース電極１５を設けた
が、ＴＦＴ１６の特性、液晶材料、駆動方法に応じてソ
ースとドレインは適用変更を要する。さらにまた、上記
した実施形態１においては、データライン１４が形成さ
れる、画素電極１１どうしの間の領域に補助容量電極を
延ばした構成として列方向に並ぶ画素電極間の光シール
ドを行うようにしても勿論よい。

【００２０】

【発明の効果】以上の説明から明らかなように、この発
明によれば、ゲートラインと画素電極との間の寄生容量
の発生を抑制して、フリッカなどの発生を抑制した液晶
表示装置を実現することができる。また、寄生容量の発
生を抑えたことにより、補助容量電極の画素電極との重
なり面積を小さくして画素の開口率を高くすることがで
きる。さらに、この発明によれば、高開口率としたた
め、データラインと画素電極との間の隙間を遮光する補
助容量電極の幅を広くできるため、ブラックマスクの合
わせズレによる開口率変動の少ない液晶表示装置を実現
するという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の実施形態１におけ
るＴＦＴ基板側の平面図。

【図２】実施形態１における寄生容量が発生する領域を
示す平面説明図。

【図３】実施形態１において補助容量電極を形成した例
を示す平面図。

【図４】実施形態１において補助容量電極を形成した例
を示す平面図。

【図５】本発明に係る液晶表示装置の実施形態２におけ
るＴＦＴ基板側の平面図。

【図６】従来の液晶表示装置のＴＦＴ基板側の要部平面
図。

【図７】従来の液晶表示装置の要部説明図。

【図８】従来の液晶表示装置において補助容量電極を形
成した例を示す平面図。

【図９】従来の液晶表示装置において補助容量電極を形
成した例を示す平面図。

【符号の説明】

１１画素電極１１Ａ切り欠き部１２ゲートライン１６ＴＦＴ１７補助容量電極

Claims

【特許請求の範囲】

【請求項１】複数のゲートラインと複数のデータライ
ンとが互いに絶縁膜を介して交差するように形成され、
ゲートラインとデータラインとで区分された領域にそれ
ぞれ画素電極が配置されるとともに、前記ゲートライン
と前記データラインとの交差部近傍にそれぞれ対応する
前記画素電極に接続された薄膜トランジスタが配置され
た液晶表示装置において、前記画素電極を選択するゲートラインが当該画素電極側
に突出しないことを特徴とする液晶表示装置。
【請求項２】前記ゲートラインは、当該ゲートライン
で選択される画素電極に対して当該ゲートラインを挟ん
で反対側に位置する画素電極側へ突出するゲート突出部
を有することを特徴とする請求項１記載の液晶表示装
置。
【請求項３】前記画素電極の、当該画素電極の選択を
行わない隣接するゲートライン側に位置する周縁部およ
び前記データラインが通る画素電極どうしの間に沿って
形成され、かつ当該画素電極と絶縁膜を介して重なる補
助容量電極を備えることを特徴とする請求項１または請
求項２に記載の液晶表示装置。
【請求項４】前記画素電極は、デルタ配列をなすこと
を特徴とする請求項１〜請求項３のいずれかに記載の液
晶表示装置。