JPH10282943A - 画素数変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 画素数を増大する画素数変換を行う場合に
も、入力バッファメモリの容量を小さくすることができ
る画素数変換装置を得る。 【解決手段】 第１の周期Ｔに同期して画像信号を記憶
し、第１の周期Ｔと異なる第２の周期Ｔ’に同期して画
像信号を読み出す入力バッファメモリ３と、第２の周期
Ｔ’に同期して入力バッファメモリ３から読み出された
出力に対して画素数の異なる画像信号を生成する画素数
変換回路４と、画素数変換回路４からの画像信号出力を
第２の周期Ｔ’に同期して記憶し読み出す出力バッファ
メモリ５と、第２の周期Ｔ’に同期して出力バッファメ
モリ５から読み出された出力をディジタル信号からアナ
ログ信号に変換するＤ／Ａ変換器６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像信号の画素
数を増大縮小する画素数変換装置に関する。

【０００２】

【従来の技術】パソコン（ＰＣ）やテレビジョン放送の
画面を表示するデバイスとして、ＣＲＴディスプレイ、
液晶ディスプレイ、プラズマディスプレイなどがある。
これらのディスプレイでは、性能により表示できる画素
数は限られており、一般には解像度と呼ばれている。例
えばＰＣでは、ＶＧＡ（６４０×４８０）、ＳＶＧＡ
（８００×６００）、ＸＧＡ（１０２４×７６８）、Ｓ
ＸＧＡ（１２８０×１０２４）などの解像度がある。

【０００３】一方、あるディスプレイに異なる解像度の
画像信号を表示させようとする場合、表示する画像に対
してディスプレイの解像度が高いときは表示する画像の
周囲に無表示部分の黒枠が発生し、逆に表示する画像に
対してディスプレイの解像度が低いときは画像情報をす
べて１画面に表示させることはできない。

【０００４】画素数変換装置は、上記不具合をなくす手
段であり、解像度の異なる入力画像信号に対して画素数
を変換し、画像を１画面に表示させようとするものであ
る。画素数変換装置によって、固定解像度の表示デバイ
スに種々の画像、映像信号を効率良く表示することが可
能になる。

【０００５】従来、このような画素数変換装置として、
例えば図８に示すものがある。

【０００６】図８は従来の画素数変換装置の構成を示す
ブロック図である。

【０００７】図において、１は画像信号入力端子、２は
Ａ／Ｄ変換器、３は入力バッファメモリ、４は画素数変
換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、
７は入力バッファコントローラ、８は出力バッファコン
トローラ、９は画像信号出力端子、１０は入力画像信号
の水平同期信号からピクセルレート周期Ｔ（周期１）を
発生するＰＬＬ（Phase Locked Loop）回路、１１は入
力画像信号の水平同期信号入力端子、１２は出力画像信
号のサンプル周期Ｔ’（周期２）入力端子である。

【０００８】次に動作について説明する。

【０００９】アナログ画像信号は画像信号入力端子１に
入力され、その画像信号に対応する水平同期信号は水平
同期信号入力端子１１に入力される。ＰＬＬ回路１０で
は、入力画像信号に同期した周期Ｔのピクセルレート信
号（周期１）を発生する。ここで、ピクセルレート信号
とは、入力信号に同期したクロック（ＣＬＫ）信号をい
う。このクロックＣＬＫで入力信号をＡ／Ｄ変換する、
つまりその変換結果が画像信号の各ピクセルデータにな
ることからピクセルレートと呼ぶ。

【００１０】アナログ画像信号はＡ／Ｄ変換器２により
ピクセルレート周期Ｔのクロック（ＣＬＫ）信号でディ
ジタル画像信号に変換された後、入力バッファコントロ
ーラ７に制御されて一旦入力バッファメモリ３に取り込
まれる。入力バッファコントローラ７は、入力バッファ
メモリ３に対して制御信号（図示略）によりＡ／Ｄ変換
器２出力に同期して書き込みが行えるように制御する。

【００１１】その後、入力バッファメモリ３出力は画素
数変換回路４に入力され、画素数変換回路４で画素数変
換処理が行われる。

【００１２】ここで、実際に入力バッファメモリ３にデ
ータを書き込む際には、その書き込みデータ（Ａ／Ｄ変
換器２の出力）と入力バッファメモリ３とを独立して動
作させる訳にはいかず、また、入力バッファメモリ３に
対して書き込みや読み出しのアクセスを行うにはライト
イネーブルやアドレスなどの制御信号が必要になる。こ
のため、入力バッファコントローラ７によって、Ａ／Ｄ
変換器２の出力に同期して入力バッファメモリ３への書
き込みが行えるように制御している。同様の理由で出力
バッファコントローラ８も、出力バッファメモリ５に対
して制御信号を与える。

【００１３】上記画素数変換処理を図９により説明す
る。

【００１４】図９は画素数変換回路４の概略の構成を示
すブロック図である。

【００１５】画素数変換回路４は、信号のピクセルレー
ト周期Ｔの信号から画素数がＬ／Ｍ倍（Ｌ、Ｍは自然
数）の信号を生成するもので、画素数をＬ倍に増大させ
るインターポーレータと、画素数を１／Ｍ倍に縮小させ
るデシメータからなる。ディジタル信号処理を行う場
合、サンプリング周波数の異なるブロック間で直接デー
タ転送を行うためにはデータのサンプルレートを変える
必要がある。その場合、サンプリング周波数を増加させ
るのがインターポーレータであり、降下させるのがデシ
メータである。

【００１６】実際には、図において、ピクセルレート周
期Ｔの各データ間に（Ｌ−１）個のデータ０（零）を補
間する零補間ブロック４１、ローパスフィルタ（ＬＰ
Ｆ）４２、零補間ブロック４１でＬ倍された画素数のΜ
サンプル毎に１個を間引く間引きブロック４３から構成
される。

【００１７】ＬＰＦ４２は、一般にＦＩＲ（Finite Imp
ulse Response）フィルタで実現されるもので、インタ
ーポーレート時の零補間した部分のデータ算出、及びデ
シメート時のエリアシング（aliasing）を防ぐために用
いられる。ＬＰＦの特性は、インターポーレート時はＨ
１（ｚ）、デシメート時はＨ２（ｚ）で表わされる伝達
関数が必要であるとすれば、ＬＰＦ４２の伝達関数Ｈ
（ｚ）は、Ｈ（ｚ）＝Ｈ１（ｚ）・Ｈ２（ｚ）となる。

【００１８】画素数変換回路４に入力された画素数Ν個
の画像信号データは、零補間ブロック４１でＬ倍されて
画素数（Ｎ×Ｌ）個にされ、ＬＰＦ４２で零補間部分の
データを求めた後、間引きブロック４３で画素数を１／
Ｍに間引き、その出力として所望の画素数である（Ν×
Ｌ）／Ｍ個の画像信号データが得られる。

【００１９】図８に戻り、画素数変換回路４の出力は、
出力バッファコントローラ８に制御されて出力バッファ
メモリ５に取り込まれる。出力バッファコントローラ８
は、入力バッファコントローラ７と同様に書き込みデー
タと出力バッファメモリ５の書き込み動作を同期させる
ように制御するもので、特に画素数を縮小させる場合
（入力画素数＞出力画素数）にはデータは画素数変換回
路４から常に出力されず、出力バッファメモリ５への書
き込みタイミングがランダムになる可能性があることを
考慮してデータを書き込む制御を行う。

【００２０】出力バッファコントローラ８にデータが取
り込まれた時点で画素数の変換は完了しているが、ここ
までの処理を入力画像信号のピクセルレート周期Ｔで行
うと、画素数を縮小している場合にはブランキング期間
が長くなり、画素数を増大している場合には出力データ
の方が画素数が多くなるため、そのままのピクセルレー
トでは正常に表示できないので、出力バッファメモリ５
からデータを読み出す周期を変える必要が生じる。

【００２１】１垂直周期が画素数変換回路４の入出力で
変化しないとすれば、画素数増大時には入力信号データ
のピクセルレート周期Ｔより短いサンプル周期Ｔ’＝τ
（Ｔ＞τ）で、縮小時にはピクセルレート周期Ｔより長
いサンプル周期Ｔ’＝τ’（Ｔ＜τ’）で、出力バッフ
ァメモリ５からのデータの読み出しを行い、Ｄ／Ａ変換
器６において同じく周期Ｔ’でアナログ画像信号にＤ／
Ａ変換後、画像信号出力端子７より出力する。

【００２２】上記のように動作する画素数変換装置を使
用して、画像信号の画素数及びサンプル周期を変えるこ
とができる。

【００２３】

【発明が解決しようとする課題】従来の画素数変換装置
は、以上のように構成されていたので、画素数を増大さ
せる場合、増大率を大きくするに従って必要となる入力
バッファメモリの容量が大きくなるという問題点があっ
た。

【００２４】すなわち、図１０及び図１１に示すよう
に、画素数を増大させる場合には画素数変換装置の出力
画素数が入力画素数より多いため、その時間差を吸収す
るために入力バッファからのデータの読み出しは間欠的
になる。より詳しく説明すると、画素数変換回路４で画
素数を増大する場合には画素数増大のための処理を実行
する時間が必要となり、理論的には（出力画素数−入力
画素数）分の時間差が生じる。実際には、入力バッファ
メモリ３を用いて上記時間差を分散させ、画素数変換回
路４の要求に合わせて入力バッファメモリ３からの読み
出しを制御することから、データの読み出しが間欠的に
なる。

【００２５】画素数を増大させる場合には画素数変換回
路４の出力画素数が入力画素数より多くなり、図１１に
示すように出力画素数と入力画素数の差分にあたる時間
差が生じる。この時間差分に相当する入力信号データは
存在せずこれは画素数変換回路４での画素増大によって
生成されるものである。実際には、図１０に示すように
入力バッファメモリ３からのデータの読み出しは入力の
各画素に対して１対１ではなく間欠的になり、時間差は
分散される。この時間差を吸収するためには水平方向へ
の画素増大の場合、入力バッファにはラインメモリが必
要になる。また、画像信号は２次元の信号であり水平方
向だけでなく垂直方向に対してもライン数を増大させる
には少なくとも１ライン分以上のデータを保持していな
ければならないことから、入力バッファにはフレームメ
モリを使用する必要がある。

【００２６】したがって、画素数の増大率が大きくなれ
ばなるほど多量のメモリが必要になるという問題点があ
った。

【００２７】この発明は、上記のような問題点を解決す
るためになされたもので、画素数を増大する画素数変換
を行う場合にも、入力バッファメモリの容量を小さくす
ることができる画素数変換装置を得ることを目的とす
る。

【００２８】

【課題を解決するための手段】請求項１に係る画素数変
換装置は、画像信号の画素数を増大縮小する画素数変換
装置において、入力された画像信号の水平同期信号から
第１の周期となるサンプル周波数を発生する手段と、第
１の周期に同期して画像信号をアナログ信号からディジ
タル信号に変換する手段と、第１の周期に同期して画像
信号を記憶し、第１の周期と異なる第２の周期に同期し
て画像信号を読み出す第１のメモリと、第２の周期に同
期して第１のメモリから読み出された出力をもとに画素
数の異なる画像信号を生成する画素数変換手段と、画素
数変換手段からの画像信号出力を第２の周期に同期して
記憶し読み出す第２のメモリと、第２の周期に同期して
第２のメモリ手段から読み出された出力をディジタル信
号からアナログ信号に変換する手段とを備えたものであ
る。

【００２９】請求項２に係る画素数変換装置は、第１の
メモリ、第２のメモリ及び画素数変換手段に供給する第
１の周期と第２の周期を切換える切換手段を備えたもの
である。

【００３０】請求項３に係る画素数変換装置は、複数の
画像信号の入力を切り換える第１の切換手段と、画素数
変換後の画像信号の出力を切り換える第２の切換手段と
を備えたものである。

【００３１】請求項４に係る画素数変換装置は、第２の
メモリから読み出される複数の映像信号の出力先及び表
示位置を制御する制御手段を備えたものである。

【００３２】請求項５に係る画素数変換装置は、第１の
メモリに記憶するデータのアドレスを制御するアドレス
制御手段を備え、アドレス制御手段によりアドレスを制
御して入力画像信号の画素数の部分的な縮小あるいは増
大を行うようにしたものである。

【００３３】

【発明の実施の形態】以下、添付した図面を参照して、
この発明を具体的に説明する。

【００３４】実施の形態１．図１はこの発明の実施の形
態１に係る画素数変換装置の構成を示すブロック図であ
る。なお、実施の形態１である画素数変換装置の説明に
あたり前記図８に示す画素数変換装置と同一構成部分に
は同一符号を付している。

【００３５】図において、１は画像信号入力端子、２は
Ａ／Ｄ変換器、３は入力バッファメモリ（第１のメモ
リ）、４は画素数変換回路（画素数変換手段）、５は出
力バッファメモリ（第２のメモリ）、６はＤ／Ａ変換
器、７は入力バッファコントローラ、８は出力バッファ
コントローラ、９は画像信号出力端子、１０は入力画像
信号の水平同期信号からピクセルレート周期Ｔ（周期
１）を発生するＰＬＬ（Phase Locked Loop）回路、１
１は入力画像信号の水平同期信号入力端子、１２は出力
画像信号のサンプル周期Ｔ’（周期２）入力端子であ
る。

【００３６】特に、実施の形態１に係る画素数変換装置
は、前記図８に示す従来例で、出力画像信号のサンプル
周期として出力バッファメモリ５及びＤ／Ａ変換器６に
供給していた周期Ｔ’（周期２）を、入力バッファメモ
リ３及び画素数変換装置４にも供給し、画素数増大時に
は入力バッファメモリ３が周期Ｔに同期して画像信号を
記憶し、周期Ｔ’に同期して画像信号を読み出すように
するとともに、画素数変換回路４が周期Ｔ’に同期して
入力バッファメモリ３から読み出された出力に対して画
素数の異なる画像信号を生成するように構成している。

【００３７】以下、上述のように構成された画素数変換
装置の動作を説明する。

【００３８】本実施の形態に係る画素数変換装置は、画
素数縮小時には従来例と同様に出力バッファメモリ５で
サンプル周期を変換し、画素数を増大する場合には画素
数変換回路４の前段にある入力バッファメモリ３に入力
されるサンプル周期を入力バッファメモリ３へのデータ
の書き込み時と読み出し時とで変えることにより、入力
バッファメモリの容量を小さくするものである。

【００３９】画素数を縮小させる場合は従来例と同様で
あるため説明を省略し、画素数を増大させる場合の動作
について説明する。

【００４０】まず、アナログ波形の画像信号は画像信号
入力端子１に入力され、Ａ／Ｄ変換器２により入力画像
信号のピクセルレート周期Ｔでディジタル信号にＡ／Ｄ
変換された後、同じく入力画像信号のピクセルレート周
期Ｔで一旦入力バッファメモリ３に取り込まれる。ＰＬ
Ｌ回路１０では、入力画像信号に同期した周期Ｔのピク
セルレート信号（周期１）を発生する。また、周期２入
力端子１２から出力画像信号のサンプル周期Ｔ’を入力
する。

【００４１】画素数を増大させる場合、入力バッファメ
モリ３からのデータの読み出しを画素数変換後の出力画
像信号のサンプル周期Ｔ’で行い、その読み出したデー
タを画素数変換回路４に入力し同じく出力画像信号のサ
ンプル周期Ｔ’で処理する。これにより、図２に示すよ
うに入力画像信号１ライン分の時間で出力画像信号１ラ
イン分の処理が可能となるので、入力バッファメモリ３
には１ライン分のバッファメモリを使用することができ
る。この効果については詳細に後述する。

【００４２】画素数変換回路４の出力データは、出力バ
ッファメモリ５に取り込まれ、順次読み出される。この
時の動作は書き込み・読み出しともに出力画像信号のサ
ンプル周期Ｔ’で行う。

【００４３】その後画像データは、Ｄ／Ａ変換器６で出
力画像信号のサンプル周期Ｔ’で再びアナログ信号にＤ
／Ａ変換され、出力端子９より画素数及びサンプル周期
を変換された画像信号を得ることができる。

【００４４】上記入力画像信号のピクセルレート周期Ｔ
及び出力画像信号のサンプル周期Ｔ’についてさらに詳
細に説明する。

【００４５】一般に、上記周期Ｔは入力する信号のモニ
タの解像度に、また上記周期Ｔ’は出力したいモニタの
解像度に依存し、例えばＶＧＡの入力をＸＧＡ出力にし
ようとする場合にはＶＥＳＡ（Video Electronics Stan
dard Associate）の規格では、上記周期Ｔは約３９．７
ｎｓ（＝１／２５．１７５ＭＨｚ）、上記周期Ｔ’は約
１５．４ｎｓ（＝１／６５．０００ＭＨｚ）となる。但
し、これらの周期はブランキング期間が含まれたもので
あることから理論的にはもう少し長い周期（低いクロッ
ク）での処理が可能であり、垂直周波数が入出力で一定
であるとすれば、（１フレームの入力画素数）×Ｔ≧
（１フレームの入力画素数）×Ｔ’を満たすようにＴ、
Ｔ’を決めればよい。

【００４６】入力バッファコントローラ７は、入力バッ
ファメモリ３への書き込みは上記周期Ｔで、また読み出
しは上記周期Ｔ’で行われ、入力バッファメモリ３への
画像信号のデータの読み書きで時間軸変換を行う。

【００４７】以上説明したように、実施の形態１に係る
画素数変換装置は、第１の周期Ｔに同期して画像信号を
記憶し、第１の周期Ｔと異なる第２の周期Ｔ’に同期し
て画像信号を読み出す入力バッファメモリ３と、第２の
周期Ｔ’に同期して入力バッファメモリ３から読み出さ
れた出力に対して画素数の異なる画像信号を生成する画
素数変換回路４と、画素数変換回路４からの画像信号出
力を第２の周期Ｔ’に同期して記憶し読み出す出力バッ
ファメモリ５と、第２の周期Ｔ’に同期して出力バッフ
ァメモリ５から読み出された出力をディジタル信号から
アナログ信号に変換するＤ／Ａ変換器６とを備えて構成
したので、入力バッファメモリ３でサンプル周期を変換
することにより画素数増大時の画素数変換処理を出力サ
ンプル周期で行うことが可能となり、入力バッファメモ
リの小容量化がはかれる。

【００４８】すなわち、実施の形態１では入力バッファ
メモリ３に画像信号のデータを書き込むためのクロック
ＣＬＫと入力バッファメモリ３からデータを読み出すた
めのクロックＣＬＫの値を変えることにより、画素数を
増大させるときの１ライン分のデータの処理時間を早く
している。例えば、第１の周期Ｔ＝３９．７ｎｓ（２
５．１７５ＭＨｚ）を第２の周期Ｔ’＝１５．４ｎｓ
（６５ＭＨｚ）に変えている。このようにして、画素数
が増大して処理に要する時間が必要になっても入力バッ
ファメモリ３からデータを読み出すためのクロックＣＬ
Ｋを周期Ｔ’に変えることで、データの読み出し、画素
数変換のために要する時間を早くすることができ、周期
ＴのクロックＣＬＫで処理する場合にくらべ処理時間を
短縮することができる。１Ｈ期間中に画素数変換の処理
を終わらすことができものとすれば、次のデータを蓄え
るためのメモリの容量は１ライン分の画素データを蓄え
られるラインメモリでよいことになる。したがって、従
来の装置に比較してメモリの容量を減らすことができ
る。

【００４９】また、従来の画素数変換装置のハード的構
成を変更することなく実施できるためコスト上昇を招く
ことはない。

【００５０】実施の形態２．図３はこの発明の実施の形
態２に係る画素数変換装置のブロック図である。なお、
実施の形態２である画素数変換装置の説明にあたり図１
に示す画素数変換装置と同一構成部分には同一符号を付
して重複部分の説明を省略する。

【００５１】実施の形態２に係る画素数変換装置は、実
施の形態１の画素数増大動作に加えて画素数の縮小にも
対応するため、画素数変換回路４及びその前段と後段に
ある入力バッファメモリ３及び出力バッファメモリ５の
動作周期を切り換えることができるようにしたものであ
る。

【００５２】図において、１は画像信号入力端子、２は
Ａ／Ｄ変換器、３は入力バッファメモリ、４は画素数変
換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、
７は入力バッファコントローラ、８は出力バッファコン
トローラ、９は画像信号出力端子、１０は入力画像信号
の水平同期信号からピクセルレート周期Ｔ（周期１）を
発生するＰＬＬ回路、１１は入力画像信号の水平同期信
号入力端子、１２は出力画像信号のサンプル周期Ｔ’
（周期２）入力端子、１３は画素数の増大縮小の切換信
号を入力する切換信号入力端子、１４は切換信号により
周期１と周期２を切り替える入力端子切換スイッチであ
る。

【００５３】以上の構成において、画素数を増大するか
縮小するかにより、切換信号入力端子１３に切換信号を
入力して入力端子切換スイッチ１４を切換え、入力バッ
ファメモリ３の読み出し周期、画素数変換回路４の動作
周期、出力バッファメモリ５の書き込み周期を切り換え
ることができるようにする。

【００５４】画素数増大時は実施の形態１と同様な動作
を行い、画素縮小時は従来例と同様に動作するため入力
バッファメモリ３に小容量のラインメモリを使用して画
素数の増大縮小が可能となる。

【００５５】以上説明したように、実施の形態２に係る
画素数変換装置は、画素数の増大縮小の切換信号を入力
する切換信号入力端子１３、周期Ｔと周期Ｔ’を切り替
える入力端子切換スイッチ１４を設け、画素数を増大す
るか縮小するかによって画素数変換装置の動作周期を切
り換えられるようにしたので、小容量の入力バッファを
持つ画素数変換装置１台で画素数の増大あるいは縮小の
いずれかの処理が可能になる。

【００５６】実施の形態３．図４はこの発明の実施の形
態１に係る画素数変換装置の構成を示すブロック図であ
る。なお、実施の形態３である画素数変換装置の説明に
あたり図１及び図３に示す画素数変換装置と同一構成部
分には同一符号を付し、添字の異なる同一符号は同種類
の部品を用いていることを表す。

【００５７】実施の形態３に係る画素数変換装置は、複
数入力の画素数変換時には時分割して入力し、充分速い
動作速度で画素数変換処理させるものである。

【００５８】図において、１ａ〜１ｎはそれぞれ異なる
画像信号が入力される画像信号入力端子、２ａ〜２ｎは
Ａ／Ｄ変換器、３ａ〜３ｎは入力バッファメモリ、４は
画素数変換回路、５ａ〜５ｎは出力バッファメモリ、６
ａ〜６ｎはＤ／Ａ変換器、７は入力バッファコントロー
ラ、８は出力バッファコントローラ、９ａ〜９ｎは画像
信号出力端子、１０は入力画像信号の水平同期信号から
ピクセルレート周期Ｔ（周期１）を発生するＰＬＬ回
路、１１は入力画像信号の水平同期信号入力端子、１２
は出力画像信号のサンプル周期Ｔ’（周期２）入力端
子、１５はｎチャンネルある入力から１つを選択するマ
ルチプレクサ（第１の切換手段）、１６は１つの入力を
ｎチャンネルのうちの１つに出力するデマルチプレクサ
（第２の切換手段）、１７はマルチプレクサ１５，デマ
ルチプレクサ１６を制御するマルチプレクサ選択信号入
力端子、１８は画素数変換回路４の処理に必要な時間に
等しいディレイを与えるディレイ回路、１９は周期Ｔ”
（周期３）を入力する周期３信号入力端子である。

【００５９】上記周期Ｔ”（周期３）は、各チャンネル
に入力される画像信号の周期Ｔａ〜Ｔｎや画像信号出力
端子９ａ〜９ｎから出力される画像信号の周期Ｔａ’〜
Ｔｎ’よりも十分に短い周期である。

【００６０】各周期Ｔ、Ｔ’、Ｔ”は、各入力端子１
１，１２，１９から直接入力しても、別回路により生成
してもよい。実施の形態３では、一般的には入力信号の
ＣＬＫにあたる周期Ｔは映像信号と共に伝送されないこ
とを考慮してＰＬＬ回路１０で発生させる。周期Ｔ’は
各チャンネルの画素数変換時分割処理を実行するのに充
分な時間であればよくＸＴＡＬやＶＣＯ等の固定周期の
発振器からの入力を用いる。周期Ｔ”は表示デバイスに
依存するため装置の仕様によるが、周期Ｔあるいは周期
Ｔ’と同様の方法をとることができ、また外部入力とし
てもよい。

【００６１】また、マルチプレクサ選択信号入力端子１
７に入力されるチャネル選択信号は、画像信号入力端子
１ａ〜１ｎに入力される入力信号をどの表示デバイスに
表示するかを選択し切り替える信号で、上記周期Ｔ、
Ｔ’、Ｔ”の場合と同様に別回路を内部に持つ態様で
も、外部の信号を入力するものでもよい。

【００６２】上記マルチプレクサ１５は、チャネル選択
信号に従って画素数変換回路４で処理する信号を切り替
えるものである。

【００６３】上記デマルチプレクサ１６は、ディレイ回
路１８により画素数変換回路４の処理に相当する時間分
遅延されたチャネル選択信号に従って画素数変換後の信
号を表示するデバイスを切り替えるものである。

【００６４】実施の形態３に係る画素数変換装置では、
実施の形態２の画素数変換装置において、画素数変換回
路４を充分に短い周期で動作させた上でｎチャンネル分
（ｎは２以上の整数）の画像信号入力を切り換えて時分
割して画素数変換を実行することにより、複数チャンネ
ルの画像信号を処理できるようにしたものである。

【００６５】複数チャンネルの画像信号として、例えば
２画面表示が挙げられる。複数チャンネルの画像信号に
おける画像変換は、表示デバイスの解像度よりも指定さ
れた表示サイズ仕様によって実行される。水平方向に２
画面表示させたい場合、２画面入力する両方の入力画像
全体の画素数を水平方向に１／２する必要がある。これ
を実現するために、各チャンネル入力に対して画素数変
換を行う画素数変換回路を複数用意してもよいが、実施
の形態３では、１つの画素数変換回路４の動作周波数を
充分に高くすることにより各チャンネルの画素数変換を
時分割処理している。

【００６６】図４に示す回路を用いると、例えば以下
(1)(2)のようなことが可能になる。

【００６７】(1)複数の映像信号を入力し、それをひと
つのモニタ（表示デバイス）に映し出すことができる。
この場合、図４に示す回路に入力された複数の映像信号
をひとつの表示デバイスに映し出す場合に、それぞれの
映像信号がモニタ上で表示される位置は、出力バッファ
コントローラ８によりアドレス指定することにより自由
に決めることができる。

【００６８】(2)入力された複数の映像信号を、複数の
表示デバイスに出力することができる。

【００６９】以下、上述のように構成された画素数変換
装置の動作を説明する。

【００７０】１つの画面に複数チャンネルの映像を表示
する場合には、解像度の異なるものや解像度は同じでも
表示サイズが違うものを表示することがある。例えば、
ＰＣ画面にＮＴＳＣ子画面を表示させたり、画面を複数
に分割して（例えば、４分割、９分割など）それぞれの
画面に異なる映像を表示させたりする場合がある。

【００７１】このような場合において、画像信号入力端
子１ａ〜１ｎには、上記それぞれの画像信号が入力さ
れ、各チャンネル毎にＡ／Ｄ変換され、一旦入力バッフ
ァメモリ３ａ〜３ｎに取り込まれる。

【００７２】入力バッファメモリ３ａ〜３ｎからの読み
出し、画素数変換回路４での処理及び出力バッファメモ
リ５ａ〜５ｎへの書き込みは、各チャンネルに入力され
る画像信号の周期Ｔａ〜Ｔｎや画像信号出力端子９ａ〜
９ｎから出力される画像信号の周期Ｔａ’〜Ｔｎ’より
も十分に短い周期Ｔ”（周期３）で動作させる。このと
きの様子を図５に示す。

【００７３】図５は時分割した画素数変換処理の方法を
示す概念図である。

【００７４】入力バッファメモリ３ａ〜３ｎに保持され
ている画像信号データは、時分割されてチャンネル選択
信号端子１７から入力される信号に従ってマルチプレク
サ１５により切り替えて順次画素数変換回路４に入力さ
れ、画素数変換回路４では画素数変換処理して同様にチ
ャンネル選択信号に従ってマルチプレクサ１６により画
素数変換回路４の出力を切り替えて出力バッファメモリ
５ａ〜５ｎに書き込む。このとき、各チャンネルをフレ
ーム単位で処理するものとすれば、全てのチャンネルを
処理するのにかかる時間であるΣＫｘ・Τ”が各チャン
ネルのフレーム周期のどれよりも短い必要がある。

【００７５】出力バッファメモリ５ａ〜５ｎから映像信
号出力端子９ａ〜９ｎへの出力は、各出力チャンネルの
要求にあったサンプル周期Ｔａ’〜Ｔｎ’で行うことが
できることから、１つの画素数変換回路４で解像度や映
像ソースの異なる複数入力に対する画素数変換処理がリ
アルタイムに実行できる。１つの表示デバイスに複数画
面を表示する場合には、サンプル周期Ｔａ’〜Ｔｎ’は
上記１つの表示デバイスに対応した周期で、共通のただ
１つの値となる。また、入力映像（共通でも複数でもよ
い）を複数の異なる解像度のディスプレイに表示する場
合には、周期Ｔ’はその表示デバイスにより異なること
からそれぞれのディスプレイに対応した周期となってお
り図５には周期Ｔａ’〜Ｔｎ’と表記としている。

【００７６】画素数変換処理を実行するチャンネルの選
択はチャンネル選択信号によりマルチプレクサ１５，デ
マルチプレクサ１６で行う。実施の形態３では、入力信
号とその入力された信号が出力される出力表示デバイス
が１対１に対応している場合の例であり、ある一定周期
内で各チャンネルの１フレーム分のデータを処理するこ
とになる。また、マルチプレクサ１５とデマルチプレク
サ１６でそれぞれ独立のチャンネル選択信号を与えるよ
うにすれば、１チャンネルの入力信号を複数のディスプ
レイに表示する、など自由度の高い表示が可能になる。

【００７７】また、画素数変換装置から出力される複数
の映像信号は、出力バッファコントローラ８により出力
先、出力位置が制御されている。

【００７８】以上説明したように、実施の形態３に係る
画素数変換装置は、ｎチャンネルある入力から１つを選
択するマルチプレクサ１５、１つの入力をｎチャンネル
のうちの１つに出力するデマルチプレクサ１６、マルチ
プレクサ１５，デマルチプレクサ１６を制御するマルチ
プレクサ選択信号入力端子１７、ディレイ回路１８、周
期Ｔ”（周期３）を入力する周期３信号入力端子１９を
備え、各チャンネルの画素数変換を時分割処理するよう
に構成したので、複数の入力画像信号を切り換えること
ができ、複数入力の画素数変換処理を１つの画素数変換
装置で実行することができる。

【００７９】実施の形態４．図６はこの発明の実施の形
態４に係る画素数変換装置のブロック図である。なお、
実施の形態４である画素数変換装置の説明にあたり図１
及び図３に示す画素数変換装置と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００８０】実施の形態４に係る画素数変換装置は、前
記実施の形態２において画像信号の画素数の増大あるい
は縮小を実行する際、入力バッファメモリ３への書き込
みアドレスあるいは読み出しアドレスを制御することに
よって、入力画像の画素数の部分的な増大、あるいは縮
小を可能にしたものである。

【００８１】図において、１は画像信号入力端子、２は
Ａ／Ｄ変換器、３は入力バッファメモリ、４は画素数変
換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、
７は入力バッファコントローラ、８は出力バッファコン
トローラ、９は画像信号出力端子、１０は入力画像信号
の水平同期信号からピクセルレート周期Ｔ（周期１）を
発生するＰＬＬ回路、１１は入力画像信号の水平同期信
号入力端子、１２は出力画像信号のサンプル周期Ｔ’
（周期２）入力端子、１３は画素数の増大縮小の切換信
号を入力する切換信号入力端子、１４は切換信号により
周期１と周期２を切り替える入力端子切換スイッチ、２
０は入力バッファコントローラ７に設置した入力バッフ
ァメモリのアドレス制御回路である。

【００８２】上記アドレス制御回路２０は、画像信号の
画素数の増大あるいは縮小を実行する際、入力バッファ
メモリ３への書き込みアドレスあるいは読み出しアドレ
スを制御するものである。実施の形態４では、入力バッ
ファメモリ３のアドレス制御を行っているが、同様のア
ドレス制御回路を出力バッファコントローラ８に設置す
ることによって、入力バッファメモリ３及び出力バッフ
ァメモリ４それぞれの書き込み、読み出しアドレス、画
素数変換回路４での処理する画素数あるいは変換率を指
定できるようにしてもよい。

【００８３】以上の構成において、通常は前記実施の形
態２のように１フレーム分の画像信号全てについて画素
数変換を行うが、アドレス制御回路２０により入力バッ
ファメモリ３への書き込み、あるいは読み出し時にアク
セスするアドレスを制御することによって画像信号の一
部分のみを画素数変換処理することができる。これによ
り、例えば入力画像の部分的な増大、あるいは縮小が可
能となる。

【００８４】図７は部分拡大・縮小の例を説明するため
の図である。図７左上の入力信号のイメージは、アドレ
ス制御回路２０により入力バッファメモリ３への書き込
み、あるいは読み出し時にアクセスするアドレスを制御
することによって図に示すように、任意の位置に部分拡
大・縮小して表示できる。

【００８５】入力バッファメモリ３及び出力バッファメ
モリ４それぞれの書き込み、読み出しアドレス、画素数
変換回路４での処理する画素数あるいは変換率を指定が
ある。このような部分拡大・縮小処理を行う場合も、基
本的には前記各実施の形態で説明したようなフルサイズ
処理と同様であり、入出力バッファメモリの開始アドレ
ス指定に所望のオフセットをする、あるいはアクセスサ
イズを変更する点が異なる。ここで、ある１つの入力信
号の部分拡大・縮小を行い、その親画面及び子画面共に
リアルタイムで処理を行うには、前記実施の形態３との
組み合わせが必要になる。

【００８６】以上説明したように、実施の形態４に係る
画素数変換装置は、入力バッファコントローラ７にアド
レス制御回路２０を設置しアドレスを制御を可能にした
ので、画像信号データを部分的に入力することができ、
入力画像信号の部分的な拡大、縮小ができる。

【００８７】なお、上記各実施の形態に係る画素数変換
装置を、例えばワイドアスペクトテレビジョン受像機の
画素数変換装置に適用することができるが、映像信号の
画素数を変換して表示するための画素数変換装置であれ
ばどのような映像装置にも適用できることは言うまでも
ない。

【００８８】また、上記画素数変換装置を構成する例え
ばバッファメモリ、ラインメモリ等の種類、数、接続状
態などは前述した各実施の形態に限られないことは言う
までもない。

【００８９】

【発明の効果】請求項１に係る画素数変換装置では、第
１の周期に同期して画像信号を記憶し、第１の周期と異
なる第２の周期に同期して画像信号を読み出す第１のメ
モリと、第２の周期に同期して第１のメモリから読み出
された出力をもとに画素数の異なる画像信号を生成する
画素数変換手段と、画素数変換手段からの画像信号出力
を第２の周期に同期して記憶し読み出す第２のメモリ
と、第２の周期に同期して第２のメモリ手段から読み出
された出力をディジタル信号からアナログ信号に変換す
る手段とを備えて構成したので、第１のメモリでサンプ
ル周期を変換することにより画素数増大時の画素数変換
処理を出力サンプル周期で行うことが可能となり、メモ
リの小容量化が実現できる効果を奏する。

【００９０】請求項２に係る画素数変換装置では、第１
のメモリ、第２のメモリ及び画素数変換手段に供給する
第１の周期と第２の周期を切換える切換手段を備えて構
成したので、小容量の入力バッファメモリを持つ画素数
変換装置１台で画素数の増大あるいは縮小のいずれかの
処理が可能になる効果を奏する。

【００９１】請求項３に係る画素数変換装置では、複数
の画像信号の入力を切り換える第１の切換手段と、画素
数変換後の画像信号の出力を切り換える第２の切換手段
とを備えて構成したので、画素数変換装置１台で複数チ
ャンネルの画像信号の画素数変換処理が可能になる効果
を奏する。

【００９２】請求項４に係る画素数変換装置では、第２
のメモリから読み出される複数の映像信号の出力先及び
表示位置を制御する制御手段を備えて構成したので、入
力された複数の映像信号をひとつの表示デバイスに映し
出す場合に、それぞれの映像信号がモニタ上で表示され
る位置を、自由に決めることができる効果を奏する。

【００９３】請求項５に係る画素数変換装置では、第１
のメモリに記憶するデータのアドレスを制御するアドレ
ス制御手段を備え、アドレス制御手段によりアドレスを
制御して入力画像信号の画素数の部分的な縮小あるいは
増大を行うようにしたので、画像信号データを部分的に
入力することができ、入力画像信号の部分的な拡大、縮
小ができる効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である画素数変換装
置の構成を示すブロック図である。

【図２】 この発明の実施の形態１である画素数変換装
置の処理時間を説明するための図である。

【図３】 この発明の実施の形態２である画素数変換装
置の構成を示すブロック図である。

【図４】 この発明の実施の形態３である画素数変換装
置の構成を示すブロック図である。

【図５】 この発明の実施の形態３である画素数変換装
置の時分割した画素数変換処理方法を説明するための図
である。

【図６】 この発明の実施の形態４である画素数変換装
置の構成を示すブロック図である。

【図７】 この発明の実施の形態４である画素数変換装
置の部分拡大・縮小の例を説明するための図である。

【図８】 従来の画素数変換装置の構成を示すブロック
図である。

【図９】 従来の画素数変換装置の画素数変換回路の構
成を示すブロック図である。

【図１０】 従来の画素数変換装置の動作を示すタイミ
ングチャートである。

【図１１】 従来の画素数変換装置の処理時間を説明す
るための図である。

【符号の説明】

１ 画像信号入力端子、 ２ Ａ／Ｄ変換器、 ３ 入
力バッファメモリ（第１のメモリ）、 ４ 画素数変換
回路（画素数変換手段）、 ５ 出力バッファメモリ
（第２のメモリ）、 ６ Ｄ／Ａ変換器、 ７ 入力バ
ッファコントローラ、 ８ 出力バッファコントロー
ラ、 ９ 画像信号出力端子、 １０ ＰＬＬ回路、
１１ 水平同期信号入力端子、 １２ 周期Ｔ’（周期
２）入力端子、 １３ 切換信号入力端子、 １４ 入
力端子切換スイッチ、 １５ マルチプレクサ、１６
デマルチプレクサ、 ２０ アドレス制御回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｎ 5/14 Ｇ０６Ｆ 15/66 ３５５Ｆ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 画像信号の画素数を増大縮小する画素数
   変換装置において、 入力された画像信号の水平同期信号から第１の周期とな
   るサンプル周波数を発生する手段と、 前記第１の周期に同期して画像信号をアナログ信号から
   ディジタル信号に変換する手段と、 前記第１の周期に同期して画像信号を記憶し、前記第１
   の周期と異なる第２の周期に同期して画像信号を読み出
   す第１のメモリと、 前記第２の周期に同期して前記第１のメモリから読み出
   された出力をもとに画素数の異なる画像信号を生成する
   画素数変換手段と、 前記画素数変換手段からの画像信号出力を前記第２の周
   期に同期して記憶し読み出す第２のメモリと、 前記第２の周期に同期して前記第２のメモリ手段から読
   み出された出力をディジタル信号からアナログ信号に変
   換する手段とを備えたことを特徴とする画素数変換装
   置。
2. 【請求項２】 前記第１のメモリ、前記第２のメモリ及
   び前記画素数変換手段に供給する前記第１の周期と前記
   第２の周期を切換える切換手段を備えたことを特徴とす
   る請求項１記載の画素数変換装置。
3. 【請求項３】 複数の画像信号の入力を切り換える第１
   の切換手段と、 画素数変換後の画像信号の出力を切り換える第２の切換
   手段とを備えたことを特徴とする請求項１又は２の何れ
   かに記載の画素数変換装置。
4. 【請求項４】 前記第２のメモリから読み出される複数
   の映像信号の出力先及び表示位置を制御する制御手段を
   備えたことを特徴とする請求項１、２又は３の何れかに
   記載の画素数変換装置。
5. 【請求項５】 前記第１のメモリに記憶するデータのア
   ドレスを制御するアドレス制御手段を備え、 前記アドレス制御手段によりアドレスを制御して入力画
   像信号の画素数の部分的な縮小あるいは増大を行うこと
   を特徴とする請求項２記載の画素数変換装置。