JPH10284588A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10284588A JPH10284588A JP9377297A JP9377297A JPH10284588A JP H10284588 A JPH10284588 A JP H10284588A JP 9377297 A JP9377297 A JP 9377297A JP 9377297 A JP9377297 A JP 9377297A JP H10284588 A JPH10284588 A JP H10284588A
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Abstract
(57)【要約】
【課題】 従来のトレンチ埋め込み技術においては、ト
レンチ内に多結晶シリコンを形成した後その表面の平坦
性を得るためエッチングによる平坦化工程が必要であっ
た。 【解決手段】 トレンチ内に多結晶シリコンを埋め込む
半導体装置の製造方法において、トレンチの内壁を窒化
する工程と、窒化されたトレンチ内壁に選択的に多結晶
シリコンを成長する工程とを含み、基板表面を平坦化す
る工程をエッチングにはよらず水素アニール工程により
行う。
レンチ内に多結晶シリコンを形成した後その表面の平坦
性を得るためエッチングによる平坦化工程が必要であっ
た。 【解決手段】 トレンチ内に多結晶シリコンを埋め込む
半導体装置の製造方法において、トレンチの内壁を窒化
する工程と、窒化されたトレンチ内壁に選択的に多結晶
シリコンを成長する工程とを含み、基板表面を平坦化す
る工程をエッチングにはよらず水素アニール工程により
行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、例えば、トレンチ型素子分離帯を有する半導
体装置やトレンチ型キャパシタを有する半導体装置にお
ける埋め込みトレンチの製造方法に関する。
法に係り、例えば、トレンチ型素子分離帯を有する半導
体装置やトレンチ型キャパシタを有する半導体装置にお
ける埋め込みトレンチの製造方法に関する。
【０００２】
【従来の技術】従来より半導体装置の製造方法として、
半導体基板に形成されたトレンチの内壁に絶縁膜を形成
し、トレンチ内に多結晶シリコンを埋め込んで素子分離
帯やトレンチ型キャパシタを形成する埋め込み技術が用
いられている。
半導体基板に形成されたトレンチの内壁に絶縁膜を形成
し、トレンチ内に多結晶シリコンを埋め込んで素子分離
帯やトレンチ型キャパシタを形成する埋め込み技術が用
いられている。
【０００３】従来のトレンチ埋め込みに係る製造方法を
図１１〜図１２に示す。図１１に示すように、まずシリ
コン基板１の表面にシリコン窒化膜２およびシリコン酸
化膜３を順次形成した後、このシリコン窒化膜２および
シリコン酸化膜３をマスクとして用い所望のパターンで
シリコン基板１をエッチングしトレンチを形成し、続い
てトレンチ内壁に絶縁膜５を形成する。しかる後、図１
２に示すように、例えば低圧ＣＶＤ法により多結晶シリ
コン４をトレンチ内に成長させ、トレンチ内を多結晶シ
リコン４により埋め込む方法を用いている。かかる方法
においては、通常図１２に示すように多結晶シリコン４
がトレンチ内に限らず基板表面全面に形成されるため、
その後のエッチング工程によりトレンチ部以外の表面多
結晶シリコンをエッチングにより除去し、基板表面を平
坦化する工程が必要であった。
図１１〜図１２に示す。図１１に示すように、まずシリ
コン基板１の表面にシリコン窒化膜２およびシリコン酸
化膜３を順次形成した後、このシリコン窒化膜２および
シリコン酸化膜３をマスクとして用い所望のパターンで
シリコン基板１をエッチングしトレンチを形成し、続い
てトレンチ内壁に絶縁膜５を形成する。しかる後、図１
２に示すように、例えば低圧ＣＶＤ法により多結晶シリ
コン４をトレンチ内に成長させ、トレンチ内を多結晶シ
リコン４により埋め込む方法を用いている。かかる方法
においては、通常図１２に示すように多結晶シリコン４
がトレンチ内に限らず基板表面全面に形成されるため、
その後のエッチング工程によりトレンチ部以外の表面多
結晶シリコンをエッチングにより除去し、基板表面を平
坦化する工程が必要であった。
【０００４】しかし、かかる工程においては基板表面を
化学的にまたは機械化学的にエッチングする工程を必要
とし、基板表面を平坦化しながらエッチングを行うとい
うかかる工程は、工程自体が複雑であり且つその処理に
時間がかかるという問題点を有していた。
化学的にまたは機械化学的にエッチングする工程を必要
とし、基板表面を平坦化しながらエッチングを行うとい
うかかる工程は、工程自体が複雑であり且つその処理に
時間がかかるという問題点を有していた。
【０００５】
【発明が解決しようとする課題】本発明の目的は上記問
題に鑑み、トレンチ内部にのみ選択的に多結晶シリコン
を形成して埋め込みを行い、平坦化工程をエッチングに
よらず水素アニールで行うことにより、工程の簡略化、
時間の短縮ができ、製造時間、製造コストの面において
有利となる半導体装置の製造方法を提供することにあ
る。
題に鑑み、トレンチ内部にのみ選択的に多結晶シリコン
を形成して埋め込みを行い、平坦化工程をエッチングに
よらず水素アニールで行うことにより、工程の簡略化、
時間の短縮ができ、製造時間、製造コストの面において
有利となる半導体装置の製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板表面にシリコン窒化膜を形成
する工程と、この窒化膜表面にシリコン酸化膜を形成す
る工程と、所定のトレンチ形成部の上記シリコン酸化膜
およびシリコン窒化膜を除去する工程と、半導体基板に
トレンチを形成する工程と、このトレンチの内壁を窒化
する工程と、この窒化されたトレンチ内壁に選択的に多
結晶シリコンを成長する工程とを具備する製造方法であ
る。
の製造方法は、半導体基板表面にシリコン窒化膜を形成
する工程と、この窒化膜表面にシリコン酸化膜を形成す
る工程と、所定のトレンチ形成部の上記シリコン酸化膜
およびシリコン窒化膜を除去する工程と、半導体基板に
トレンチを形成する工程と、このトレンチの内壁を窒化
する工程と、この窒化されたトレンチ内壁に選択的に多
結晶シリコンを成長する工程とを具備する製造方法であ
る。
【０００７】さらに前記多結晶シリコン表面を平坦化す
ることによって、前記基板表面を平坦化し、基板表面を
平坦化する工程は多結晶シリコンがシリコン酸化膜の高
さまで成長した後で行う製造方法を含み、さらに基板表
面を平坦化する工程としては水素アニールにより平坦化
する工程を含む半導体装置の製造方法である。
ることによって、前記基板表面を平坦化し、基板表面を
平坦化する工程は多結晶シリコンがシリコン酸化膜の高
さまで成長した後で行う製造方法を含み、さらに基板表
面を平坦化する工程としては水素アニールにより平坦化
する工程を含む半導体装置の製造方法である。
【０００８】
【発明の実施の形態】本発明の実施の形態を以下に図面
を用いて説明する。本発明の実施形態における半導体装
置の製造方法は、まず図１に示すようにシリコン基板１
を準備し、図２に示すようにシリコン基板１表面に通常
の膜形成方法によりシリコン窒化膜２（Ｓｉ3 Ｎ4 ）お
よびマスク用のシリコン酸化膜３（ＳｉＯ2 ）を順次堆
積させる。なお、本実施形態においてはシリコン基板を
用いた場合について説明するが、本発明は特にシリコン
基板に限定されるものではなく、III-V 族半導体など他
の半導体基板に適用し得ることはいうまでもない。
を用いて説明する。本発明の実施形態における半導体装
置の製造方法は、まず図１に示すようにシリコン基板１
を準備し、図２に示すようにシリコン基板１表面に通常
の膜形成方法によりシリコン窒化膜２（Ｓｉ3 Ｎ4 ）お
よびマスク用のシリコン酸化膜３（ＳｉＯ2 ）を順次堆
積させる。なお、本実施形態においてはシリコン基板を
用いた場合について説明するが、本発明は特にシリコン
基板に限定されるものではなく、III-V 族半導体など他
の半導体基板に適用し得ることはいうまでもない。
【０００９】次に、トレンチを形成する部分に開口を有
するフォトレジスト膜等のマスクを形成し（図示せず）
これを用いてシリコン酸化膜３をエッチングし、続いて
シリコン酸化膜３をマスクとしてシリコン窒化膜２をエ
ッチングして、図３に示すような構造を有する所定のト
レンチパターンを形成する。次に、例えば反応性イオン
エッチング等による異方性エッチングによりシリコン基
板のエッチングを行い、図４に示すようにトレンチ１０
を形成し、且つ、マスク酸化膜３を残した状態で該トレ
ンチ１０の内壁に、例えば通常の窒化方法によりシリコ
ンを窒化する方法などにより、シリコン窒化膜（Ｓｉ3
Ｎ4 ）２´を形成する。このようにシリコン基板を窒化
する方法により窒化膜を形成する方法によれば、トレン
チ内壁にのみ以下に述べる多結晶シリコンの選択成長に
最適な窒化膜を形成することが可能である。
するフォトレジスト膜等のマスクを形成し（図示せず）
これを用いてシリコン酸化膜３をエッチングし、続いて
シリコン酸化膜３をマスクとしてシリコン窒化膜２をエ
ッチングして、図３に示すような構造を有する所定のト
レンチパターンを形成する。次に、例えば反応性イオン
エッチング等による異方性エッチングによりシリコン基
板のエッチングを行い、図４に示すようにトレンチ１０
を形成し、且つ、マスク酸化膜３を残した状態で該トレ
ンチ１０の内壁に、例えば通常の窒化方法によりシリコ
ンを窒化する方法などにより、シリコン窒化膜（Ｓｉ3
Ｎ4 ）２´を形成する。このようにシリコン基板を窒化
する方法により窒化膜を形成する方法によれば、トレン
チ内壁にのみ以下に述べる多結晶シリコンの選択成長に
最適な窒化膜を形成することが可能である。
【００１０】次に、トレンチ１０内に露出するシリコン
窒化膜２および２´の表面に選択的に多結晶シリコンを
成長させ、トレンチ内部に埋め込み多結晶シリコンを形
成する。すなわち図５に示すように、多結晶シリコン４
をシリコン酸化膜３の部分まで成長させ、トレンチを完
全に埋め込む。次に、シリコン酸化膜３を除去し、図６
に示すように基板表面を平坦化する。基板表面を平坦化
するには、以下に述べる水素アニールによるシリコン表
面の融解法を用いることができる。
窒化膜２および２´の表面に選択的に多結晶シリコンを
成長させ、トレンチ内部に埋め込み多結晶シリコンを形
成する。すなわち図５に示すように、多結晶シリコン４
をシリコン酸化膜３の部分まで成長させ、トレンチを完
全に埋め込む。次に、シリコン酸化膜３を除去し、図６
に示すように基板表面を平坦化する。基板表面を平坦化
するには、以下に述べる水素アニールによるシリコン表
面の融解法を用いることができる。
【００１１】本実施形態において、多結晶シリコンを選
択的にシリコン窒化膜表面にのみ堆積する場合の条件の
１例を以下に示す。 成長温度 ： ７００〜９００℃ 圧力 ： １３３０Ｐａ Ｓｉソースガス： ＳｉＨ２ Ｃｌ２ （ジクロロシラ
ン）０．４Ｌ／分 キャリアガス ： Ｈ２ １５Ｌ／分 なお、上記条件下であっても成長させる膜の膜厚が厚く
なると、選択性が崩れマスク酸化膜３上にも多結晶シリ
コンが成長するようになる。しかし、例えば、上記条件
による気相成長において、多結晶シリコンの膜厚が２５
０ｎｍまでであれば選択性は保たれる。よって、トレン
チ内に多結晶シリコンを埋め込む場合、５００ｎｍの幅
の溝であれば選択性を維持したままトレンチ内のみに上
記条件により多結晶シリコンを埋め込むことが可能であ
る。
択的にシリコン窒化膜表面にのみ堆積する場合の条件の
１例を以下に示す。 成長温度 ： ７００〜９００℃ 圧力 ： １３３０Ｐａ Ｓｉソースガス： ＳｉＨ２ Ｃｌ２ （ジクロロシラ
ン）０．４Ｌ／分 キャリアガス ： Ｈ２ １５Ｌ／分 なお、上記条件下であっても成長させる膜の膜厚が厚く
なると、選択性が崩れマスク酸化膜３上にも多結晶シリ
コンが成長するようになる。しかし、例えば、上記条件
による気相成長において、多結晶シリコンの膜厚が２５
０ｎｍまでであれば選択性は保たれる。よって、トレン
チ内に多結晶シリコンを埋め込む場合、５００ｎｍの幅
の溝であれば選択性を維持したままトレンチ内のみに上
記条件により多結晶シリコンを埋め込むことが可能であ
る。
【００１２】図７は、シリコン酸化膜およびシリコン窒
化膜を有するシリコン基板に選択的にエピタキシャル成
長を行う場合の、成長温度と選択性が崩れるまでに供給
し得るＳｉソースガス分子との関係を示す特性図であ
る。横軸は成長温度の逆数であり、縦軸は供給するＳｉ
ソースガス分子の選択性が崩れるまでの臨界総数（相対
値）である。つまり選択性が崩れるまでにＳｉソースガ
ス分子をどれだけ供給し得るかを示すものである。従っ
て、上部のシリコン酸化膜に係る特性直線と下部のシリ
コン窒化膜に係る特性直線との間に条件を設定すること
により、シリコン窒化膜上にのみ選択的に多結晶シリコ
ンを成長させることが可能となる。
化膜を有するシリコン基板に選択的にエピタキシャル成
長を行う場合の、成長温度と選択性が崩れるまでに供給
し得るＳｉソースガス分子との関係を示す特性図であ
る。横軸は成長温度の逆数であり、縦軸は供給するＳｉ
ソースガス分子の選択性が崩れるまでの臨界総数（相対
値）である。つまり選択性が崩れるまでにＳｉソースガ
ス分子をどれだけ供給し得るかを示すものである。従っ
て、上部のシリコン酸化膜に係る特性直線と下部のシリ
コン窒化膜に係る特性直線との間に条件を設定すること
により、シリコン窒化膜上にのみ選択的に多結晶シリコ
ンを成長させることが可能となる。
【００１３】図８は、水素アニールにより多結晶シリコ
ンが平坦化される条件を示したものである。例えば、水
素アニール圧力が１０4 Ｐａのとき、温度が９３５℃以
上であれば、シリコン表面に融解が生じ多結晶シリコン
形状が崩れることがわかる。以上のように、図８におけ
る斜線部の領域の条件で水素アニールを行うことによ
り、多結晶シリコンを平坦化することが可能となる。
ンが平坦化される条件を示したものである。例えば、水
素アニール圧力が１０4 Ｐａのとき、温度が９３５℃以
上であれば、シリコン表面に融解が生じ多結晶シリコン
形状が崩れることがわかる。以上のように、図８におけ
る斜線部の領域の条件で水素アニールを行うことによ
り、多結晶シリコンを平坦化することが可能となる。
【００１４】なお、本発明は、図９に示すようなトレン
チ型素子分離を有するバイポーラトランジスタの製造や
（図中、６はシリコン酸化膜、７は多結晶シリコン）、
図１０に示すようなトレンチ型キャパシタを使用したＤ
ＲＡＭの製造（図中、Ａｌデータ線、９は半導体基板）
に使用できることはいうまでもない。
チ型素子分離を有するバイポーラトランジスタの製造や
（図中、６はシリコン酸化膜、７は多結晶シリコン）、
図１０に示すようなトレンチ型キャパシタを使用したＤ
ＲＡＭの製造（図中、Ａｌデータ線、９は半導体基板）
に使用できることはいうまでもない。
【００１５】
【発明の効果】本発明を用いることにより、従来の技術
による場合と同じ品質を維持しながら、基板表面全体か
ら多結晶シリコンをエッチングにより除去する工程を省
略できる。従って、従来技術よりも工程の簡略化と時間
の短縮化が可能で、製造コストの削減が可能となる。
による場合と同じ品質を維持しながら、基板表面全体か
ら多結晶シリコンをエッチングにより除去する工程を省
略できる。従って、従来技術よりも工程の簡略化と時間
の短縮化が可能で、製造コストの削減が可能となる。
【図１】本発明の実施形態に係る半導体装置の工程を示
す断面図。
す断面図。
【図２】図１に続く半導体装置の工程を示す断面図。
【図３】図１に続く半導体装置の工程を示す断面図。
【図４】図１に続く半導体装置の工程を示す断面図。
【図５】図１に続く半導体装置の工程を示す断面図。
【図６】本発明の実施形態に係る半導体装置の平坦化後
の断面図。
の断面図。
【図７】シリコン酸化膜およびシリコン窒化膜表面に多
結晶シリコンが堆積を開始するまでのＳｉソースガス分
子の臨界総数と成長温度の関係を示す特性図。
結晶シリコンが堆積を開始するまでのＳｉソースガス分
子の臨界総数と成長温度の関係を示す特性図。
【図８】Ｓｉ表面融解が生じる水素アニール条件を示す
特性図。
特性図。
【図９】トレンチ型素子分離を使用したバイポーラトラ
ンジスタの断面構造を示す図。
ンジスタの断面構造を示す図。
【図１０】トレンチ型キャパシタを使用したＤＲＡＭの
断面構造を示す図。
断面構造を示す図。
【図１１】従来技術における半導体装置の工程を示す断
面図。
面図。
【図１２】従来技術における半導体装置の工程を示す断
面図。
面図。
１…半導体基板 ２、２´…シリコン窒化膜 ３…マスクシリコン酸化膜 ４…多結晶シリコン ５…シリコン酸化膜 ６…シリコン酸化膜 ７…多結晶シリコン ８…Ａｌデータ線 ９…半導体基板 １０…トレンチ
Claims (4)
- 【請求項１】半導体基板表面にシリコン窒化膜を形成す
る工程と、 前記窒化膜表面にシリコン酸化膜を形成する工程と、 所定のトレンチ形成部の前記酸化膜および窒化膜を除去
する工程と、 前記基板にトレンチを形成する工程と、 前記トレンチの内壁を窒化する工程と、 前記窒化されたトレンチ内壁に選択的に多結晶シリコン
を成長する工程とを特徴とする半導体装置の製造方法。 - 【請求項２】前記多結晶シリコン表面を平坦化すること
によって前記基板表面を平坦化する工程をさらに具備す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】前記基板表面を平坦化する工程は前記多結
晶シリコンが前記酸化膜の高さまで成長した後に行うこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。 - 【請求項４】前記基板表面を平坦化する工程は水素アニ
ールにより平坦化する工程であることを特徴とする請求
項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9377297A JPH10284588A (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9377297A JPH10284588A (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284588A true JPH10284588A (ja) | 1998-10-23 |
Family
ID=14091726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9377297A Pending JPH10284588A (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284588A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387756B1 (en) | 1999-10-29 | 2002-05-14 | Nec Corporation | Manufacturing method of non-volatile semiconductor device |
| KR100338771B1 (ko) * | 1999-11-12 | 2002-05-30 | 윤종용 | 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법 |
| KR20020050664A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체장치의 소자격리방법 |
| KR100348305B1 (ko) * | 1999-12-15 | 2002-08-10 | 주식회사 하이닉스반도체 | 반도체소자의 격리막 형성방법 |
| CN113889409A (zh) * | 2020-10-27 | 2022-01-04 | 台湾积体电路制造股份有限公司 | 半导体结构的形成方法及晶片 |
-
1997
- 1997-04-11 JP JP9377297A patent/JPH10284588A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387756B1 (en) | 1999-10-29 | 2002-05-14 | Nec Corporation | Manufacturing method of non-volatile semiconductor device |
| KR100338771B1 (ko) * | 1999-11-12 | 2002-05-30 | 윤종용 | 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법 |
| KR100348305B1 (ko) * | 1999-12-15 | 2002-08-10 | 주식회사 하이닉스반도체 | 반도체소자의 격리막 형성방법 |
| KR20020050664A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체장치의 소자격리방법 |
| CN113889409A (zh) * | 2020-10-27 | 2022-01-04 | 台湾积体电路制造股份有限公司 | 半导体结构的形成方法及晶片 |
| US20220130670A1 (en) * | 2020-10-27 | 2022-04-28 | Taiwan Semiconductor Manufacturing Company Limited | Strain relief trenches for epitaxial growth |
| US11804374B2 (en) * | 2020-10-27 | 2023-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain relief trenches for epitaxial growth |
| US12615973B2 (en) | 2020-10-27 | 2026-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain relief trenches for epitaxial growth |
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