JP2003124314A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2003124314A
JP2003124314A JP2001401595A JP2001401595A JP2003124314A JP 2003124314 A JP2003124314 A JP 2003124314A JP 2001401595 A JP2001401595 A JP 2001401595A JP 2001401595 A JP2001401595 A JP 2001401595A JP 2003124314 A JP2003124314 A JP 2003124314A
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forming
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Yuseki Tei
又 碩 鄭
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Hynix Semiconductor Inc
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Abstract

(57)【要約】 【課題】 超高集積半導体素子に適した優秀なコンタク
トプラグを形成できる半導体素子の製造方法を提供す
る。 【解決手段】 シリコン基板２１上に絶縁膜２９を形成
する段階と、前記絶縁膜内にコンタクトホール３４を形
成する段階と、前記コンタクトホールの側面に無機質層
３１を形成する段階と、前記無機質層の表面を含むコン
タクトホール内に選択的導電性プラグ３５を形成する段
階とを含んでなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、より詳しくは、超高集積半導体素子の製造に
適した優秀なコンタクトプラグを形成することができる
半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子の製造に際し選択的
シリコン成長（ＳｅｌｅｃｔｉｖｅＥｐｉｔａｘｉａｌ
Ｇｒｏｗｔｈ：ＳＥＧ）技術の適用可能性は、セル大
きさの縮小と工程単純化、そして電気的特性の確保とい
う観点よりで高く評価されている。最近まで半導体素子
の製造時に適用されているシリコンコンタクトプラグ
は、コンタクトホールの形成後コンタクトホール内に非
晶質シリコンを蒸着し、これをＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程
で平坦化させて形成した。
【０００３】しかし、半導体素子を製造するに際し、回
路線幅が０．１６μｍ以下の技術においてコンタクト抵
抗を減少させることは非常に重要な解決課題であると言
うことができる。したがって、選択的シリコン成長を適
用してプラグを形成することができれば、セル大きさの
縮小に伴うギャップ埋め込み（ｇａｐ−ｆｉｌｌ）の問
題やコンタクト抵抗増加の問題を同時に解決することが
できる。また、プラグ分離のためのＣＭＰ工程やシリコ
ン溝エッチング（ｓｉｌｉｃｏｎ ｒｅｃｅｓｓ ｅｔ
ｃｈ）を省略することができるため、工程単純化も期待
することができる。
【０００４】しかし、プラグ形成時に選択的シリコン成
長を適用する場合、解決すべき問題点が多い。その中の
１つは、パターン物質（即ち、選択的シリコン成長が成
長するように窓を形成する物質）に従う選択性の確保で
ある。さらに、セル活性領域の確保という次元で自己整
合コンタクト（ＳＡＣ；Ｓｅｌｆ−ＡｌｉｇｎｅｄＣｏ
ｎｔａｃｔ）エッチングの概念を適用するとき、必ず窒
化膜表面が現れる。一方、選択的シリコン成長はパター
ン物質に従って熱的ストレスによる欠陥や種々のファセ
ット発生（ｆａｃｅｔ ｇｅｎｅｒａｔｉｏｎ）状況等
の異なった欠陥を引き起こすことがある。一般に、ＬＰ
ＣＶＤの場合、窒化膜系列物質は８５０℃以下の温度で
酸化膜系列の物質に比べて選択性の確保が非常に難し
い。したがって、選択性を確保するためには成長速度を
低下させなければならないため、熱的成長（ｔｈｅｒｍ
ａｌｇｒｏｗｔｈ）が増加する。
【０００５】このような観点より、従来技術に係る半導
体素子の製造方法の一実施の形態を、図面を参照しなが
ら説明すると次の通りである。図１〜図４は、従来技術
に係る半導体素子の製造方法の一実施の形態を説明する
ための工程断面図である。従来技術に係る半導体素子の
製造方法は、図１に示しているように、シリコン基板１
上にゲート電極３を形成し、ゲート電極３の側面に側壁
スペーサ５を形成する。その次に、図面には示していな
いが、側壁スペーサ５の両側下のシリコン基板１内に不
純物を注入して不純物接合領域を形成する。次いで、ゲ
ート電極３と側壁スペーサ５を含むシリコン基板１上に
層間絶縁膜７を蒸着する。
【０００６】その次に、図２に示しているように、層間
絶縁膜７をリソグラフィー工程技術を利用したマスク形
成工程、及びこれを利用したパターニング工程を実施し
て不純物接合領域（図示省略）を露出させるプラグコン
タクトホール９を形成する。次いで、図３に示している
ように、プラグコンタクトホール９を含む層間絶縁膜７
の上面にプラグコンタクトホール９を埋め込む非晶質シ
リコン層１１を蒸着する。その次に、非晶質シリコン層
１１をＣＭＰ又はシリコン溝エッチング（ｓｉｌｉｃｏ
ｎ ｒｅｃｅｓｓ ｅｔｃｈ）工程を実施し、プラグコ
ンタクトホール９内に不純物接合領域（図示省略）と電
気的に接触するコンタクトプラグ１１ａを形成する。
【０００７】
【発明が解決しようとする課題】しかし、上記従来技術
に係る半導体素子の製造方法は、特に、回路線幅が０．
１６μｍ以下の技術の高いアスペクト比（ｈｉｇｈ ａ
ｓｐｅｃｔ ｒａｔｉｏ）を有するコンタクトホールと
コンタクトプラグ形成時に次のような問題点があった。
従来技術においては、多結晶シリコン形成後シリコンで
プラグを形成するためには、酸化膜の平坦化（ＣＭＰ工
程）とコンタクトホール形成、そして非晶質シリコン蒸
着とプラグ分離（ＣＭＰ工程又はシリコン溝エッチン
グ）工程等を経ることになるため、製造費用が相対的に
多く消費される。さらに、一般にチューブ形シリコン蒸
着装置（ｔｕｂｅ ｔｙｐｅ ＬＰＣＶＤ）にはインシ
トゥ洗浄（ｉｎ−ｓｉｔｕ ｃｌｅａｎｉｎｇ）機能が
ないため、セルとプラグの界面に自然酸化膜が生成され
ることを防ぐことができない。これは、多結晶シリコン
プラグのコンタクト抵抗が選択的シリコン成長によるプ
ラグのコンタクト抵抗に比べて３倍程度増加してしま
う。
【０００８】また、従来技術に係る製造方法は、コンタ
クトホールの大きさの縮小と、アスペクト比の増加に伴
うシリコン蒸着のギャップ埋め込み能力が問題になるこ
ともある。さらに、従来技術に係る製造方法は、高濃度
ドーピングされた非晶質又は多結晶シリコンが後続熱処
理に対する燐（ｐｈｏｓｐｈｏｒｕｓ）の拡散挙動が選
択的シリコン成長（エピタキシャル層）に比べて促進さ
れ、素子特性を低下させることがある。
【０００９】一方、図面には示していないが、従来技術
に係る製造方法の他の実施の形態に対し簡略に説明する
と、次の通りである。従来技術に係る他の実施の形態
は、ゲート電極と不純物接合領域が形成されたシリコン
基板上に窒化膜材質を利用して層間絶縁膜を蒸着する。
その次に、層間絶縁膜を選択的にパターニングして不純
物接合領域を露出させるコンタクトホールを形成する。
次いで、コンタクトホール内に窒化膜材質の層間絶縁膜
パターンと選択性を維持し、選択的シリコン成長プラグ
（ＳＥＧ ｐｌｕｇ）を形成する。
【００１０】上記のような他の実施の形態を介して得ら
れる選択的シリコン成長によりコンタクト抵抗が減少さ
れ、プラグ形成工程が単純化されるという利点があった
が、上記従来技術においては、ＬＰＣＶＤ方法を用いる
場合、窒化膜表面上での選択性確保のために塩酸の含量
を増加させることになるため、それに伴う選択的シリコ
ン成長の成長速度の減少を避けることができなくなると
いう問題があった。また、このような従来の製造方法に
おいて、窒化膜物質の熱膨張係数がシリコンより遥かに
大きいため、温度変化に伴う選択的シリコン成長（ＳＥ
Ｇ）の欠陥生成を防ぐことができない。また、従来技術
においては、ＵＨＶＣＶＤ方法を用いる場合、窒化膜表
面に対しては、工程マージンを確保することができな
い。
【００１１】さらに、従来技術においては、窒化膜パタ
ーンが約９００℃以下で、酸化膜に比べて選択性確保の
ための領域が約１０倍程度に減少する。また、１つの材
料である窒化膜でパターンを形成する場合、選択的シリ
コン成長を形成するときの熱膨張係数がシリコンより遥
かに小さい酸化膜に比べて、欠陥発生率が高い。そし
て、インシトゥドーピング状態で窒化膜に対する選択性
確保は更に困難であり、選択性を確保するとしてもそれ
に伴う成長速度の減少は避けることができない。これに
より、選択的シリコン成長（ＳＥＧ）の熱的負荷を増加
させることになるため、素子特性の劣化をもたらすこと
になる。さらに、セルパターンの密度と形状に従って選
択的シリコン成長の過成長（ｏｖｅｒ−ｇｒｏｗｔｈ）
現象が現れることがあり、後続層間絶縁膜のＣＭＰ工程
上の問題を引き起こす可能性がある、等の種々の問題が
あった。
【００１２】そこで、本発明は上記従来の半導体素子の
製造方法における問題点に鑑みてなされたものであっ
て、本発明の目的は、超高集積半導体素子に適した優秀
なコンタクトプラグを形成できる半導体素子の製造方法
を提供することにある。また、本発明の他の目的は、プ
ラグ形成時に選択的シリコン成長を適用して半導体素子
の製造工程を単純化させることができる半導体素子の製
造方法を提供することにある。また、本発明の他の目的
は、コンタクトプラグ形成時にプラグのコンタクト抵抗
を減少させることができる半導体素子の製造方法を提供
することにある。また、本発明の他の目的は、シリコン
プラグのギャップ埋め込みに消耗されるシリコンソース
量を最小化させ、製造費用を節減させることができる半
導体素子の製造方法を提供することにある。また、本発
明の他の目的は、コンタクトホール側壁にある無機質層
でのシリコン成長を促進させ、プラグの製造工程時間を
最大限短縮させることができる半導体素子の製造方法を
提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による半導体素子の製造方法は、シリ
コン基板上に絶縁膜を形成する段階と、前記絶縁膜内に
コンタクトホールを形成する段階と、前記コンタクトホ
ールの側面に無機質層を形成する段階と、前記無機質層
の表面を含むコンタクトホール内に選択的導電性プラグ
を形成する段階とを含んでなることを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明にかかる半導体素子
の製造方法の実施の形態の具体例を図面を参照しながら
説明する。図５〜図８は、本発明に係る半導体素子の製
造方法を説明するための工程断面図である。図９は、本
発明に係る半導体素子の製造方法において、選択的シリ
コンプラグが形成された半導体素子の断面を示すＴＥＭ
写真である。
【００１５】本発明の好ましい実施例に係る半導体素子
の製造方法は、図５に示すように、先ずシリコン基板２
１内に素子形成領域と素子分離領域を限定するトレンチ
素子分離膜２３を形成する。その次に、シリコン基板２
１の素子形成領域上にゲート絶縁膜（図示省略）とゲー
ト構造２５を形成し、ゲート構造２５を含むシリコン基
板２１の上面に絶縁膜、例えば酸化膜又は窒化膜（図示
省略）を蒸着し、これに異方性エッチング工程を実施し
てゲート構造２１の上面と側面にのみ残るよう選択的に
除去して絶縁膜スペーサ２７を形成する。
【００１６】次いで、図面には示していないが、絶縁膜
スペーサ２７の両側下のシリコン基板２１内に不純物を
注入して不純物接合領域（図示省略）を形成する。その
次に、絶縁膜スペーサ２７を含む全体構造の上面に絶縁
膜２９を蒸着し、これを選択的にパターニングして、絶
縁膜スペーサ２７の下のシリコン基板２１部分を露出さ
せるコンタクトホール３４を形成する。その次に、絶縁
膜スペーサ２７を含む全体構造の上面に、ＡＲＣ（ａｎ
ｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ）層とし
て働く無機質層３１とＰＥ−ＵＳＧ酸化膜３３を順次蒸
着する。このとき、無機質層３１の厚さは約１０〜１０
０Åで、ＰＥ−ＵＳＧ酸化膜３３の厚さは約３００〜１
０００Åである。このとき、求められるステップカバレ
ージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）は５０％以下を満
足させなければならない。
【００１７】さらに、無機質層３１は、ＳｉＨ４流量は
５０〜１００ｓｃｃｍ、Ｎ２Ｏ流量は１００〜３００ｓ
ｃｃｍ、Ｈｅ流量は１０００〜３０００ｓｃｃｍ、圧力
は１〜１０Ｔｏｒｒ、温度は３００〜４５０℃、パワー
は５０〜１５０Ｗの条件下で蒸着する。さらに、ＰＥ−
ＵＳＧ酸化膜３３の蒸着時に、ＳｉＨ４、Ｎ２Ｏ、Ｈｅ
等の中より１つを選択してソースガスに用い、圧力は
０．１〜５０Ｔｏｒｒ、温度は３５０〜５５０℃、パワ
ーは１００〜１０００Ｗに調節する。
【００１８】次に、図６に示すように、反応性イオンエ
ッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）工程によりコンタクトホール３４の底、例え
ばシリコン窓（ｓｉｌｉｃｏｎ ｗｉｎｄｏｗ）部分を
開口させる。
【００１９】その次に、図７に示すように、ＰＥ−ＵＳ
Ｇ酸化膜３３を湿式エッチング工程によりゲート構造２
５の上側にある無機質層３１上面をのみ、約２００〜４
００Å程度残るように選択的に除去する。このとき、湿
式エッチング工程時に、コンタクトホール３４側面の絶
縁膜スペーサ２７にある無機質層３１の表面が外部に露
出する。さらに、ＰＥ−ＵＳＧ酸化膜３３のエッチング
工程は、精製水（ＤＩ）にて５０〜５００倍程度に希釈
されたＨＦ溶液を用いて５０〜１００℃の温度範囲下で
行う。例えば、ステップカバレージが５０％であるＰＥ
−ＵＳＧ膜を６００Å厚さ程度に蒸着させたのであれ
ば、湿式エッチングターゲットは３００〜４００Åとな
る。
【００２０】その次に、後続工程で選択的シリコンプラ
グを形成する前にＬＰＣＶＤ方法により選択的シリコン
を成長させる場合、チャンバー内に水素ガスだけを流し
ながらインシトゥ（ｉｎ−ｓｉｔｕ）洗浄を行う。この
とき、インシトゥ洗浄工程は水素フロー状態で温度を上
昇させ、基板界面にある酸化膜を除去するために行う。
さらに、インシトゥ洗浄工程は、工程時間及び熱的負荷
（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）の側面でＲＴＰ（Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）方
法を用いて実行することが好ましいが、水素ベーク方法
により行うこともできる。このとき、ＲＴＰ工程は瞬間
的に温度を９５０℃程度（温度勾配は１０℃／秒以上）
に上昇させた後、急速に選択的シリコン成長温度、即ち
５５０〜６３０℃まで冷却させる。
【００２１】一方、水素ベーク工程では、７５０〜９５
０℃の温度で５〜３０分間水素雰囲気下（水素流量５〜
１５０ｓｌｍ、圧力１〜２００Ｔｏｒｒ）でアニーリン
グを行う。その次に、図８に示すように、コンタクトホ
ール３４の側面にある無機質層３１とシリコン基板２１
の露出した表面を含むコンタクトホール３４内に選択的
シリコンプラグ３５を成長させる。このとき、選択的シ
リコンプラグ３５を成長させる工程方法には、ＬＰＣＶ
Ｄ方法又はＵＨＶＣＶＤ方法を選択的に用いることがで
きる。
【００２２】先ず、ＬＰＣＶＤ方法により選択的シリコ
ンプラグ３５を成長させる工程に対し説明すると、次の
通りである。ＬＰＣＶＤ方法により選択的シリコン成長
を成長させる場合、Ｓｉ−Ｈ−Ｃｌシステムを基本にし
てＤＣＳ−Ｈ２−ＨＣｌガスシステム又はＭＳ−Ｈ２−
ＨＣｌシステムを適用することができる。先ず、ＤＣＳ
−Ｈ２−ＨＣｌシステムを適用する場合、温度は７５０
〜９５０℃、圧力は５〜１５０Ｔｏｒｒ、ＤＣＳ流量は
０．１〜１ｓｌｍ、ＨＣｌ流量は０．１〜１．０ｓｌ
ｍ、Ｈ２流量は３０〜１５０ｓｌｍで実施する。
【００２３】また、ＭＳ−Ｈ２−ＨＣｌシステムを適用
する場合、温度は７５０〜９５０℃、圧力は５〜１５０
Ｔｏｒｒ、ＭＳ流量は０．１〜１ｓｌｍ、ＨＣｌ流量は
０．５〜５．０ｓｌｍ、Ｈ２流量は３０〜１５０ｓｌｍ
で実施する。そして、共通のインシトゥドーピング条件
は１〜１０％のＰＨ３／Ｈ２を０．１〜１．５ｓｌｍ程
度に流す。このとき、ＳＥＧ成長ターゲットはゲート間
の幅の６０％〜１００％の間に決定される。例えば、ゲ
ート間の幅が１０００Åであれば、６００〜１０００Å
程度成長させればよい。このようにして、シリコン基板
２１の表面側では単結晶シリコン３５ａが選択的に成長
され、同時にコンタクトホール側面の無機質層３１側で
は多結晶シリコン３５ｂが選択的に成長しながら互いに
結合されることにより、コンタクトホールが良好に埋め
込まれる。
【００２４】一方、本発明の他の実施例として、ＵＨＶ
ＣＶＤ方法により選択的シリコンプラグ３５を成長させ
る工程に対し説明すると、次の通りである。ＵＨＶＣＶ
Ｄ方法により選択的シリコンプラグ３５を形成する場
合、選択的シリコン成長蒸着工程で一般に酸化膜パター
ンに対するシリコン核の生成が発生し始めるＳＥＧの最
大の厚さがインキュベーション厚さ（ｉｎｃｕｂａｔｉ
ｏｎｔｈｉｃｋｎｅｓｓ）であり、普通８００〜１２０
０Åである。勿論、Ｃｌ２ガスを添加してＳＥＧの厚さ
を人為的に増加させることはできるが、逆に成長速度が
減少することがある。したがって、ＵＨＶＣＶＤによる
選択的シリコンプラグの形成時に、このようなインキュ
ベーション厚さを活用して最大成長速度を具現すること
ができるため、工程マージンのためＣｌ２を添加するこ
ともできる。
【００２５】一方、選択的シリコンプラグ３５の蒸着条
件には、Ｓｉ２Ｈ６＋Ｃｌ２＋Ｈ２システムを用い、Ｓ
ｉ２Ｈ６流量は１〜１０ｓｃｃｍ、Ｃｌ２流量は０〜５
ｓｃｃｍ、Ｈ２流量は０〜２０ｓｃｃｍでフローさせ
る。さらに、蒸着工程は、Ｈ２に１〜１０％ＰＨ３が含
まれたガスを利用してインシトゥドーピング条件下で進
める。このとき、温度は６００〜８００℃であり、圧力
は１〜５０ｍＴｏｒｒの範囲の下で行う。なお、選択的
シリコンプラグ３５の蒸着中にＧｅＨ４を添加すると、
ＰＥ−ＵＳＧ酸化膜に対する選択性が改善されると共に
成長速度が増加する。このとき、ＧｅＨ４は約０〜１０
ｓｃｃｍ程度流すことが好ましい。さらに、選択的シリ
コンプラグ３５の成長厚さはコンタクトホール３４の幅
の約６０〜１００％に至る。
【００２６】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２７】
【発明の効果】以上で説明したように、本発明に係る半
導体素子の製造方法においては、自己整合コンタクトパ
ターンである窒化膜スペーサの上側には薄いＰＥ−ＵＳ
Ｇ酸化膜が形成され、窒化膜スペーサの側面にはＡＲＣ
層として働く無機質層が形成されるようにすることによ
り、選択的シリコン成長形成工程時に選択性マージンを
向上させることができるため、プラグの成長速度を増加
させることができる。さらに、窒化膜スペーサの側面側
に無機質層を形成してこの部分でのシリコン成長を促進
させることにより、選択的シリコン成長の適用可能性を
更に高くすることができるため、製造工程を単純化させ
ることができる。さらに、本発明においては、プラグ形
成時に選択的シリコン成長等を利用したプラグの形成が
可能であるため、従来のようなチューブ多結晶シリコン
でプラグを形成する場合よりプラグ接触抵抗を著しく減
少（例えば、チューブ多結晶シリコン対比約３０％減
少）させることができる。
【００２８】また、本発明においては、コンタクトホー
ル側壁に形成された無機質層でのシリコン成長を促進さ
せることにより、選択的多結晶シリコン成長の成長ター
ゲットを著しく減少させることができるため、工程時間
を短縮させることができる。さらに、本発明において
は、コンタクトホール側壁に形成された無機質層からの
シリコン成長が促進され、ファセットが発生しなくな
る。さらに、本発明においては、ゲート構造の上側に位
置するＰＥ−ＵＳＧ酸化膜はマスク窒化膜の高さを低下
させることにより、自己整合コンタクト（ＳＡＣ）工程
を向上させることができる。
【００２９】また、本発明においては、選択的シリコン
成長成長ターゲットを減少させてもコンタクトホールの
埋め込みには全く問題がなく、セルパターンに伴うブリ
ッジ可能性も希薄である。何故ならば、過成長可能性が
非常に低いためである。さらに、本発明においては、プ
ラグ形成時にＵＨＶＣＶＤ方法の適用可能性を大きく向
上させることができる。何故ならば、一般にＵＨＶＣＶ
Ｄ工程はＬＰＣＶＤ工程より選択性と成長速度が弱い
が、本発明を適用時にシリコン成長厚さを減少させて生
産性を倍加させることができるため、低温熱的負荷工程
（ｌｏｗｔｈｅｒｍａｌ ｂｕｄｇｅｔ ｐｒｏｃｅｓ
ｓ）の最適化を期待することができる。さらに、本発明
は、シリコンプラグを形成するためのギャップ埋め込み
に消費されるシリコンソース量を最少化させるため、経
済的に非常に大きな長所を有し、環境親和的な側面でも
利点がある。
【図面の簡単な説明】
【図１】従来技術に係る半導体素子の製造方法を説明す
るための工程断面図である。
【図２】従来技術に係る半導体素子の製造方法を説明す
るための工程断面図である。
【図３】従来技術に係る半導体素子の製造方法を説明す
るための工程断面図である。
【図４】従来技術に係る半導体素子の製造方法を説明す
るための工程断面図である。
【図５】本発明に係る半導体素子の製造方法を説明する
ための工程別断面図である。
【図６】本発明に係る半導体素子の製造方法を説明する
ための工程別断面図である。
【図７】本発明に係る半導体素子の製造方法を説明する
ための工程別断面図である。
【図８】本発明に係る半導体素子の製造方法を説明する
ための工程別断面図である。
【図９】本発明に係る半導体素子の製造方法において、
選択的シリコンプラグが形成された半導体素子の断面を
示すＴＥＭ写真である。
【符号の説明】
２１ シリコン基板 ２３ トレンチ素子分離膜 ２５ ゲート構造 ２７ 窒化膜スペーサ ２９ 絶縁膜 ３１ 無機質層 ３３ ＰＥ−ＵＳＧ膜 ３４ コンタクトホール ３５ 選択的シリコンプラグ ３５ａ 単結晶シリコン ３５ｂ 多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/90 Ｃ ５Ｆ０５８ 21/316 21/88 Ｐ 21/3205 27/08 １０２Ｄ 21/8234 21/302 Ｌ 27/088 Ｆターム(参考） 4M104 AA01 BB01 CC01 DD04 DD08 DD09 DD16 DD22 DD23 DD26 DD46 FF21 GG09 GG10 GG14 HH14 HH15 5F004 BA04 DA17 DA22 DA26 DB03 EB01 5F033 JJ06 KK01 LL04 NN01 PP06 PP07 PP09 QQ00 QQ04 QQ09 QQ13 QQ16 QQ19 QQ37 QQ58 QQ65 QQ71 QQ73 QQ82 QQ88 QQ92 QQ94 RR01 RR04 RR06 TT08 WW00 WW02 WW03 WW04 WW05 WW06 WW07 XX03 XX09 5F045 AA03 AA06 AA08 AB02 AB04 AB34 AB40 AC01 AC13 AC17 AC19 AD07 AD08 AD09 AD11 AD12 AD13 AE19 AE21 AE23 AE25 BB01 DB02 HA03 HA04 5F048 AA01 AA09 BF01 BF16 BG14 DA25 DA27 5F058 BA20 BC02 BF07 BF23 BF29 BF33 BH11 BJ04

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に絶縁膜を形成する段階
    と、 前記絶縁膜内にコンタクトホールを形成する段階と、 前記コンタクトホールの側面に無機質層を形成する段階
    と、 前記無機質層の表面を含むコンタクトホール内に選択的
    導電性プラグを形成する段階とを含んでなることを特徴
    とする半導体素子の製造方法。
  2. 【請求項２】 前記無機質層は、非晶質シリコン、又は
    酸化膜と窒化膜の複合体でなることを特徴とする請求項
    １に記載の半導体素子の製造方法。
  3. 【請求項３】 前記無機質層は、ＳｉＨ４流量が５０〜
    １００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）、
    Ｎ２Ｏ流量が１００〜３００ｓｃｃｍ、Ｈｅ流量が１０
    ００〜３０００ｓｃｃｍである条件下で蒸着することを
    特徴とする請求項１に記載の半導体素子の製造方法。
  4. 【請求項４】 前記無機質層は、圧力は１〜１０Ｔｏｒ
    ｒ、温度は３００〜４５０℃、パワーは５０〜１５０Ｗ
    の条件下で蒸着することを特徴とする請求項１に記載の
    半導体素子の製造方法。
  5. 【請求項５】 前記無機質層の厚さは、１０〜１００Å
    であることを特徴とする請求項１に記載の半導体素子の
    製造方法。
  6. 【請求項６】 前記選択的導電性プラグは、シリコン基
    板の表面上に成長する選択的単結晶シリコン成長と、無
    機質層で成長する選択的多結晶シリコンとから構成され
    ることを特徴とする請求項１に記載の半導体素子の製造
    方法。
  7. 【請求項７】 前記選択的導電性プラグは、ＬＰＣＶＤ
    方法又はＵＨＶＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃ
    ｕｕｍ ＣＶＤ）方法により形成することを特徴とする
    請求項６に記載の半導体素子の製造方法。
  8. 【請求項８】 前記絶縁膜を形成する段階前に、前記シ
    リコン基板上にゲート構造を形成する段階と、 前記ゲート構造の全体に絶縁膜スペーサを形成する段階
    を更に含むことを特徴とする請求項１に記載の半導体素
    子の製造方法。
  9. 【請求項９】 前記コンタクトホールの側面に無機質層
    を形成する段階は、先ずコンタクトホールが形成された
    全体構造の上面に無機質層を形成する段階と、 前記無機質層上に酸化膜を形成する段階と、 前記酸化膜を前記ゲート構造の上面側にのみ残るよう選
    択的に除去し、前記コンタクトホールの側面の無機質層
    とコンタクトホールの下のシリコン基板上面を露出させ
    る段階とを含むことを特徴とする請求項８に記載の半導
    体素子の製造方法。
  10. 【請求項１０】 前記酸化膜は、ＰＥ−ＵＳＧ（Ｐｌａ
    ｓｍａ Ｅｎｈａｎｃｅｄ−Ｕｎｄｏｐｅｄ Ｓｉｌｉ
    ｃａｔｅ Ｇｌａｓｓ）酸化膜を含むことを特徴とする
    請求項９に記載の半導体素子の製造方法。
  11. 【請求項１１】 前記ＰＥ−ＵＳＧ酸化膜の蒸着条件と
    しては、ＳｉＨ４流量は１０〜２００ｓｃｃｍ、Ｎ２Ｏ
    とＯ２それぞれの流量は１００〜３０００ｓｃｃｍ、Ｈ
    ｅ流量は０〜１０００ｓｃｃｍ、圧力は０．１〜１００
    Ｔｏｒｒ、温度は３５０〜６００℃、パワーは１００〜
    １０００Ｗであることを特徴とする請求項１０に記載の
    半導体素子の製造方法。
  12. 【請求項１２】 前記ＰＥ−ＵＳＧ酸化膜の厚さは、３
    ００〜１０００Åで、ステップカバレージは５０％以下
    であることを特徴とする請求項１０に記載の半導体素子
    の製造方法。
  13. 【請求項１３】 前記酸化膜を前記ゲート構造の上面に
    ある無機質層にのみ残るよう選択的に除去する段階は、
    前記無機質層上に形成された酸化膜を反応性イオンエッ
    チング工程と湿式エッチング工程により順次除去する工
    程で実施されることを特徴とする請求項９に記載の半導
    体素子の製造方法。
  14. 【請求項１４】 前記反応性イオンエッチング工程は、
    ＮＦ３、Ｏ２及びＨｅガスプラズマを用いて実施され、
    ＮＦ３流量は１０〜５０ｓｃｃｍ、Ｏ２流量は３０〜３
    ００ｓｃｃｍ、Ｈｅ流量は１００〜２０００ｓｃｃｍ、
    パワーは１〜２００Ｗ、圧力は１ｍＴｏｒｒ〜１０Ｔｏ
    ｒｒ、温度は室温〜２００℃下で実施されることを特徴
    とする請求項１３に記載の半導体素子の製造方法。
  15. 【請求項１５】 前記湿式エッチング工程は、精製水に
    て５０〜５００倍に希釈されたＨＦ水溶液を用い、５０
    〜１００℃の温度下にて実施されることを特徴とする請
    求項１３に記載の半導体素子の製造方法。
  16. 【請求項１６】 前記反応性イオンエッチング工程及び
    湿式エッチング工程の実施後に、インシトゥ（ｉｎ−ｓ
    ｉｔｕ）洗浄工程を続けて実施する段階を更に含むこと
    を特徴とする請求項１３に記載の半導体素子の製造方
    法。
  17. 【請求項１７】 前記インシトゥ洗浄工程と選択的導電
    性プラグの形成工程は、同一のチャンバー内で行うこと
    を特徴とする請求項１７に記載の半導体素子の製造方
    法。
  18. 【請求項１８】 前記インシトゥ洗浄工程は、水素ベー
    ク方法又はＲＴＰ方法により実施されることを特徴とす
    る請求項１７に記載の半導体素子の製造方法。
  19. 【請求項１９】 前記インシトゥ洗浄工程の水素ベーク
    方法の条件は、５〜１５０ｓｌｍ（ｓｔａｎｄａｒｄ
    ｌｉｔｅｒ／ｍｉｎ）流量の水素、１〜２００Ｔｏｒｒ
    の圧力、７５０〜９５０℃の温度下で５〜３０分間実施
    されることを特徴とする請求項１９に記載の半導体素子
    の製造方法。
  20. 【請求項２０】 前記インシトゥ洗浄工程は、ＲＴＰ方
    法により実施され、ＲＴＰ条件は、約９５０℃の温度ま
    で上昇し、温度の上昇と下降速度は１０〜１００℃／秒
    に維持することを特徴とする請求項１９に記載の半導体
    素子の製造方法。
  21. 【請求項２１】 前記選択的導電性プラグの形成条件と
    して、ＤＣＳ（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）−Ｈ２
    −ＨＣｌガスシステムを適用し、温度は７５０〜９５０
    ℃、圧力は５〜１５０Ｔｏｒｒ、ＤＣＳ流量は０．１〜
    １ｓｌｍ、ＨＣｌ流量は０．１〜１．０ｓｌｍ、Ｈ２流
    量は３０〜１５０ｓｌｍで実施することを特徴とする請
    求項６に記載の半導体素子の製造方法。
  22. 【請求項２２】 前記選択的導電性プラグの形成条件と
    して、ＭＳ（ｍｏｎｏｓｉｌａｎｅ）−Ｈ２−ＨＣｌシ
    ステムを適用し、温度は７５０〜９５０℃、圧力は５〜
    １５０Ｔｏｒｒ、ＭＳ流量は０．１〜１ｓｌｍ、ＨＣｌ
    流量は０．５〜５．０ｓｌｍ、Ｈ２流量は３０〜１５０
    ｓｌｍで実施することを特徴とする請求項６に記載の半
    導体素子の製造方法。
  23. 【請求項２３】 前記選択的導電性プラグの形成条件と
    して、Ｓｉ２Ｈ６＋Ｃｌ２＋Ｈ２システムを適用し、温
    度は６００〜８００℃、Ｓｉ２Ｈ６流量は１〜１０ｓｃ
    ｃｍ、Ｃｌ２流量は０〜５ｓｃｃｍ、Ｈ２流量は０〜２
    ０ｓｃｃｍで実施することを特徴とする請求項６に記載
    の半導体素子の製造方法。
  24. 【請求項２４】 前記選択的導電性プラグの形成工程
    は、１〜１０％ＰＨ３が含まれたＨ２ガスを用いてイン
    シトゥ（ｉｎ−ｓｉｔｕ）ドーピング条件下で実施され
    ることを特徴とする請求項６に記載の半導体素子の製造
    方法。
  25. 【請求項２５】 前記選択的導電性プラグの形成工程
    中、ＧｅＨ４ガスを０〜１０ｓｃｃｍ流量で流すことを
    特徴とする請求項６に記載の半導体素子の製造方法。
  26. 【請求項２６】 前記選択的導電性プラグの形成は、単
    一ウェーハ工程専用のＵＨＶＣＶＤ装置とチューブ型Ｓ
    ＥＧ（Ｓｉｌｉｃｏｎ ＥｐｉｔａｘｉａｌＧｒｏｗｔ
    ｈ）専用のＵＨＶＣＶＤ装置で実施されることを特徴と
    する請求項６に記載の半導体素子の製造方法。
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