JPH10284603A - 連続高伝導金属配線およびその製法 - Google Patents
連続高伝導金属配線およびその製法Info
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Abstract
有する配線構造の製造方法を提供する。 【解決手段】 底部が開放されたバイア・ライナ構造を
使用することにより達成される。
Description
の製造に、連続する高導電性金属配線構造を使用するこ
とに関するものである。さらに詳細には、本発明は、構
造全体に延びる連続する単結晶または多結晶導電性金属
材料からなり、構造中に含まれるバイアとラインの界面
を排除した配線構造の製法に関するものである。ダマス
カスおよび非ダマスカス配線構造も本発明により提供さ
れる。
ンにより相互接続された装置のアレイを有する。一定の
チップ上の装置や回路を十分に利用するため、通常、チ
ップ中の各種の装置および回路を相互接続する必要があ
る。しかし、チップ上の装置や回路の集積レベルのた
め、単一レベルの相互接続ネットワークの導電線により
行うことができなくなった。垂直方向に間隔をあけ、中
間絶縁層により分離された2層以上のこのような導電線
のレベルを形成する必要があることが多い。
を分離する絶縁層を通してエッチングしたバイアにより
行うことができる。これらのバイアを金属で充てんし
て、スタッドを形成する。これらの個々のレベルがバイ
ア・スタッドで接続された多層導電線の相互接続は、チ
ップ上の回路間に信号を分配する機能を有する。
レジストで絶縁層をマスキングした後、絶縁層の一部を
選択的にエッチングして形成する。周知のフォトリソグ
ラフィを用いて、フォトレジストに形成した開口を通し
てバイアをエッチングし、下層の導電層に開口を形成す
る。アスペクト比と相互接続の原則により、等方性また
は異方性エッチング法を用いて誘電層に穴を形成するこ
とができる。
除去した後、バイア中に導電層を付着させるのが不可欠
である。この付着した導電層により、装置の導電層と導
電層との間に電気的相互接続が形成される。しかし、絶
縁層と導電層との間には、通常ライナ層すなわちバリア
層を設けることが望ましい。
しいのは、これが積層品全体の構造的完全性が増強され
るためである。良好なライナすなわちバリア皮膜は、導
電性金属を誘電層から効果的に分離するのと同時に、導
電性金属および誘電層に密着する。しかし、最良のライ
ナ材料は、導電材料と比較して、抵抗が高い傾向にある
ため、バイアの底部にライナがあることにより、構造の
接点抵抗が増大する。接点抵抗が増大することは、配線
構造を介しての電気信号の伝播が遅くなることがあるた
め、望ましくない。構造的完全性のためには、ライナは
側壁全体を被覆すべきであり、一般にバイアの底部も被
覆する。
一般に抵抗が導電材料より高い。ライナの材料は、一般
に接点抵抗を最少にすると同時に、絶縁材料と導電材料
との接着を適切に行い、良好な拡散バリアを形成するよ
うに選択されている。接点抵抗の問題は、銅、すなわち
Cuが導電性金属として使用される場合には複雑にな
る。Cuを使用すると、バイアの底部における抵抗が比
較的高い、連続する類似しないライナ材料がバイアの導
電性材料とその下の配線レベルとの単結晶、または連続
界面を形成する妨げとなる。
成することは、バイアとその下の配線レベルとの界面の
構造的完全性を高めるため有利となる。従来の技術によ
れば、金属ライン上にバイアを画定した後、通常連続す
るライナすなわちバリア皮膜を、バイアの側壁および底
部に付着させる。次に、ライナ上にシード層を付着させ
る。最後に、電気メッキ、CVD、無電解付着、PVD
技術など、適当な付着方法を使用して、バイアを金属で
充てんする。従来の技術による配線構造では、バイアと
ラインはライナ皮膜により分離されており、したがっ
て、配線構造中にバイアとラインとの間に界面が存在す
る。
1および図2に示す。具体的には、図1は、代表的な平
坦化された金属レベル52上のバイア・レベル50を示
す。バイア50は、金属レベル52上に付着させた誘電
材料に形成した開口からなる。従来の技術によるバイア
構造は、連続ライナ層50c、シード層50b、および
導電性金属50aからなる。レベル間誘電層54によ
り、バイア・レベル50が金属レベル52から分離され
る。金属を平坦化した後、ライナ層50cの平面がバイ
アとトレンチとの界面に残る。
と、半導体装置の各種の配線レベル間に、連続した単結
晶または多結晶の導電材料、特にCuを含有する半導体
装置を製造する必要性がある。
ベルの界面に、バリア材料を含まない半導体装置の製法
を提供することにある。
アとの間を走行する連続した導電性金属の微細構造を有
し、従来の技術による装置と比較して接点抵抗が極めて
低い、またはほとんど存在しない半導体装置を提供する
ことにある。
ン抵抗を減少させた、エレクトロマイグレーションに優
れた半導体装置の製法を高収率で提供することにある。
本発明により、半導体装置に底部を開放したバイア・ラ
イナ構造を使用することにより達成される。具体的に
は、上述の目的は(a)バイアの側壁のみに付着させた
ライナ材料を有し、少なくとも1個の金属レベルの上面
に位置する少なくとも1個のバイア・レベルからなる、
底部が開放されたバイア・ライナを設ける工程と、
(b)工程(a)で設けた上記構造に導電性材料の層を
付着させる工程と、(c)上記導電性材料の上に金属ラ
イン層を形成する工程と、(d)上記構造のラインおよ
びバイアを通って延びる連続した単結晶または多結晶導
電性材料を形成するのに有効な条件で、上記金属ライン
層をアニールする工程と、(e)工程(d)で設けた構
造を平坦化する工程とを含む、連続した単結晶または多
結晶導電性材料を配線構造のラインとバイアとの間に形
成する本発明の方法により達成される。
設けられた構造を、アニールの前に、Ta、TaN、T
iN、W、SiNなどの金属によりカプセル封じする。
ダイアモンド状炭素も、カプセル封じ用材料として使用
することができる。
行わない。これは通常、多層配線構造が必要な場合に行
われるものである。
ア・ライナ構造は、当業者に周知の従来の方法により製
造することができるが、代表的には下記の工程により製
造される。 (i)第1のライナ材料を含有し、トレンチ材料により
充てんされた、少なくとも1個の金属レベルと少なくと
も1個のトレンチを有する、平坦化した配線構造を設け
る工程、(ii)任意で、上記金属レベル上にレベル間
誘電層を付着させる工程、(iii)上記レベル間誘電
層または上記金属レベル上に絶縁材料を付着させる工
程、(iv)上記絶縁材料をパターン形成して中にバイ
アを設ける工程、(v)絶縁材料と上記バイアの側壁に
付着させるのに有効な条件で、上記バイアに第2のライ
ナ材料をスパッタ付着させる工程。
部が開放されたバイア・ライナ構造を使用することに関
するものであるが、以下に本明細書に添付した図を参照
して詳細に説明する。図では同様のエレメントまたは構
成部品は同様の番号で示すことに留意されたい。
て、構造全体に延びる連続した単結晶導電材料を含む配
線構造を形成するために本発明で使用される各種工程を
示す。
は、本発明で使用する代表的な配線構造を示す。具体的
には、図3は少なくとも1層の金属レベル10bの上面
に少なくとも1層のバイア・レベル10aを設けた平坦
化配線構造10を示す。金属レベル10bは、少なくと
も1個の絶縁部12と、少なくとも1個のトレンチ13
すなわち金属ラインを有する。トレンチ13は、トレン
チ13の側壁および底部にライナ材料20を有し、トレ
ンチ材料22により充てんされている。配線構造のバイ
ア・レベル10aは、少なくとも1個のバイア18と、
絶縁材料16からなる。さらに、バイア・レベル10a
と金属レベル10bとは、通常レベル間誘電層14によ
り分離されている。特定の実施例では、バイア・レベル
10aと金属レベル10bとを分離するレベル間誘電層
14は不必要である。
3の側壁および底部を被覆する連続ライナであることに
注目すべきである。本発明では、トレンチの側壁の部分
のみを被覆する不連続ライナを使用してもよい。本発明
でライナ20として使用するのに適した材料には、A
l、Cr、Ti、TiN、W、Ta、TaN、TaN/
Ta、Ta/TaN、Ta/TaN/Ta、TaN/T
i、Ta−Ti合金、Ta−Cr合金、Ti−Ta−C
r合金などがあるが、これらに限定されるものではな
い。
チ材料は、当業者に周知の従来の導体である。このよう
な導体には、Cu、Al、Ag、Cr、Au、Ni、W
などがあるが、これらに限定されるものではない。これ
らの金属の1つまたはそれ以上を含有する合金も、本発
明では意図される。
間誘電層14ならびに、絶縁層12および16も、従来
の材料で構成される。たとえば、レベル間誘電層14な
らびに、絶縁層12および16は、SiO2、紡糸状ガ
ラス、TiO2、(Ba、Sr)TiO3、有機重合体、
無機重合体、フッ素化重合体、TiO3などで構成する
ことができる。製造する装置により、層12、14、お
よび16は、同一または異なる材料により構成すること
ができる。
当業者に周知の技術を使用して製造する。たとえば、反
応性イオン・エッチング(RIE)などにより絶縁材料
16中のバイア18をエッチングし、ライナ材料を付着
させた後、スパッタリング、化学的気相付着(CV
D)、無電解付着、電着などにより導電材料を付着さ
せ、構造を約200℃ないし約500℃でアニールして
ライン中に竹状構造を、または短いライン中に単結晶を
形成し、次に構造を平坦化して過負荷を除去し、各種バ
イア構造を分離することにより製造することができる。
属レベル10bとを分離するために、レベル間誘電層1
4を当業者に周知の技術を使用して付着させることがで
きる。レベル間誘電層14を付着させるのに適した方法
の例には、誘電体スピンオン、CVD、物理蒸着(PV
D)、イオン注入などがあるが、これらに限定されるも
のではない。SiN、ダイアモンド状炭素など、従来の
誘電材料をレベル間誘電層14として使用することがで
きる。本発明の1態様では、配線構造中にレベル間誘電
体は使用しない。本発明のこの実施例は、たとえば図1
1ないし図13に示すようなものである。
料、または異なる誘電材料で構成することができるが、
レベル間誘電体14の表面上に付着させる。本発明のこ
の段階で使用する付着技術には、上述のレベル間誘電層
14を形成するのに使用する技術がある。レベル間誘電
層を使用しない場合は、絶縁層16を金属レベル10b
上に直接付着させる。
リソグラフィ技術を使用してパターン形成する。これに
適した技術には、絶縁層16にレジストを塗布し、上記
絶縁層16のレジストにより被覆されていない部分を上
記レベル間誘電材料14に到達するまで除去し、レジス
トをストリッピングした後、露出したレベル間誘電材料
をエッチングする工程を含む。
者に周知の従来のエッチング技術を使用して除去するこ
とができる。たとえば、絶縁材料およびレベル間誘電材
料は、乾式エッチングを使用して除去することができ
る。乾式エッチングを使用する場合は、反応性イオン・
エッチング(RIE)、イオン・ビーム・エッチング
(IBE)、またはプラズマ・エッチングを使用するこ
とができる。これらの乾式エッチング技術のうちでは、
RIEを使用するのが好ましい。
を完全に除去するのに使用することができるが、本発明
の1実施例では、エッチングにより後部のレベル間誘電
体の一部が残り、バイア側壁の垂直領域上を金属材料が
摺動するのを防止または抑制するオーバーハングを形成
する。オーバーハングは、選択的エッチングその他当業
界に周知の方法により形成することができる。本発明の
この実施例を図10に示す。
バイア18の側壁にもスパッタ付着させる。当業界で周
知の方法はいずれも使用することができるが、本発明で
は、共出願第08/767572号明細書に記載の装置
および条件を使用した。具体的には、スパッタ付着はラ
イナ30の付着が絶縁層16、およびバイア18の側壁
に生じるように、高周波バイアスを用いて行う。典型的
には、本発明ではスパッタ付着は、付着時間全体の少な
くとも18%の間活性である高周波バイアスを用いて行
う。スパッタ付着の高周波バイアスは、付着時間全体の
最低約25%、最高約50%であることがさらに好まし
い。上記の条件では、バイア18の底部には付着が生じ
ないことに留意されたい。
イア18の側壁すべてを被覆する連続ライナであって
も、バイア18の側壁の一部を被覆する不連続ライナ3
0'であってもよい。またライナ30は、ライナ20と
同一であっても異なるものであってもよい。ライナ30
または30'に適した材料は、上述のライナ20のもの
と同一である。不連続ライナ30'は図6、図8、図1
0、および図12に示す。本発明は、同一構造中に連続
ライナ30と不連続ライナ30'とを含む配線構造の使
用も意図している。本発明のこのような実施例を図9お
よび図13に示す。
の従来の技術により、導電材料の層32をライナ30の
表面に付着させることができる。導電層32の材料は、
トレンチ22の材料と同一でも異なるものでもよいが、
両領域が同一材料であるほうが好ましい。本発明に使用
する極めて好ましい導電材料はCuである。製造する装
置により、導電層32のシード層を付着させてもよい。
4で充填して、ライン構造を形成する。金属層は通常導
電層と同一の材料を用いるが、Cuが最も好ましい。金
属ライン層34は、上述の付着技術で形成しても、適当
なメッキ技術で形成してもよい。
a、TaN、TiNなどの金属を構造の表面に付着させ
ることによりカプセル封じする。本発明では、ダイアモ
ンド状炭素も、構造をカプセル封じするのに使用するこ
とができる。
造を、構造のラインおよびバイアを通して延びる、連続
した単結晶または多結晶導電材料を形成するのに有効な
条件でアニールする。通常、アニールはN2、H2、生成
ガスすなわちN2とH2の混合物、または不活性ガス雰囲
気で、約200℃ないし約400℃の温度で、約1ない
し約60分間行う。さらに好ましくは、アニールは、約
275℃ないし約325℃の温度で、約5ないし約30
分間行う。
E、化学機械研磨など、当業者に周知の技術を用いて平
坦化する。最終の配線構造を図5に示すが、金属ライン
とバイアとの間を走る連続双晶境界に見られるように、
連続した単結晶または多結晶のライン・バイア・ライン
接続が得られる。
省略することができる。この実施例は通常、多層配線構
造が必要な場合に行われる。この実施例を実施する場
合、配線構造の各種層を形成するのに使用する付着条件
は、導電性領域のアニールが行われるのに十分な条件と
する。
い、図7ないし図13に示すような多層配線構造を形成
することができることに留意されたい。これらの構造で
は、当業者に周知の技術を使用して、各種の金属層を形
成することができる。これには、図5に示す構造の上面
への層間誘電層の形成、その上への絶縁層の付着、絶縁
層中へのパターン形成、形成された誘電層の部分的除
去、レジストのストリッピング、新しいレジストの塗
布、バイアの形成、層間誘電層までのバイアのRIE、
層間誘電層での開口の形成などが含まれる。この工程の
詳細は、米国特許第4789648号明細書に記載され
ている。同特許の内容を参照により本明細書に合体す
る。
実施例を図6ないし図13に示す。具体的には、図6は
不連続ライナ30'を用いて製造した配線構造を示し、
図7ないし図9はそれぞれ、連続ライナ30、不連続ラ
イナ30'、および連続ライナ30と不連続ライナ30'
との組み合わせを用いて製造した二重ダマスカス配線構
造を示し、図10はレベル間誘電材料14のオーバーハ
ングを含む多層配線構造を示し、図11ないし図13は
配線構造の各種レベルを分離するレベル間誘電材料を含
まない二重ダマスカス構造を示す。図11では連続ライ
ナ30を使用し、図12では不連続ライナ30'を使用
し、図13ではライナ30と30'、すなわち連続ライ
ナと不連続ライナを組み合わせて使用している。これら
の構造は、上述のように、従来のリソグラフィおよびR
IE技術を用いて製造する。
は、厚みが約5ないし約100オングストロームの薄い
ライナを付着させることにより得られることに留意され
たい。
い、またはほとんど存在しない、すなわち金属レベルと
バイア・レベルとの間に境界がなくなるように、配線構
造のラインとバイアの間を走る連続単結晶または多結晶
の導電性微細構造が得られることに留意されたい。
の事項を開示する。
たライナ材料を有し、少なくとも1個の金属レベルの上
面に位置する少なくとも1個のバイア・レベルからな
る、底部が開放されたバイア・ライナ構造を設ける工程
と、(b)工程(a)で設けた上記構造に導電性材料を
付着させる工程と、(c)上記導電性材料の上に金属ラ
イン層を形成する工程と、(d)任意で工程(c)で設
けた構造をカプセル封じする工程と、(e)上記構造の
ラインおよびバイアを通って延びる連続した単結晶また
は多結晶導電性材料を形成するのに有効な条件で、上記
金属ライン層または上記カプセル封じした構造をアニー
ルする工程と、(f)工程(c)で設けた構造を平坦化
する工程とを含む、連続した単結晶または多結晶導電性
材料を配線構造のラインとバイアとの間に形成する方
法。 (2)上記底部が開放されたバイア・ライナ構造が、
(i)第1のライナ材料を含有し、トレンチ材料により
充てんされた、金属レベル中の少なくとも1個のトレン
チを含む金属レベルを有する、平坦化した配線構造を設
ける工程と、(ii)任意で、上記金属レベル上にレベ
ル間誘電層を付着させる工程と、(iii)上記任意で
付着させたレベル間誘電層または上記金属レベル上に絶
縁材料を付着させる工程と、(iv)上記絶縁材料をパ
ターン形成して中にバイアを設ける工程と、(v)絶縁
材料と上記バイアの側壁に付着させるのに有効な条件
で、工程(iv)で設けた上記バイアに第2のライナ材
料を付着させる工程により製作される、上記(1)に記
載の方法。 (3)工程(i)における配線構造が、上記金属レベル
中の上記トレンチをエッチングし、上記トレンチに上記
ライナ材料を、次いで上記トレンチ材料を付着させ、構
造をアニールした後、構造を平坦化することにより設け
られる、上記(2)に記載の方法。 (4)レベル間誘電材料および上記誘電材料を、化学的
気相付着、物理蒸着、またはイオン注入により付着す
る、上記(2)に記載の方法。 (5)工程(iv)が、絶縁材料にレジストを塗布し、
上記絶縁材料のレジストにより被覆されていない部分を
上記レベル間誘電材料に到達するまで除去し、レジスト
をストリッピングした後、露出したレベル間誘電材料を
エッチングする工程を含む、上記(2)に記載の方法。 (6)上記エッチングが、反応性イオン・エッチング、
イオン・ビーム・エッチング、またはレーザ・アブレー
ションからなるグループから選択した乾式エッチングに
より行われる、上記(5)に記載の方法。 (7)上記エッチングが、上記レベル間誘電材料のオー
バーハングを残して行われる、上記(6)に記載の方
法。 (8)工程(v)が、全付着時間の少なくとも18%の
間活性である高周波バイアスを使用して行われる、上記
(2)に記載の方法。 (9)工程(v)が、全付着時間の最低約25%、最高
約50%の間活性である高周波バイアスを使用して行わ
れる、上記(8)に記載の方法。 (10)上記第1および第2のライナが、連続、不連
続、またはその組み合わせである、上記(2)に記載の
方法。 (11)工程(e)が、N2、H2、生成ガス、または不
活性ガス雰囲気中、約200ないし約400℃の温度
で、約1ないし約60分間行われる、上記(1)に記載
の方法。 (12)工程(e)が、約275ないし約325℃の温
度で、約5ないし約30分間行われる、上記(11)に
記載の方法。 (13)上記トレンチ材料、上記導電材料、および上記
金属ライン層が、それぞれCuで構成される、上記
(2)に記載の方法。 (14)工程(f)が、化学機械研磨により行われる、
上記(1)に記載の方法。 (15)工程(f)を行った後、工程(ii)から
(v)を繰り返し行う、上記(2)に記載の方法。 (16)工程(e)を省略する、上記(1)に記載の方
法。 (17)金属またはダイアモンド状炭素を工程(d)で
用いる、上記(1)に記載の方法。 (18)上記金属が、Ta、TaN、Ti、またはTi
Nである、上記(17)に記載の方法。 (19)少なくとも1層のバイア・レベルと少なくとも
1層の金属レベルを有する電子装置からなり、上記バイ
ア・レベルが上記金属レベル上面にあり、上記両レベル
が、連続する単結晶または多結晶の導電材料により相互
接続される配線構造。 (20)上記連続する単結晶または多結晶材料が、Cu
で構成される、上記(19)に記載の配線構造。 (21)上記電子装置が、ダマスカスまたは非ダマスカ
ス装置である、上記(19)に記載の配線構造。 (22)上記連続する単結晶または多結晶材料が、1個
以上のツイン境界を有する、上記(19)に記載の配線
構造。 (23)2層以上の金属レベルと、2層以上のバイア・
レベルを有する電子装置からなり、各金属レベルがバイ
ア・レベルにより分離され、上記両レベルが、連続する
単結晶または多結晶の導電材料により相互接続される多
層配線構造。 (24)上記連続する単結晶または多結晶導電材料が、
Cuである、上記(23)に記載の多層配線構造。 (25)上記連続する単結晶または多結晶材料が、1個
以上のツイン境界を有する、上記(23)に記載の多層
配線構造。
る。
る。
ナを有する配線構造を示す断面図である。
二重ダマスカス配線構造を示す断面図である。
続接着層を使用した二重ダマスカス配線構造を示す断面
図である。
の側壁に、不連続ライナをバイアの側壁に使用した二重
ダマスカス配線構造を示す断面図である。
する複数のオーバーハングを有するレベル間誘電層を含
む、多層配線構造を示す断面図である。
く、レベル間誘電材料がなく、連続ライナを有する二重
ダマスカス配線構造を示す断面図である。
く、レベル間誘電材料がなく、不連続ライナを有する二
重ダマスカス配線構造を示す断面図である。
く、レベル間誘電材料がなく、連続ライナをトレンチ中
に、不連続ライナをバイア中に有する二重ダマスカス配
線構造を示す断面図である。
Claims (25)
- 【請求項1】(a)バイアの側壁のみに付着させたライ
ナ材料を有し、少なくとも1個の金属レベルの上面に位
置する少なくとも1個のバイア・レベルからなる、底部
が開放されたバイア・ライナ構造を設ける工程と、
(b)工程(a)で設けた上記構造に導電性材料を付着
させる工程と、(c)上記導電性材料の上に金属ライン
層を形成する工程と、(d)任意で工程(c)で設けた
構造をカプセル封じする工程と、(e)上記構造のライ
ンおよびバイアを通って延びる連続した単結晶または多
結晶導電性材料を形成するのに有効な条件で、上記金属
ライン層または上記カプセル封じした構造をアニールす
る工程と、(f)工程(c)で設けた構造を平坦化する
工程とを含む、連続した単結晶または多結晶導電性材料
を配線構造のラインとバイアとの間に形成する方法。 - 【請求項2】上記底部が開放されたバイア・ライナ構造
が、(i)第1のライナ材料を含有し、トレンチ材料に
より充てんされた、金属レベル中の少なくとも1個のト
レンチを含む金属レベルを有する、平坦化した配線構造
を設ける工程と、(ii)任意で、上記金属レベル上に
レベル間誘電層を付着させる工程と、(iii)上記任
意で付着させたレベル間誘電層または上記金属レベル上
に絶縁材料を付着させる工程と、(iv)上記絶縁材料
をパターン形成して中にバイアを設ける工程と、(v)
絶縁材料と上記バイアの側壁に付着させるのに有効な条
件で、工程(iv)で設けた上記バイアに第2のライナ
材料を付着させる工程により製作される、請求項1に記
載の方法。 - 【請求項3】工程(i)における配線構造が、上記金属
レベル中の上記トレンチをエッチングし、上記トレンチ
に上記ライナ材料を、次いで上記トレンチ材料を付着さ
せ、構造をアニールした後、構造を平坦化することによ
り設けられる、請求項2に記載の方法。 - 【請求項4】レベル間誘電材料および上記誘電材料を、
化学的気相付着、物理蒸着、またはイオン注入により付
着する、請求項2に記載の方法。 - 【請求項5】工程(iv)が、絶縁材料にレジストを塗
布し、上記絶縁材料のレジストにより被覆されていない
部分を上記レベル間誘電材料に到達するまで除去し、レ
ジストをストリッピングした後、露出したレベル間誘電
材料をエッチングする工程を含む、請求項2に記載の方
法。 - 【請求項6】上記エッチングが、反応性イオン・エッチ
ング、イオン・ビーム・エッチング、またはレーザ・ア
ブレーションからなるグループから選択した乾式エッチ
ングにより行われる、請求項5に記載の方法。 - 【請求項7】上記エッチングが、上記レベル間誘電材料
のオーバーハングを残して行われる、請求項6に記載の
方法。 - 【請求項8】工程(v)が、全付着時間の少なくとも1
8%の間活性である高周波バイアスを使用して行われ
る、請求項2に記載の方法。 - 【請求項9】工程(v)が、全付着時間の最低約25
%、最高約50%の間活性である高周波バイアスを使用
して行われる、請求項8に記載の方法。 - 【請求項10】上記第1および第2のライナが、連続、
不連続、またはその組み合わせである、請求項2に記載
の方法。 - 【請求項11】工程(e)が、N2、H2、生成ガス、ま
たは不活性ガス雰囲気中、約200ないし約400℃の
温度で、約1ないし約60分間行われる、請求項1に記
載の方法。 - 【請求項12】工程(e)が、約275ないし約325
℃の温度で、約5ないし約30分間行われる、請求項1
1に記載の方法。 - 【請求項13】上記トレンチ材料、上記導電材料、およ
び上記金属ライン層が、それぞれCuで構成される、請
求項2に記載の方法。 - 【請求項14】工程(f)が、化学機械研磨により行わ
れる、請求項1に記載の方法。 - 【請求項15】工程(f)を行った後、工程(ii)か
ら(v)を繰り返し行う、請求項2に記載の方法。 - 【請求項16】工程(e)を省略する、請求項1に記載
の方法。 - 【請求項17】金属またはダイアモンド状炭素を工程
(d)で用いる、請求項1に記載の方法。 - 【請求項18】上記金属が、Ta、TaN、Ti、また
はTiNである、請求項17に記載の方法。 - 【請求項19】少なくとも1層のバイア・レベルと少な
くとも1層の金属レベルを有する電子装置からなり、上
記バイア・レベルが上記金属レベル上面にあり、上記両
レベルが、連続する単結晶または多結晶の導電材料によ
り相互接続される配線構造。 - 【請求項20】上記連続する単結晶または多結晶材料
が、Cuで構成される、請求項19に記載の配線構造。 - 【請求項21】上記電子装置が、ダマスカスまたは非ダ
マスカス装置である、請求項19に記載の配線構造。 - 【請求項22】上記連続する単結晶または多結晶材料
が、1個以上のツイン境界を有する、請求項19に記載
の配線構造。 - 【請求項23】2層以上の金属レベルと、2層以上のバ
イア・レベルを有する電子装置からなり、各金属レベル
がバイア・レベルにより分離され、上記両レベルが、連
続する単結晶または多結晶の導電材料により相互接続さ
れる多層配線構造。 - 【請求項24】上記連続する単結晶または多結晶導電材
料が、Cuである、請求項23に記載の多層配線構造。 - 【請求項25】上記連続する単結晶または多結晶材料
が、1個以上のツイン境界を有する、請求項23に記載
の多層配線構造。
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|---|---|---|---|
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Publications (2)
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183067A (ja) * | 1998-12-18 | 2000-06-30 | Rohm Co Ltd | 半導体装置の製造方法 |
| US6900539B2 (en) | 2001-10-19 | 2005-05-31 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2005197641A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子のインダクタ製造方法 |
| US7176127B2 (en) | 2002-10-18 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device having through hole with adhesion layer thereon |
| CN100382279C (zh) * | 2004-03-04 | 2008-04-16 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
| JP2010283360A (ja) * | 2001-11-14 | 2010-12-16 | Applied Materials Inc | 配線を形成する方法及びプラズマスパッタリアクタ |
| JP2011159869A (ja) * | 2010-02-02 | 2011-08-18 | Nec Corp | 半導体装置の積層構造体とその製造方法 |
| US9062372B2 (en) | 2002-08-01 | 2015-06-23 | Applied Materials, Inc. | Self-ionized and capacitively-coupled plasma for sputtering and resputtering |
| US10047430B2 (en) | 1999-10-08 | 2018-08-14 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| JP2019186337A (ja) * | 2018-04-06 | 2019-10-24 | Tdk株式会社 | 多層配線構造体及びその製造方法 |
Families Citing this family (146)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268291B1 (en) * | 1995-12-29 | 2001-07-31 | International Business Machines Corporation | Method for forming electromigration-resistant structures by doping |
| US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
| TW417249B (en) * | 1997-05-14 | 2001-01-01 | Applied Materials Inc | Reliability barrier integration for cu application |
| US5989623A (en) * | 1997-08-19 | 1999-11-23 | Applied Materials, Inc. | Dual damascene metallization |
| US6291334B1 (en) * | 1997-12-19 | 2001-09-18 | Applied Materials, Inc. | Etch stop layer for dual damascene process |
| JPH11317446A (ja) * | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6057230A (en) * | 1998-09-17 | 2000-05-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dry etching procedure and recipe for patterning of thin film copper layers |
| US6176992B1 (en) | 1998-11-03 | 2001-01-23 | Nutool, Inc. | Method and apparatus for electro-chemical mechanical deposition |
| US6902659B2 (en) * | 1998-12-01 | 2005-06-07 | Asm Nutool, Inc. | Method and apparatus for electro-chemical mechanical deposition |
| US7427337B2 (en) * | 1998-12-01 | 2008-09-23 | Novellus Systems, Inc. | System for electropolishing and electrochemical mechanical polishing |
| US7204924B2 (en) * | 1998-12-01 | 2007-04-17 | Novellus Systems, Inc. | Method and apparatus to deposit layers with uniform properties |
| US6409904B1 (en) * | 1998-12-01 | 2002-06-25 | Nutool, Inc. | Method and apparatus for depositing and controlling the texture of a thin film |
| US6413388B1 (en) | 2000-02-23 | 2002-07-02 | Nutool Inc. | Pad designs and structures for a versatile materials processing apparatus |
| US7425250B2 (en) * | 1998-12-01 | 2008-09-16 | Novellus Systems, Inc. | Electrochemical mechanical processing apparatus |
| US6610190B2 (en) | 2000-11-03 | 2003-08-26 | Nutool, Inc. | Method and apparatus for electrodeposition of uniform film with minimal edge exclusion on substrate |
| US6328872B1 (en) | 1999-04-03 | 2001-12-11 | Nutool, Inc. | Method and apparatus for plating and polishing a semiconductor substrate |
| US7204917B2 (en) * | 1998-12-01 | 2007-04-17 | Novellus Systems, Inc. | Workpiece surface influencing device designs for electrochemical mechanical processing and method of using the same |
| US7578923B2 (en) * | 1998-12-01 | 2009-08-25 | Novellus Systems, Inc. | Electropolishing system and process |
| US6497800B1 (en) | 2000-03-17 | 2002-12-24 | Nutool Inc. | Device providing electrical contact to the surface of a semiconductor workpiece during metal plating |
| KR100385042B1 (ko) | 1998-12-03 | 2003-06-18 | 인터내셔널 비지네스 머신즈 코포레이션 | 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법 |
| US6288449B1 (en) * | 1998-12-22 | 2001-09-11 | Agere Systems Guardian Corp. | Barrier for copper metallization |
| US6333560B1 (en) * | 1999-01-14 | 2001-12-25 | International Business Machines Corporation | Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies |
| JP3048567B1 (ja) * | 1999-02-18 | 2000-06-05 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US20020127845A1 (en) * | 1999-03-01 | 2002-09-12 | Paul A. Farrar | Conductive structures in integrated circuits |
| US6331484B1 (en) * | 1999-03-29 | 2001-12-18 | Lucent Technologies, Inc. | Titanium-tantalum barrier layer film and method for forming the same |
| US6144099A (en) * | 1999-03-30 | 2000-11-07 | Advanced Micro Devices, Inc. | Semiconductor metalization barrier |
| US6103624A (en) * | 1999-04-15 | 2000-08-15 | Advanced Micro Devices, Inc. | Method of improving Cu damascene interconnect reliability by laser anneal before barrier polish |
| JP3074171B1 (ja) * | 1999-06-09 | 2000-08-07 | キヤノン販売株式会社 | 層間絶縁膜の形成方法、及び半導体装置 |
| US6380628B2 (en) * | 1999-08-18 | 2002-04-30 | International Business Machines Corporation | Microstructure liner having improved adhesion |
| US6355153B1 (en) * | 1999-09-17 | 2002-03-12 | Nutool, Inc. | Chip interconnect and packaging deposition methods and structures |
| US8696875B2 (en) * | 1999-10-08 | 2014-04-15 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| US6612915B1 (en) | 1999-12-27 | 2003-09-02 | Nutool Inc. | Work piece carrier head for plating and polishing |
| US6630059B1 (en) * | 2000-01-14 | 2003-10-07 | Nutool, Inc. | Workpeice proximity plating apparatus |
| US7211512B1 (en) | 2000-01-18 | 2007-05-01 | Micron Technology, Inc. | Selective electroless-plated copper metallization |
| US7262130B1 (en) | 2000-01-18 | 2007-08-28 | Micron Technology, Inc. | Methods for making integrated-circuit wiring from copper, silver, gold, and other metals |
| US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
| US6376370B1 (en) | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
| US20070127645A1 (en) * | 2000-01-19 | 2007-06-07 | Sony Ericsson Mobile Communications Ab | Technique for providing secondary information to a user equipment |
| US6354916B1 (en) | 2000-02-11 | 2002-03-12 | Nu Tool Inc. | Modified plating solution for plating and planarization and process utilizing same |
| US6573030B1 (en) | 2000-02-17 | 2003-06-03 | Applied Materials, Inc. | Method for depositing an amorphous carbon layer |
| US7141146B2 (en) * | 2000-02-23 | 2006-11-28 | Asm Nutool, Inc. | Means to improve center to edge uniformity of electrochemical mechanical processing of workpiece surface |
| US20060131177A1 (en) * | 2000-02-23 | 2006-06-22 | Jeffrey Bogart | Means to eliminate bubble entrapment during electrochemical processing of workpiece surface |
| US20090020437A1 (en) * | 2000-02-23 | 2009-01-22 | Basol Bulent M | Method and system for controlled material removal by electrochemical polishing |
| US6852208B2 (en) | 2000-03-17 | 2005-02-08 | Nutool, Inc. | Method and apparatus for full surface electrotreating of a wafer |
| US6482307B2 (en) | 2000-05-12 | 2002-11-19 | Nutool, Inc. | Method of and apparatus for making electrical contact to wafer surface for full-face electroplating or electropolishing |
| US6582579B1 (en) | 2000-03-24 | 2003-06-24 | Nutool, Inc. | Methods for repairing defects on a semiconductor substrate |
| US20060118425A1 (en) * | 2000-04-19 | 2006-06-08 | Basol Bulent M | Process to minimize and/or eliminate conductive material coating over the top surface of a patterned substrate |
| AU2001247109A1 (en) * | 2000-04-27 | 2001-11-12 | Nutool, Inc. | Conductive structure for use in multi-level metallization and process |
| US6465887B1 (en) * | 2000-05-03 | 2002-10-15 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with diffusion barrier and process for making same |
| US7195696B2 (en) * | 2000-05-11 | 2007-03-27 | Novellus Systems, Inc. | Electrode assembly for electrochemical processing of workpiece |
| US6478936B1 (en) | 2000-05-11 | 2002-11-12 | Nutool Inc. | Anode assembly for plating and planarizing a conductive layer |
| US6695962B2 (en) | 2001-05-01 | 2004-02-24 | Nutool Inc. | Anode designs for planar metal deposits with enhanced electrolyte solution blending and process of supplying electrolyte solution using such designs |
| US6423629B1 (en) | 2000-05-31 | 2002-07-23 | Kie Y. Ahn | Multilevel copper interconnects with low-k dielectrics and air gaps |
| US6674167B1 (en) | 2000-05-31 | 2004-01-06 | Micron Technology, Inc. | Multilevel copper interconnect with double passivation |
| US6342448B1 (en) * | 2000-05-31 | 2002-01-29 | Taiwan Semiconductor Manufacturing Company | Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process |
| US6562715B1 (en) | 2000-08-09 | 2003-05-13 | Applied Materials, Inc. | Barrier layer structure for copper metallization and method of forming the structure |
| US6921551B2 (en) | 2000-08-10 | 2005-07-26 | Asm Nutool, Inc. | Plating method and apparatus for controlling deposition on predetermined portions of a workpiece |
| US7754061B2 (en) * | 2000-08-10 | 2010-07-13 | Novellus Systems, Inc. | Method for controlling conductor deposition on predetermined portions of a wafer |
| US6511912B1 (en) * | 2000-08-22 | 2003-01-28 | Micron Technology, Inc. | Method of forming a non-conformal layer over and exposing a trench |
| US6380075B1 (en) * | 2000-09-29 | 2002-04-30 | International Business Machines Corporation | Method for forming an open-bottom liner for a conductor in an electronic structure and device formed |
| US6660648B1 (en) * | 2000-10-02 | 2003-12-09 | Sandia Corporation | Process for manufacture of semipermeable silicon nitride membranes |
| US6380084B1 (en) | 2000-10-02 | 2002-04-30 | Chartered Semiconductor Manufacturing Inc. | Method to form high performance copper damascene interconnects by de-coupling via and metal line filling |
| US7270724B2 (en) | 2000-12-13 | 2007-09-18 | Uvtech Systems, Inc. | Scanning plasma reactor |
| US20040170753A1 (en) * | 2000-12-18 | 2004-09-02 | Basol Bulent M. | Electrochemical mechanical processing using low temperature process environment |
| US6503641B2 (en) * | 2000-12-18 | 2003-01-07 | International Business Machines Corporation | Interconnects with Ti-containing liners |
| US6680514B1 (en) | 2000-12-20 | 2004-01-20 | International Business Machines Corporation | Contact capping local interconnect |
| US6802946B2 (en) | 2000-12-21 | 2004-10-12 | Nutool Inc. | Apparatus for controlling thickness uniformity of electroplated and electroetched layers |
| US7172497B2 (en) * | 2001-01-05 | 2007-02-06 | Asm Nutool, Inc. | Fabrication of semiconductor interconnect structures |
| US6773683B2 (en) * | 2001-01-08 | 2004-08-10 | Uvtech Systems, Inc. | Photocatalytic reactor system for treating flue effluents |
| US6866763B2 (en) * | 2001-01-17 | 2005-03-15 | Asm Nutool. Inc. | Method and system monitoring and controlling film thickness profile during plating and electroetching |
| US7087997B2 (en) * | 2001-03-12 | 2006-08-08 | International Business Machines Corporation | Copper to aluminum interlayer interconnect using stud and via liner |
| US6656834B1 (en) * | 2001-06-20 | 2003-12-02 | Advanced Micro Devices, Inc. | Method of selectively alloying interconnect regions by deposition process |
| US6551915B2 (en) * | 2001-07-03 | 2003-04-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Thermal annealing/hydrogen containing plasma method for forming structurally stable low contact resistance damascene conductor structure |
| US6541397B1 (en) * | 2002-03-29 | 2003-04-01 | Applied Materials, Inc. | Removable amorphous carbon CMP stop |
| US20050040049A1 (en) * | 2002-09-20 | 2005-02-24 | Rimma Volodarsky | Anode assembly for plating and planarizing a conductive layer |
| US6661097B1 (en) | 2002-11-01 | 2003-12-09 | International Business Machines Corporation | Ti liner for copper interconnect with low-k dielectric |
| JP4591084B2 (ja) * | 2002-12-09 | 2010-12-01 | 日本電気株式会社 | 配線用銅合金、半導体装置及び半導体装置の製造方法 |
| JP4238618B2 (ja) * | 2003-03-28 | 2009-03-18 | ブラザー工業株式会社 | 複合機 |
| US20070131563A1 (en) * | 2003-04-14 | 2007-06-14 | Asm Nutool, Inc. | Means to improve center to edge uniformity of electrochemical mechanical processing of workpiece surface |
| JP2004319834A (ja) * | 2003-04-17 | 2004-11-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20040222527A1 (en) * | 2003-05-06 | 2004-11-11 | Dostalik William W. | Dual damascene pattern liner |
| US20040251548A1 (en) * | 2003-06-16 | 2004-12-16 | United Microelectronics Corp. | Method for forming barrier layer and structure |
| US20100072622A1 (en) | 2003-06-16 | 2010-03-25 | United Microelectronics Corporation | Method for forming Barrier Layer and the Related Damascene Structure |
| US7220665B2 (en) | 2003-08-05 | 2007-05-22 | Micron Technology, Inc. | H2 plasma treatment |
| US7648622B2 (en) * | 2004-02-27 | 2010-01-19 | Novellus Systems, Inc. | System and method for electrochemical mechanical polishing |
| US7327033B2 (en) * | 2004-08-05 | 2008-02-05 | International Business Machines Corporation | Copper alloy via bottom liner |
| US7339274B2 (en) * | 2004-08-17 | 2008-03-04 | Agere Systems Inc. | Metallization performance in electronic devices |
| US7504335B2 (en) * | 2005-04-13 | 2009-03-17 | Applied Materials, Inc. | Grafted seed layer for electrochemical plating |
| US7820026B2 (en) * | 2005-04-13 | 2010-10-26 | Applied Materials, Inc. | Method to deposit organic grafted film on barrier layer |
| US7335588B2 (en) * | 2005-04-15 | 2008-02-26 | International Business Machines Corporation | Interconnect structure and method of fabrication of same |
| US7727888B2 (en) * | 2005-08-31 | 2010-06-01 | International Business Machines Corporation | Interconnect structure and method for forming the same |
| US7279411B2 (en) * | 2005-11-15 | 2007-10-09 | International Business Machines Corporation | Process for forming a redundant structure |
| US7517736B2 (en) * | 2006-02-15 | 2009-04-14 | International Business Machines Corporation | Structure and method of chemically formed anchored metallic vias |
| US7666787B2 (en) * | 2006-02-21 | 2010-02-23 | International Business Machines Corporation | Grain growth promotion layer for semiconductor interconnect structures |
| US7528066B2 (en) * | 2006-03-01 | 2009-05-05 | International Business Machines Corporation | Structure and method for metal integration |
| US7435674B2 (en) * | 2006-03-27 | 2008-10-14 | International Business Machines Corporation | Dielectric interconnect structures and methods for forming the same |
| US20070259519A1 (en) * | 2006-05-02 | 2007-11-08 | International Business Machines Corporation | Interconnect metallization process with 100% or greater step coverage |
| US7800228B2 (en) * | 2006-05-17 | 2010-09-21 | International Business Machines Corporation | Reliable via contact interconnect structure |
| US7439624B2 (en) | 2006-05-18 | 2008-10-21 | International Business Machines Corporation | Enhanced mechanical strength via contacts |
| US7446058B2 (en) * | 2006-05-25 | 2008-11-04 | International Business Machines Corporation | Adhesion enhancement for metal/dielectric interface |
| US8500985B2 (en) | 2006-07-21 | 2013-08-06 | Novellus Systems, Inc. | Photoresist-free metal deposition |
| US7482261B2 (en) * | 2006-07-26 | 2009-01-27 | International Business Machines Corporation | Interconnect structure for BEOL applications |
| US7396762B2 (en) * | 2006-08-30 | 2008-07-08 | International Business Machines Corporation | Interconnect structures with linear repair layers and methods for forming such interconnection structures |
| US7531384B2 (en) | 2006-10-11 | 2009-05-12 | International Business Machines Corporation | Enhanced interconnect structure |
| US7625815B2 (en) * | 2006-10-31 | 2009-12-01 | International Business Machines Corporation | Reduced leakage interconnect structure |
| US7666781B2 (en) * | 2006-11-22 | 2010-02-23 | International Business Machines Corporation | Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures |
| US20080128907A1 (en) * | 2006-12-01 | 2008-06-05 | International Business Machines Corporation | Semiconductor structure with liner |
| US20080197499A1 (en) * | 2007-02-15 | 2008-08-21 | International Business Machines Corporation | Structure for metal cap applications |
| US7745282B2 (en) | 2007-02-16 | 2010-06-29 | International Business Machines Corporation | Interconnect structure with bi-layer metal cap |
| US20080254233A1 (en) * | 2007-04-10 | 2008-10-16 | Kwangduk Douglas Lee | Plasma-induced charge damage control for plasma enhanced chemical vapor deposition processes |
| US7566653B2 (en) * | 2007-07-31 | 2009-07-28 | International Business Machines Corporation | Interconnect structure with grain growth promotion layer and method for forming the same |
| US7732922B2 (en) * | 2008-01-07 | 2010-06-08 | International Business Machines Corporation | Simultaneous grain modulation for BEOL applications |
| US7846834B2 (en) * | 2008-02-04 | 2010-12-07 | International Business Machines Corporation | Interconnect structure and method for Cu/ultra low k integration |
| US20090200668A1 (en) * | 2008-02-07 | 2009-08-13 | International Business Machines Corporation | Interconnect structure with high leakage resistance |
| US7834457B2 (en) * | 2008-02-28 | 2010-11-16 | International Business Machines Corporation | Bilayer metal capping layer for interconnect applications |
| US7871935B2 (en) * | 2008-04-23 | 2011-01-18 | International Business Machines Corporation | Non-plasma capping layer for interconnect applications |
| US7928569B2 (en) * | 2008-08-14 | 2011-04-19 | International Business Machines Corporation | Redundant barrier structure for interconnect and wiring applications, design structure and method of manufacture |
| US8288276B2 (en) * | 2008-12-30 | 2012-10-16 | International Business Machines Corporation | Method of forming an interconnect structure including a metallic interfacial layer located at a bottom via portion |
| US8021974B2 (en) * | 2009-01-09 | 2011-09-20 | Internatioanl Business Machines Corporation | Structure and method for back end of the line integration |
| US7745324B1 (en) | 2009-01-09 | 2010-06-29 | International Business Machines Corporation | Interconnect with recessed dielectric adjacent a noble metal cap |
| US8242600B2 (en) | 2009-05-19 | 2012-08-14 | International Business Machines Corporation | Redundant metal barrier structure for interconnect applications |
| US8336204B2 (en) | 2009-07-27 | 2012-12-25 | International Business Machines Corporation | Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application |
| US8461683B2 (en) * | 2011-04-01 | 2013-06-11 | Intel Corporation | Self-forming, self-aligned barriers for back-end interconnects and methods of making same |
| KR20130034261A (ko) * | 2011-09-28 | 2013-04-05 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| CN103022007B (zh) * | 2011-09-28 | 2015-12-16 | 中芯国际集成电路制造(上海)有限公司 | 用于铜互连的钛掺杂钽基阻挡层及其制造方法 |
| US8659156B2 (en) | 2011-10-18 | 2014-02-25 | International Business Machines Corporation | Interconnect structure with an electromigration and stress migration enhancement liner |
| US9190323B2 (en) | 2012-01-19 | 2015-11-17 | GlobalFoundries, Inc. | Semiconductor devices with copper interconnects and methods for fabricating same |
| US9496422B2 (en) * | 2012-07-30 | 2016-11-15 | Globalfoundries Inc. | Multi-element packaging of concentrator photovoltaic cells |
| US9312203B2 (en) | 2013-01-02 | 2016-04-12 | Globalfoundries Inc. | Dual damascene structure with liner |
| US8871639B2 (en) | 2013-01-04 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
| US9245795B2 (en) | 2013-05-28 | 2016-01-26 | Intel Corporation | Methods of forming substrate microvias with anchor structures |
| US9553044B2 (en) | 2014-11-05 | 2017-01-24 | International Business Machines Corporation | Electrically conductive interconnect including via having increased contact surface area |
| US9559051B1 (en) * | 2015-12-21 | 2017-01-31 | Globalfoundries Inc. | Method for manufacturing in a semiconductor device a low resistance via without a bottom liner |
| US10249501B2 (en) | 2016-03-28 | 2019-04-02 | International Business Machines Corporation | Single process for liner and metal fill |
| US9711400B1 (en) | 2016-06-07 | 2017-07-18 | International Business Machines Corporation | Interconnect structures with enhanced electromigration resistance |
| US9899327B2 (en) | 2016-06-24 | 2018-02-20 | International Business Machines Corporation | Surface treatment for semiconductor structure |
| US10141391B2 (en) | 2017-02-23 | 2018-11-27 | International Business Machines Corporation | Microstructure modulation for 3D bonded semiconductor containing an embedded resistor structure |
| US10217725B2 (en) * | 2017-02-23 | 2019-02-26 | International Business Machines Corporation | Microstructure modulation for metal wafer-wafer bonding |
| US10141392B2 (en) | 2017-02-23 | 2018-11-27 | International Business Machines Corporation | Microstructure modulation for 3D bonded semiconductor structure with an embedded capacitor |
| US11018087B2 (en) | 2018-04-25 | 2021-05-25 | International Business Machines Corporation | Metal interconnects |
| US11069566B2 (en) * | 2018-10-11 | 2021-07-20 | International Business Machines Corporation | Hybrid sidewall barrier facilitating low resistance interconnection |
| US11929327B2 (en) * | 2020-01-29 | 2024-03-12 | Taiwan Semiconductor Manufacturing Co., Inc. | Liner-free conductive structures with anchor points |
| DE102020119831B4 (de) | 2020-01-29 | 2024-11-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren und Struktur |
| US11183455B2 (en) * | 2020-04-15 | 2021-11-23 | International Business Machines Corporation | Interconnects with enlarged contact area |
| TWI753798B (zh) * | 2021-03-16 | 2022-01-21 | 財團法人工業技術研究院 | 基底穿孔結構及其製造方法、重佈線層結構及其製造方法 |
| US12156331B2 (en) * | 2021-03-25 | 2024-11-26 | Intel Corporation | Technologies for power tunnels on circuit boards |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2515731B2 (ja) * | 1985-10-25 | 1996-07-10 | 株式会社日立製作所 | 薄膜形成装置および薄膜形成方法 |
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US5082802A (en) * | 1985-11-12 | 1992-01-21 | Texas Instruments Incorporated | Method of making a memory device by packaging two integrated circuit dies in one package |
| JP2578193B2 (ja) * | 1989-02-01 | 1997-02-05 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JPH038359A (ja) * | 1989-06-06 | 1991-01-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0311737A (ja) | 1989-06-09 | 1991-01-21 | Seiko Epson Corp | 固相エピタキシャル |
| US5093710A (en) * | 1989-07-07 | 1992-03-03 | Seiko Epson Corporation | Semiconductor device having a layer of titanium nitride on the side walls of contact holes and method of fabricating same |
| US5051812A (en) * | 1989-07-14 | 1991-09-24 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| JP3469251B2 (ja) * | 1990-02-14 | 2003-11-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3011737B2 (ja) | 1990-03-29 | 2000-02-21 | 王子製紙株式会社 | インクジェット記録用紙 |
| JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| JPH05251566A (ja) | 1992-03-06 | 1993-09-28 | Nec Corp | 多層配線構造 |
| US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
| JPH0645332A (ja) | 1992-07-22 | 1994-02-18 | Nec Corp | 半導体装置の製造方法 |
| US5385868A (en) * | 1994-07-05 | 1995-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Upward plug process for metal via holes |
| JP3277098B2 (ja) * | 1994-07-26 | 2002-04-22 | 株式会社東芝 | 半導体装置の製造方法 |
| US5744376A (en) * | 1996-04-08 | 1998-04-28 | Chartered Semiconductor Manufacturing Pte, Ltd | Method of manufacturing copper interconnect with top barrier layer |
| US5783282A (en) * | 1996-10-07 | 1998-07-21 | Micron Technology, Inc. | Resputtering to achieve better step coverage of contact holes |
| US5821168A (en) * | 1997-07-16 | 1998-10-13 | Motorola, Inc. | Process for forming a semiconductor device |
-
1997
- 1997-04-03 US US08/838,222 patent/US5930669A/en not_active Expired - Lifetime
-
1998
- 1998-03-31 JP JP10087234A patent/JP2999991B2/ja not_active Expired - Lifetime
-
1999
- 1999-03-26 US US09/277,699 patent/US6429519B1/en not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183067A (ja) * | 1998-12-18 | 2000-06-30 | Rohm Co Ltd | 半導体装置の製造方法 |
| US10047430B2 (en) | 1999-10-08 | 2018-08-14 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| US6900539B2 (en) | 2001-10-19 | 2005-05-31 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2010283360A (ja) * | 2001-11-14 | 2010-12-16 | Applied Materials Inc | 配線を形成する方法及びプラズマスパッタリアクタ |
| JP2015201662A (ja) * | 2001-11-14 | 2015-11-12 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | スパッタリング及び再スパッタリングのための自己イオン化したプラズマ及び誘導結合したプラズマ |
| US9062372B2 (en) | 2002-08-01 | 2015-06-23 | Applied Materials, Inc. | Self-ionized and capacitively-coupled plasma for sputtering and resputtering |
| US7176127B2 (en) | 2002-10-18 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device having through hole with adhesion layer thereon |
| JP2005197641A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子のインダクタ製造方法 |
| US7892976B2 (en) | 2004-03-04 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8216940B2 (en) | 2004-03-04 | 2012-07-10 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device |
| US7566975B2 (en) | 2004-03-04 | 2009-07-28 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| CN100382279C (zh) * | 2004-03-04 | 2008-04-16 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
| JP2011159869A (ja) * | 2010-02-02 | 2011-08-18 | Nec Corp | 半導体装置の積層構造体とその製造方法 |
| JP2019186337A (ja) * | 2018-04-06 | 2019-10-24 | Tdk株式会社 | 多層配線構造体及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6429519B1 (en) | 2002-08-06 |
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| US5930669A (en) | 1999-07-27 |
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