JPH10284729A - 絶縁ゲートトランジスタ素子及びその駆動方法 - Google Patents

絶縁ゲートトランジスタ素子及びその駆動方法

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JPH10284729A
JPH10284729A JP10008540A JP854098A JPH10284729A JP H10284729 A JPH10284729 A JP H10284729A JP 10008540 A JP10008540 A JP 10008540A JP 854098 A JP854098 A JP 854098A JP H10284729 A JPH10284729 A JP H10284729A
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insulated gate
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gate transistor
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Abstract

(57)【要約】 【課題】論理構造に対応した個別の回路設計を必要とせ
ず、低電源電圧での動作が可能であり、しかも、ゲート
閾値電圧の温度変化、ロット間のばらつき、ウエハ内の
面内ばらつきによっても動作不良が生じることがなく、
高速動作が可能な絶縁ゲートトランジスタ素子を提供す
る。 【解決手段】絶縁ゲートトランジスタ素子は、チャネル
形成領域２２と、ソース／ドレイン領域２３，２４と、
ゲート領域２１と、バイアス付与手段３０と、容量性素
子４０から構成されており、チャネル形成領域２２に
は、不動作時の絶縁ゲートトランジスタ素子のゲート閾
値電圧を制御するための電位がバイアス付与手段３０を
介して印加され、且つ、ゲート領域２１に供給される信
号と略同相の信号が容量性素子４０を介して供給され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートトラン
ジスタ素子及びその駆動方法に関する。
【０００２】
【従来の技術】集積回路における低消費電力を実現する
ための効果的な方法の１つに、電源電圧を低下させる方
法がある。ＭＯＳ集積回路におけるゲート閾値電圧Ｖth
は、通常、０．４Ｖ〜０．６Ｖである。それ故、電源電
圧を低下させる方法をＭＯＳ集積回路に採用した場合、
電源電圧を１Ｖ以下にすると、ＭＯＳトランジスタ素子
の動作速度の低下が問題となる。また、低電源電圧化を
図るためにゲート閾値電圧Ｖthを低くした場合（例え
ば、０．２Ｖ程度）、ＭＯＳトランジスタ素子がオフの
状態にあってもサブスレッショルド電流によるリーク電
流が流れ、スタンバイ電流が無視できなくなり、低消費
電力化に限界が生じる。このようなＭＯＳトランジスタ
素子がオフの状態にあってもリーク電流が流れることを
防止する技術として、以下に説明する技術が知られてい
る。
【０００３】即ち、第１の従来技術として、図２１に示
すように、低ゲート閾値電圧Ｖth-Lを有するＭＯＳトラ
ンジスタ素子ＴＲ1と、高ゲート閾値電圧Ｖth-Hを有す
るＭＯＳトランジスタ素子ＴＲ2とを組み合わせる。そ
して、所定の回路ブロックのＭＯＳトランジスタ素子Ｔ
Ｒ1を動作させないときには、ＭＯＳトランジスタ素子
ＴＲ1でのリーク電流の発生をＭＯＳトランジスタ素子
ＴＲ2をオフ状態とすることによって抑制する方法が知
られている。
【０００４】また、第２の従来技術として、図２２に等
価回路及び模式的な一部断面図を示すように、チャネル
形成領域とゲート部とを接続し、ＭＯＳトランジスタ素
子のゲート閾値電圧Ｖthは従来に近い値に設定してお
く。そして、入力信号の電圧によってチャネル形成領域
を順方向にバイアスすることで、ゲート閾値電圧Ｖthを
低い値に制御する方法が知られている。
【０００５】あるいは又、第３の従来技術として、図２
３に示すように、所定のＭＯＳトランジスタ素子又はＭ
ＯＳトランジスタ素子ブロックのチャネル形成領域（図
２３の場合にはウエル）の電圧を制御することによっ
て、トランジスタ素子の動作時のゲート閾値電圧Ｖ
th-ONと、トランジスタ素子の不動作時のゲート閾値電
圧Ｖt h-OFFとを変化させる方法が知られている。即ち、
ｎチャネル形トランジスタ素子の場合、チャネル形成領
域（ウエル）の電圧を低下させればゲート閾値電圧が上
昇し（即ち、高いＶth-OFFが得られ、リーク電流の発生
を抑制することができる）、チャネル形成領域（ウエ
ル）の電圧を上昇させればゲート閾値電圧は低下する
（即ち、低いＶth-ONが得られ、低電源電圧化を図るこ
とができる）といった現象を利用する。
【０００６】
【発明が解決しようとする課題】上述の第１の従来技術
若しくは第３の従来技術においては、ＭＯＳトランジス
タ素子を駆動するための従来の回路に加えて、高ゲート
閾値電圧Ｖth-Hを有するＭＯＳトランジスタ素子ＴＲ2
のゲート部を制御するための回路や（第１の従来技
術）、チャネル形成領域（ウエル）の電圧を制御のため
の回路を論理回路に対応して個別に設計することが必要
となり（第３の従来技術）、集積回路システムの設計手
順が複雑になるといった問題がある。
【０００７】一方、第２の従来技術においては、シリコ
ン半導体基板に作製されたＭＯＳトランジスタ素子にお
けるチャネル形成領域とソース部とが順バイアスされる
ので、入力信号の電圧がチャネル形成領域とソース部と
の間の接合部における順方向電圧を越えた場合、入力信
号の電圧がクランプされる。即ち、入力信号の電圧が如
何に高くとも高々０．６Ｖ程度でクランプされてしまう
といった問題がある。言い換えれば、入力信号の振幅が
制限されるという問題がある。更に、第２の従来技術に
おいては、電源電圧がゲート閾値電圧Ｖthに近い値の場
合、ゲート閾値電圧Ｖthの温度依存性、製造ロット間の
ばらつき、ウエハ内の面内ばらつきにより、動作しない
ＭＯＳトランジスタ素子が生じるといった問題もある。
チャネル形成領域がゲート部に接続されているので、ゲ
ート部とソース部との間の電圧が例えば０ボルトのとき
のゲート閾値電圧Ｖthを、ＭＯＳトランジスタ素子製造
後に所望の値に制御することは本質的にできないからで
ある。
【０００８】通常、ＭＯＳトランジスタ素子のゲート閾
値電圧Ｖthは、チャネル形成領域の不純物濃度を制御す
ることによって規定される。一般に、チャネル形成領域
への不純物の導入はイオン注入法にて行われる。集積回
路の集積度が高くなるに従い、集積回路のデザインルー
ルは縮小化の一途を辿り、個々のＭＯＳトランジスタ素
子のチャネル形成領域にイオン注入される不純物原子の
絶対量は減少する。イオン注入においては、本質的に、
不純物原子のイオン注入量に揺らぎが存在する。それ
故、不純物濃度の平均値に対するばらつきの度合いが大
きくなる結果、かかるばらつきに起因したＭＯＳトラン
ジスタ素子のゲート閾値電圧Ｖthのばらつきが大きくな
る。ゲート長０．１μｍ、１００万個のＭＯＳトランジ
スタ素子から成る集積回路においては、ゲート閾値電圧
Ｖthのばらつきは０．６Ｖにもなるといったシミュレー
ション結果も出されている。
【０００９】従って、本発明の目的は、論理設計に対応
した個別の制御回路構成を必要とせず、低電源電圧での
動作が可能であり、しかも、ゲート閾値電圧Ｖthの温度
依存性、製造ロット間のばらつき、ウエハ内の面内ばら
つきによっても動作不良が生じることがなく、高速動作
が可能な絶縁ゲートトランジスタ素子及びその駆動方法
を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る絶縁ゲートトランジスタ
素子は、（イ）チャネル形成領域と、（ロ）該チャネル
形成領域と接し、且つ、互いに離間して設けられたソー
ス／ドレイン領域と、（ハ）チャネル形成領域に対向し
て、絶縁膜を介して設けられたゲート領域と、（ニ）バ
イアス付与手段と、（ホ）容量性素子、から構成された
絶縁ゲートトランジスタ素子であって、チャネル形成領
域には、不動作時の絶縁ゲートトランジスタ素子のゲー
ト閾値電圧を制御するための電位が該バイアス付与手段
を介して印加され、且つ、チャネル形成領域には、ゲー
ト領域に供給される信号と略同相の信号が該容量性素子
を介して供給されることを特徴とする。
【００１１】上記の目的を達成するための本発明の第１
の態様に係る絶縁ゲートトランジスタ素子の駆動方法
は、（イ）チャネル形成領域と、（ロ）該チャネル形成
領域と接し、且つ、互いに離間して設けられたソース／
ドレイン領域と、（ハ）チャネル形成領域に対向して、
絶縁膜を介して設けられたゲート領域と、（ニ）バイア
ス付与手段と、（ホ）容量性素子、から構成された絶縁
ゲートトランジスタ素子の駆動方法であって、チャネル
形成領域に、該バイアス付与手段を介して不動作時の絶
縁ゲートトランジスタ素子のゲート閾値電圧を制御する
ための電位を印加し、且つ、チャネル形成領域に、ゲー
ト領域に供給される信号と略同相の信号を該容量性素子
を介して供給することを特徴とする。
【００１２】本発明の第１の態様に係る絶縁ゲートトラ
ンジスタ素子において、チャネル形成領域に印加される
電位は、一方のソース／ドレイン領域に印加される電位
とは異なる電位であり、且つ、他方のソース／ドレイン
領域に印加される電位とも異なる電位であることが、不
動作時の絶縁ゲートトランジスタ素子のゲート閾値電圧
を確実に制御するために好ましい。また、本発明の第１
の態様に係る絶縁ゲートトランジスタ素子の駆動方法に
おいて、一方のソース／ドレイン領域に印加される電位
とは異なる電位であり、且つ、他方のソース／ドレイン
領域に印加される電位とは異なる電位を、チャネル形成
領域に印加することが、不動作時の絶縁ゲートトランジ
スタ素子のゲート閾値電圧を確実に制御するために好ま
しい。
【００１３】上記の目的を達成するための本発明の第２
の態様に係る絶縁ゲートトランジスタ素子は、（イ）対
向する第１の面及び第２の面を有するチャネル形成領域
と、（ロ）該チャネル形成領域と接し、且つ、互いに離
間して設けられたソース／ドレイン領域と、（ハ）チャ
ネル形成領域の該第１の面に対向して、第１の絶縁膜を
介して設けられた第１のゲート領域と、（ニ）チャネル
形成領域の該第２の面に対向して、第２の絶縁膜を介し
て設けられた第２のゲート領域と、（ホ）バイアス付与
手段と、（ヘ）容量性素子、から構成された絶縁ゲート
トランジスタ素子であって、第２のゲート領域には、該
バイアス付与手段を介して所定の電位が印加され、且
つ、第１のゲート領域に供給される信号と略同相の信号
が該容量性素子を介して供給されることを特徴とする。
【００１４】上記の目的を達成するための本発明の第２
の態様に係る絶縁ゲートトランジスタ素子の駆動方法
は、（イ）対向する第１の面及び第２の面を有するチャ
ネル形成領域と、（ロ）該チャネル形成領域と接し、且
つ、互いに離間して設けられたソース／ドレイン領域
と、（ハ）チャネル形成領域の該第１の面に対向して、
第１の絶縁膜を介して設けられた第１のゲート領域と、
（ニ）チャネル形成領域の該第２の面に対向して、第２
の絶縁膜を介して設けられた第２のゲート領域と、
（ホ）バイアス付与手段と、（ヘ）容量性素子、から構
成された絶縁ゲートトランジスタ素子の駆動方法であっ
て、第２のゲート領域に該バイアス付与手段を介して所
定の電位を印加し、且つ、第２のゲート領域に第１のゲ
ート領域に供給される信号と略同相の信号を該容量性素
子を介して供給することを特徴とする。
【００１５】本発明の第２の態様に係る絶縁ゲートトラ
ンジスタ素子においては、第２のゲート領域に印加され
る所定の電位は、不動作時の絶縁ゲートトランジスタ素
子の第１のゲート領域のゲート閾値電圧を制御するため
の電位であることが好ましい。また、本発明の第２の態
様に係る絶縁ゲートトランジスタ素子の駆動方法におい
ては、不動作時の絶縁ゲートトランジスタ素子の第１の
ゲート領域のゲート閾値電圧を制御するための所定の電
位を第２のゲート領域に印加することが好ましい。
【００１６】本発明の第１の態様に係る絶縁ゲートトラ
ンジスタ素子若しくはその駆動方法において、絶縁ゲー
トトランジスタ素子の不動作時とは、絶縁ゲートトラン
ジスタ素子がオフ時あるいは待機時であり、ゲート領域
に信号が供給されない場合、あるいは又、オフ信号が供
給されている場合を意味する。また、本発明の第２の態
様に係る絶縁ゲートトランジスタ素子若しくはその駆動
方法において、絶縁ゲートトランジスタ素子の不動作時
とは、絶縁ゲートトランジスタ素子がオフ時あるいは待
機時であり、第１のゲート領域に信号が供給されない場
合、あるいは又、オフ信号が供給されている場合を意味
する。尚、不動作時の絶縁ゲートトランジスタ素子のゲ
ート閾値電圧若しくは第１のゲート領域のゲート閾値電
圧を制御するためにチャネル形成領域若しくは第２のゲ
ート領域に印加される電位を、以下、便宜上、オフ時電
位ＶOFFと呼ぶ。また、ゲート領域若しくは第１のゲー
ト領域に供給される信号を入力信号と呼ぶ。更には、バ
イアス付与手段を介してチャネル形成領域若しくは第２
のゲート領域にオフ時電位ＶOFFを印加するために要す
る電位を、規定の電位ＶGGL（０Ｖを含む）と呼ぶ。ま
た、不動作時の絶縁ゲートトランジスタ素子のゲート閾
値電圧若しくは第１のゲート領域のゲート閾値電圧を、
総称して、単に、ゲート閾値電圧Ｖth-OFFと呼ぶ場合が
ある。
【００１７】このオフ時電圧ＶOFFを適切に設定するこ
とで、言い換えれば、規定の電位ＶG GLを適切に設定す
ることで、絶縁ゲートトランジスタ素子の不作動時のリ
ーク電流を所望の値以下に抑えることができる。加え
て、規定の電位ＶGGLを適切に選択することができるの
で、ゲート閾値電圧Ｖth-OFFの温度依存性、製造ロット
間のばらつき、あるいはウエハ内の面内ばらつきによ
り、動作しない絶縁ゲートトランジスタ素子が生じると
いった問題を確実に回避することができる。更には、チ
ャネル形成領域の不純物濃度のばらつきに起因したゲー
ト閾値電圧のばらつきの発生を抑制することが可能であ
る。尚、効果的に製造ロット間のばらつきあるいはウエ
ハ内の面内ばらつきを抑制するためには、例えば１０6
個の絶縁ゲートトランジスタ素子において、１０3〜１
０4個の絶縁ゲートトランジスタ素子を一群として、チ
ャネル形成領域若しくは第２のゲート領域の電位を制御
することが好ましい。
【００１８】このような規定の電位ＶGGLの設定は、目
標となる絶縁ゲートトランジスタ素子を含む同一チップ
内の同一構造（チャネル幅及び／又はチャネル長は異な
っていてもよい）を有する他の絶縁ゲートトランジスタ
素子のゲート閾値電圧若しくは第１のゲート領域におけ
るゲート閾値電圧を規定のゲート閾値電圧Ｖth-OFFとす
るために必要とされるチャネル形成領域若しくは第２の
ゲート領域におけるオフ時電位ＶOFFが得られる電位
Ｖ’GGLを、かかる他の絶縁ゲートトランジスタ素子に
おいて見出しておき、得られた電位Ｖ’GGLを規定の電
位ＶGGLとして、目標となる絶縁ゲートトランジスタ素
子のバイアス付与手段の一端に印加すればよい。具体的
には、規定の電位ＶGGLは、例えば、特公昭５０−１４
５０８号に開示された方法に基づき、集積回路内で容易
に発生させることができ、従来技術と異なり、論理設計
が異なる毎に個別設計が必要な制御回路は不要であり、
回路設計が容易である。この特公昭５０−１４５０８号
に開示された技術によれば、目標となる絶縁ゲートトラ
ンジスタ素子を含む同一チップ内のリファレンスとなる
絶縁ゲートトランジスタ素子のゲート閾値電圧若しくは
第１のゲート領域におけるゲート閾値電圧を検出する回
路と、この検出回路の出力と望ましいゲート閾値電圧Ｖ
th -OFFとの差が零に近くなるように作動する差動増幅回
路を別途作製しておき、かかる差動増幅回路の出力でリ
ファレンスとなる絶縁ゲートトランジスタ素子のチャネ
ル形成領域又は第２のゲート領域をバイアスし、且つ、
この出力を規定の電位ＶGGLとして、バイアス付与手段
の一端に印加すればよい。
【００１９】本発明の第１の絶縁ゲートトランジスタ素
子若しくはその駆動方法においては、絶縁ゲートトラン
ジスタ素子の作動時［オン状態への遷移時であり、絶縁
ゲートトランジスタ素子をオン状態とするための入力信
号ＶINがゲート領域に供給される場合］には、ゲート領
域に供給される入力信号ＶINと略同相の信号が容量性素
子を介してチャネル形成領域に供給されるので、チャネ
ル形成領域は、オフ時電位ＶOFFよりも高い或る電位と
なる（ｎチャネルの場合。尚、ｐチャネルの場合には低
い或る電位となる）。また、本発明の第２の絶縁ゲート
トランジスタ素子若しくはその駆動方法においては、絶
縁ゲートトランジスタ素子の作動時［オン状態への遷移
時であり、絶縁ゲートトランジスタ素子をオン状態とす
るための入力信号ＶINが第１のゲート領域に供給される
場合］には、第１のゲート領域に供給される入力信号Ｖ
INと略同相の信号が容量性素子を介して第２のゲート領
域に供給されるので、第１のゲート領域は、オフ時電位
ＶOFFよりも高い或る電位となる（ｎチャネルの場合。
尚、ｐチャネルの場合には低い或る電位となる）。これ
らの或る電位を、便宜上、オン時電位ＶONと呼ぶ。
【００２０】以上の結果として、絶縁ゲートトランジス
タ素子を動作状態にするためのゲート領域若しくは第１
のゲート領域のゲート閾値電圧Ｖth-ONが低下し、絶縁
ゲートトランジスタ素子の低電源電圧での動作や高速動
作が可能となる。尚、ゲート領域若しくは第１のゲート
領域に供給される入力信号の電圧がチャネル形成領域と
ソース／ドレイン領域との接合部の順方向電圧を越えた
場合であっても、入力端子から見た絶縁ゲートトランジ
スタ素子の入力インピーダンスは容量性素子の容量分だ
け低下するのみであり、第２の従来技術のように、入力
信号の電圧がクランプされる、即ち、入力信号の振幅が
制限されるという問題が生じることはない。
【００２１】尚、ゲート領域若しくは第１のゲート領域
に供給される信号を、ここで、便宜上、信号Ａと呼び、
チャネル形成領域若しくは第２のゲート領域に容量性素
子を介して供給される信号を、便宜上、信号Ｂと呼ぶ。
信号Ｂが信号Ａと略同相の信号であるとは、信号Ｂの振
幅や電位が、信号Ａの振幅や電位等と異なっていてよい
ことを意味し、あるいは又、信号Ｂの位相が信号Ａの位
相と若干ずれていてもよいことを意味する。更には、信
号Ｂの位相が、信号Ａの位相と比較して、パルス幅の時
間内において進んでいる方が、より一層の高速動作のた
めにゲート閾値電圧を予めＶth-OFFからＶth-ONに変化
させることができるので、好ましい。
【００２２】尚、略同相の信号を容量性素子を介してチ
ャネル形成領域若しくは第２のゲート領域に供給するた
めの最も単純な方法は、容量性素子の一端をチャネル形
成領域若しくは第２のゲート領域に接続し、容量性素子
の他端をゲート領域若しくは第１のゲート領域に接続す
る方法であるが、ゲート領域若しくは第１のゲート領域
に供給される信号と略同相の信号を出力する他の端子と
容量性素子の他端とを接続してもよい。
【００２３】バイアス付与手段の抵抗値は、容量性素子
を介してチャネル形成領域若しくは第２のゲート領域に
供給される入力信号の電圧が減衰しない程度に大きな抵
抗値とする必要がある。抵抗値が小さすぎると、チャネ
ル形成領域若しくは第２のゲート領域への入力信号のカ
ップリングが小さすぎるし、バイアス付与手段と容量性
素子とで決まる時定数が小さくなり過ぎ、適切な動作が
得られない。また、抵抗値が０では、容量性素子を介し
て信号が入力されても電位変化が生じない。一方、容量
性素子の抵抗成分（並列等価抵抗値）は、バイアス付与
手段の抵抗値よりも十分大きいことが必要とされる。バ
イアス付与手段と容量性素子とで決まる時定数は、ゲー
ト領域若しくは第１のゲート領域に供給されるパルス信
号の立上り時間よりも長いことが要求される。尚、時定
数は入力信号のパルス幅より大きくとも、等しくとも、
小さくともよい。
【００２４】本発明の第１の態様に係る絶縁ゲートトラ
ンジスタ素子若しくはその駆動方法においては、バイア
ス付与手段は、チャネル形成領域の延在領域に設けられ
た抵抗素子とすることができる。また、本発明の第２の
態様に係る絶縁ゲートトランジスタ素子若しくはその駆
動方法においては、バイアス付与手段は、第２のゲート
領域の延在領域に設けられた抵抗素子とすることができ
る。バイアス付与手段を抵抗素子とすることによって、
バイアス付与手段の構成を簡素化することができるし、
バイアスの安定化を図ることができる。ここで、抵抗素
子として、具体的には、不純物がドーピングされた半導
体基板表面領域やＳＯＩ構造における半導体薄膜、ある
いは又、ポリシリコン等の薄膜抵抗を挙げることができ
る。
【００２５】あるいは又、本発明の第１の態様に係る絶
縁ゲートトランジスタ素子若しくはその駆動方法におい
ては、バイアス付与手段は、ゲート部、チャネル形成部
及びソース／ドレイン部から構成されたトランジスタ素
子から成り、不動作時の絶縁ゲートトランジスタ素子の
ゲート閾値電圧Ｖth-OFFを制御するための電位（オフ時
電位ＶOFF）をソース／ドレイン部の一方に生じさせる
電位（即ち、規定の電位ＶGGL）が、ソース／ドレイン
部の他方に印加される構成とすることができる。この場
合、構成の簡素化の面から、トランジスタ素子をチャネ
ル形成領域の延在領域に設けることが好ましい。尚、ト
ランジスタ素子のチャネル形成部表面に誘起されるチャ
ネル（以下、トランジスタ素子のチャネルと呼ぶ）の導
電型は、絶縁ゲートトランジスタ素子のチャネル形成領
域表面に誘起されるチャネルの導電型（以下、絶縁ゲー
トトランジスタ素子のチャネルと呼ぶ）とは同じ導電型
を有していてもよいし（特に、空乏形ＳＯＩトランジス
タ素子の場合）、逆の導電型を有していてもよいが、ト
ランジスタ素子のチャネルの導電型を、絶縁ゲートトラ
ンジスタ素子のチャネルの導電型と逆にすれば、略同相
の信号によってバイアス付与手段の抵抗値は増大する方
向に変化し、小さな容量性素子で所望の動作に必要なＣ
Ｒ時定数を実現することができる。尚、これにも関わら
ず、必要に応じて、トランジスタ素子のゲート部には、
任意の信号あるいは一定の電位を供給することができる
が、絶縁ゲートトランジスタ素子のゲート領域に供給さ
れる信号（入力信号）と略同相の信号を供給することが
好ましい。トランジスタ素子のチャネルの導電型を、絶
縁ゲートトランジスタ素子のチャネルの導電型と同一に
する場合には、略逆相の信号をトランジスタ素子のゲー
ト部に供給することによって、バイアス付与手段の抵抗
値は増大する方向に変化し、小さな容量性素子で所望の
動作に必要なＣＲ時定数を実現することができる。
【００２６】また、本発明の第２の態様に係る絶縁ゲー
トトランジスタ素子若しくはその駆動方法においては、
バイアス付与手段は、ゲート部、チャネル形成部及びソ
ース／ドレイン部から構成されたトランジスタ素子から
成り、不動作時の絶縁ゲートトランジスタ素子の第１の
ゲート領域のゲート閾値電圧Ｖth-OFFを制御するための
電位（オフ時電位ＶOFF）をソース／ドレイン部の一方
に生じさせる電位（即ち、規定の電位ＶGGL）が、ソー
ス／ドレイン部の他方に印加される構成とすることがで
きる。この場合、構成の簡素化の面から、トランジスタ
素子を第２のゲート領域の延在領域に設けることが好ま
しい。尚、トランジスタ素子のチャネルの導電型は、絶
縁ゲートトランジスタ素子のチャネルの導電型とは同じ
導電型を有していてもよいし、逆の導電型を有していて
もよいが、トランジスタ素子のチャネルの導電型を、絶
縁ゲートトランジスタ素子のチャネルの導電型と逆にす
れば、略同相の信号によってバイアス付与手段の抵抗値
は増大する方向に変化し、小さな容量性素子で所望の動
作に必要なＣＲ時定数を実現することができる。尚、こ
れにも関わらず、必要に応じて、トランジスタ素子のゲ
ート部には、任意の信号あるいは一定の電位を供給する
ことができるが、絶縁ゲートトランジスタ素子の第１の
ゲート領域に供給される信号（入力信号）と略同相の信
号を供給することが好ましい。トランジスタ素子のチャ
ネルの導電型を、絶縁ゲートトランジスタ素子のチャネ
ルの導電型と同一にする場合には、略逆相の信号をトラ
ンジスタ素子のゲート部に供給することによって、バイ
アス付与手段の抵抗値は増大する方向に変化し、小さな
容量性素子で所望の動作に必要なＣＲ時定数を実現する
ことができる。
【００２７】このようにバイアス付与手段をトランジス
タ素子とすることによって、バイアス付与手段と容量性
素子とで決定される時定数の制御を行うことができる
し、あるいは又、或る場合にはバイアス付与手段を高抵
抗とし、別の場合にはバイアス付与手段を低抵抗とする
ことができる。これによって、ゲート領域若しくは第１
のゲート領域に供給される入力信号に対する絶縁ゲート
トランジスタ素子の動作の制御を行うことが可能にな
る。即ち、例えば、ゲート領域若しくは第１のゲート領
域に供給される或る入力信号には絶縁ゲートトランジス
タ素子が応答するが、別の入力信号には絶縁ゲートトラ
ンジスタ素子が応答しないといった制御が可能である。
あるいは又、トランジスタ素子を一旦オン状態として、
チャネル形成領域若しくは第２のゲート領域を充電し、
次いで、トランジスタ素子を遷移の直前にオフ状態とす
れば、遷移時間の長い入力信号に対して絶縁ゲートトラ
ンジスタ素子を応答させることができる。尚、バイアス
付与手段としてダイオードを用いることも考えられる
が、場合によっては、特に、本発明の第１の態様に係る
絶縁ゲートトランジスタ素子あるいはその駆動方法にお
いては、チャネル形成領域若しくは第２のゲート領域に
印加されるオフ時電位ＶOFFが不安定となったり、ラッ
チアップが生じ易くなる虞がある。
【００２８】本発明の第１の態様に係る絶縁ゲートトラ
ンジスタ素子若しくはその駆動方法においては、容量性
素子は、（例えばゲート領域の延在領域から構成され
た）第１の導電領域と、（例えばチャネル形成領域の延
在領域から構成された）第２の導電領域と、第１の導電
領域と第２の導電領域によって挟まれた誘電体膜から構
成されていることが好ましい。ここで、誘電体膜は、前
記絶縁膜の延在領域から成ることが、構成の簡素化の観
点から、望ましい。あるいは又、容量性素子は、接合容
量から構成されていることが好ましい。ここで、接合容
量として、深く順バイアスされていないｐｎ接合あるい
はショットキ接合を挙げることができる。
【００２９】また、本発明の第２態様に係る絶縁ゲート
トランジスタ素子若しくはその駆動方法においては、容
量性素子は、第１の導電領域、第２の導電領域、及び第
１の導電領域と第２の導電領域によって挟まれた誘電体
膜から構成され、第１の導電領域は第１のゲート領域の
延在領域から構成され、第２の導電領域は第２のゲート
領域の延在領域から構成されていることが望ましい。こ
こで、誘電体膜は、前記第２の絶縁膜の延在領域から構
成されていることが、構成の簡素化の観点から、望まし
い。また、第１の絶縁膜を形成する際、誘電体膜が同時
に形成されることが望ましい。更には、第１の導電領域
と誘電体膜との間に、容量性素子の電極としての導電領
域が形成されており、この導電領域はコンタクトプラグ
を介して第１の導電領域と接続されていることが好まし
い。あるいは又、容量性素子は、接合容量から構成され
ていることが好ましい。ここで、接合容量として、深く
順バイアスされていないｐｎ接合あるいはショットキ接
合を挙げることができる。
【００３０】本発明の第１若しくは第２の態様に係る絶
縁ゲートトランジスタ素子若しくはその駆動方法におい
ては、チャネル形成領域、ソース／ドレイン領域は、半
導体基板に形成されていてもよいが、支持基板上に設け
られた絶縁層の上に形成されていることが好ましい。
尚、後者の形態は、所謂ＳＯＩ技術を応用して実現する
ことができる。
【００３１】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００３２】（実施の形態１）実施の形態１において
は、図１の（Ａ）に示した本発明の絶縁ゲートトランジ
スタ素子の等価回路に基づき、本発明の絶縁ゲートトラ
ンジスタ素子の動作特性を説明する。尚、図１の（Ａ）
に示す実施の形態１における絶縁ゲートトランジスタ素
子にあっては、容量性素子の他端はゲート領域（若しく
は第１のゲート領域）と接続されている。
【００３３】バイアス付与手段の抵抗値をＲBとし、容
量性素子の容量をＣCとする。また、容量ＣBを、チャネ
ル形成領域とチャネルとの間の容量（若しくは第２のゲ
ート領域とチャネル形成領域との間の容量）と、チャネ
ル形成領域（若しくは第２のゲート領域）とドレイン領
域、ソース領域、その他の領域との間の容量の合計とす
る。更には、αを、容量性素子を介してチャネル形成領
域（若しくは第２のゲート領域）へ供給される信号の入
力信号に対する割合とする。
【００３４】本発明の絶縁ゲートトランジスタ素子にお
けるドライブ電流Ｉdsの増加分ΔＩdsは、以下の式
（１）で表すことができる。ここで、式（１）における
各種の変数を、以下のとおりに定義する。 ＶIN：ゲート領域（若しくは第１のゲート領域）に供給
される信号の電圧 Ｖth-OFF：絶縁ゲートトランジスタ素子の不作動時（定
常時）のゲート閾値電圧（若しくは第１のゲート領域の
ゲート閾値電圧） ＶDD：絶縁ゲートトランジスタ素子のドレイン領域に負
荷トランジスタを介して印加される電源電圧 β：（Ｗ／Ｌ）μＣoxである。ここで、Ｗはチャネルの
幅、Ｌはチャネルの長さであり、μは電子の移動度であ
り、Ｃoxは絶縁膜（若しくは第１の絶縁膜）の単位面積
当たりの容量である。
【００３５】
【数１】 ΔＩds＝（β／２）｛−（ＶIN−Ｖth-OFF）2 ＋（ＶIN−Ｖth-OFF＋αγＶIN）2｝ ＝（β／２）｛αγＶIN（２ＶIN−２Ｖth-OFF＋αγＶIN）｝ ≦（β／２）｛αγＶDD（２ＶDD−２Ｖth-OFF＋αγＶDD）｝ （１）
【００３６】ここで、γは、チャネル形成領域（若しく
は第２のゲート領域）の電圧変化ΔＶch（＝ＶON−Ｖ
OFF）に対する、ゲート領域（若しくは第１のゲート領
域）から見たゲート閾値電圧の変化分ΔＶth（＝Ｖ
th-ON−Ｖth-OFF）の割合で与えられる。また、αは、
以下の式（３）にて表される。
【００３７】
【数２】ΔＶth＝γΔＶch （２）
【数３】α＝ＣB／（ＣC＋ＣB） （３）
【００３８】ＶDD＝１．０Ｖ、Ｖth-OFF＝０．４Ｖ、γ
＝０．４、α＝０．５のとき、ΔＩds／Ｉds≦０．７８
である。即ち、ＶDD＝１．０Ｖにおいては、絶縁ゲート
トランジスタ素子の動作速度は７８％の高速化が可能と
なる。逆に、同じ動作速度を実現するためには、電源電
圧は０．８Ｖ弱でよく、消費電力は約６０％に削減可能
である。この消費電力の改善率は、電源電圧ＶDDがＶ
th-OFFに近づくほど高くなる。尚、（ＣC＋ＣB）とＲB
とで決まる時定数は、入力信号の遷移時間（パルス信号
の立上り時間）よりも長くする必要がある。この時定数
は信号（入力信号）のパルス幅より大きくとも、等しく
とも、小さくともよい。尚、上記の改善度は、配線等に
よる入力、出力の負荷容量がチャネル形成領域の容量値
に比べて大きいとき、又は、チャネル形成領域がＳＯＩ
構造内に設けられており、チャネル形成領域の容量値そ
のものが小さいときに、得ることができる。
【００３９】尚、実施の形態１にて説明した絶縁ゲート
トランジスタ素子においては、容量性素子の他端はゲー
ト領域（若しくは第１のゲート領域）と直接接続されて
いる構造としたが、容量性素子の他端は、必ずしもゲー
ト領域（若しくは第１のゲート領域）と直接接続されて
いる必要はなく、図２の（Ａ）に示すように、一般的に
は、ゲート領域（若しくは第１のゲート領域）に入力さ
れる信号と略同相の信号が容量性素子の他端に入力され
れば、同一の機能、効果が本発明の絶縁ゲートトランジ
スタ素子によって達成される。特に、本発明の第２の態
様に係る絶縁ゲートトランジスタ素子若しくはその駆動
方法においては、奇数段前の回路の出力部分（例えば、
前段の回路を構成するトランジスタ素子のドレイン部の
第２の面側）と第２のゲート領域とを容量性素子を介し
て接続すれば、絶縁ゲートトランジスタ素子の構造が簡
素となり、製造プロセス工程数を低減することができ
る。
【００４０】（実施の形態２）実施の形態２は、本発明
の第１の態様に係る絶縁ゲートトランジスタ素子及びそ
の駆動方法に関する。実施の形態２の絶縁ゲートトラン
ジスタ素子の各構成要素の模式的な配置図を図３に示
し、模式的な一部断面図を図４に示す。尚、図４の
（Ａ）及び（Ｂ）は、図３の（Ａ）の矢印Ａ−Ａ及びＢ
−Ｂに沿った模式的な一部断面図である。また、図３の
（Ａ）及び（Ｂ）は、図４の（Ａ）及び（Ｂ）の矢印Ａ
−Ａ及びＢ−Ｂに沿った模式的な配置図である。
【００４１】実施の形態２の絶縁ゲートトランジスタ素
子は、チャネル形成領域２２と、ソース領域２３と、ド
レイン領域２４と、ゲート領域２１と、バイアス付与手
段３０と、容量性素子４０から構成されている。ソース
領域２３及びドレイン領域２４は、チャネル形成領域２
２と接し、且つ、互いに離間して設けられている。ゲー
ト領域２１は、ソース領域２３とドレイン領域２４とで
挟まれたチャネル形成領域２２に対向して、絶縁膜２０
を介して設けられている。実施の形態２においては、バ
イアス付与手段３０は、チャネル形成領域２２の延在領
域に設けられた抵抗素子から成り、具体的には、不純物
がソース／ドレイン領域に比べて低濃度にドーピングさ
れた半導体領域３１から構成されている。また、容量性
素子４０は、ゲート領域２１の延在領域から構成された
第１の導電領域４２と、チャネル形成領域２２の延在領
域から構成された第２の導電領域４１と、第１の導電領
域４２と第２の導電領域４１によって挟まれた誘電体膜
から構成されている。更には、この誘電体膜は、絶縁膜
２０の延在領域から構成されている。ここで、第１の導
電領域４２及び第２の導電領域４１はコンデンサの電極
に相当し、絶縁膜２０はコンデンサの誘電体膜に相当す
る。更に、チャネル形成領域２２、ソース領域２３及び
ドレイン領域２４は、絶縁層１１の上に形成されてい
る。尚、絶縁層１１は支持基板１０の上に形成されてい
る。
【００４２】実施の形態２の絶縁ゲートトランジスタ素
子及びその駆動方法においては、チャネル形成領域２２
には、不動作時の絶縁ゲートトランジスタ素子のゲート
閾値電圧Ｖth-OFFを制御するための電位（オフ時電位Ｖ
OFF）がバイアス付与手段３０を介して印加される。し
かも、チャネル形成領域２２には、ゲート領域２１に供
給される入力信号と略同相の信号が容量性素子４０を介
して供給される。即ち、チャネル形成領域２２はバイア
ス付与手段３０を介して規定の電位ＶGGLに接続されて
いる。しかも、チャネル形成領域２２は容量性素子４０
の一端である第２の導電領域４１と接続されている。一
方、容量性素子４０の他端である第１の導電領域４２は
ゲート領域２１と接続されている。言い換えれば、チャ
ネル形成領域２２は、容量性素子４０を介してゲート領
域２１と結合されている。
【００４３】実施の形態２の絶縁ゲートトランジスタ素
子及びその駆動方法においては、絶縁ゲートトランジス
タ素子の不作動時のゲート閾値電圧Ｖth-OFFは規定の電
位ＶGGLによって設定されている。即ち、チャネル形成
領域２２はバイアス付与手段３０を介して規定の電位Ｖ
GGLに接続されているので、チャネル形成領域２２はオ
フ時電位ＶOFFとなる。オフ時電位ＶOFF適切に設定する
ことによって、言い換えれば、かかる規定の電位ＶGGL
を適切に設定することによって、絶縁ゲートトランジス
タ素子の不作動時のリーク電流を所望の値以下に抑える
ことができる。加えて、規定の電位ＶGGLを適切に選択
することができるので、ゲート閾値電圧Ｖth-OFFの温度
依存性、製造ロット間のばらつき、あるいはウエハ内の
面内ばらつきにより、動作しない絶縁ゲートトランジス
タ素子が生じるといった問題を確実に回避することがで
きる。更には、チャネル形成領域の不純物濃度のばらつ
きに起因したゲート閾値電圧Ｖth-OFFのばらつきの発生
を抑制することが可能である。
【００４４】チャネル形成領域２２は容量性素子４０を
介してゲート領域２１と結合しており、しかも、絶縁ゲ
ートトランジスタ素子の作動時、チャネル形成領域２２
にはゲート領域２１に供給される入力信号ＶINと略同相
の信号が容量性素子４０を介して供給される。従って、
チャネル形成領域２２はオン時電位ＶON（ｎチャネルの
場合ＶON＞ＶOFF、ｐチャネルの場合ＶON＜ＶOFF）とな
る結果、ゲート領域２１から見たゲート閾値電圧Ｖ
th-ONが低下し、絶縁ゲートトランジスタ素子の低電源
電圧での動作や高速動作が可能となる。尚、図３及び図
４に示した絶縁ゲートトランジスタ素子においては、ゲ
ート領域２１への信号の供給のためにゲート領域２１か
ら延在した導電部４２にコンタクトプラグ（図示せず）
を形成する必要がある。従って、かかるコンタクトプラ
グの下方に容量性素子４０を設ければ、絶縁ゲートトラ
ンジスタ素子の面積が従来のものと比較して大きくなる
ことはない。
【００４５】以下、実施の形態２の絶縁ゲートトランジ
スタ素子の作製方法の概要を、図５〜図８を参照して説
明する。尚、図５の（Ａ）、図６の（Ａ）、図７の
（Ａ）及び図８の（Ａ）は、図３の（Ａ）の矢印Ａ−Ａ
に沿ったと同様の模式的な一部断面図を示し、図５の
（Ｂ）、図６の（Ｂ）、図７の（Ｂ）及び図８の（Ｂ）
は、図３の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の模式的
な一部断面図を示す。
【００４６】［工程−２００］先ず、例えばシリコン半
導体基板から成る支持基板１０上に、例えばＳｉＯ2か
ら成る絶縁層１１及びシリコン層１２を形成する。尚、
かかる構造は、貼り合わせＳＯＩ法、あるいは、シリコ
ン半導体基板に酸素をイオン注入した後に熱処理を行っ
て得られるＳＩＭＯＸ法等、公知の方法で得ることがで
きる。あるいは又、シリコン層１２は、例えば非晶質シ
リコン層や多結晶シリコン層をＣＶＤ法等によって絶縁
層１１の上に成膜し、次いで、レーザビームや電子ビー
ムを用いた帯域溶融結晶化法、絶縁層１１に設けられた
開口部を介して結晶成長を行うラテラル固相結晶成長法
等の、各種の公知の単結晶化技術によって形成すること
もできる。その後、バイアス付与手段３０及び容量性素
子４０を含む絶縁ゲートトランジスタ素子を形成すべき
領域を残し、シリコン層１２に選択酸化処理を施し、所
謂フィールド酸化膜１３を形成する。
【００４７】［工程−２１０］その後、シリコン層１２
の表面を熱酸化法にて酸化し、シリコン層１２の表面に
絶縁膜２０を形成する（図５参照）。かかる絶縁膜２０
は、所謂ゲート酸化膜として機能すると同時に、容量性
素子４０における誘電体膜としても機能する。尚、所謂
ゲート酸化膜として機能する絶縁膜２０とは別に、容量
性素子４０における誘電体膜として機能する絶縁膜を別
工程にて形成してもよい。また、チャネル形成領域を形
成すべきシリコン層１２の領域と、容量性素子を形成す
べきシリコン層１２との間のシリコン層１２の表面にフ
ィールド酸化膜を形成してもよい。
【００４８】［工程−２２０］その後、バイアス付与手
段３０である抵抗素子を構成する半導体領域３１を形成
するために、シリコン層１２に不純物のイオン注入を施
す。尚、かかるイオン注入における不純物のドーズ量
は、バイアス付与手段３０の抵抗値を所望の値とするこ
とができるドーズ量とすればよい。一方、容量性素子４
０を構成する第２の導電領域４１を形成するために、シ
リコン層１２に不純物の高濃度イオン注入を施す。こう
して、図６に示す構造を得ることができる。尚、各領域
を形成するためのイオン注入の順序は、本質的には任意
である。また、［工程−２１０］において絶縁膜２０を
形成する前に、イオン注入を行ってもよい。
【００４９】［工程−２３０］次に、全面に、不純物を
ドーピングした多結晶シリコン層をＣＶＤ法にて成膜し
た後、かかる多結晶シリコン層をパターニングして、ゲ
ート領域２１、及び容量性素子４０を構成するゲート領
域２１の延在領域である第１の導電領域４２を形成する
（図７参照）。尚、ゲート領域２１及び第１の導電領域
４２を、多結晶シリコンから構成する代わりに、多結晶
シリコン層とシリサイド層（ＴｉＳｉ2、ＷＳｉ、Ｃｏ
Ｓｉ2等）から成るポリサイド層、あるいは、多結晶シ
リコン層とタングステン層の２層構造とすることもでき
る。
【００５０】［工程−２４０］その後、ＬＤＤ構造を形
成するために、絶縁ゲートトランジスタ素子のソース領
域及びドレイン領域を形成すべきシリコン層１２の領域
に不純物のイオン注入を行い、次いで、全面にＣＶＤ法
にてＳｉＯ2層を成膜した後、かかるＳｉＯ2層をエッチ
バックして、ゲート領域２１及び第１の導電領域４２の
側壁にサイドウオールを形成する。尚、サイドウオール
の図示は省略した。その後、シリコン層１２に不純物の
イオン注入を行い、次いで、不純物の活性化アニール処
理を行い、シリコン層１２に、チャネル形成領域２２、
ソース領域２３及びドレイン領域２４を形成する（図８
参照）。尚、必要に応じて、［工程−２２０］におい
て、チャネル形成領域を形成すべきシリコン層１２の領
域の絶縁層１１界面近傍に不純物のイオン注入を行い、
チャネル形成領域２２の下方（底部）に高濃度不純物領
域を形成しておいてもよい。
【００５１】［工程−２５０］次いで、例えばＳｉＯ2
から成る層間絶縁層２５をＣＶＤ法にて全面に成膜した
後、ソース領域２３、ドレイン領域２４の上方の層間絶
縁層２５にＲＩＥ法で開口部を形成する。併せて、半導
体領域３１の端部の上方にも開口部を形成する。そし
て、開口部内を含む全面に、例えばスパッタ法にてアル
ミニウム系合金層を成膜した後、かかるアルミニウム系
合金層をパターニングし、配線２６Ａ，２６Ｂ，２６Ｃ
を形成する。こうして、図３及び図４に示した構造の絶
縁ゲートトランジスタ素子を作製することができる。
尚、例えばブランケットタングステン法にて開口部内を
タングステンで埋め込み、開口部内にタングステンから
成るコンタクトプラグを形成した後、例えばスパッタ法
にてアルミニウム系合金層を層間絶縁層２５上に成膜し
てもよい。
【００５２】（実施の形態３）実施の形態３の絶縁ゲー
トトランジスタ素子は実施の形態２の変形である。実施
の形態２の絶縁ゲートトランジスタ素子が所謂ＳＯＩ構
造を有していたのに対して、図９に模式的な一部断面図
を示すように、実施の形態３においては、チャネル形成
領域２２、ソース領域２３、ドレイン領域２４、チャネ
ル形成領域２２の延在領域に設けられた半導体領域３１
から構成された抵抗素子、及びチャネル形成領域２２か
ら延在した第２の導電領域４１が、半導体基板一表面に
設けられたウエル構造内に形成されている。その他の点
は実施の形態２と同様とすることができる。尚、図９の
（Ａ）は、図３の（Ａ）の矢印Ａ−Ａに沿ったと同様の
模式的な一部断面図を示し、図９の（Ｂ）は、図３の
（Ａ）の矢印Ｂ−Ｂに沿ったと同様の模式的な一部断面
図を示す。
【００５３】（実施の形態４）実施の形態４の絶縁ゲー
トトランジスタ素子も実施の形態２の変形である。実施
の形態２の絶縁ゲートトランジスタ素子においては、バ
イアス付与手段３０を、チャネル形成領域２２の延在領
域に設けられた半導体領域３１から成る抵抗素子とし
た。これに対して、実施の形態４においては、図１０の
（Ａ）に模式的な一部断面図を示すように、バイアス付
与手段３２は、チャネル形成領域２２の延在領域に設け
られたトランジスタ素子から成る。このバイアス付与手
段３２を構成するトランジスタ素子は、ゲート部３３、
チャネル形成部３４及びソース／ドレイン部３５から構
成されている。そして、ソース／ドレイン部３５の一方
は、絶縁ゲートトランジスタ素子のチャネル形成領域２
２から延在しており、ソース／ドレイン部３５の他方
は、配線２６Ｃを介して規定の電位ＶGGLに接続されて
いる。バイアス付与手段３２を構成するトランジスタ素
子のチャネル形成部３４の表面に誘起されるチャネルの
導電型は、絶縁ゲートトランジスタ素子のチャネル形成
領域２２の表面に誘起されるチャネルの導電型とは同一
又は逆の導電型である。かかるバイアス付与手段３２の
抵抗値は、チャネル形成部３４の不純物の導電型の選択
及び濃度の制御、並びに、ゲート部３３に印加するバイ
アスによって、制御することができる。トランジスタ素
子のチャネルの導電型が絶縁ゲートトランジスタ素子の
チャネルの導電型と逆の場合には、図１０の（Ａ）に示
すように、ゲート部３３へ入力信号ＶINを印加すればよ
い。一方、トランジスタ素子のチャネルの導電型が絶縁
ゲートトランジスタ素子のチャネルの導電型と同じ場合
には、入力信号ＶINと略逆相の信号をゲート部３３へ印
加することによって、動作の効率化を図ることができ
る。尚、図１０の（Ａ）は、図３の（Ａ）の矢印Ａ−Ａ
に沿ったと同様の模式的な一部断面図を示す。実施の形
態４における図３の（Ａ）の矢印Ｂ−Ｂに沿ったと同様
の断面構造は、図４の（Ｂ）に示した構造と同一であ
る。
【００５４】また、チャネル形成領域２２の導電型とソ
ース／ドレイン部３５の導電型が同じである場合には、
ソース／ドレイン部３５の一方とチャネル形成領域２２
の一部とを共通領域とすれば、チャネル形成領域２２に
よってソース／ドレイン部３５の一方を代用することが
できる。その結果、ソース／ドレイン部３５の一方を敢
えて設けなくても、バイアス付与手段３２としてトラン
ジスタ素子は機能する。
【００５５】あるいは又、図１０の（Ｂ）に模式的な一
部断面図を示すように、実施の形態４の絶縁ゲートトラ
ンジスタ素子を実施の形態３の変形とすることもでき
る。尚、図１０の（Ｂ）は、図３の（Ａ）の矢印Ａ−Ａ
に沿ったと同様の模式的な一部断面図を示し、図３の
（Ａ）の矢印Ｂ−Ｂに沿ったと同様の断面構造は、図９
の（Ｂ）に示した構造と同一である。
【００５６】実施の形態４の絶縁ゲートトランジスタ素
子は、実施の形態２の［工程−２１０］において、バイ
アス付与手段３２を構成するトランジスタ素子のゲート
酸化膜を絶縁膜２０から形成し、［工程−２３０］にお
いてゲート部３３を形成し、［工程−２４０］において
ソース／ドレイン部３５を形成すればよい。また、［工
程−２５０］において、ゲート部３３に対する配線を設
ければよい。
【００５７】（実施の形態５）実施の形態５の絶縁ゲー
トトランジスタ素子も実施の形態２の変形である。実施
の形態２の絶縁ゲートトランジスタ素子においては、容
量性素子４０を、ゲート領域２１から延在した第１の導
電領域４２と、チャネル形成領域２２から延在した第２
の導電領域４１と、絶縁膜２０から構成した。一方、実
施の形態５においては、図１１に示すように、容量性素
子４３は、深く順バイアスされていないｐｎ接合から成
る接合容量から構成されている。かかる容量性素子４３
は、実施の形態２の［工程−２２０］において、容量性
素子４０を構成する第２の導電領域４１を形成するため
にシリコン層１２に不純物の高濃度イオン注入を施した
後、第２の導電領域４１の表面に第２の導電領域４１の
導電型とは逆の導電型の不純物をイオン注入することに
よって形成することができる。尚、実施の形態５にて説
明した容量性素子４３を、実施の形態３あるいは実施の
形態４にて説明した絶縁ゲートトランジスタ素子に適用
することもできる。ここで、図１１は、図３の（Ａ）の
矢印Ａ−Ａに沿ったと同様の模式的な一部断面図を示
す。実施の形態５における図３の（Ａ）の矢印Ｂ−Ｂに
沿ったと同様の断面構造は、図９の（Ｂ）に示した構造
と同一である。
【００５８】（実施の形態６）実施の形態６は、本発明
の第２の態様に係る絶縁ゲートトランジスタ素子及びそ
の駆動方法に関する。実施の形態６の絶縁ゲートトラン
ジスタ素子の模式的な一部断面図を図１２に示す。実施
の形態６の絶縁ゲートトランジスタ素子は、対向する第
１の面５２Ａ及び第２の面５２Ｂを有するチャネル形成
領域５２と、ソース領域５３と、ドレイン領域５４と、
第１のゲート領域５１Ａと、第２のゲート領域５１Ｂ
と、バイアス付与手段３０と、容量性素子４０とから構
成されている。第１のゲート領域５１Ａは、ソース領域
５３とドレイン領域５４とで挟まれたチャネル形成領域
５２の第１の面５２Ａに対向して、第１の絶縁膜５０Ａ
を介して設けられている。一方、第２のゲート領域５１
Ｂは、ソース領域５３とドレイン領域５４とで挟まれた
チャネル形成領域５２の第２の面５２Ｂに対向して、第
２の絶縁膜５０Ｂを介して設けられている。
【００５９】第２のゲート領域５１Ｂには、バイアス付
与手段３０を介して所定の電位が印加され、且つ、第１
のゲート領域５１Ａに供給される信号と略同相の信号が
容量性素子４０を介して第２のゲート領域５１Ｂに供給
される。第２のゲート領域５１Ｂに印加される所定の電
位は、より具体的には、不動作時の絶縁ゲートトランジ
スタ素子の第１のゲート領域５１Ａのゲート閾値電圧Ｖ
th_OFFを制御するための電位（オフ時電位ＶOFF）であ
る。第２のゲート領域５１Ｂは、バイアス付与手段３０
を介して規定の電位ＶGGLに接続されている。また、第
２のゲート領域５１Ｂは容量性素子４０の一端である第
２の導電領域４１Ａと接続されている。一方、容量性素
子４０の他端である導電領域４４は第１のゲート領域５
１Ａと接続されている。即ち、第２のゲート領域５１Ｂ
は容量性素子４０を介して第１のゲート領域５１Ａと結
合されている。
【００６０】実施の形態６においては、バイアス付与手
段３０は第２のゲート領域５１Ｂの延在領域に設けられ
た抵抗素子から成り、この抵抗素子は、不純物がソース
／ドレイン領域に比べて低濃度にドーピングされた半導
体領域３１から構成されている。また、容量性素子４０
は、第１のゲート領域５１Ａの延在領域から構成された
第１の導電領域４２と、導電領域４４と、第２のゲート
領域５１Ｂの延在領域から構成された第２の導電領域４
１Ａと、第２の絶縁膜５０Ｂから構成されている。尚、
第２の導電領域４１Ａ及び導電領域４４がコンデンサの
電極に相当し、第２の絶縁膜５０Ｂはコンデンサの誘電
体膜に相当する。導電領域４４は、第２の絶縁膜５０Ｂ
の上に形成されており、導電領域４４は、コンタクトプ
ラグを介して、第１のゲート領域５１Ａの延在領域から
構成された第１の導電領域４２Ａと接続されており、更
には、層間絶縁層２５の上に形成された配線２６Ｄと接
続されている。チャネル形成領域５２、ソース領域５３
及びドレイン領域５４は、絶縁層１１の上に形成されて
いる。尚、絶縁層１１は支持基板１０の上に形成されて
いる。
【００６１】実施の形態６の絶縁ゲートトランジスタ素
子及びその駆動方法においては、絶縁ゲートトランジス
タ素子の不作動時の第１のゲート領域５１Ａから見たゲ
ート閾値電圧Ｖth-OFFは規定の電位ＶGGLによって設定
されている。即ち、第２のゲート領域５１Ｂはバイアス
付与手段３０を介して規定の電位ＶGGLに接続されてい
るので、第２のゲート領域５１Ｂはオフ時電位ＶOFFと
なる。オフ時電位ＶOFFを適切に設定することによっ
て、言い換えれば、かかる規定の電位ＶGGLを適切に設
定することによって、絶縁ゲートトランジスタ素子の不
作動時のリーク電流を所望の値以下に抑えることができ
る。加えて、規定の電位ＶGGLを適切に選択することが
できるので、第１のゲート領域５１Ａのゲート閾値電圧
Ｖth-OFFの温度依存性、製造ロット間のばらつき、ある
いはウエハ内の面内ばらつきにより、動作しない絶縁ゲ
ートトランジスタ素子が生じるといった問題を確実に回
避することができる。更には、チャネル形成領域の不純
物濃度のばらつきに起因した第１のゲート領域５１Ａの
ゲート閾値電圧のばらつきの発生を抑制することが可能
である。
【００６２】第２のゲート領域５１Ｂは容量性素子４０
を介して第１のゲート領域５１Ａと結合しており、しか
も、絶縁ゲートトランジスタ素子の作動時、第２のゲー
ト領域５１Ｂには第１のゲート領域５１Ａに供給される
入力信号ＶINと略同相の信号が容量性素子４０を介して
供給される。従って、第２のゲート領域５１Ｂはオン時
電位ＶON（ｎチャネルの場合ＶON＞ＶOFF、ｐチャネル
の場合ＶON＜ＶOFF）となる結果、第１のゲート領域５
１Ａのゲート閾値電圧Ｖth-ONが低下し、絶縁ゲートト
ランジスタ素子の低電源電圧での動作や高速動作が可能
となる。
【００６３】以下、実施の形態６の絶縁ゲートトランジ
スタ素子の作製方法の概要を、図１３〜図１５を参照し
て説明する。尚、実施の形態６の絶縁ゲートトランジス
タ素子は、半導体基板と支持基板とを張り合わせる、所
謂、張り合わせＳＯＩ技術に基づき作製される。
【００６４】［工程−６００］先ず、絶縁ゲートトラン
ジスタ素子のソース領域５３、ドレイン領域５４、チャ
ネル形成領域５２及び容量性素子の導電領域４４を形成
すべき、例えばシリコン半導体基板から成る出発基板１
０Ａの表面の部分に、シリコン窒化膜／シリコン酸化膜
等から成る酸化又はエッチング用マスクを公知の方法に
基づき形成する。そして、酸化又はエッチング用マスク
で被覆されていない出発基板１０Ａの部分に対して、公
知の選択酸化技術あるいはトレンチエッチ／リフィル技
術を施し、フィールド酸化膜１３Ａを形成する。尚、フ
ィールド酸化膜１３Ａが形成されていない出発基板１０
Ａの部分の表面近傍が第２のシリコン層に相当する。
【００６５】［工程−６１０］その後、良質の絶縁膜を
形成するために、酸化又はエッチング用マスクを除去
し、再度、熱酸化法、あるいは熱酸化に続いて熱窒化を
行う方法により、フィールド酸化膜１３Ａが形成されて
いない出発基板１０Ａの部分の表面に第２の絶縁膜５０
Ｂを形成する。続いて、全面に第１のシリコン層１４を
ＣＶＤ法にて形成し、バイアス付与手段３０、絶縁ゲー
トトランジスタ素子の第２のゲート領域５１Ｂ、容量性
素子の導電部４１Ａを形成すべき部分以外の第１のシリ
コン層１４の部分に対して、公知の選択酸化を施し、フ
ィールド酸化膜１３を形成する。尚、第２の絶縁膜５０
Ｂは、ゲート酸化膜として機能すると同時に、容量性素
子４０における誘電体膜としても機能する。
【００６６】［工程−６２０］その後、バイアス付与手
段３０である抵抗素子を構成する半導体領域３１を形成
するために、第１のシリコン層１４に選択的に不純物の
イオン注入を施す。尚、かかるイオン注入における不純
物のドーズ量は、バイアス付与手段３０の抵抗値を所望
の値とすることができるドーズ量とすればよい。一方、
容量性素子４０を構成する第２の導電領域４１Ａを形成
するために、第１のシリコン層１４に選択的に不純物の
高濃度イオン注入を施す。同時に、第２のゲート領域５
１Ｂを形成するために、第１のシリコン層１４に選択的
に不純物の高濃度イオン注入を施す。こうして、図１３
に示す構造を得ることができる。尚、各領域を形成する
ためのイオン注入の順序は、本質的には任意である。そ
の後、全面に絶縁層１１をＣＶＤ法にて形成し、必要で
あれば、更に多結晶シリコン層を絶縁層１１上に成膜
し、絶縁層１１（若しくは多結晶シリコン層）の表面を
鏡面研磨する。
【００６７】［工程−６３０］次に、鏡面研磨された例
えばシリコン半導体基板から成る支持基板１０と、出発
基板１０Ａの鏡面研磨面を接合し、次いで、９００゜Ｃ
前後での熱処理を施すことによって、分子レベルあるい
は原子レベルの接着状態を得ることができる。その後、
出発基板１０Ａを裏面から所定の厚さまで研削し、更
に、フィールド酸化膜１３Ａをストッパーとして出発基
板１０Ａを研磨する。これによって、第２のシリコン層
１５を得ることができる。次いで、犠牲酸化及び酸化膜
のエッチングにより第２のシリコン層１５の表面の欠陥
を除去した後、再度、熱酸化法、あるいは熱酸化に続い
て熱窒化を行う方法により、フィールド酸化膜１３Ａが
形成されていない出発基板１０Ａの部分である第２のシ
リコン層１５の表面に第１の絶縁膜５０Ａを形成する。
こうして、図１４に示す構造を得ることができる。
【００６８】尚、場合によっては、第１のゲート領域５
１Ａのゲート閾値電圧の制御を行うために、かかる第２
のシリコン層１５のチャネル形成領域を形成すべき領域
へ不純物をイオン注入することは不要である。第２のシ
リコン層１５の厚さを薄くすることによって、不純物を
導入しなくともパンチスルーが発生することを防止でき
る。但し、そのままでは第１のゲート領域５１Ａのゲー
ト閾値電圧の制御を行うことができないが、実施の形態
６の絶縁ゲートトランジスタ素子においては第２のゲー
ト領域５１Ｂが設けられているので、第１のゲート領域
５１Ａのゲート閾値電圧の制御を第２のゲート領域５１
Ｂの電位によって行うことができる。従って、チャネル
形成領域には不純物が不要であるが故に、チャネル形成
領域を形成するためのイオン注入に起因した第１のゲー
ト領域５１Ａのゲート閾値電圧のばらつきの発生を本質
的に回避することが可能となる。
【００６９】［工程−６４０］次に、全面に不純物をド
ーピングした多結晶シリコン層をＣＶＤ法にて成膜し、
かかる多結晶シリコン層をパターニングして、第１のゲ
ート領域５１Ａ、及び第１のゲート領域５１Ａの延在領
域から構成された第１の導電領域４２Ａを形成する。
尚、第１のゲート領域５１Ａ及び第１の導電領域４２Ａ
を、多結晶シリコンから構成する代わりに、多結晶シリ
コン層とシリサイド層（ＴｉＳｉ2、ＷＳｉ、ＣｏＳｉ2
等）から成るポリサイド層、あるいは、多結晶シリコン
層とタングステン層の２層構造とすることもできる。
【００７０】［工程−６５０］その後、ＬＤＤ構造を形
成するために第２のシリコン層１５に不純物のイオン注
入を行い、次いで、全面にＣＶＤ法にてＳｉＯ2層を成
膜した後、かかるＳｉＯ2層をエッチバックして、第１
のゲート領域５１Ａ及び第１の導電領域４２Ａの側壁に
サイドウオールを形成する。尚、サイドウオールの図示
は省略した。その後、第２のシリコン層１５に不純物の
イオン注入を行い、次いで、不純物の活性化アニール処
理を行い、第２のシリコン層１５に、チャネル形成領域
５２、ソース領域５３及びドレイン領域５４を形成する
（図１５参照）。
【００７１】［工程−６６０］次いで、例えばＳｉＯ2
から成る層間絶縁層２５をＣＶＤ法にて全面に成膜した
後、ソース領域５３、ドレイン領域５４の上方の層間絶
縁層２５にＲＩＥ法で開口部を形成する。更には、導電
領域４４の上方の第１の酸化膜５０Ａ、第１の導電領域
４２Ａ及び層間絶縁層２５にもＲＩＥ法にて開口部を形
成する。そして、開口部内を含む全面に、例えばスパッ
タ法にてアルミニウム系合金層を成膜した後、かかるア
ルミニウム系合金層をパターニングし、配線２６Ａ，２
６Ｂ，２６Ｄを形成する。こうして、図１２に示した構
造の絶縁ゲートトランジスタ素子を作製することができ
る。尚、例えばブランケットタングステン法にて開口部
内をタングステンで埋め込み、開口部内にタングステン
から成るコンタクトプラグを形成した後、例えばスパッ
タ法にてアルミニウム系合金層を層間絶縁層２５上に成
膜してもよい。尚、バイアス付与手段３０である抵抗素
子を構成する半導体領域３１の規定の電位ＶGGLへの接
続は、図示しない配線にて適宜行うことができる。
【００７２】（実施の形態７）実施の形態７の絶縁ゲー
トトランジスタ素子は実施の形態６の変形である。実施
の形態６の絶縁ゲートトランジスタ素子においては、図
１２に模式的な一部断面図を示すように、バイアス付与
手段３０を、第２のゲート領域５１Ｂの延在領域に設け
られた抵抗素子とし、この抵抗素子を半導体領域３１か
ら構成した。これに対して、実施の形態７においては、
図１６に模式的な一部断面図を示すように、バイアス付
与手段３２は、第２のゲート領域５１Ｂの延在領域に設
けられたトランジスタ素子から成る。このバイアス付与
手段３２を構成するトランジスタ素子は、ゲート部３
３、チャネル形成部３４及びソース／ドレイン部３５か
ら構成されている。そして、ソース／ドレイン部３５の
一方は、絶縁ゲートトランジスタ素子の第２のゲート領
域５１Ｂから延在している。また、ソース／ドレイン部
３５の他方は、規定の電位ＶGGLに接続されている。バ
イアス付与手段３２を構成するトランジスタ素子のチャ
ネル形成部３４の表面に誘起されるチャネルの導電型
は、絶縁ゲートトランジスタ素子のチャネル形成領域５
２の表面に誘起されるチャネルの導電型とは同一又は逆
の導電型である。また、バイアス付与手段３２を構成す
るトランジスタ素子のゲート部３３の導電型が絶縁ゲー
トトランジスタ素子のチャネルの導電型と逆である場合
には、ゲート部３３には、絶縁ゲートトランジスタ素子
の第１のゲート領域５１Ａに供給される信号と略同相の
信号が供給される。かかるバイアス付与手段３２の抵抗
値は、チャネル形成部３４の導電型の選択及び不純物濃
度の制御、並びに、ゲート部３３に印加するバイアスに
よって、制御することができる。尚、図１６〜図１８
は、図３の（Ａ）の矢印Ａ−Ａに沿ったと同様の模式的
な一部断面図である。また、実施の形態７〜実施の形態
９における図３の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の
断面構造は、図１２の（Ｂ）に示した構造と同一であ
る。
【００７３】実施の形態７の絶縁ゲートトランジスタ素
子は、実施の形態６の［工程−６００］と同様の工程に
おいて、バイアス付与手段３２を構成するトランジスタ
素子のゲート部を形成すべき出発基板１０Ａの部分にも
酸化又はエッチング用マスクを形成し、［工程−６１
０］と同様の工程において、バイアス付与手段３２を構
成するトランジスタ素子のゲート部を形成すべき出発基
板１０Ａの部分の表面にもゲート酸化膜を形成する。ま
た、実施の形態６の［工程−６３０］と同様の工程を実
行することで第２のシリコン層１５からゲート部３３を
形成する。尚、その前に、実施の形態６の［工程−６２
０］と同様の工程を実行することで、容量性素子４０を
構成する第２の導電領域４１Ａの形成、第２のゲート領
域５１Ｂの形成と併せて、バイアス付与手段３２を構成
するトランジスタ素子のソース／ドレイン部３５を形成
すればよい。また、［工程−６６０］と同様の工程にお
いてゲート部３３に対する配線２６Ｅを設ければよい。
【００７４】（実施の形態８）実施の形態８の絶縁ゲー
トトランジスタ素子も実施の形態６の変形である。実施
の形態８においては、図１７に模式的な一部断面図を示
すように、バイアス付与手段３０は、第２のゲート領域
５１Ｂの延在領域に設けられた抵抗素子である。そし
て、抵抗素子は、不純物がドーピングされた半導体領域
３１から構成されている。また、容量性素子４０は、第
１のゲート領域５１Ａの延在領域から構成された第１の
導電領域４２Ａと、第２のゲート領域５１Ｂの延在領域
から構成された第２の導電領域４１Ａと、第３の絶縁膜
（誘電体膜）５０Ｃから構成されている。尚、第１の導
電領域４２Ａ及び第２の導電領域４１Ａはコンデンサの
電極に相当し、第３の絶縁膜５０Ｃはコンデンサの誘電
体膜に相当する。
【００７５】第３の絶縁膜５０Ｃ、及びそれと接する第
２の導電領域４１Ａは、以下の方法で形成することがで
きる。即ち、実施の形態６の［工程−６００］と同様の
工程において、容量性素子４０を形成すべき出発基板１
０Ａの部分の表面に酸化又はエッチング用マスクを形成
せずに、フィールド酸化膜１３Ａを形成し、実施の形態
６の［工程−６３０］と同様の工程において犠牲酸化を
行う前に、このフィールド酸化膜１３Ａに開口部を設け
る。また、実施の形態６の［工程−６３０］と同様の工
程において、第１の絶縁膜５０Ａを形成すると同時に、
フィールド酸化膜１３Ａに設けられた開口部の底部に露
出した第２の導電領域４１Ａの表面に、第１の絶縁膜５
０Ａと同じ材料から成る第３の絶縁膜５０Ｃを形成す
る。尚、第１の絶縁膜５０Ａを形成する工程と、フィー
ルド酸化膜１３Ａに設けられた開口部の底部に露出した
第２の導電領域４１Ａの表面に第３の絶縁膜５０Ｃを形
成する工程を別の工程としてもよい。その後、全面に、
不純物をドーピングした多結晶シリコン層をＣＶＤ法に
て成膜し、かかる多結晶シリコン層をパターニングし
て、第１のゲート領域５１Ａ及び容量性素子４０を構成
する第１のゲート領域５１Ａの延在領域から構成された
第１の導電領域４２Ａを形成すればよい。尚、実施の形
態８にて説明した容量性素子４０を、実施の形態７にて
説明した絶縁ゲートトランジスタ素子に適用することも
できる。
【００７６】（実施の形態９）実施の形態９の絶縁ゲー
トトランジスタ素子は、実施の形態８の変形である。実
施の形態８の絶縁ゲートトランジスタ素子においては、
容量性素子４０を、第１のゲート領域５１Ａの延在領域
から構成された第１の導電領域４２Ａと、第２のゲート
領域５１Ｂの延在領域から構成された第２の導電領域４
１Ａと、第２の絶縁膜５０Ｂから構成した。一方、実施
の形態９においては、図１８に示すように、容量性素子
４３は、深く順バイアスされていないｐｎ接合から成る
接合容量から構成されている。かかる容量性素子４３
は、実施の形態８において、フィールド酸化膜１３Ａに
開口部を設けた後、第２の導電領域４１Ａの表面に第２
の導電領域４１Ａの導電型とは逆の導電型の不純物をイ
オン注入することによって形成することができる。尚、
実施の形態９にて説明した容量性素子４３を、実施の形
態７にて説明した絶縁ゲートトランジスタ素子に適用す
ることもできる。
【００７７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した絶縁ゲートトランジ
スタ素子の構造は例示であり、適宜変更することができ
る。例えば、図１の（Ｂ）あるいは図２の（Ｂ）に等価
回路を示すＣＭＯＳ絶縁ゲートトランジスタ素子に対し
て、発明の実施の形態２〜９にて説明した構造の絶縁ゲ
ートトランジスタ素子を容易に適用することができる。
発明の実施の形態にて説明した絶縁ゲートトランジスタ
素子を構成する各種材料も例示であり、適宜変更するこ
とが可能である。本発明の第２の態様に係る絶縁ゲート
トランジスタ素子及びその駆動方法においては、絶縁層
の上に第１のゲート領域を設け、その上にチャネル形成
領域を設け、更にその上に第２のゲート領域を設ける構
成とすることもできる。
【００７８】発明の実施の形態においては、専ら、容量
性素子の一端がチャネル形成領域若しくは第２のゲート
領域に接続され、他端がゲート領域若しくは第１のゲー
ト領域に接続された構成を説明したが、本発明の絶縁ゲ
ートトランジスタ素子及びその駆動方法は、これらの構
成に限定されない。図２の（Ａ）に示したように、ゲー
ト領域と容量性素子とを直接接続しない場合の駆動方法
として、前段の回路の出力部分（例えば、前段の回路を
構成するトランジスタ素子のドレイン部）又は奇数段前
の回路の出力部分と第２のゲート領域５１Ｂとを容量性
素子４０を介して接続すれば、絶縁ゲートトランジスタ
素子の構造が簡素となり、製造プロセス工程数を低減す
ることができる。このような構成の絶縁ゲートトランジ
スタ素子の等価回路図を図２０に示す。また、模式的な
一部断面図を図１９に示す。図１９中、参照番号６０，
６１，６２のそれぞれは、前段の回路を構成するトラン
ジスタ素子のゲート領域、チャネル形成領域、ソース領
域である。また、前段の回路を構成するトランジスタ素
子のドレイン領域は、導電領域４４と共通である。尚、
図１９に示す絶縁ゲートトランジスタ素子は、図１２に
示した実施の形態６の絶縁ゲートトランジスタ素子の変
形例である。但し、等価回路図を図２０に示す絶縁ゲー
トトランジスタ素子の構成は、図１９に示した構成に限
定されるものではない。
【００７９】
【発明の効果】本発明においては、不動作時の絶縁ゲー
トトランジスタ素子のゲート閾値電圧を制御するための
電位をチャネル形成領域にバイアス付与手段を介して印
加し、あるいは又、バイアス付与手段を介して所定の電
位を第２のゲート領域に印加するので、絶縁ゲートトラ
ンジスタ素子の不作動時のリーク電流を所望の値以下に
抑えることができるだけでなく、ゲート閾値電圧の温度
依存性、製造ロット間のばらつき、あるいはウエハ内の
面内ばらつきにより、動作しない絶縁ゲートトランジス
タ素子が生じるといった問題を確実に回避することがで
きる。加えて、絶縁ゲートトランジスタ素子の低電源電
圧での動作や高速動作が可能となる。更には、チャネル
形成領域の不純物濃度のばらつきに起因したゲート閾値
電圧のばらつきの発生を抑制することが可能である。
【図面の簡単な説明】
【図１】本発明の絶縁ゲートトランジスタ素子の等価回
路を示す図である。
【図２】本発明の絶縁ゲートトランジスタ素子の別の形
態の等価回路を示す図である。
【図３】発明の実施の形態２の絶縁ゲートトランジスタ
素子の各構成要素の模式的な配置図である。
【図４】発明の実施の形態２の絶縁ゲートトランジスタ
素子の模式的な一部断面図である。
【図５】発明の実施の形態２の絶縁ゲートトランジスタ
素子の作製方法を説明するための支持基板等の模式的な
一部断面図である。
【図６】図５に引き続き、発明の実施の形態２の絶縁ゲ
ートトランジスタ素子の作製方法を説明するための支持
基板等の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態２の絶縁ゲ
ートトランジスタ素子の作製方法を説明するための支持
基板等の模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態２の絶縁ゲ
ートトランジスタ素子の作製方法を説明するための支持
基板等の模式的な一部断面図である。
【図９】発明の実施の形態３の絶縁ゲートトランジスタ
素子の模式的な一部断面図である。
【図１０】発明の実施の形態４の絶縁ゲートトランジス
タ素子の模式的な一部断面図である。
【図１１】発明の実施の形態５の絶縁ゲートトランジス
タ素子の模式的な一部断面図である。
【図１２】発明の実施の形態６の絶縁ゲートトランジス
タ素子の模式的な一部断面図である。
【図１３】発明の実施の形態６の絶縁ゲートトランジス
タ素子の作製方法を説明するための支持基板等の模式的
な一部断面図である。
【図１４】図１３に引き続き、発明の実施の形態６の絶
縁ゲートトランジスタ素子の作製方法を説明するための
支持基板等の模式的な一部断面図である。
【図１５】図１４に引き続き、発明の実施の形態６の絶
縁ゲートトランジスタ素子の作製方法を説明するための
支持基板等の模式的な一部断面図である。
【図１６】発明の実施の形態７の絶縁ゲートトランジス
タ素子の模式的な一部断面図である。
【図１７】発明の実施の形態８の絶縁ゲートトランジス
タ素子の模式的な一部断面図である。
【図１８】発明の実施の形態９の絶縁ゲートトランジス
タ素子の模式的な一部断面図である。
【図１９】図１２に示した実施の形態６の絶縁ゲートト
ランジスタ素子の変形例の模式的な一部断面図である。
【図２０】図２の（Ａ）に示した絶縁ゲートトランジス
タ素子の等価回路をより具体化した等価回路である。
【図２１】第１の従来技術の構成を説明するための等価
回路である。
【図２２】第２の従来技術の構成を説明するための等価
回路、及び半導体素子の模式的な一部断面図である。
【図２３】第３の従来技術の構成を説明するための半導
体素子の模式的な一部断面図である。
【符号の説明】
１０・・・支持基板、１１・・・絶縁層、１２・・・シ
リコン層、１３・・・フィールド酸化膜、１４・・・第
１のシリコン層、１５・・・第２のシリコン層、２０・
・・絶縁膜、２１・・・ゲート部、２２・・・チャネル
形成領域、２３・・・ソース部、２４・・・ドレイン
部、２５・・・層間絶縁層、２６Ａ，２６Ｂ，２６Ｃ，
２６Ｄ，２６Ｅ・・・配線、３０，３２・・・バイアス
付与手段、３１・・・チャネル形成領域から延在した領
域に設けられた半導体領域、３３・・・ゲート部、３４
・・・チャネル形成領域、３５・・・ソース・ドレイン
領域、４０，４３・・・容量性素子、４１・・・チャネ
ル形成領域から延在した導電領域、４１Ａ・・・第２の
ゲート領域から延在した導電部、４２・・・ゲート部か
ら延在した導電部、４２Ａ・・・第１のゲート領域から
延在した導電部、４４・・・容量性素子の電極としての
機能を有する導電領域、５０Ａ・・・第１の絶縁膜、５
０Ｂ・・・第２の絶縁膜、５１Ａ・・・第１のゲート領
域、５１Ｂ・・・第２のゲート領域、５２・・・チャネ
ル形成領域、５２Ａ・・・チャネル形成領域の第１の
面、５２Ｂ・・・チャネル形成領域の第２の面、５３・
・・ソース部、５４・・・ドレイン部、６０・・・前段
の回路を構成するトランジスタ素子のゲート領域、６１
・・・前段の回路を構成するトランジスタ素子のチャネ
ル形成領域、６２・・・前段の回路を構成するトランジ
スタ素子のソース領域

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】（イ）チャネル形成領域と、 （ロ）該チャネル形成領域と接し、且つ、互いに離間し
    て設けられたソース／ドレイン領域と、 （ハ）チャネル形成領域に対向して、絶縁膜を介して設
    けられたゲート領域と、 （ニ）バイアス付与手段と、 （ホ）容量性素子、 から構成された絶縁ゲートトランジスタ素子であって、 チャネル形成領域には、不動作時の絶縁ゲートトランジ
    スタ素子のゲート閾値電圧を制御するための電位が該バ
    イアス付与手段を介して印加され、且つ、 チャネル形成領域には、ゲート領域に供給される信号と
    略同相の信号が該容量性素子を介して供給されることを
    特徴とする絶縁ゲートトランジスタ素子。
  2. 【請求項２】チャネル形成領域に印加される電位は、一
    方のソース／ドレイン領域に印加される電位とは異なる
    電位であり、且つ、他方のソース／ドレイン領域に印加
    される電位とも異なる電位であることを特徴とする請求
    項１に記載の絶縁ゲートトランジスタ素子。
  3. 【請求項３】バイアス付与手段は、チャネル形成領域の
    延在領域に設けられた抵抗素子から成ることを特徴とす
    る請求項１に記載の絶縁ゲートトランジスタ素子。
  4. 【請求項４】バイアス付与手段は、ゲート部、チャネル
    形成部及びソース／ドレイン部から構成されたトランジ
    スタ素子から成り、 不動作時の絶縁ゲートトランジスタ素子のゲート閾値電
    圧を制御するための電位を該ソース／ドレイン部の一方
    に生じさせる電位が、該ソース／ドレイン部の他方に印
    加されることを特徴とする請求項１に記載の絶縁ゲート
    トランジスタ素子。
  5. 【請求項５】トランジスタ素子は、チャネル形成領域の
    延在領域に設けられていることを特徴とする請求項４に
    記載の絶縁ゲートトランジスタ素子。
  6. 【請求項６】トランジスタ素子のチャネル形成部表面に
    誘起されるチャネルの導電型は、絶縁ゲートトランジス
    タ素子のチャネル形成領域表面に誘起されるチャネルの
    導電型とは逆の導電型を有し、 該トランジスタ素子のゲート部には、絶縁ゲートトラン
    ジスタ素子のゲート領域に供給される信号と略同相の信
    号が供給されることを特徴とする請求項４に記載の絶縁
    ゲートトランジスタ素子。
  7. 【請求項７】容量性素子は、ゲート領域の延在領域から
    構成された第１の導電領域と、チャネル形成領域の延在
    領域から構成された第２の導電領域と、該第１の導電領
    域と第２の導電領域によって挟まれた誘電体膜から成る
    ことを特徴とする請求項１に記載の絶縁ゲートトランジ
    スタ素子。
  8. 【請求項８】誘電体膜は、前記絶縁膜の延在領域から成
    ることを特徴とする請求項７に記載の絶縁ゲートトラン
    ジスタ素子。
  9. 【請求項９】容量性素子は、接合容量から構成されてい
    ることを特徴とする請求項１に記載の絶縁ゲートトラン
    ジスタ素子。
  10. 【請求項１０】チャネル形成領域及びソース／ドレイン
    領域は、絶縁層の上に形成されていることを特徴とする
    請求項１に記載の絶縁ゲートトランジスタ素子。
  11. 【請求項１１】（イ）対向する第１の面及び第２の面を
    有するチャネル形成領域と、 （ロ）該チャネル形成領域と接し、且つ、互いに離間し
    て設けられたソース／ドレイン領域と、 （ハ）チャネル形成領域の該第１の面に対向して、第１
    の絶縁膜を介して設けられた第１のゲート領域と、 （ニ）チャネル形成領域の該第２の面に対向して、第２
    の絶縁膜を介して設けられた第２のゲート領域と、 （ホ）バイアス付与手段と、 （ヘ）容量性素子、 から構成された絶縁ゲートトランジスタ素子であって、 第２のゲート領域には、該バイアス付与手段を介して所
    定の電位が印加され、且つ、第１のゲート領域に供給さ
    れる信号と略同相の信号が該容量性素子を介して供給さ
    れることを特徴とする絶縁ゲートトランジスタ素子。
  12. 【請求項１２】第２のゲート領域に印加される所定の電
    位は、不動作時の絶縁ゲートトランジスタ素子の第１の
    ゲート領域のゲート閾値電圧を制御するための電位であ
    ることを特徴とする請求項１１に記載の絶縁ゲートトラ
    ンジスタ素子。
  13. 【請求項１３】バイアス付与手段は、第２のゲート領域
    の延在領域に設けられた抵抗素子から成ることを特徴と
    する請求項１１に記載の絶縁ゲートトランジスタ素子。
  14. 【請求項１４】バイアス付与手段は、ゲート部、チャネ
    ル形成部及びソース／ドレイン部から構成されたトラン
    ジスタ素子から成り、 不動作時の絶縁ゲートトランジスタ素子の第１のゲート
    領域のゲート閾値電圧を制御するための電位を該ソース
    ／ドレイン部の一方に生じさせる電位が、該ソース／ド
    レイン部の他方に印加されることを特徴とする請求項１
    １に記載の絶縁ゲートトランジスタ素子。
  15. 【請求項１５】トランジスタ素子は、第２のゲート領域
    の延在領域に設けられていることを特徴とする請求項１
    ４に記載の絶縁ゲートトランジスタ素子。
  16. 【請求項１６】トランジスタ素子のチャネル形成部表面
    に誘起されるチャネルの導電型は、絶縁ゲートトランジ
    スタ素子のチャネル形成領域表面に誘起されるチャネル
    の導電型とは逆の導電型を有し、 該トランジスタ素子のゲート部には、絶縁ゲートトラン
    ジスタ素子の第１のゲート領域に供給される信号と略同
    相の信号が供給されることを特徴とする請求項１４に記
    載の絶縁ゲートトランジスタ素子。
  17. 【請求項１７】容量性素子は、第１の導電領域、第２の
    導電領域、及び該第１の導電領域と第２の導電領域によ
    って挟まれた誘電体膜から構成され、該第１の導電領域
    は第１のゲート領域の延在領域から構成され、該第２の
    導電領域は第２のゲート領域の延在領域から構成されて
    いることを特徴とする請求項１１に記載の絶縁ゲートト
    ランジスタ素子。
  18. 【請求項１８】誘電体膜は、前記第２の絶縁膜の延在領
    域から構成されていることを特徴とする請求項１７に記
    載の絶縁ゲートトランジスタ素子。
  19. 【請求項１９】第１の絶縁膜を形成する際、誘電体膜が
    同時に形成されることを特徴とする請求項１７に記載の
    絶縁ゲートトランジスタ素子。
  20. 【請求項２０】第１の導電領域と誘電体膜との間に、容
    量性素子の電極としての導電領域が形成されており、該
    導電領域はコンタクトプラグを介して第１の導電領域と
    接続されていることを特徴とする請求項１７に記載の絶
    縁ゲートトランジスタ素子。
  21. 【請求項２１】容量性素子は、接合容量から構成されて
    いることを特徴とする請求項１１に記載の絶縁ゲートト
    ランジスタ素子。
  22. 【請求項２２】チャネル形成領域及びソース／ドレイン
    領域は、絶縁層の上に形成されていることを特徴とする
    請求項１１に記載の絶縁ゲートトランジスタ素子。
  23. 【請求項２３】（イ）チャネル形成領域と、 （ロ）該チャネル形成領域と接し、且つ、互いに離間し
    て設けられたソース／ドレイン領域と、 （ハ）チャネル形成領域に対向して、絶縁膜を介して設
    けられたゲート領域と、 （ニ）バイアス付与手段と、 （ホ）容量性素子、 から構成された絶縁ゲートトランジスタ素子の駆動方法
    であって、 チャネル形成領域に、該バイアス付与手段を介して不動
    作時の絶縁ゲートトランジスタ素子のゲート閾値電圧を
    制御するための電位を印加し、且つ、 チャネル形成領域に、ゲート領域に供給される信号と略
    同相の信号を該容量性素子を介して供給することを特徴
    とする絶縁ゲートトランジスタ素子の駆動方法。
  24. 【請求項２４】一方のソース／ドレイン領域に印加され
    る電位とは異なる電位であり、且つ、他方のソース／ド
    レイン領域に印加される電位とは異なる電位をチャネル
    形成領域に印加することを特徴とする請求項２３に記載
    の絶縁ゲートトランジスタ素子の駆動方法。
  25. 【請求項２５】バイアス付与手段は、チャネル形成領域
    の延在領域に設けられた抵抗素子から成ることを特徴と
    する請求項２３に記載の絶縁ゲートトランジスタ素子の
    駆動方法。
  26. 【請求項２６】バイアス付与手段は、ゲート部、チャネ
    ル形成部及びソース／ドレイン部から構成されたトラン
    ジスタ素子から成り、 不動作時の絶縁ゲートトランジスタ素子のゲート閾値電
    圧を制御するための電位を該ソース／ドレイン部の一方
    に生じさせる電位を、該ソース／ドレイン部の他方に印
    加することを特徴とする請求項２３に記載の絶縁ゲート
    トランジスタ素子の駆動方法。
  27. 【請求項２７】トランジスタ素子は、チャネル形成領域
    の延在領域に設けられていることを特徴とする請求項２
    ６に記載の絶縁ゲートトランジスタ素子の駆動方法。
  28. 【請求項２８】トランジスタ素子のチャネル形成部表面
    に誘起されるチャネルの導電型は、絶縁ゲートトランジ
    スタ素子のチャネル形成領域表面に誘起されるチャネル
    の導電型とは逆の導電型を有し、 該トランジスタ素子のゲート部に、絶縁ゲートトランジ
    スタ素子のゲート領域に供給される信号と略同相の信号
    を供給することを特徴とする請求項２６に記載の絶縁ゲ
    ートトランジスタ素子の駆動方法。
  29. 【請求項２９】容量性素子は、ゲート領域の延在領域か
    ら構成された第１の導電領域と、チャネル形成領域の延
    在領域から構成された第２の導電領域と、該第１の導電
    領域と第２の導電領域によって挟まれた誘電体膜から成
    ることを特徴とする請求項２３に記載の絶縁ゲートトラ
    ンジスタ素子の駆動方法。
  30. 【請求項３０】誘電体膜は、前記絶縁膜の延在領域から
    成ることを特徴とする請求項２９に記載の絶縁ゲートト
    ランジスタ素子の駆動方法。
  31. 【請求項３１】容量性素子は、接合容量から構成されて
    いることを特徴とする請求項２３に記載の絶縁ゲートト
    ランジスタ素子の駆動方法。
  32. 【請求項３２】チャネル形成領域及びソース／レイン領
    域は、絶縁層の上に形成されていることを特徴とする請
    求項２３に記載の絶縁ゲートトランジスタ素子の駆動方
    法。
  33. 【請求項３３】（イ）対向する第１の面及び第２の面を
    有するチャネル形成領域と、 （ロ）該チャネル形成領域と接し、且つ、互いに離間し
    て設けられたソース／ドレイン領域と、 （ハ）チャネル形成領域の該第１の面に対向して、第１
    の絶縁膜を介して設けられた第１のゲート領域と、 （ニ）チャネル形成領域の該第２の面に対向して、第２
    の絶縁膜を介して設けられた第２のゲート領域と、 （ホ）バイアス付与手段と、 （ヘ）容量性素子、 から構成された絶縁ゲートトランジスタ素子の駆動方法
    であって、 第２のゲート領域に該バイアス付与手段を介して所定の
    電位を印加し、且つ、第２のゲート領域に第１のゲート
    領域に供給される信号と略同相の信号を該容量性素子を
    介して供給することを特徴とする絶縁ゲートトランジス
    タ素子の駆動方法。
  34. 【請求項３４】不動作時の絶縁ゲートトランジスタ素子
    の第１のゲート領域のゲート閾値電圧を制御するための
    所定の電位を第２のゲート領域に印加することを特徴と
    する請求項３３に記載の絶縁ゲートトランジスタ素子の
    駆動方法。
  35. 【請求項３５】バイアス付与手段は、第２のゲート領域
    の延在領域に設けられた抵抗素子から成ることを特徴と
    する請求項３３に記載の絶縁ゲートトランジスタ素子の
    駆動方法。
  36. 【請求項３６】バイアス付与手段は、ゲート部、チャネ
    ル形成部及びソース／ドレイン部から構成されたトラン
    ジスタ素子から成り、 不動作時の絶縁ゲートトランジスタ素子の第１のゲート
    領域のゲート閾値電圧を制御するための電位を該ソース
    ／ドレイン部の一方に生じさせる電位を、該ソース／ド
    レイン部の他方に印加することを特徴とする請求項３３
    に記載の絶縁ゲートトランジスタ素子の駆動方法。
  37. 【請求項３７】トランジスタ素子は、第２のゲート領域
    の延在領域に設けられていることを特徴とする請求項３
    ６に記載の絶縁ゲートトランジスタ素子の駆動方法。
  38. 【請求項３８】トランジスタ素子のチャネル形成部表面
    に誘起されるチャネルの導電型は、絶縁ゲートトランジ
    スタ素子のチャネル形成領域表面に誘起されるチャネル
    の導電型とは逆の導電型を有し、 該トランジスタ素子のゲート部に、絶縁ゲートトランジ
    スタ素子の第１のゲート領域に供給される信号と略同相
    の信号を供給することを特徴とする請求項３６に記載の
    絶縁ゲートトランジスタ素子の駆動方法。
  39. 【請求項３９】容量性素子は、第１の導電領域、第２の
    導電領域、及び該第１の導電領域と第２の導電領域によ
    って挟まれた誘電体膜から構成され、該第１の導電領域
    は第１のゲート領域の延在領域から構成され、該第２の
    導電領域は第２のゲート領域の延在領域から構成されて
    いることを特徴とする請求項３３に記載の絶縁ゲートト
    ランジスタ素子の駆動方法。
  40. 【請求項４０】誘電体膜は、前記第２の絶縁膜の延在領
    域から構成されていることを特徴とする請求項３９に記
    載の絶縁ゲートトランジスタ素子の駆動方法。
  41. 【請求項４１】第１の絶縁膜を形成する際、誘電体膜が
    同時に形成されることを特徴とする請求項３９に記載の
    絶縁ゲートトランジスタ素子の駆動方法。
  42. 【請求項４２】第１の導電領域と誘電体膜との間に、容
    量性素子の電極としての導電領域が形成されており、該
    導電領域はコンタクトプラグを介して第１の導電領域と
    接続されていることを特徴とする請求項３９に記載の絶
    縁ゲートトランジスタ素子の駆動方法。
  43. 【請求項４３】容量性素子は、接合容量から構成されて
    いることを特徴とする請求項３３に記載の絶縁ゲートト
    ランジスタ素子の駆動方法。
  44. 【請求項４４】チャネル形成領域及びソース／ドレイン
    領域は、絶縁層の上に形成されていることを特徴とする
    請求項３３に記載の絶縁ゲートトランジスタ素子の駆動
    方法。
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DE19804568A DE19804568B9 (de) 1997-02-07 1998-02-05 Vorrichtung bestehend aus einem Feldeffekttransistor (FET) in Verbindung mit einer Vorspannungs-Versorgungseinrichtung und einem kapazitiven Element und Verfahren zu deren Ansteuerung
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420767B1 (en) 2000-06-28 2002-07-16 Advanced Micro Devices, Inc. Capacitively coupled DTMOS on SOI
US6670851B1 (en) * 2000-07-13 2003-12-30 National Semiconductor Corporation Cascode amplifier integrated circuit with frequency compensation capability
US6633197B1 (en) 2000-10-27 2003-10-14 Marvell International, Ltd. Gate capacitor stress reduction in CMOS/BICMOS circuit
US8247840B2 (en) * 2004-07-07 2012-08-21 Semi Solutions, Llc Apparatus and method for improved leakage current of silicon on insulator transistors using a forward biased diode
US7375402B2 (en) * 2004-07-07 2008-05-20 Semi Solutions, Llc Method and apparatus for increasing stability of MOS memory cells
US7683433B2 (en) * 2004-07-07 2010-03-23 Semi Solution, Llc Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors
CN101443916B (zh) * 2004-12-29 2013-08-14 半导体咨询有限责任公司 用于改善深亚微米mos晶体管和存储单元的驱动能力、漏电及稳定性的装置和方法
US7898297B2 (en) * 2005-01-04 2011-03-01 Semi Solution, Llc Method and apparatus for dynamic threshold voltage control of MOS transistors in dynamic logic circuits
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
DE102007005619A1 (de) * 2007-01-31 2008-08-07 Krohne S.A. Füllstandsmeßvorrichtung
TWI345690B (en) * 2007-10-05 2011-07-21 Ind Tech Res Inst System on a chip and power gating circuit thereof
KR101699033B1 (ko) * 2009-11-30 2017-01-24 에스케이하이닉스 주식회사 출력 드라이버
US9496886B2 (en) 2011-06-16 2016-11-15 Spatial Digital Systems, Inc. System for processing data streams
US9059702B2 (en) 2012-07-07 2015-06-16 Skyworks Solutions, Inc. Switch linearization by non-linear compensation of a field-effect transistor
US8975950B2 (en) * 2012-07-07 2015-03-10 Skyworks Solutions, Inc. Switching device having a discharge circuit for improved intermodulation distortion performance
US9148194B2 (en) 2012-07-07 2015-09-29 Skyworks Solutions, Inc. Radio-frequency switch system having improved intermodulation distortion performance
US10147724B2 (en) 2012-07-07 2018-12-04 Skyworks Solutions, Inc. Feed-forward circuit to improve intermodulation distortion performance of radio-frequency switch
US9160328B2 (en) 2012-07-07 2015-10-13 Skyworks Solutions, Inc. Circuits, devices, methods and applications related to silicon-on-insulator based radio-frequency switches
US9276570B2 (en) 2012-07-07 2016-03-01 Skyworks Solutions, Inc. Radio-frequency switch having gate node voltage compensation network
US9628075B2 (en) 2012-07-07 2017-04-18 Skyworks Solutions, Inc. Radio-frequency switch having dynamic body coupling
US9013225B2 (en) 2013-02-04 2015-04-21 Skyworks Solutions, Inc. RF switches having increased voltage swing uniformity

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US493971A (en) * 1893-03-21 Adding-machine
US4618872A (en) * 1983-12-05 1986-10-21 General Electric Company Integrated power switching semiconductor devices including IGT and MOSFET structures
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
JP3330746B2 (ja) * 1994-09-09 2002-09-30 新日本製鐵株式会社 ブートストラップ回路
US5543650A (en) * 1995-01-12 1996-08-06 International Business Machines Corporation Electrostatic discharge protection circuit employing a mosfet device
US5729165A (en) * 1996-04-04 1998-03-17 National Science Council 1.5v full-swing bootstrapped CMOS large capacitive-load driver circuit suitable for low-voltage deep-submicron CMOS VLSI
US5828262A (en) * 1996-09-30 1998-10-27 Cypress Semiconductor Corp. Ultra low power pumped n-channel output buffer with self-bootstrap

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