JPH10285461A - プロンプターの映像信号処理装置 - Google Patents
プロンプターの映像信号処理装置Info
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- JPH10285461A JPH10285461A JP9818697A JP9818697A JPH10285461A JP H10285461 A JPH10285461 A JP H10285461A JP 9818697 A JP9818697 A JP 9818697A JP 9818697 A JP9818697 A JP 9818697A JP H10285461 A JPH10285461 A JP H10285461A
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- Japan
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- cpu
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- Pending
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- 230000007423 decrease Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000002131 composite material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Cameras Adapted For Combination With Other Photographic Or Optical Apparatuses (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】
【課題】 高速でないマイコンを用い、装置を低コスト
で製作できるようにする。 【解決手段】 原稿画像データを記憶する原稿用メモリ
１２に、アップカウンタ２１をアドレスカウンタとして
配置し、このアップカウンタ２１にＣＰＵ２０を接続す
る。そして、このＣＰＵ２０の入出力ポートから、水平
ブランキング期間に水平ラインの先頭アドレス値をアッ
プカウンタ２１にセットし、このアップカウンタ２１で
は、画像データ有効期間のクロック信号により上記先頭
アドレス値をインクリメントする。これによれば、ＣＰ
Ｕ２０は水平ラインの先頭アドレスを設定するだけでよ
く、従来の高速動作の高速ＣＰＵを用いることなく、低
速の安価なものでアドレス制御が可能となる。
で製作できるようにする。 【解決手段】 原稿画像データを記憶する原稿用メモリ
１２に、アップカウンタ２１をアドレスカウンタとして
配置し、このアップカウンタ２１にＣＰＵ２０を接続す
る。そして、このＣＰＵ２０の入出力ポートから、水平
ブランキング期間に水平ラインの先頭アドレス値をアッ
プカウンタ２１にセットし、このアップカウンタ２１で
は、画像データ有効期間のクロック信号により上記先頭
アドレス値をインクリメントする。これによれば、ＣＰ
Ｕ２０は水平ラインの先頭アドレスを設定するだけでよ
く、従来の高速動作の高速ＣＰＵを用いることなく、低
速の安価なものでアドレス制御が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はニュースキャスター
等が読むための原稿を表示するプロンプターの映像信号
処理装置で、原稿用メモリの画像データの書込み／読出
しに必要なアドレスを制御するための構成に関する。
等が読むための原稿を表示するプロンプターの映像信号
処理装置で、原稿用メモリの画像データの書込み／読出
しに必要なアドレスを制御するための構成に関する。
【０００２】
【従来の技術】プロンプターは、原稿用カメラ等で撮影
された原稿画像データをメモリに記憶させ、放送中にこ
のメモリから読み出した原稿を表示器に表示させること
ができるものであり、この原稿用メモリに対する書込み
／読出しの制御は、アドレスバスを介してメモリのアド
レスを指定することにより行われる。
された原稿画像データをメモリに記憶させ、放送中にこ
のメモリから読み出した原稿を表示器に表示させること
ができるものであり、この原稿用メモリに対する書込み
／読出しの制御は、アドレスバスを介してメモリのアド
レスを指定することにより行われる。
【０００３】図４には、従来におけるアドレス制御のた
めの構成が示されており、例えばＳＲＡＭ（Static Ran
dom Access Memory）からなる原稿用メモリ１に、アド
レスバスを介して高速ＣＰＵ（マイコン）２が接続され
る。この高速ＣＰＵ２によれば、アドレスバスを介して
画素毎のアドレス信号を高速で出力し、画像用メモリ１
の指定されたアドレスに画像データを書き込むと共に、
指定されたアドレスの画像データを読み出すことにな
る。このようにして、所定枚数の原稿画像を原稿用メモ
リ１に記憶し、必要に応じて出力して表示器に表示する
ことができる。
めの構成が示されており、例えばＳＲＡＭ（Static Ran
dom Access Memory）からなる原稿用メモリ１に、アド
レスバスを介して高速ＣＰＵ（マイコン）２が接続され
る。この高速ＣＰＵ２によれば、アドレスバスを介して
画素毎のアドレス信号を高速で出力し、画像用メモリ１
の指定されたアドレスに画像データを書き込むと共に、
指定されたアドレスの画像データを読み出すことにな
る。このようにして、所定枚数の原稿画像を原稿用メモ
リ１に記憶し、必要に応じて出力して表示器に表示する
ことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
高速ＣＰＵ２は高価であり、この高速ＣＰＵ２を用いて
映像信号処理装置を構成することからプロンプター装置
がコスト高となるという問題があった。即ち、高速動作
をしないＣＰＵ（マイコン）を用いてアドレスの設定を
行うことができれば、低コストで装置を製作することが
可能となる。
高速ＣＰＵ２は高価であり、この高速ＣＰＵ２を用いて
映像信号処理装置を構成することからプロンプター装置
がコスト高となるという問題があった。即ち、高速動作
をしないＣＰＵ（マイコン）を用いてアドレスの設定を
行うことができれば、低コストで装置を製作することが
可能となる。
【０００５】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、高速でないマイコンを用い、低コ
ストで製作することができるプロンプターの映像信号処
理装置を提供することにある。
であり、その目的は、高速でないマイコンを用い、低コ
ストで製作することができるプロンプターの映像信号処
理装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、原稿用メモリに画像データを書き込み、
かつこの原稿用メモリから画像データを読み出す処理を
するプロンプターの映像信号処理装置において、映像信
号の水平ブランキング期間に入出力ポートから水平ライ
ンデータの先頭アドレスを出力するマイクロコンピュー
タと、上記原稿用メモリにアドレスバスを介して接続さ
れ、上記マイクロコンピュータから出力された上記先頭
アドレスをセットした後、上記映像信号の画像データ有
効期間にクロック信号により水平ラインのアドレスを増
減（インクリメント又はデクリメント）するアドレスカ
ウンタとしての論理回路と、を設けたことを特徴とす
る。
に、本発明は、原稿用メモリに画像データを書き込み、
かつこの原稿用メモリから画像データを読み出す処理を
するプロンプターの映像信号処理装置において、映像信
号の水平ブランキング期間に入出力ポートから水平ライ
ンデータの先頭アドレスを出力するマイクロコンピュー
タと、上記原稿用メモリにアドレスバスを介して接続さ
れ、上記マイクロコンピュータから出力された上記先頭
アドレスをセットした後、上記映像信号の画像データ有
効期間にクロック信号により水平ラインのアドレスを増
減（インクリメント又はデクリメント）するアドレスカ
ウンタとしての論理回路と、を設けたことを特徴とす
る。
【０００７】上記の構成によれば、上記論理回路として
アップカウンタ（又はダウンカウンタ）が設けられ、こ
のアップカウンタに対しマイクロコンピュータは水平ブ
ランキング期間に水平ラインの先頭アドレス（値）をセ
ットする。その後、アップカウンタでは、入力されるク
ロック信号により先頭アドレスからその値がインクリメ
ントされ、このアドレスデータはアドレスバスを介して
画像用メモリへ出力される。従って、アップカウンタに
おいてクロック信号で設定・指定されるアドレスによ
り、上記メモリへの書込み及び読出しが行われることに
なり、上記のマイクロコンピュータは直接、アドレスを
高速で設定する必要がない。
アップカウンタ（又はダウンカウンタ）が設けられ、こ
のアップカウンタに対しマイクロコンピュータは水平ブ
ランキング期間に水平ラインの先頭アドレス（値）をセ
ットする。その後、アップカウンタでは、入力されるク
ロック信号により先頭アドレスからその値がインクリメ
ントされ、このアドレスデータはアドレスバスを介して
画像用メモリへ出力される。従って、アップカウンタに
おいてクロック信号で設定・指定されるアドレスによ
り、上記メモリへの書込み及び読出しが行われることに
なり、上記のマイクロコンピュータは直接、アドレスを
高速で設定する必要がない。
【０００８】
【発明の実施の形態】図１には、実施形態例に係るプロ
ンプターの映像信号処理装置の回路構成が示され、図２
には信号処理の動作が示され、図３には、メモリにおけ
るアドレスの設定状態が示されている。まず、図１にお
いて、ビデオ入力端子１０は原稿用カメラで撮影した原
稿のコンポジットビデオ信号を入力しており、このビデ
オ入力端子１０にＡ／Ｄ変換器１１を介してＳＲＡＭ等
からなる原稿用メモリ１２が接続され、このメモリ１２
に原稿画像データが格納される。この原稿用メモリ１２
には、Ｄ／Ａ変換器１３を介してビデオアンプ１４が接
続され、このビデオアンプ１４で増幅されたビデオ信号
がビデオ出力端子１５から表示器へ出力される。
ンプターの映像信号処理装置の回路構成が示され、図２
には信号処理の動作が示され、図３には、メモリにおけ
るアドレスの設定状態が示されている。まず、図１にお
いて、ビデオ入力端子１０は原稿用カメラで撮影した原
稿のコンポジットビデオ信号を入力しており、このビデ
オ入力端子１０にＡ／Ｄ変換器１１を介してＳＲＡＭ等
からなる原稿用メモリ１２が接続され、このメモリ１２
に原稿画像データが格納される。この原稿用メモリ１２
には、Ｄ／Ａ変換器１３を介してビデオアンプ１４が接
続され、このビデオアンプ１４で増幅されたビデオ信号
がビデオ出力端子１５から表示器へ出力される。
【０００９】一方、上記ビデオ入力端子１０には、コン
ポジットビデオ信号から同期信号を分離する同期分離回
路１７が接続され、この同期分離回路１７に各種のタイ
ミング信号を形成するタイミングジェネレータ１８が接
続されており、このタイミングジェネレータ１８からの
タイミング信号は図示のように各回路へ供給される。そ
して、当該例では、例えば８ビットのワンチップマイコ
ンから構成したＣＰＵ２０が設けられ、このＣＰＵ２０
の入出力（Ｉ／Ｏ）ポートにアドレスカウンタとしての
アップカウンタ（論理ＩＣ回路）２１が接続されてお
り、このアップカウンタ２１はアドレスバスを介して上
記原稿用メモリ１２に接続される。
ポジットビデオ信号から同期信号を分離する同期分離回
路１７が接続され、この同期分離回路１７に各種のタイ
ミング信号を形成するタイミングジェネレータ１８が接
続されており、このタイミングジェネレータ１８からの
タイミング信号は図示のように各回路へ供給される。そ
して、当該例では、例えば８ビットのワンチップマイコ
ンから構成したＣＰＵ２０が設けられ、このＣＰＵ２０
の入出力（Ｉ／Ｏ）ポートにアドレスカウンタとしての
アップカウンタ（論理ＩＣ回路）２１が接続されてお
り、このアップカウンタ２１はアドレスバスを介して上
記原稿用メモリ１２に接続される。
【００１０】当該例は以上の構成からなり、上記のビデ
オ入力端子１０に入力されるコンポジットビデオ信号
は、図２（Ａ）のように、同期信号を含む信号となって
おり、上記同期分離回路１７では、この同期信号が分離
され、タイミングジェネレータ１８において図２（Ｂ）
に示すような水平ブランキング信号が形成される。この
水平ブランキング信号に示されるように、コンポジット
ビデオ信号は、約１０．９μｓのブランキング期間Ｈ1
と約５１．１μｓの画像データ有効期間（実質的に画像
を形成する期間）Ｈ2 から構成される。
オ入力端子１０に入力されるコンポジットビデオ信号
は、図２（Ａ）のように、同期信号を含む信号となって
おり、上記同期分離回路１７では、この同期信号が分離
され、タイミングジェネレータ１８において図２（Ｂ）
に示すような水平ブランキング信号が形成される。この
水平ブランキング信号に示されるように、コンポジット
ビデオ信号は、約１０．９μｓのブランキング期間Ｈ1
と約５１．１μｓの画像データ有効期間（実質的に画像
を形成する期間）Ｈ2 から構成される。
【００１１】上記タイミングジェネレータ１８では、上
記の水平ブランキング信号の画像データ有効期間Ｈ2 に
クロック信号が存在するタイミング信号が形成される。
このクロック信号は、図３に示されるように、上記メモ
リ１２の１画像において水平方向に３６５のアドレス幅
（値）を持っているとすると、５１．１μｓ／３６５＝
０．１４μｓの周期（サブキャリア周波数２ｆscの周期
である）の信号となる。
記の水平ブランキング信号の画像データ有効期間Ｈ2 に
クロック信号が存在するタイミング信号が形成される。
このクロック信号は、図３に示されるように、上記メモ
リ１２の１画像において水平方向に３６５のアドレス幅
（値）を持っているとすると、５１．１μｓ／３６５＝
０．１４μｓの周期（サブキャリア周波数２ｆscの周期
である）の信号となる。
【００１２】図３に示されるように、プロンプターの表
示画面では、例えば２１番目の水平ラインから２６２番
目の水平ラインが１画面のデータとして設定される。従
って、この場合は、２１ラインに、アドレス（値）１〜
３６５、２２ラインにアドレス３６６〜７３０が割り当
てられ、２６２ラインまで順にアドレスが設定される。
示画面では、例えば２１番目の水平ラインから２６２番
目の水平ラインが１画面のデータとして設定される。従
って、この場合は、２１ラインに、アドレス（値）１〜
３６５、２２ラインにアドレス３６６〜７３０が割り当
てられ、２６２ラインまで順にアドレスが設定される。
【００１３】そして、上記ＣＰＵ２０からは、Ｉ／Ｏポ
ートを介して、上記の水平ラインの先頭アドレスがアッ
プカウンタ２１にセットされ、例えば上記２１ラインに
ついてはアドレス（値）＝１がセットされる。そうする
と、このアップカウンタ２１では、上記図２（Ｃ）のク
ロック信号により、アドレス値を２，３，４ … ３６
５というようにインクリメントするので、アドレスバス
を介して原稿用メモリ１２のアドレスが順に指定され
る。同様に、上記の２２ラインについては、３６６，３
６７，３６８ … ７３０のアドレスが指定され、この
ようにして、２６２ラインまで順にアドレスが指定され
る。
ートを介して、上記の水平ラインの先頭アドレスがアッ
プカウンタ２１にセットされ、例えば上記２１ラインに
ついてはアドレス（値）＝１がセットされる。そうする
と、このアップカウンタ２１では、上記図２（Ｃ）のク
ロック信号により、アドレス値を２，３，４ … ３６
５というようにインクリメントするので、アドレスバス
を介して原稿用メモリ１２のアドレスが順に指定され
る。同様に、上記の２２ラインについては、３６６，３
６７，３６８ … ７３０のアドレスが指定され、この
ようにして、２６２ラインまで順にアドレスが指定され
る。
【００１４】また、上記原稿用メモリ１２には、上記の
アドレス指定と同時に、Ａ／Ｄ変換器１１から図２
（Ａ）の有効期間Ｈ2 の画像データが順次入力されてお
り、指定したアドレスに各画素データが順に書き込まれ
る。一方、原稿を表示する場合でも、上記ＣＰＵ２０に
より先頭アドレスをアップカウンタ２１にセットすれ
ば、クロック信号に基づいて水平ラインのアドレスが順
に指定されることになり、この指定アドレスの画素デー
タが順に読み出されることにより、表示器に原稿画像が
表示される。
アドレス指定と同時に、Ａ／Ｄ変換器１１から図２
（Ａ）の有効期間Ｈ2 の画像データが順次入力されてお
り、指定したアドレスに各画素データが順に書き込まれ
る。一方、原稿を表示する場合でも、上記ＣＰＵ２０に
より先頭アドレスをアップカウンタ２１にセットすれ
ば、クロック信号に基づいて水平ラインのアドレスが順
に指定されることになり、この指定アドレスの画素デー
タが順に読み出されることにより、表示器に原稿画像が
表示される。
【００１５】以上説明したように、実施形態例によれ
ば、ＣＰＵ２０は水平ラインの先頭アドレスを設定する
だけでよく、従来の高速動作の高速ＣＰＵを用いること
なく、低速のＣＰＵでアドレス制御が可能となる。
ば、ＣＰＵ２０は水平ラインの先頭アドレスを設定する
だけでよく、従来の高速動作の高速ＣＰＵを用いること
なく、低速のＣＰＵでアドレス制御が可能となる。
【００１６】また、上記例では、アップカウンタ２１で
アドレスをインクリメントする場合を説明したが、アド
レス番号の設定を逆にする場合等では、ダウンカウンタ
を用いてデクリメントして上記と同様の動作を行わせる
方法もある。
アドレスをインクリメントする場合を説明したが、アド
レス番号の設定を逆にする場合等では、ダウンカウンタ
を用いてデクリメントして上記と同様の動作を行わせる
方法もある。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
水平ブランキング期間に入出力ポートから水平ラインの
先頭アドレスを出力するマイクロコンピュータと、この
マイクロコンピュータから出力された上記先頭アドレス
をセットした後、画像データ有効期間にクロック信号に
より水平ラインのアドレスを増減する論理回路を設けた
ので、高速でないマイコンによりアドレス制御を実行す
ることができ、プロンプターの映像信号処理装置を低コ
ストで製作することが可能となる。
水平ブランキング期間に入出力ポートから水平ラインの
先頭アドレスを出力するマイクロコンピュータと、この
マイクロコンピュータから出力された上記先頭アドレス
をセットした後、画像データ有効期間にクロック信号に
より水平ラインのアドレスを増減する論理回路を設けた
ので、高速でないマイコンによりアドレス制御を実行す
ることができ、プロンプターの映像信号処理装置を低コ
ストで製作することが可能となる。
【図１】本発明の実施形態例に係るプロンプターの映像
信号処理装置の回路構成を示すブロック図である。
信号処理装置の回路構成を示すブロック図である。
【図２】図１の回路での処理動作を示す信号波形図であ
る。
る。
【図３】実施形態例の１画像のアドレス設定状態を示す
説明図である。
説明図である。
【図４】従来のプロンプターの映像信号処理装置のアド
レス制御回路の構成を示すブロック図である。
レス制御回路の構成を示すブロック図である。
１，１２ … 原稿用メモリ、 ２ … 高速ＣＰＵ、 １８ … タイミングジェネレータ、 ２０ … ＣＰＵ、 ２１ … アップカウンタ（アドレスカウンタ）。
Claims (1)
- 【請求項１】 原稿用メモリに画像データを書き込み、
かつこの原稿用メモリから画像データを読み出す処理を
するプロンプターの映像信号処理装置において、 映像信号の水平ブランキング期間に入出力ポートから水
平ラインデータの先頭アドレスを出力するマイクロコン
ピュータと、 上記原稿用メモリにアドレスバスを介して接続され、上
記マイクロコンピュータから出力された上記先頭アドレ
スをセットした後、上記映像信号の画像データ有効期間
にクロック信号により水平ラインのアドレスを増減する
アドレスカウンタとしての論理回路と、を設けたことを
特徴とするプロンプターの映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9818697A JPH10285461A (ja) | 1997-03-31 | 1997-03-31 | プロンプターの映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9818697A JPH10285461A (ja) | 1997-03-31 | 1997-03-31 | プロンプターの映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10285461A true JPH10285461A (ja) | 1998-10-23 |
Family
ID=14212996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9818697A Pending JPH10285461A (ja) | 1997-03-31 | 1997-03-31 | プロンプターの映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10285461A (ja) |
-
1997
- 1997-03-31 JP JP9818697A patent/JPH10285461A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040116 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060609 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060620 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20061114 Free format text: JAPANESE INTERMEDIATE CODE: A02 |