JPH10289127A - 開発用エミュレータのトレース回路 - Google Patents
開発用エミュレータのトレース回路Info
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- JPH10289127A JPH10289127A JP9093599A JP9359997A JPH10289127A JP H10289127 A JPH10289127 A JP H10289127A JP 9093599 A JP9093599 A JP 9093599A JP 9359997 A JP9359997 A JP 9359997A JP H10289127 A JPH10289127 A JP H10289127A
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Abstract
(57)【要約】
【課題】 エバチップ外部にデータを出力させるための
端子数の低減を図ることができる開発用エミュレータの
トレース回路を提供する。 【解決手段】 開発用エミュレータのトレース回路にお
いて、ターゲットチップのコア内部データＡ，Ｂが入力
されるマルチプレクサ回路４と、このマルチプレクサ回
路４に接続されるエバリュエーションチップ出力端子
と、このエバリュエーションチップ出力端子に接続され
るエミュレータ内部に用意されたトレース用メモリ５と
を設ける。
端子数の低減を図ることができる開発用エミュレータの
トレース回路を提供する。 【解決手段】 開発用エミュレータのトレース回路にお
いて、ターゲットチップのコア内部データＡ，Ｂが入力
されるマルチプレクサ回路４と、このマルチプレクサ回
路４に接続されるエバリュエーションチップ出力端子
と、このエバリュエーションチップ出力端子に接続され
るエミュレータ内部に用意されたトレース用メモリ５と
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、開発用エミュレー
タのトレース回路に係り、特に、マイクロコントローラ
プログラム開発用エミュレータにおけるトレース回路に
関するものである。
タのトレース回路に係り、特に、マイクロコントローラ
プログラム開発用エミュレータにおけるトレース回路に
関するものである。
【０００２】
【従来の技術】一般に、従来の開発用エミュレータのト
レース回路は、ターゲットチップ内部の汎用レジスタ等
のデータを、１命令実行毎に１出力端子につき１ビット
のデータを出力させて、そのデータを１命令実行毎にカ
ウントアップするトレースポインタをアドレスとするメ
モリに十数ビットのデータを書き込む回路であった。
レース回路は、ターゲットチップ内部の汎用レジスタ等
のデータを、１命令実行毎に１出力端子につき１ビット
のデータを出力させて、そのデータを１命令実行毎にカ
ウントアップするトレースポインタをアドレスとするメ
モリに十数ビットのデータを書き込む回路であった。
【０００３】また、マイクロコントローラの動作スピー
ドの高速化に伴い、その開発用エミュレータのトレース
回路は、エバリュエーションチップ（ターゲットのマイ
クロコントローラと同等な機能を持ち、かつエミュレー
ト機能を有するチップであり、以下、エバチップとい
う）にトレースデータを書き込むメモリを除き、内蔵さ
れるケースが多くなった。
ドの高速化に伴い、その開発用エミュレータのトレース
回路は、エバリュエーションチップ（ターゲットのマイ
クロコントローラと同等な機能を持ち、かつエミュレー
ト機能を有するチップであり、以下、エバチップとい
う）にトレースデータを書き込むメモリを除き、内蔵さ
れるケースが多くなった。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の開発用エミュレータのトレース回路では、１ビ
ットのトレースデータにつき、１本のエバチップ出力端
子が必要となり、複数のデータをトレースデータとし
て、外部のメモリに書き込むためには、エバチップの出
力端子数をその分だけ増やす必要がある。しかし、マイ
クロコントローラの高機能化が進む現在では、これらト
レースされるデータの増加に伴い、エバチップの出力端
子を無限に増やすことは良い方法ではない。
た従来の開発用エミュレータのトレース回路では、１ビ
ットのトレースデータにつき、１本のエバチップ出力端
子が必要となり、複数のデータをトレースデータとし
て、外部のメモリに書き込むためには、エバチップの出
力端子数をその分だけ増やす必要がある。しかし、マイ
クロコントローラの高機能化が進む現在では、これらト
レースされるデータの増加に伴い、エバチップの出力端
子を無限に増やすことは良い方法ではない。
【０００５】また、エバチップ内部にトレース用のメモ
リを内蔵して出力端子の増加を防ぐ方法もあるが、チッ
プ面積が拡大し、コスト、歩留りの点から有効な方法と
はいえない。本発明は、上記問題点を除去し、エバチッ
プ外部にデータを出力させるための端子数の低減を図る
ことができる開発用エミュレータのトレース回路を提供
することを目的とする。
リを内蔵して出力端子の増加を防ぐ方法もあるが、チッ
プ面積が拡大し、コスト、歩留りの点から有効な方法と
はいえない。本発明は、上記問題点を除去し、エバチッ
プ外部にデータを出力させるための端子数の低減を図る
ことができる開発用エミュレータのトレース回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕開発用エミュレータのトレース回路において、タ
ーゲットチップのコア内部データが入力されるマルチプ
レクサ回路と、このマルチプレクサ回路に接続されるエ
バリュエーションチップ出力端子と、このエバリュエー
ションチップ出力端子に接続されるエミュレータ内部に
用意されたトレース用メモリとを設けるようにしたもの
である。
成するために、 〔１〕開発用エミュレータのトレース回路において、タ
ーゲットチップのコア内部データが入力されるマルチプ
レクサ回路と、このマルチプレクサ回路に接続されるエ
バリュエーションチップ出力端子と、このエバリュエー
ションチップ出力端子に接続されるエミュレータ内部に
用意されたトレース用メモリとを設けるようにしたもの
である。
【０００７】このように、エバチップ内部にマルチプレ
クサ回路を設けるようにしたので、エバチップ外部にデ
ータを出力させるための端子は、コア内部データ信号Ａ
とコア内部データ信号Ｂを直接外部に出力していた従来
の方式に比べて、７本（トレースデータ本数×１／２−
１本）少なくすることができる。また、エバチップ外部
に用意するＳＲＡＭも１個のメモリに奇数アドレス、偶
数アドレスに分けて記憶させることにより、従来方式の
１／２にすることができる。
クサ回路を設けるようにしたので、エバチップ外部にデ
ータを出力させるための端子は、コア内部データ信号Ａ
とコア内部データ信号Ｂを直接外部に出力していた従来
の方式に比べて、７本（トレースデータ本数×１／２−
１本）少なくすることができる。また、エバチップ外部
に用意するＳＲＡＭも１個のメモリに奇数アドレス、偶
数アドレスに分けて記憶させることにより、従来方式の
１／２にすることができる。
【０００８】〔２〕開発用エミュレータのトレース回路
において、ターゲットチップのコア内部データが入力さ
れる８ビットラッチ回路と、この８ビットラッチ回路に
接続されるマルチプレクサ回路と、このマルチプレクサ
回路に接続されるエバリュエーションチップ出力端子
と、このエバリュエーションチップ出力端子に接続され
るエミュレータ内部に用意されたトレース用メモリとを
設けるようにしたものである。
において、ターゲットチップのコア内部データが入力さ
れる８ビットラッチ回路と、この８ビットラッチ回路に
接続されるマルチプレクサ回路と、このマルチプレクサ
回路に接続されるエバリュエーションチップ出力端子
と、このエバリュエーションチップ出力端子に接続され
るエミュレータ内部に用意されたトレース用メモリとを
設けるようにしたものである。
【０００９】したがって、トレースデータが入力される
８ビットラッチ回路と、この８ビットラッチ回路に接続
されるマルチプレクサ回路とを設けるようにしたので、
トレース対象データ信号がどのようなタイミングに変化
する信号であっても、時分割のトレース方式により、エ
バチップの出力端子を少なくすることができる。
８ビットラッチ回路と、この８ビットラッチ回路に接続
されるマルチプレクサ回路とを設けるようにしたので、
トレース対象データ信号がどのようなタイミングに変化
する信号であっても、時分割のトレース方式により、エ
バチップの出力端子を少なくすることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す時分割トレースブロック図、図２は本発明
の第１実施例を示す要部回路図である。図１において、
エバチップ１内には、ターゲットチップコアブロック
２、トレース制御回路３、マルチプレクサ回路４が備え
られており、ターゲットチップコアブロック２からのコ
ア内部データＡとコア内部データＢは、マルチプレクサ
回路４に送られる。一方、ターゲットチップコアブロッ
ク２からトレース制御タイミング信号がトレース制御回
路３に送られ、これを受けて、トレース制御回路３から
トレースデータ切換信号がマルチプレクサ回路４に送ら
れることにより、トレースデータの切り換えが行われ、
トレースデータは、エバチップ出力端子（図示なし）を
経て、エミュレータ内部に用意されたトレース用メモリ
５に送られる。一方、トレース制御回路３からはトレー
スポインタ信号及びライト信号がトレース用メモリ５へ
送られ、マルチプレクサ回路４から出力されるトレース
データは、指定されたアドレスへ書き込まれる。
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す時分割トレースブロック図、図２は本発明
の第１実施例を示す要部回路図である。図１において、
エバチップ１内には、ターゲットチップコアブロック
２、トレース制御回路３、マルチプレクサ回路４が備え
られており、ターゲットチップコアブロック２からのコ
ア内部データＡとコア内部データＢは、マルチプレクサ
回路４に送られる。一方、ターゲットチップコアブロッ
ク２からトレース制御タイミング信号がトレース制御回
路３に送られ、これを受けて、トレース制御回路３から
トレースデータ切換信号がマルチプレクサ回路４に送ら
れることにより、トレースデータの切り換えが行われ、
トレースデータは、エバチップ出力端子（図示なし）を
経て、エミュレータ内部に用意されたトレース用メモリ
５に送られる。一方、トレース制御回路３からはトレー
スポインタ信号及びライト信号がトレース用メモリ５へ
送られ、マルチプレクサ回路４から出力されるトレース
データは、指定されたアドレスへ書き込まれる。
【００１１】以下、その詳細な回路図を参照しながら説
明する。図２に示すように、入力信号（コア内部デー
タ）Ａは、エバチップ（ターゲットチップ）内部８ビッ
ト汎用レジスタのデータで、入力信号（コア内部デー
タ）Ｂも、エバチップ内部８ビット汎用レジスタのデー
タである。ただし、入力信号ＡとＢのデータは、それぞ
れ別々の汎用レジスタのデータである。
明する。図２に示すように、入力信号（コア内部デー
タ）Ａは、エバチップ（ターゲットチップ）内部８ビッ
ト汎用レジスタのデータで、入力信号（コア内部デー
タ）Ｂも、エバチップ内部８ビット汎用レジスタのデー
タである。ただし、入力信号ＡとＢのデータは、それぞ
れ別々の汎用レジスタのデータである。
【００１２】入力信号ＡとＢはそれぞれマルチプレクサ
回路１０１の入力端子に接続されており、入力信号Ｃに
より、入力信号Ａ、Ｂどちらかの信号がマルチプレクサ
回路１０１の出力信号Ｆに出力される。この出力信号Ｆ
はエバチップ外部のエミュレータ内部に用意されたトレ
ース用メモリであるＳＲＡＭ１０３のデータ入力端子
（Ｄ０〜Ｄ７）に接続されており、信号Ｃが、Ｌレベル
時には入力信号Ｂのデータ、Ｈレベル時には入力信号Ａ
のデータが出力される。
回路１０１の入力端子に接続されており、入力信号Ｃに
より、入力信号Ａ、Ｂどちらかの信号がマルチプレクサ
回路１０１の出力信号Ｆに出力される。この出力信号Ｆ
はエバチップ外部のエミュレータ内部に用意されたトレ
ース用メモリであるＳＲＡＭ１０３のデータ入力端子
（Ｄ０〜Ｄ７）に接続されており、信号Ｃが、Ｌレベル
時には入力信号Ｂのデータ、Ｈレベル時には入力信号Ａ
のデータが出力される。
【００１３】信号Ｃはエバチップ外部のＳＲＡＭ１０３
のアドレス入力端子（Ａ０）にも接続されている。信号
Ｄは１６ビットカウンタ１０２のクロック入力端子に接
続されており、１命令実行毎にそのカウンタ１０２が１
カウントアップする。このカウンタ１０２の出力信号Ｇ
はエバチップの外部出力端子に接続され、エバチップ外
部のＳＲＡＭ１０３のアドレス入力端子（Ａ１〜Ａ１
６）に接続される。
のアドレス入力端子（Ａ０）にも接続されている。信号
Ｄは１６ビットカウンタ１０２のクロック入力端子に接
続されており、１命令実行毎にそのカウンタ１０２が１
カウントアップする。このカウンタ１０２の出力信号Ｇ
はエバチップの外部出力端子に接続され、エバチップ外
部のＳＲＡＭ１０３のアドレス入力端子（Ａ１〜Ａ１
６）に接続される。
【００１４】信号Ｅはエバチップ外部のＳＲＡＭ１０３
のライト入力端子に接続されており、１命令実行毎に２
回ＨレベルからＬレベルとなる。つまり、ＳＲＡＭ１０
３に対して１命令実行毎に２回、信号Ｇおよび、信号Ｃ
により指定されたアドレスに信号Ｆのデータを書き込む
構成になっている。以下、本発明の第１実施例の動作に
ついて説明する。
のライト入力端子に接続されており、１命令実行毎に２
回ＨレベルからＬレベルとなる。つまり、ＳＲＡＭ１０
３に対して１命令実行毎に２回、信号Ｇおよび、信号Ｃ
により指定されたアドレスに信号Ｆのデータを書き込む
構成になっている。以下、本発明の第１実施例の動作に
ついて説明する。
【００１５】図３は本発明の第１実施例の動作フローチ
ャートである。エバチップのＣＰＵが１命令を実行する
毎に、以下のような動作を行う。図３に示す第１ステー
ジ（信号ＣがＬレベルの区間）では、信号Ｆには信号Ｂ
のデータが出力され、エバチップ外部のＳＲＡＭは、信
号Ｇと信号Ｃにより指定されたアドレスに信号Ｆ（信号
Ｂ）のデータを図３に示す信号Ｅが、Ｌレベルの区間に
書き込みを行う。
ャートである。エバチップのＣＰＵが１命令を実行する
毎に、以下のような動作を行う。図３に示す第１ステー
ジ（信号ＣがＬレベルの区間）では、信号Ｆには信号Ｂ
のデータが出力され、エバチップ外部のＳＲＡＭは、信
号Ｇと信号Ｃにより指定されたアドレスに信号Ｆ（信号
Ｂ）のデータを図３に示す信号Ｅが、Ｌレベルの区間に
書き込みを行う。
【００１６】また、第２ステージ（信号ＣがＨレベルの
区間）では、信号Ｇと信号Ｃにより指定されたアドレス
（奇数アドレス）に信号Ｆ（信号Ａ）のデータを、信号
ＥがＬレベルの区間書き込みを行う。次の命令を実行す
る直前に１６ビットカウンタ１０２がカウントアップ
（ＳＲＡＭアドレスが更新）され、信号Ａおよび信号Ｂ
のデータを次々に記憶させていく。
区間）では、信号Ｇと信号Ｃにより指定されたアドレス
（奇数アドレス）に信号Ｆ（信号Ａ）のデータを、信号
ＥがＬレベルの区間書き込みを行う。次の命令を実行す
る直前に１６ビットカウンタ１０２がカウントアップ
（ＳＲＡＭアドレスが更新）され、信号Ａおよび信号Ｂ
のデータを次々に記憶させていく。
【００１７】以上のように、本発明の第１実施例によれ
ば、エバチップ内部にマルチプレクサ回路１０１を設け
たことにより、エバチップ外部にデータを出力させるた
めの端子は、信号Ａと信号Ｂを直接外部に出力していた
従来の方式に比べて、７本（トレースデータ本数×１／
２−１本）少なくすることができる。また、エバチップ
外部に用意するＳＲＡＭ１０３も１個のメモリに奇数ア
ドレス、偶数アドレスに分けて記憶させることにより、
従来方式の１／２にすることができる。
ば、エバチップ内部にマルチプレクサ回路１０１を設け
たことにより、エバチップ外部にデータを出力させるた
めの端子は、信号Ａと信号Ｂを直接外部に出力していた
従来の方式に比べて、７本（トレースデータ本数×１／
２−１本）少なくすることができる。また、エバチップ
外部に用意するＳＲＡＭ１０３も１個のメモリに奇数ア
ドレス、偶数アドレスに分けて記憶させることにより、
従来方式の１／２にすることができる。
【００１８】次に、本発明の第２実施例について説明す
る。図４は本発明の第２実施例を示す時分割トレースブ
ロック図、図５は本発明の第２実施例を示す要部回路図
である。なお、第１実施例と同じ部分には同じ符号を付
してその説明は一部省略する。この実施例は、図４に示
すように、ターゲットチップコアブロック２とマルチプ
レクサ回路４間に８ビットラッチ回路６と７を追加する
ようにしたものである。すなわち、ターゲットチップコ
アブロック２から送られるコア内部データＡを８ビット
ラッチ回路６へ、コア内部データＢを８ビットラッチ回
路７へそれぞれ接続し、トレース制御回路３からのトレ
ースデータラッチ信号で８ビットラッチ回路６と７を制
御して、８ビットラッチ回路６と７からの出力信号をマ
ルチプレクサ回路４に送るようにしている。
る。図４は本発明の第２実施例を示す時分割トレースブ
ロック図、図５は本発明の第２実施例を示す要部回路図
である。なお、第１実施例と同じ部分には同じ符号を付
してその説明は一部省略する。この実施例は、図４に示
すように、ターゲットチップコアブロック２とマルチプ
レクサ回路４間に８ビットラッチ回路６と７を追加する
ようにしたものである。すなわち、ターゲットチップコ
アブロック２から送られるコア内部データＡを８ビット
ラッチ回路６へ、コア内部データＢを８ビットラッチ回
路７へそれぞれ接続し、トレース制御回路３からのトレ
ースデータラッチ信号で８ビットラッチ回路６と７を制
御して、８ビットラッチ回路６と７からの出力信号をマ
ルチプレクサ回路４に送るようにしている。
【００１９】以下、その詳細な回路図を参照しながら説
明する。図５に示すように、トレースデータである信号
Ａ、Ｂは、それぞれ８ビットラッチ回路１０４と１０５
の入力端子に接続され、８ビットラッチ回路１０４と１
０５のラッチ入力端子に接続されている信号ＨとＩによ
り、８ビットラッチ回路１０４，１０５にラッチされ
る。その８ビットラッチ回路１０４，１０５の出力信号
ＪとＫはマルチプレクサ回路１０１の入力端子に接続さ
れており、マルチプレクサ回路１０１の入力信号Ｃによ
り、マルチプレクサ回路１０１の出力信号Ｆに、Ｊ，Ｋ
いずれかの信号が出力される。その他の構成は、第１実
施例と同様である。
明する。図５に示すように、トレースデータである信号
Ａ、Ｂは、それぞれ８ビットラッチ回路１０４と１０５
の入力端子に接続され、８ビットラッチ回路１０４と１
０５のラッチ入力端子に接続されている信号ＨとＩによ
り、８ビットラッチ回路１０４，１０５にラッチされ
る。その８ビットラッチ回路１０４，１０５の出力信号
ＪとＫはマルチプレクサ回路１０１の入力端子に接続さ
れており、マルチプレクサ回路１０１の入力信号Ｃによ
り、マルチプレクサ回路１０１の出力信号Ｆに、Ｊ，Ｋ
いずれかの信号が出力される。その他の構成は、第１実
施例と同様である。
【００２０】以下、本発明の第２実施例の動作について
説明する。図６は本発明の第２実施例の動作フローチャ
ートである。エバチップのＣＰＵが１命令を実行する毎
に以下のような動作を行う。まず、信号ＨがＨレベルの
区間に信号Ａのデータを８ビットラッチ回路１０４にラ
ッチする。このことより、８ビットラッチ回路１０４の
出力データ信号ＪはこのデータをＳＲＡＭ１０３に書き
込むタイミングである図６に示す第２ステージ区間には
変化しなくなる。
説明する。図６は本発明の第２実施例の動作フローチャ
ートである。エバチップのＣＰＵが１命令を実行する毎
に以下のような動作を行う。まず、信号ＨがＨレベルの
区間に信号Ａのデータを８ビットラッチ回路１０４にラ
ッチする。このことより、８ビットラッチ回路１０４の
出力データ信号ＪはこのデータをＳＲＡＭ１０３に書き
込むタイミングである図６に示す第２ステージ区間には
変化しなくなる。
【００２１】また、信号Ｉにより８ビットラッチ回路１
０５にラッチされる信号Ｂも、８ビットラッチ回路１０
５の出力信号Ｋが、このデータをＳＲＡＭ１０３に書き
込むタイミングである第１ステージ区間には変化しなく
なる。これにより、トレース対象データである信号Ａお
よびＢの変化タイミングが、ＳＲＡＭ１０３のライトタ
イミング（信号ＥのＬレベル区間）と重なる場合であっ
ても、正常に書き込みが行われるようになった。
０５にラッチされる信号Ｂも、８ビットラッチ回路１０
５の出力信号Ｋが、このデータをＳＲＡＭ１０３に書き
込むタイミングである第１ステージ区間には変化しなく
なる。これにより、トレース対象データである信号Ａお
よびＢの変化タイミングが、ＳＲＡＭ１０３のライトタ
イミング（信号ＥのＬレベル区間）と重なる場合であっ
ても、正常に書き込みが行われるようになった。
【００２２】以上のように、本発明の第２実施例によれ
ば、８ビットラッチ回路１０４と１０５を設けることに
より、トレース対象データ信号Ａ、Ｂがどのようなタイ
ミングに変化する信号であっても、時分割のトレース方
式により、エバチップの出力端子を少なくすることがで
きる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
ば、８ビットラッチ回路１０４と１０５を設けることに
より、トレース対象データ信号Ａ、Ｂがどのようなタイ
ミングに変化する信号であっても、時分割のトレース方
式により、エバチップの出力端子を少なくすることがで
きる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、エバチップ内部に
マルチプレクサ回路を設けるようにしたので、エバチッ
プ外部にデータを出力させるための端子は、コア内部デ
ータ信号Ａとコア内部データ信号Ｂを直接外部に出力し
ていた従来の方式に比べて、７本（トレースデータ本数
×１／２−１本）少なくすることができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、エバチップ内部に
マルチプレクサ回路を設けるようにしたので、エバチッ
プ外部にデータを出力させるための端子は、コア内部デ
ータ信号Ａとコア内部データ信号Ｂを直接外部に出力し
ていた従来の方式に比べて、７本（トレースデータ本数
×１／２−１本）少なくすることができる。
【００２４】また、エバチップ外部に用意するＳＲＡＭ
も１個のメモリに奇数アドレス、偶数アドレスに分けて
記憶させることにより、従来方式の１／２にすることが
できる。 （２）請求項２記載の発明によれば、トレースデータが
入力される８ビットラッチ回路と、この８ビットラッチ
回路に接続されるマルチプレクサ回路とを設けるように
したので、トレース対象データ信号がどのようなタイミ
ングに変化する信号であっても、時分割のトレース方式
により、エバチップの出力端子を少なくすることができ
る。
も１個のメモリに奇数アドレス、偶数アドレスに分けて
記憶させることにより、従来方式の１／２にすることが
できる。 （２）請求項２記載の発明によれば、トレースデータが
入力される８ビットラッチ回路と、この８ビットラッチ
回路に接続されるマルチプレクサ回路とを設けるように
したので、トレース対象データ信号がどのようなタイミ
ングに変化する信号であっても、時分割のトレース方式
により、エバチップの出力端子を少なくすることができ
る。
【図１】本発明の第１実施例を示す時分割トレースブロ
ック図である。
ック図である。
【図２】本発明の第１実施例を示す要部回路図である。
【図３】本発明の第１実施例の動作フローチャートであ
る。
る。
【図４】本発明の第２実施例を示す時分割トレースブロ
ック図である。
ック図である。
【図５】本発明の第２実施例を示す要部回路図である。
【図６】本発明の第２実施例の動作フローチャートであ
る。
る。
１ エバリュエーションチップ（エバチップ） ２ ターゲットチップコアブロック ３ トレース制御回路 ４，１０１ マルチプレクサ回路 ５ トレース用メモリ ６，７，１０４，１０５ ８ビットラッチ回路 １０２ １６ビットカウンタ １０３ ＳＲＡＭ（トレース用メモリ）
Claims (2)
- 【請求項１】（ａ）ターゲットチップのコア内部データ
が入力されるマルチプレクサ回路と、（ｂ）該マルチプ
レクサ回路に接続されるエバリュエーションチップ出力
端子と、（ｃ）該エバリュエーションチップ出力端子に
接続されるエミュレータ内部に用意されたトレース用メ
モリとを具備することを特徴とする開発用エミュレータ
のトレース回路。 - 【請求項２】（ａ）ターゲットチップのコア内部データ
が入力される８ビットラッチ回路と、（ｂ）該８ビット
ラッチ回路に接続されるマルチプレクサ回路と、（ｃ）
該マルチプレクサ回路に接続されるエバリュエーション
チップ出力端子と、（ｄ）該エバリュエーションチップ
出力端子に接続されるエミュレータ内部に用意されたト
レース用メモリとを具備することを特徴とする開発用エ
ミュレータのトレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093599A JPH10289127A (ja) | 1997-04-11 | 1997-04-11 | 開発用エミュレータのトレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093599A JPH10289127A (ja) | 1997-04-11 | 1997-04-11 | 開発用エミュレータのトレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289127A true JPH10289127A (ja) | 1998-10-27 |
Family
ID=14086792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9093599A Withdrawn JPH10289127A (ja) | 1997-04-11 | 1997-04-11 | 開発用エミュレータのトレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
-
1997
- 1997-04-11 JP JP9093599A patent/JPH10289127A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
| US7299393B2 (en) | 2002-06-21 | 2007-11-20 | Samsung Electronics Co., Ltd. | Microprocessor with trace module |
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