JPH10289986A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10289986A
JPH10289986A JP9097673A JP9767397A JPH10289986A JP H10289986 A JPH10289986 A JP H10289986A JP 9097673 A JP9097673 A JP 9097673A JP 9767397 A JP9767397 A JP 9767397A JP H10289986 A JPH10289986 A JP H10289986A
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film
insulating film
sleeve
pillar
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Kazuo Hashimi
一生 橋見
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 マスク工程を使わずに、微細化に伴いメモリ
セルキャパシタの面積の減少が最小化されるような半導
体装置の製造方法、およびかかる方法で製造された半導
体装置を提供する。 【解決手段】 層間絶縁膜から上方に突出する導体ピラ
ーを形成し、前記導体ピラー上に導体膜を堆積し、導体
ピラーの存在に伴い出現する導体膜の凹凸を利用して、
異方性エッチングにより、導体膜を自己整合的にパター
ニングし、キャパシタ電極を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特にキャパシタを有する半導体装置およびかかる
半導体装置の製造方法に関する。半導体装置、特にＤＲ
ＡＭ等のキャパシタを有する半導体記憶装置では、微細
化による記憶容量の増大が年々進行している。特にＤＲ
ＡＭでは、情報がメモリセルキャパシタに電荷の形で蓄
積されるが、微細化の結果メモリセルキャパシタが微細
化してしまうと、キャパシタに蓄積された電荷量が減少
するため、記憶された情報が１と０のどちらであるかの
判別が困難になってしまう。
【０００２】そこで、従来より、半導体装置のデバイス
パターンを微細化する一方で、キャパシタンスの減少を
出来るだけ抑制できるＤＲＡＭの構造および製造方法が
研究されてきた。
【０００３】
【従来の技術】図１３（Ａ）〜（Ｃ）および図１４
（Ｄ），（Ｅ）は、従来の典型的なＤＲＡＭの製造工程
を説明する図である。図１３（Ａ）を参照するに、ｐ型
Ｓｉ基板１上の活性領域にはフィールド酸化膜２Ａを含
む酸化膜２が形成され、フィールド酸化膜２Ａが活性領
域を画成する。活性領域中には、通常のメモリセルと同
様に、ｎ+ 型拡散領域１Ａ，１Ｂ，１Ｃが形成され、さ
らに前記酸化膜２上にはポリシリコンよりなるゲートパ
ターン３が延在する。
【０００４】ゲートパターン３は酸化膜３Ａで覆われ、
その上をＢＰＳＧよりなる層間絶縁膜４が覆う。層間絶
縁膜４中には、拡散領域１Ｂを露出するコンタクトホー
ル４Ａが形成され、コンタクトホール４Ａを介してポリ
シリコンよりなるビット線パターン５が、拡散領域１Ｂ
とコンタクトする。さらに、図１３（Ａ）の状態では、
層間絶縁膜４上に、別のＢＰＳＧよりなる層間絶縁膜６
が、ビット線パターン５を埋めるように形成される。
【０００５】次に、図１３（Ｂ）の工程において、前記
層間絶縁膜４および６を貫通して、拡散領域１Ａあるい
は１Ｃを露出するコンタクトホール６Ａが形成され、さ
らに図１３（Ｃ）の工程で、前記コンタクトホール６Ａ
を埋めるように、ポリシリコンあるいはアモルファスシ
リコン層７が層間絶縁膜６上に堆積される。図１３
（Ｃ）の工程では、層７上にさらにレジストパターン８
が形成され、図１４（Ｄ）の工程で、レジストパターン
８をマスクに層７をパターニングすることにより、キャ
パシタ電極パターン７Ａが、層間絶縁膜６上に形成され
る。
【０００６】次に、図１４（Ｅ）の工程で、前記キャパ
シタ電極パターン７Ａ上に誘電体膜９が形成され、さら
にその上に、ポリシリコン膜１０が堆積される。
【０００７】
【発明が解決しようとする課題】図１５は、図１４
（Ｅ）のキャパシタ電極パターン７Ａの層間絶縁膜６上
における配列を示す平面図である。図１５を参照する
に、電極パターン７Ａは、正規の矩形形状でなく、角が
丸まった形状を有するのがわかる。これは、微細化によ
りＤＲＡＭの集積密度を増大させると同時にメモリセル
キャパシタに十分なキャパシタンスを確保しようとする
と、電極パターン７Ａ相互の間隔が必然的に非常に接近
してしまうため、図１３Ｃの工程で、レジストパパター
ン８を形成する際に、高解像度リソグラフィの解像限界
近辺で露光を行わざるをえないためである。換言する
と、従来は、露光の際の解像限界により、電極パターン
７Ａ相互の間隔が制限されてしまい、ＤＲＡＭを微細化
した場合、電極パターン７Ａの寸法、従って面積を十分
に確保することが困難であった。
【０００８】また、図１３（Ａ）〜図１４（Ｅ）に示し
た従来の方法では、レジストパターン８を使うため工程
数が多く、製造費用が増大すると同時に半導体装置の製
造スループットが低下する問題を有していた。そこで、
本発明は上記の課題を解決した半導体装置およびその製
造方法を提供することを概括的課題とする。
【０００９】本発明のより具体的な課題は、微細化して
もメモリセルキャパシタに十分なキャパシタンスを確保
できる半導体装置の構造およびその製造方法を提供する
ことにある。本発明の更なる課題は、微細化してもメモ
リセルキャパシタに十分なキャパシタンスを確保できる
半導体装置の製造において、メモリセルキャパシタをマ
スク工程なしに形成できる製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、キャパシタを有する半
導体装置の製造方法において、 （Ａ） 基板上に絶縁膜を形成する工程と； （Ｂ） 前記絶縁膜から上方に突出するように導電性ピ
ラーを形成する工程と； （Ｃ） 前記絶縁膜上に、前記導電性ピラーを覆うよう
に、第１の導電性膜を堆積する工程と： （Ｄ） 前記第１の導電性膜に、前記基板の主面に対し
て実質的に垂直に作用する異方性エッチングを適用し、
キャパシタ電極を形成する工程と； （Ｅ） 前記キャパシタ電極上に誘電体膜を堆積する工
程と； （Ｆ） 前記誘電体膜上に、第２の導電性膜を堆積し、
キャパシタを形成する工程とよりなることを特徴とする
半導体装置の製造方法により、または請求項２に記載し
たように、前記導電性ピラーは、前記絶縁膜を貫通し、
前記基板上に形成された拡散領域に電気的にコンタクト
することを特徴とする請求項１記載の方法により、また
は請求項３に記載したように、前記工程（Ｄ）におい
て、異方性エッチングは、前記キャパシタ電極が、隣接
するキャパシタ電極から空間的に分離するまで継続され
ることを特徴とする請求項１または２記載の方法によ
り、または請求項４に記載したように、前記工程（Ａ）
と工程（Ｂ）との間に、さらに前記絶縁膜の表面を、前
記絶縁膜に対して作用するエッチングに対してストッパ
となるエッチングストッパ層で覆う工程を設け、前記工
程（Ｄ）における異方性エッチングは、前記エッチング
ストッパ層が露出するまで実行されることを特徴とする
請求項１〜３のうち、いずれか一項記載の方法により、
または請求項５に記載したように、さらに、前記電極パ
ターン上に半球状ポリシリコン粒を形成する工程を含
み、前記工程（Ｅ）は、前記誘電体膜が、かかる半球状
ポリシリコン粒を覆うように実行されることを特徴とす
る請求項１〜４のうち、いずれか一項記載の方法によ
り、または請求項６に記載したように、キャパシタを有
する半導体装置の製造方法において、基板上に層間絶縁
膜を形成する工程と；前記層間絶縁膜上に、第１の導電
性膜を形成する工程と；前記第１の導電性膜の表面から
上方に突出するように、前記導電性膜および前記層間絶
縁膜を貫通して導電性ピラーを形成する工程と；前記導
電性ピラー上に、第１の絶縁膜を、前記導電性ピラーの
形状に沿って堆積する工程と；前記第１の絶縁膜に、前
記基板主面に対して実質的に垂直に作用する第１の異方
性エッチングを、前記ピラーの頂面および前記第１の導
電性膜が露出するまで適用し、前記第１の絶縁膜によ
り、第１の絶縁スリーブを形成する工程と；前記第１の
異方性エッチング工程の後、前記第１の導電性膜上に、
前記第１の絶縁スリーブおよび前記ピラーの頂面を覆う
ように、第２の導電性膜を堆積する工程と；前記第２の
導電性膜に、前記基板主面に対して実質的に垂直に作用
する第２の異方性エッチングを、前記層間絶縁膜の表面
が露出するまで適用し、前記第１の絶縁スリーブの外側
に第１の導電性スリーブを形成する工程と；前記第１の
絶縁スリーブを選択エッチングにより除去し、前記ピラ
ーおよび前記第１の導電性スリーブを、前記第１の導電
性スリーブが前記ピラーを離間して囲むように残す工程
と；前記ピラーの表面および前記第１の導電性スリーブ
の表面上に誘電体膜を堆積する工程と；前記誘電体膜上
に、対向電極膜を構成する第３の導電性膜を堆積する工
程とよりなることを特徴とする半導体装置の製造方法に
より、または請求項７に記載したように、前記ピラーは
中空スリーブよりなり、前記誘電体膜を堆積する工程
は、前記誘電体膜が、前記中空スリーブの内壁面をも覆
うように実行されることを特徴とする請求項６記載の方
法により、または請求項８に記載したように、前記第２
の異方性エッチング工程の後、前記選択エッチング工程
よりも先に、前記層間絶縁膜上に第４の導電性膜と第２
の絶縁膜とを、前記ピラーおよび前記ピラーを囲む前記
第１の導電性スリーブおよび前記第１の絶縁スリーブを
含むように、順次堆積する工程と、前記第２の絶縁膜に
対して、前記基板主面に対して実質的に垂直に作用する
第３異方性エッチングを、前記第４の導電性膜が露出す
るまで適用し、前記第２の絶縁膜により第２の絶縁スリ
ーブを形成する工程と、前記第４の導電性膜上に、前記
第２の絶縁スリーブと前記第４の導電性膜と前記ピラー
とを含むように、第５の導電性膜を堆積する工程と、前
記第５および第４の導電性膜に対して、前記基板主面に
対して略垂直に作用する異方性エッチング工程を、前記
層間絶縁膜表面が露出するまで順次連続して実行し、前
記第４の導電性膜により、前記前記第１の導電性スリー
ブに密着した第２の導電性スリーブを形成し、前記第２
の絶縁膜により、前記第２の導電性スリーブを囲む第２
の絶縁スリーブを形成し、前記第５の導電性膜により、
前記第２の絶縁スリーブを囲む第３の導電性スリーブを
形成する工程とを含み、前記選択エッチング工程では、
前記第２の絶縁スリーブが、前記第１の絶縁スリーブと
実質的に同時に除去されることを特徴とする請求項６ま
たは７記載の方法により、または請求項９に記載したよ
うに、拡散領域を形成された基板と、前記基板上に形成
された層間絶縁膜と、前記層間絶縁膜中に形成され、前
記拡散領域を露出するコンタクトホールと、前記コンタ
クトホールを介して前記拡散領域とコンタクトするキャ
パシタとよりなる半導体装置において、前記キャパシタ
は、前記コンタクトホール中を延在し、一端が前記拡散
領域にコンタクトし、他端が前記層間絶縁膜から突出す
る突出部を形成する導電性ピラーと、前記導電性ピラー
の突出部に電気的にコンタクトする蓄積電極と、前記蓄
積電極上に形成されたキャパシタ誘電体膜と、前記キャ
パシタ誘電体膜上に形成された対向電極とよりなること
を特徴とする半導体装置により、または請求項１０に記
載したように、前記層間絶縁膜表面には、前記層間絶縁
膜を構成する材料に対するエッチングを実質的に阻止で
きるエッチングストッパ層が形成されていることを特徴
とする請求項９記載の半導体装置により、または請求項
１１に記載したように、前記蓄積電極の表面は不規則な
形状を有することを特徴とする請求項９または１０記載
の半導体装置により、または請求項１２に記載したよう
に、前記導電性ピラーは、内壁面で画成された中空スリ
ーブよりなり、前記キャパシタ誘電体膜は、前記導電性
ピラーの内壁面を覆うことを特徴とする請求項９〜１１
のうち、いずれか一項記載の半導体装置により、または
請求項１３に記載したように、前記蓄積電極は、前記ピ
ラーの突出部に、密接にコンタクトすることを特徴とす
る請求項９記載の半導体装置により、または請求項１４
に記載したように、前記蓄積電極は、前記導電性ピラー
自体および前記導電性ピラーを囲む一または複数の導電
性スリーブよりなり、前記キャパシタ誘電体膜は、前記
導電性ピラー突出部および前記一または複数の導電性ス
リーブ表面を覆うことを特徴とする請求項９記載の半導
体装置により、または請求項１５に記載したように、前
記導電性ピラーおよび前記一または複数の導電性スリー
ブは、前記層間絶縁膜表面に形成された導電膜を介して
相互に電気的に接続されることを特徴とする請求項１４
記載の半導体装置により、または請求項１６に記載した
ように、半導体基板と、前記半導体基板表面上に、チャ
ネル領域に対応してゲート酸化膜を隔てて形成されたワ
ード線電極と、前記半導体基板中に、前記チャネル領域
の一端に対応して形成された第１の拡散領域と、前記半
導体基板中に、前記チャネル領域の他端に対応して形成
された第２の拡散領域と、前記半導体基板上に形成さ
れ、前記ゲート電極および前記第１および第２の拡散領
域を覆う層間絶縁膜と、前記層間絶縁膜中に形成され、
前記第１の拡散領域を露出する第１のコンタクトホール
と、前記層間絶縁膜中に形成され、前記第２の拡散領域
を露出する第２のコンタクトホールと、前記第１のコン
タクトホールを介して前記第１の拡散領域とコンタクト
するメモリセルキャパシタと、前記第２のコンタクトホ
ールを介して前記第２の拡散領域とコンタクトするビッ
ト線電極とよりなる半導体装置において、前記メモリセ
ルキャパシタは、前記第１のコンタクトホール中を延在
し、一端が前記第１の拡散領域とコンタクトし、他端が
前記層間絶縁膜上に突出する突出部を形成する導電性ピ
ラーと、前記層間絶縁膜上に形成され、前記ピラーの突
出部に密接にコンタクトする蓄積電極と、前記蓄積電極
を覆うように形成されたキャパシタ誘電体膜と、前記キ
ャパシタ誘電体膜上に形成された対向電極とよりなるこ
とを特徴とする半導体装置により解決する。
【００１１】以下、本発明の原理を、図１（Ａ）〜
（Ｃ）を参照しながら説明する。本発明では、まず図１
（Ａ）の工程において、拡散領域１１Ａ，１１Ｂを形成
された半導体基板１１上に層間絶縁膜１２を堆積し、さ
らに層間絶縁膜１２の表面をエッチングストッパ層１２
Ｃにより覆った後、その上に図示しない絶縁膜をさらに
堆積し、前記図示しない絶縁膜および層間絶縁膜１２を
貫通して、前記拡散領域１１Ａ，１１Ｂをそれぞれ露出
するコンタクトホール１２Ａ，１２Ｂを形成する。さら
に、前記コンタクトホール１２Ａおよび１２Ｂをポリシ
リコン等の導体で充填した後、前記エッチングストッパ
層１２Ｃ上の絶縁膜を除去することにより、前記層間絶
縁膜１２から上方に突出する導電性ピラー１２Ａ，１２
Ｂを形成する。さらに、前記導電性ピラー１２Ａ，１２
Ｂを覆うように、ポリシリコンあるいはアモルファスシ
リコンよりなる導電性膜１３を堆積する。
【００１２】次に、図１（Ｂ）の工程において、前記導
電性膜１３に対して、前記基板１１の主面に実質的に垂
直に作用する異方性エッチングを、前記エッチングスト
ッパ層１２Ｃが露出するまで実行し、前記導電性膜１３
を電極パターン１３Ａおよび１３Ｂに分割する。さら
に、図１（Ｃ）の工程において、図１（Ｂ）の構造上に
誘電体膜１４および導電性膜１５を順次堆積することに
より、相互に隣接したキャパシタＣ1 およびＣ2 を、コ
ンタクトホール１２Ａ，１２Ｂを形成するマスク工程以
外には、何らマスク工程を行うことなく形成することが
できる。パターン１３Ａ，１３Ｂは、このようにマスク
工程を行うことなく形成されるため、マスク工程に伴う
アラインメントエラーあるいは露光解像限界の問題を生
じることなく、パターン１３Ａ，１３Ｂ間の間隔Ｄを、
図１３（Ｃ）における間隔Ｄよりも実質的に減少させる
ことができる。
【００１３】
【発明の実施の形態】
［第１実施例］図２（Ａ）〜（Ｄ）および図３（Ｅ）〜
（Ｇ）は、本発明の第１実施例によるＤＲＡＭメモリセ
ルの製造工程を示す。図２（Ａ）を参照するに、ｐ型Ｓ
ｉ基板２１上の活性領域にはフィールド酸化膜２２Ａを
含む酸化膜２２が形成され、フィールド酸化膜２２Ａは
活性領域を画成する。活性領域中には、通常のメモリセ
ルと同様に、ｎ+ 型拡散領域２１Ａ，２１Ｂ，２１Ｃが
形成され、さらに前記酸化膜２２上にはポリシリコンよ
りなるゲートパターン２３が延在する。通常の通り、ゲ
ートパターン２３はメモリセルへのワード線パターンを
構成する。
【００１４】ゲートパターン２３は酸化膜２３Ａで覆わ
れ、その上をＢＰＳＧよりなる層間絶縁膜２４が覆う。
層間絶縁膜２４中には、拡散領域２１Ｂを露出するコン
タクトホール２４Ａが、ＲＦ周波数を３８０ｋＨｚとし
た平行平板エッチャー中でＣＨＦ3 とＣＦ4 とＡｒの混
合ガスを使ってドライエッチングを行うことにより形成
され、コンタクトホール２４Ａを介してポリシリコンよ
りなるビット線パターン２５が、拡散領域２１Ｂとコン
タクトする。さらに、図２（Ａ）の状態では、層間絶縁
膜２４上に、別のＢＰＳＧよりなる層間絶縁膜２６が、
ビット線パターン２５を埋めるように形成され、さらに
層間絶縁膜２６上に、膜２６のエッチングストッパとし
て作用するエッチングストッパ層２７および別の絶縁膜
２８が順次堆積される。典型的には、層間絶縁膜２４お
よび絶縁膜２８はＢＰＳＧあるいは高密度プラズマＣＶ
Ｄ法により堆積したＳｉＯ2 膜より形成され、一方エッ
チングストッパ層２７はＳｉＮ膜より形成され，典型的
には２０ｎｍの厚さに形成される。
【００１５】次に、図２（Ｂ）の工程で、レジストを使
った高解像度フォトリソグラフィにより、前記膜２４〜
２８を貫通して、拡散領域２１Ａおよび２１Ｃを露出す
るように、コンタクトホール２６Ａ，２６Ｂがそれぞれ
形成される。さらに、図２（Ｃ）の工程において、前記
コンタクトホール２６Ａおよび２６Ｂはそれぞれ導電性
ポリシリコンで埋められ、絶縁膜２８上に残ったポリシ
リコン膜を選択的に除去することにより、前記コンタク
トホール２６Ａ，２６Ｂを埋める導体プラグ２７Ａ，２
７Ｂが得られる。
【００１６】さらに図２（Ｄ）の工程で、図２（Ｃ）の
構造をＨＦあるいは緩衝ＨＦ水溶液中でウェットエッチ
ングすることにより、前記絶縁膜２８が、前記エッチン
グストッパ層２７に対して選択的に除去され、その結果
前記導体プラグ２７Ａ，２７Ｂは、前記エッチングスト
ッパ層２７から上方に突出する。次に、図３（Ｅ）の工
程で、図２（Ｄ）の構造上に、導電性アモルファスある
いはポリシリコン膜２９を一様に堆積し、さらにこうし
て得られた図３（Ｅ）のポリシリコン膜２９に対して、
基板２１の主面に略垂直な方向に作用する異方性エッチ
ングを、例えばＥＣＲエッチング装置を使い、Ｃｌ2 と
Ｏ2 の混合ガス中で実行する。その際、異方性エッチン
グは、エッチングストッパ層２７が露出するまで実行さ
れ、その結果、図３（Ｆ）に示すように、導電性膜２９
からキャパシタ電極パターン２９Ａおよび２９Ｂが形成
される。
【００１７】この図３（Ｆ）の異方性エッチング工程に
おいては、垂直異方性が支配的ではあるが、横方向への
エッチングも行う、いわゆる準異方性エッチングを使う
ことも可能である。これは、以下に説明する他の実施例
においても同様である。さらに、本実施例では、図３
（Ｆ）のキャパシタ電極パターン２９Ａおよび２９Ｂ上
に熱酸化膜を形成し、その上にＳｉＮ膜３０を堆積す
る。さらにＳｉＮ膜３０の表面を熱酸化した後、前記電
極パターン２９Ａ，２９Ｂを覆うように、一様にポリシ
リコン膜３１を対向電極として堆積する。かかる構造で
は、前記誘電体膜３０は、このようにして形成された上
下の熱酸化膜と共にいわゆるＯＮＯ構造を形成し、電極
パターン２９Ａ，２９ＢはいずれもＤＲＡＭメモリセル
キャパシタの蓄積電極を構成する。
【００１８】かかる方法で形成された蓄積電極パターン
２９Ａ，２９Ｂは、いずれもフォトリソグラフィあるい
はマスクプロセスを使わずに形成されるため、パターン
相互の間隔を、露光系の解像度に制約されることなく減
少させることができる。また、本実施例では、高解像度
が必要な露光はコンタクトホール２６Ａ，２６Ｂを形成
する際のフォトリソグラフィ工程だけであり、蓄積電極
パターン２９Ａ，２９Ｂの露光にはマスク工程は使われ
ないため、半導体装置の製造スループットが大きく向上
する。
【００１９】以上の説明では、導電性ピラー１３Ａ，１
３Ｂ、あるいは導電性膜１３の堆積は、始めから導電性
不純物を添加されたアモルファスシリコンあるいはポリ
シリコンを使ってなされるものとしたが、本発明はかか
る特定の実施例に限定されるものではなく、例えば非ド
ープアモルファスシリコンあるいはポリシリコンを堆積
し、これに後から不純物を導入して導電性を付与するこ
とも可能である。これは、以下に説明する他の実施例に
ついても同様である。 ［第２実施例］図４は、本発明の第２実施例によるＤＲ
ＡＭメモリセルの構成を示す。ただし、図４中、先に説
明した部分には同一の参照符号を付し、説明を省略す
る。
【００２０】図４を参照するに、本実施例では、蓄積電
極パターン２９Ａ，２９Ｂの表面には略半球状のポリシ
リコングレイン（ＨＳＧ； hemispherical grained pol
ysilicon）よりなる粗面構造２９０が形成され、前記キ
ャパシタ誘電体膜３０は、かかる粗面構造２９０を覆う
ように形成される。粗面構造２９０を形成することによ
り、蓄積電極パターン２９Ａあるいは２９Ｂの表面積が
増大し、その結果メモリセルキャパシタのキャパシタン
スが増大する。
【００２１】かかる半球状ポリシリコングレインは、一
般に幾何学的に完全な半球状形状であるわけではなく、
歪んでいたり、マッシュルーム状に、基部がくびれてい
る等、不規則な形状をしているが、本発明では、これら
の不規則なポリシリコングレインも、半球状ポリシリコ
ングレインと称することにする。かかる粗面構造２９０
は、例えば前記蓄積電極パターンをアモルファスシリコ
ン状態で形成し、その上にポリシリコン膜を、例えばＳ
ｉＨ4 を原料とし約５７０°Ｃの温度で堆積することに
より形成される。ポリシリコン膜をアモルファスシリコ
ン膜上に堆積することにより、アモルファスシリコン表
面における不均一な核生成が生じ、その結果半球状のポ
リシリコングレインが、蓄積電極パターン２９Ａあるい
は２９Ｂ上に不均一に成長する。かかる粗面構造の形成
については、例えば辰巳他、「半球状グレインポリシリ
コンの形成機構」応用物理第６１巻第１１号、１９９２
年に記載されている。 ［第３実施例］次に、本発明の第３実施例によるＤＲＡ
Ｍメモリセルの製造方法について、図５（Ａ）〜（Ｃ）
および図６（Ｄ）〜（Ｆ）を参照しながら説明する。た
だし、図５（Ａ）〜（Ｃ）および図６（Ｄ）〜（Ｆ）
中、先に説明した部分に対応する部分には同一の参照符
号を付し、説明を省略する。また、本実施例では、先に
説明した構造のうち、拡散領域２１Ｃおよび導体プラグ
２７Ｂを含む部分についてのみ説明を行う。
【００２２】図５（Ａ）を参照するに、本実施例におけ
る層間絶縁膜２６は先に説明した絶縁膜２４をも含み、
エッチングストッパ層２７と絶縁膜２８との間には、ポ
リシリコン導電性膜２７Ａが形成される。従って、本実
施例では、コンタクトホール２６Ｂは層２６，２７，２
７Ａおよび２８を貫通して延在し、前記導体プラグ２７
Ｂは、かかる層２６，２７，２７Ａおよび２８を貫通す
るコンタクトホール２６Ｂを埋める。
【００２３】次に、図５（Ｂ）の工程で、先の図２
（Ｄ）の工程と同様に、前記絶縁膜２８が導電性膜２７
Ａに対する選択エッチングにより除去され、さらに前記
導電性膜２７Ａ上に、膜２７Ａから突出する前記導体プ
ラグ２７Ｂを覆うように、ＳｉＯ 2 膜３２がＣＶＤ法に
より堆積される。次に、図５（Ｃ）の工程で、前記Ｓｉ
Ｏ2 膜３２に対して、前記基板２１に実質的に垂直に作
用するドライエッチング工程を適用し、導電性膜２７Ａ
が露出するまでドライエッチング工程を実行することに
より、ピラー２７Ｂの側壁面にのみ、前記ＳｉＯ2 膜３
２を、スリーブ３２Ａの形で残す。
【００２４】さらに、図６（Ｄ）の工程で、前記図５
（Ｃ）の構造上に、ポリシリコンあるいはアモルファス
シリコンよりなる導電性膜３３をＣＶＤ法により堆積
し、図６（Ｅ）の工程で、前記導電性膜３３に対して、
前記基板２１の主面に実質的に垂直に作用する異方性エ
ッチングを、前記エッチングストッパ層２７が露出する
まで実行し、前記導電性膜３３を、前記絶縁スリーブ３
２Ａの外側にのみ、導電性スリーブ３３Ａの形で残す。
【００２５】次に、図６（Ｆ）の工程で、前記図６
（Ｅ）の構造をＨＦ水溶液中に浸漬し、絶縁スリーブ３
２Ａを溶解・除去する。かかる絶縁スリーブ３２Ａの除
去の結果、導電性ピラー２７Ｂと導電性スリーブ３３Ａ
との間には隙間が形成されるが、本実施例では、前記キ
ャパシタ誘電体膜３０が、前記導電性ピラー２７Ｂおよ
び導電性スリーブ３０の露出面上に形成される。導電性
ピラー２７Ｂと導電性スリーブ３３Ａとは、前記導電性
膜２７Ａの一部を構成していた導電性膜により、電気的
に接続される。
【００２６】さらに、図６（Ｆ）の工程では、前記キャ
パシタ誘電体膜３０上に、前記空隙を埋めるように、ポ
リシリコンあるいはアモルファスシリコンよりなる前記
導電性膜が、対向電極３１として堆積される。同様な構
成のメモリセルキャパシタは、拡散領域２１Ａに対して
も形成される。本実施例では、メモリセルキャパシタの
表面積、従ってキャパシタンスを、マスク工程を使うこ
となく増大させることができる。 ［第４実施例］図７は、本発明の第４実施例によるＤＲ
ＡＭメモリセルの一部を示す。ただし、図７は、先の実
施例と同様に、拡散領域２１Ｃに接続されるメモリセル
キャパシタの構成のみを示す。また、先に説明した部分
に対応する部分には同一の参照符号を付し、説明を省略
する。
【００２７】図７を参照するに、本実施例では、導電性
スリーブ３３Ａの外側に、スリーブ３３Ａから離間して
別の導電性スリーブ３６Ａが形成され、前記キャパシタ
誘電体膜３０は前記導電性ピラー２７Ｂおよび導電性ス
リーブ３３Ａの露出表面上のみならず、前記導電性スリ
ーブ３６Ａの露出表面上にも形成される。ただし、導電
性スリーブ３６Ａは、前記導電性スリーブ３３Ａおよび
導電性ピラー２７Ｂに、前記エッチングストッパ層２７
上のポリシリコンあるいはアモルファスシリコンよりな
る導電性膜により、電気的に接続されている。また、前
記対向電極３１は、前記導電性スリーブ３３Ａと３６Ａ
との間の空隙をも埋めるように堆積される。
【００２８】本実施例では、メモリセルキャパシタを構
成する導電性スリーブの数を増やすことができ、その結
果キャパシタ誘電体膜の面積、従ってキャパシタンスを
増大させることができる。次に、図７のキャパシタ構造
の製造方法を、図８（Ａ），（Ｂ）および図９（Ｃ），
（Ｄ）を参照しながら説明する。ただし、図面中、先に
説明した部分には同一の参照符号を付し、説明を省略す
る。
【００２９】図８（Ａ）を参照するに、図６（Ｅ）の構
造上に、ポリシリコンあるいはアモルファスシリコンよ
りなる導電性膜３４およびＳｉＯ2 よりなる絶縁膜３５
が順次堆積され、さらに図８（Ｂ）の工程で、前記絶縁
膜３５に対して、前記基板２１の主面に実質的に垂直な
方向に作用する異方性エッチングを、前記導電性膜３４
が露出するまで作用させる。かかる異方性エッチングの
結果、前記絶縁膜３５から絶縁スリーブ３５Ａが、前記
導電性膜３４を外側から囲むように形成される。
【００３０】さらに、図９（Ｃ）の工程で、図８（Ｂ）
の構造上に、さらに別のポリシリコンあるいはアモルフ
ァスシリコンよりなる導電性膜３６を堆積し、図９
（Ｄ）の工程で、前記導電性膜３６およびその下の導電
性膜３４に対して、前記基板２１の主面に実質的に垂直
に作用する異方性エッチングを、前記エッチングストッ
パ層２７が露出するまで実行することにより、図９
（Ｄ）の構造が得られる。図９（Ｄ）の構造中、前記導
電性膜３４は、異方性エッチングの結果、絶縁スリーブ
３５Ａと導電性スリーブ３３Ａとにより挟持される導電
性スリーブ３４Ａを形成し、また導電性膜３６は最外部
の導電性スリーブ３６Ａを形成する。
【００３１】図９（Ｄ）の構造をさらにＨＦ水溶液中に
浸漬し、絶縁スリーブ３２Ａ，３５Ａを選択エッチング
により除去し、こうして得られた構造上に前記誘電体膜
３０を堆積し、さらに対向電極３１を堆積することによ
り、図７の構造のキャパシタが得られる。 ［第５実施例］図１０は、本発明の第５実施例によるＤ
ＲＡＭメモリセルの一部を示す。ただし、図１０は、先
の実施例と同様に、拡散領域２１Ｃに接続されるメモリ
セルキャパシタの構成のみを示す。また、先に説明した
部分に対応する部分には同一の参照符号を付し、説明を
省略する。
【００３２】図１０を参照するに、本実施例によるメモ
リセルキャパシタは図７のメモリセルキャパシタの構成
と同様な構成を有するが、導電性ピラー２７Ｂを中空ス
リーブとした点で異なっている。これに伴い、キャパシ
タ誘電体膜３０は導電性ピラーの外側側壁面のみなら
ず、内側側壁面および底面をも覆うように形成される。
かかる構成では、キャパシタ誘電体膜３０の面積が増大
するため、キャパシタンスが増大する好ましい特徴が得
られる。
【００３３】図１１（Ａ）〜（Ｃ）および図１２（Ｄ）
〜（Ｆ）は、図１０の構造を形成する方法を示す。ただ
し、図面中、先に説明した部分には同一の参照符号を付
し、説明を省略する。図１１（Ａ）を参照するに、本実
施例では、層２６〜２８を貫通するコンタクトホール２
６Ｂ中に、図５（Ａ）の工程における導電性ピラーのか
わりに導電性スリーブ２７Ｂを、前記コンタクトホール
２６の内壁面およびコンタクトホール２６底部に露出し
た拡散領域２１Ｃの表面を覆うように堆積し、さらに、
図１１（Ｂ）の工程で、前記絶縁膜２８をＨＦ中におけ
る選択エッチングにより除去した後、前記ＳｉＯ2 膜３
２を、前記導電性スリーブ２７Ｂの内側空間を埋めるよ
うに堆積する。
【００３４】さらに、図１１（Ｃ）の工程で、ＳｉＯ2
膜に対して、基板２１の主面に実質的に垂直な方向に作
用する異方性エッチングを、前記導電性膜２７Ａが露出
するまで実行し、図１１（Ｃ）に示す、前記導電性スリ
ーブ２７Ｂの内部がＳｉＯ2プラグ３２Ｃで埋められ、
またその外側がＳｉＯ2 よりなる絶縁スリーブ３２Ａで
覆われた構造を得る。
【００３５】次に、図１２（Ｄ）の工程で、図１１
（Ｃ）の構造上に、ポリシリコンあるいはアモルファス
シリコンよりなる導電性膜３３を堆積し、さらに図１２
（Ｅ）の工程で、導電性膜３３に対して、基板２１の主
面に実質的に垂直な方向に作用する異方性エッチング
を、前記エッチングストッパ層２７が露出するまで実行
し、樹１２（Ｅ）に示す、前記絶縁スリーブ３２Ａの外
側に導電性スリーブ３３Ａが形成された構造を得る。
【００３６】図１２（Ｅ）の構造をＨＦ水溶液中に浸漬
し、ＳｉＯ2 プラグ３２Ｃおよび絶縁スリーブ３２Ａを
溶解・除去し、さらにキャパシタ誘電体膜３０を堆積
し、その上にさらに対向電極３１を堆積することによ
り、図１２（Ｆ）に示す構造が得られる。また、図１２
（Ｅ）の段階で、図８（Ａ），（Ｂ），図９（Ｃ），
（Ｄ）に示した工程を実行することにより、導電性スリ
ーブ２７Ｂを囲み、導電性スリーブ２７Ｂと共に蓄積電
極を構成する導電性スリーブの数を任意に増やすことが
できる。
【００３７】本発明の第３実施例以降の実施例において
は、前記導電性膜２７Ａが絶縁膜２８のエッチングスト
ッパとなるため、必ずしもＳｉＮエッチングストッパ層
２７は必要ではなく、省略してもよい。また、本発明で
は、層間絶縁膜２４，２６はＢＰＳＧとしたが、他の平
坦化絶縁膜高密度プラズマ中で堆積したＳｉＯ2 、ある
いはポリイミドを使うこともできる。
【００３８】以上、本発明を好ましい実施例について説
明したが、本発明は上記の実施例に限定されるものでは
なく、特許請求の範囲に記載した要旨内において、様々
な変形・変更が可能である。
【００３９】
【発明の効果】請求項１〜４および９，１０，１３記載
の本発明によれば、キャパシタを有する半導体装置の製
造方法を、（Ａ）基板上に絶縁膜を形成する工程と；
（Ｂ）前記絶縁膜から上方に突出するように導電性ピラ
ーを形成する工程と；（Ｃ）前記絶縁膜上に、前記導電
性ピラーを覆うように、第１の導電性膜を堆積する工程
と：（Ｄ）前記第１の導電性膜に、前記基板の主面に対
して実質的に垂直に作用する異方性エッチングを適用
し、キャパシタ電極を形成する工程と；（Ｅ）前記キャ
パシタ電極上に誘電体膜を堆積する工程と；（Ｆ）前記
誘電体膜上に、第２の導電性膜を堆積し、キャパシタを
形成する工程とにより実行することにより、多数のキャ
パシタを、マスクプロセスを使うことなく、またマスク
プロセスに伴う解像度の制約なく、自己整合的に、従っ
て最小限の相互間隔で形成することができる。これに伴
い、微細化によるキャパシタ面積、従ってキャパシタン
スの減少を最小限に抑止することができる。また、本発
明ではマスクプロセスを使わないため、半導体装置製造
の際のスループットが大きく向上する。
【００４０】請求項５および１１記載の本発明の特徴に
よれば、さらに、前記電極パターン上に半球状ポリシリ
コン粒を形成する工程を行い、前記工程（Ｅ）を、前記
誘電体膜が、かかる半球状ポリシリコン粒を覆うように
実行することにより、形成されるキャパシタの表面積お
よびキャパシタンスを増大させることができる。
【００４１】請求項６および１４〜１５記載の本発明の
特徴によれば、キャパシタを有する半導体装置の製造方
法を、基板上に層間絶縁膜を形成する工程と；前記層間
絶縁膜上に、第１の導電性膜を形成する工程と；前記第
１の導電性膜の表面から上方に突出するように、前記導
電性膜および前記層間絶縁膜を貫通して導電性ピラーを
形成する工程と；前記導電性ピラー上に、第１の絶縁膜
を、前記導電性ピラーの形状に沿って堆積する工程と；
前記第１の絶縁膜に、前記基板主面に対して実質的に垂
直に作用する第１の異方性エッチングを、前記ピラーの
頂面および前記第１の導電性膜が露出するまで適用し、
前記第１の絶縁膜により、第１の絶縁スリーブを形成す
る工程と；前記第１の異方性エッチング工程の後、前記
第１の導電性膜上に、前記第１の絶縁スリーブおよび前
記ピラーの頂面を覆うように、第２の導電性膜を堆積す
る工程と；前記第２の導電性膜に、前記基板主面に対し
て実質的に垂直に作用する第２の異方性エッチングを、
前記層間絶縁膜の表面が露出するまで適用し、前記第１
の絶縁スリーブの外側に第１の導電性スリーブを形成す
る工程と；前記第１の絶縁スリーブを選択エッチングに
より除去し、前記ピラーおよび前記第１の導電性スリー
ブを、前記第１の導電性スリーブが前記ピラーを離間し
て囲むように残す工程と；前記ピラーの表面および前記
第１の導電性スリーブの表面上に誘電体膜を堆積する工
程と；前記誘電体膜上に、対向電極膜を構成する第３の
導電性膜を堆積する工程とより実行することにより、マ
スク工程を使うことなく、キャパシタを構成する蓄積電
極を、導電性ピラーと、前記導電性ピラーを囲む多数の
導電性スリーブより、自己整合的に構成でき、キャパシ
タ誘電体膜の表面積、従ってキャパシタのキャパシタン
スが大きく増大する。
【００４２】請求項７および１２記載の本発明によれ
ば、前記ピラーを中空スリーブとすることにより、キャ
パシタのキャパシタンスをさらに増大させることができ
る。請求項８記載の本発明の特徴によれば、前記第２の
異方性エッチング工程の後、前記選択エッチング工程よ
りも先に、前記層間絶縁膜上に第４の導電性膜と第２の
絶縁膜とを、前記ピラーおよび前記ピラーを囲む前記第
１の導電性スリーブおよび前記第１の絶縁スリーブを含
むように、順次堆積し、前記第２の絶縁膜に対して、前
記基板主面に対して実質的に垂直に作用する第３異方性
エッチングを、前記第４の導電性膜が露出するまで適用
して、前記第２の絶縁膜により第２の絶縁スリーブを形
成し、前記第４の導電性膜上に、前記第２の絶縁スリー
ブと前記第４の導電性膜と前記ピラーとを含むように、
第５の導電性膜を堆積し、前記第５および第４の導電性
膜に対して、前記基板主面に対して略垂直に作用する異
方性エッチング工程を、前記層間絶縁膜表面が露出する
まで順次連続して実行して、前記第４の導電性膜によ
り、前記前記第１の導電性スリーブに密着した第２の導
電性スリーブを形成し、前記第２の絶縁膜により、前記
第２の導電性スリーブを囲む第２の絶縁スリーブを形成
し、さらに前記第５の導電性膜により、前記第２の絶縁
スリーブを囲む第３の導電性スリーブを形成し、また、
前記選択エッチング工程において、前記第２の絶縁スリ
ーブを、前記第１の絶縁スリーブと実質的に同時に除去
することにより、前記導電性ピラーを囲む導電性スリー
ブの数を、マスク工程を使うことなく、自己整合的に、
自在に増大させることが可能になる。
【００４３】請求項１６記載の本発明の特徴によれば、
半導体基板と、前記半導体基板表面上に、チャネル領域
に対応してゲート酸化膜を隔てて形成されたワード線電
極と、前記半導体基板中に、前記チャネル領域の一端に
対応して形成された第１の拡散領域と、前記半導体基板
中に、前記チャネル領域の他端に対応して形成された第
２の拡散領域と、前記半導体基板上に形成され、前記ゲ
ート電極および前記第１および第２の拡散領域を覆う層
間絶縁膜と、前記層間絶縁膜中に形成され、前記第１の
拡散領域を露出する第１のコンタクトホールと、前記層
間絶縁膜中に形成され、前記第２の拡散領域を露出する
第２のコンタクトホールと、前記第１のコンタクトホー
ルを介して前記第１の拡散領域とコンタクトするメモリ
セルキャパシタと、前記第２のコンタクトホールを介し
て前記第２の拡散領域とコンタクトするビット線電極と
よりなる半導体装置において、前記メモリセルキャパシ
タを、前記第１のコンタクトホール中を延在し、一端が
前記第１の拡散領域とコンタクトし、他端が前記層間絶
縁膜上に突出する突出部を形成する導電性ピラーと、前
記層間絶縁膜上に形成され、前記ピラーの突出部に密接
にコンタクトする蓄積電極と、前記蓄積電極を覆うよう
に形成されたキャパシタ誘電体膜と、前記キャパシタ誘
電体膜上に形成された対向電極とにより構成することに
より、微細化しても、メモリセルキャパシタのキャパシ
タンスの減少が少ないＤＲＡＭメモリセルを、マスク工
程を使うことなく、自己整合的に形成することができ
る。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、本発明の原理を説明する図
である。
【図２】（Ａ）〜（Ｄ）は、本発明の第１実施例による
半導体装置の製造工程を説明する図（その一）である。
【図３】（Ｅ）〜（Ｇ）は、本発明の第１実施例による
半導体装置の製造工程を説明する図（その二）である。
【図４】本発明の第２実施例による半導体装置の構成を
示す図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第３実施例による
半導体装置の製造工程を説明する図（その一）である。
【図６】（Ｄ）〜（Ｆ）は、本発明の第３実施例による
半導体装置の製造工程を説明する図（その二）である。
【図７】本発明の第４実施例による半導体装置の構成を
示す図である。
【図８】（Ａ），（Ｂ）は、本発明第４実施例による半
導体装置の製造工程を説明する図（その一）である。
【図９】（Ｃ），（Ｄ）は、本発明第４実施例による半
導体装置の製造工程を説明する図（その二）である。
【図１０】本発明の第５実施例による半導体装置の構成
を示す図である。
【図１１】（Ａ）〜（Ｃ）は、本発明第５実施例による
半導体装置の製造工程を説明する図（その一）である。
【図１２】（Ｄ）〜（Ｆ）は、本発明第５実施例による
半導体装置の製造工程を説明する図（その二）である。
【図１３】（Ａ）〜（Ｃ）は、従来の半導体装置の製造
工程を示す図（その一）である。
【図１４】（Ｄ），（Ｅ）は、従来の半導体装置の製造
工程を示す図（その二）である。
【図１５】従来の工程で形成したメモリセルキャパシタ
の形状を示す平面図である。
【符号の説明】
１，１１，２１ 基板 １Ａ，１Ｂ，１Ｃ，１１Ａ，１１Ｂ，２１Ａ，２１Ｂ，
２１Ｃ 拡散領域 ２，２２ ゲート酸化膜 ２Ａ，２２Ａ フィールド酸化膜 ３，２３ ゲート電極（ワード線） ３Ａ，２３Ａ 絶縁膜 ４，６，２４，２６ 層間絶縁膜 ５，２５ ビット線 ６Ａ，１２Ａ，１２Ｂ，２６Ａ，２６Ｂ コンタクトホ
ール ７，１３，２９ 導体層 ７Ａ，１３Ａ，１３Ｂ，２９Ａ，２９Ｂ 蓄積電極パタ
ーン ８，１４，３０ 誘電体膜 １０，１５，３１ 対向電極 １２Ａ，１２Ｂ，２７Ａ，２７Ｂ 導電性ピラー １２Ｃ，２７ エッチングストッパ ２８ 絶縁膜 ２９０ 粗面構造 ３２，３５ 絶縁膜 ３２Ａ，３５Ａ 絶縁スリーブ ３２Ｃ 絶縁プラグ ３３，３４，３６ 導電性膜 ３３Ａ，３４Ａ，３６Ａ 導電性スリーブ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 キャパシタを有する半導体装置の製造方
    法において、 （Ａ） 基板上に絶縁膜を形成する工程と； （Ｂ） 前記絶縁膜から上方に突出するように導電性ピ
    ラーを形成する工程と； （Ｃ） 前記絶縁膜上に、前記導電性ピラーを覆うよう
    に、第１の導電性膜を堆積する工程と： （Ｄ） 前記第１の導電性膜に、前記基板の主面に対し
    て実質的に垂直に作用する異方性エッチングを適用し、
    キャパシタ電極を形成する工程と； （Ｅ） 前記キャパシタ電極上に誘電体膜を堆積する工
    程と； （Ｆ） 前記誘電体膜上に、第２の導電性膜を堆積し、
    キャパシタを形成する工程とよりなることを特徴とする
    半導体装置の製造方法。
  2. 【請求項２】 前記導電性ピラーは、前記絶縁膜を貫通
    し、前記基板上に形成された拡散領域に電気的にコンタ
    クトすることを特徴とする請求項１記載の方法。
  3. 【請求項３】 前記工程（Ｄ）において、異方性エッチ
    ングは、前記キャパシタ電極が、隣接するキャパシタ電
    極から空間的に分離するまで継続されることを特徴とす
    る請求項１または２記載の方法。
  4. 【請求項４】 前記工程（Ａ）と工程（Ｂ）との間に、
    さらに前記絶縁膜の表面を、前記絶縁膜に対して作用す
    るエッチングに対してストッパとなるエッチングストッ
    パ層で覆う工程を設け、前記工程（Ｄ）における異方性
    エッチングは、前記エッチングストッパ層が露出するま
    で実行されることを特徴とする請求項１〜３のうち、い
    ずれか一項記載の方法。
  5. 【請求項５】 さらに、前記電極パターン上に半球状ポ
    リシリコン粒を形成する工程を含み、前記工程（Ｅ）
    は、前記誘電体膜が、かかる半球状ポリシリコン粒を覆
    うように実行されることを特徴とする請求項１〜４のう
    ち、いずれか一項記載の方法。
  6. 【請求項６】 キャパシタを有する半導体装置の製造方
    法において、 基板上に層間絶縁膜を形成する工程と；前記層間絶縁膜
    上に、第１の導電性膜を形成する工程と；前記第１の導
    電性膜の表面から上方に突出するように、前記導電性膜
    および前記層間絶縁膜を貫通して導電性ピラーを形成す
    る工程と；前記導電性ピラー上に、第１の絶縁膜を、前
    記導電性ピラーの形状に沿って堆積する工程と；前記第
    １の絶縁膜に、前記基板主面に対して実質的に垂直に作
    用する第１の異方性エッチングを、前記ピラーの頂面お
    よび前記第１の導電性膜が露出するまで適用し、前記第
    １の絶縁膜により、第１の絶縁スリーブを形成する工程
    と；前記第１の異方性エッチング工程の後、前記第１の
    導電性膜上に、前記第１の絶縁スリーブおよび前記ピラ
    ーの頂面を覆うように、第２の導電性膜を堆積する工程
    と；前記第２の導電性膜に、前記基板主面に対して実質
    的に垂直に作用する第２の異方性エッチングを、前記層
    間絶縁膜の表面が露出するまで適用し、前記第１の絶縁
    スリーブの外側に第１の導電性スリーブを形成する工程
    と；前記第１の絶縁スリーブを選択エッチングにより除
    去し、前記ピラーおよび前記第１の導電性スリーブを、
    前記第１の導電性スリーブが前記ピラーを離間して囲む
    ように残す工程と；前記ピラーの表面および前記第１の
    導電性スリーブの表面上に誘電体膜を堆積する工程と；
    前記誘電体膜上に、対向電極膜を構成する第３の導電性
    膜を堆積する工程とよりなることを特徴とする半導体装
    置の製造方法。
  7. 【請求項７】 前記ピラーは中空スリーブよりなり、前
    記誘電体膜を堆積する工程は、前記誘電体膜が、前記中
    空スリーブの内壁面をも覆うように実行されることを特
    徴とする請求項６記載の方法。
  8. 【請求項８】 前記第２の異方性エッチング工程の後、
    前記選択エッチング工程よりも先に、前記層間絶縁膜上
    に第４の導電性膜と第２の絶縁膜とを、前記ピラーおよ
    び前記ピラーを囲む前記第１の導電性スリーブおよび前
    記第１の絶縁スリーブを含むように、順次堆積する工程
    と、前記第２の絶縁膜に対して、前記基板主面に対して
    実質的に垂直に作用する第３異方性エッチングを、前記
    第４の導電性膜が露出するまで適用し、前記第２の絶縁
    膜により第２の絶縁スリーブを形成する工程と、前記第
    ４の導電性膜上に、前記第２の絶縁スリーブと前記第４
    の導電性膜と前記ピラーとを含むように、第５の導電性
    膜を堆積する工程と、前記第５および第４の導電性膜に
    対して、前記基板主面に対して略垂直に作用する異方性
    エッチング工程を、前記層間絶縁膜表面が露出するまで
    順次連続して実行し、前記第４の導電性膜により、前記
    前記第１の導電性スリーブに密着した第２の導電性スリ
    ーブを形成し、前記第２の絶縁膜により、前記第２の導
    電性スリーブを囲む第２の絶縁スリーブを形成し、前記
    第５の導電性膜により、前記第２の絶縁スリーブを囲む
    第３の導電性スリーブを形成する工程とを含み、前記選
    択エッチング工程では、前記第２の絶縁スリーブが、前
    記第１の絶縁スリーブと実質的に同時に除去されること
    を特徴とする請求項６または７記載の方法。
  9. 【請求項９】 拡散領域を形成された基板と、前記基板
    上に形成された層間絶縁膜と、前記層間絶縁膜中に形成
    され、前記拡散領域を露出するコンタクトホールと、前
    記コンタクトホールを介して前記拡散領域とコンタクト
    するキャパシタとよりなる半導体装置において、 前記キャパシタは、前記コンタクトホール中を延在し、
    一端が前記拡散領域にコンタクトし、他端が前記層間絶
    縁膜から突出する突出部を形成する導電性ピラーと、前
    記導電性ピラーの突出部に電気的にコンタクトする蓄積
    電極と、前記蓄積電極上に形成されたキャパシタ誘電体
    膜と、前記キャパシタ誘電体膜上に形成された対向電極
    とよりなることを特徴とする半導体装置。
  10. 【請求項１０】 前記層間絶縁膜表面には、前記層間絶
    縁膜を構成する材料に対するエッチングを実質的に阻止
    できるエッチングストッパ層が形成されていることを特
    徴とする請求項９記載の半導体装置。
  11. 【請求項１１】 前記蓄積電極の表面は不規則な形状を
    有することを特徴とする請求項９または１０記載の半導
    体装置。
  12. 【請求項１２】 前記導電性ピラーは、内壁面で画成さ
    れた中空スリーブよりなり、前記キャパシタ誘電体膜
    は、前記導電性ピラーの内壁面を覆うことを特徴とする
    請求項９〜１１のうち、いずれか一項記載の半導体装
    置。
  13. 【請求項１３】 前記蓄積電極は、前記ピラーの突出部
    に、密接にコンタクトすることを特徴とする請求項９記
    載の半導体装置。
  14. 【請求項１４】 前記蓄積電極は、前記導電性ピラー自
    体および前記導電性ピラーを囲む一または複数の導電性
    スリーブよりなり、前記キャパシタ誘電体膜は、前記導
    電性ピラー突出部および前記一または複数の導電性スリ
    ーブ表面を覆うことを特徴とする請求項９記載の半導体
    装置。
  15. 【請求項１５】 前記導電性ピラーおよび前記一または
    複数の導電性スリーブは、前記層間絶縁膜表面に形成さ
    れた導電膜を介して相互に電気的に接続されることを特
    徴とする請求項１４記載の半導体装置。
  16. 【請求項１６】 半導体基板と、前記半導体基板表面上
    に、チャネル領域に対応してゲート酸化膜を隔てて形成
    されたワード線電極と、前記半導体基板中に、前記チャ
    ネル領域の一端に対応して形成された第１の拡散領域
    と、前記半導体基板中に、前記チャネル領域の他端に対
    応して形成された第２の拡散領域と、前記半導体基板上
    に形成され、前記ゲート電極および前記第１および第２
    の拡散領域を覆う層間絶縁膜と、前記層間絶縁膜中に形
    成され、前記第１の拡散領域を露出する第１のコンタク
    トホールと、前記層間絶縁膜中に形成され、前記第２の
    拡散領域を露出する第２のコンタクトホールと、前記第
    １のコンタクトホールを介して前記第１の拡散領域とコ
    ンタクトするメモリセルキャパシタと、前記第２のコン
    タクトホールを介して前記第２の拡散領域とコンタクト
    するビット線電極とよりなる半導体装置において、 前記メモリセルキャパシタは、前記第１のコンタクトホ
    ール中を延在し、一端が前記第１の拡散領域とコンタク
    トし、他端が前記層間絶縁膜上に突出する突出部を形成
    する導電性ピラーと、前記層間絶縁膜上に形成され、前
    記ピラーの突出部に密接にコンタクトする蓄積電極と、
    前記蓄積電極を覆うように形成されたキャパシタ誘電体
    膜と、前記キャパシタ誘電体膜上に形成された対向電極
    とよりなることを特徴とする半導体装置。
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