KR100415519B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 콘택 플러그를 형성하는 과정에서 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG)으로 반도체 기판의 표면을 성장시켜 콘택홀의 종횡비를 낮추므로써 콘택홀에 콘택 플러그를 형성하기 위한 전도성 물질을 용이하게 매립할 수 있게 하며, 커패시터의 하부 전극을 형성하는 과정에서는 층간 절연막의 소정 영역에 콘택 플러그를 형성하고 층간 절연막의 상부를 소정 두께만큼 제거하여 콘택 플러그 상부를 노출시킨 후 선택적 에피택셜 성장으로 콘택 플러그의 상부를 성장시켜 하부 전극을 형성하므로써 하부 전극을 형성하기 위한 절연막 증착 공정 및 하부 전극을 패터닝하기 위한 공정 단계를 줄이고, 콘택 플러그와 하부 전극의 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자 의 불량을 방지할 수 있는 반도체 소자의 제조 방법이 개시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하부 전극 및 콘택 플러그의 정렬 오차를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
셀 트랜지스터의 정전 용량을 증대시키기 위한 방법으로 대부분의 커패시터는 SNC(Storage Node Capacitor) 형태의 것을 채용하고 있으며, 이 SNC 형채의 대표적인 방법이 스택 커패시터(Stack capacitor)이다. 스택 커피시터는 하부전극을 실린더 타입의 폴리실리콘으로 형성하며, 하부 전극은 폴리실리콘 플러그에 의해 반도체 기판과 전기적으로 연결된다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 통상의 공정을 통해 게이트 산화막(2), 게이트 전극(3), 절연막 스페이서(4), 소오스/드레인(5) 및 게이트 전극(3) 상부의 하드 마스크 절연막(6)으로 이루어진 트랜지스터를 포함한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(12)을 형성한다. 이후 소정 영역의 층간 절연막(12)을 식각하여 반도체 기판(1)의 소오스/드레인(5)을 포함한 접합 영역을 노출시키는 콘택홀(13)을 형성한다.
도 1b를 참조하면, 제 1 층간 절연막(12)이 제거된 영역을 포함한 전체 상부에 폴리실리콘층을 증착한다. 이후 제 1 층간 절연막(12) 상의 폴리실리콘층을 제거하여 층간 절연막이 제거된 부분에만 폴리실리콘층을 잔류시켜 콘택 플러그(14)를 형성한다.
이때, 반도체 소자의 집적도가 높아짐에 따라 폴리실리콘의 매립 특성이 저하되는 문제점이 있다.
도 1c를 참조하면, 전체 상부에 제 2 층간 절연막(15)을 형성한 후 포토 리소그라피/식각 공정을 통하여 소정 영역의 제 2 층간 절연막(15)을 제거한다.
도 1d를 참조하면, 전체 상부에 전도성 물질층을 형성한 후 제 2 층간 절연막(15) 상의 전도성 물질층을 제거하여 하부 전극(16)을 형성한다.
도 1e를 참조하면, 제 2 층간 절연막(15)을 제거한다.
도 1f를 참조하면, 전체 상부에 유전체막(17) 및 상부 전극(18)을 형성하여 커패시터를 제조한다.
상기의 커패시터 제조 공정은 반도체 소자의 디자인 룰이 감소함에 따른 셀 피치(Cell picth)의 감소로 인하여, 콘택 플러그 상부에 하부 전극을 형성하기 위한 공정 마진 역시 감소된다.
도 2a 및 도 2c는 도 1c에서 제 2 층간 절연막의 소정 영역을 식각할 때 포리 리소그라피 공정의 정렬 오차가 발생된 상태를 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 전체 상부에 제 2 층간 절연막(15)을 형성한 후 포토 리소그라피/식각 공정을 통하여 소정 영역의 제 2 층간 절연막(16)을 제거한다. 이로써, 콘택 플러그(14)의 상부 표면이 노출된다. 이때, 포토 리소그라피 공정시 정렬 오차가 발생되면 제 2 층간 절연막(15)의 식각 공정이 목표한 영역에서 실시되지 않고 이외의 영역에서 식각이 실시된다. 이로 인해, 콘택 플러그(14)의 상부 표면의 일부분(A)이 제 2 층간 절연막(15)에 의해 노출되지 않는다.
도 2b를 참조하면, 전체 상부에 전도성 물질층을 형성한 후 제 2 층간 절연막(15) 상의 전도성 물질층을 제거하여 하부 전극(16)을 형성한다. 이후, 제 2 층간 절연막을 제거한다. 이때, 하부 전극(16)은 정렬 오차에 의해 콘택 플러그(14)상부 표면의 일부분과 접속되고, 콘택 플러그(14)상부 표면의 나머지 일부분은 제 2 층간 절연막이 제거되면서 노출된다.
도 2c를 참조하면, 전체 상부에 유전체막(17) 및 상부 전극(18)을 형성하여 커패시터를 제조한다.
이때, 상부 전극(18)은 정렬 오차에 의해 노출된 콘택 플러그(14)의 상부 표면과 접촉되어 소자의 불량이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여
콘택 플러그를 형성하는 과정에서 선택적 에피택셜 성장으로 반도체 기판의 표면을 성장시켜 콘택홀의 종횡비를 낮추므로써 콘택홀에 콘택 플러그를 형성하기 위한 전도성 물질을 용이하게 매립할 수 있게 하며, 커패시터의 하부 전극을 형성하는 과정에서는 층간 절연막의 상부를 소정 두께만큼 제거하여 콘택 플러그 상부를 노출시킨 후 선택적 에피택셜 성장으로 콘택 플러그의 상부를 성장시켜 하부 전극을 형성하므로써 하부 전극을 형성하기 위한 절연막 증착 공정 및 하부 전극을 패터닝하기 위한 공정 단계를 줄이고, 콘택 플러그와 하부 전극의 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자 의 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2c는 도 1c에서의 정렬 오차가 발생된 상태를 설명하기 위한 소자의 단면도.
도 3a 내지 도 3f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 반도체 기판 2, 22 : 게이트 산화막
3, 23 : 게이트 전극 4, 24 : 절연막 스페이서
5, 25 : 소오스/드레인 6 : 하드 마스크 절연막
12 : 제 1 층간 절연막 13, 34 : 콘택홀
14, 35 : 콘택 플러그 15 : 제 2 층간 절연막
16, 36 : 하부 전극 17, 37: 유전체막
18, 38 : 상부 전극 26, 36a : 실리콘 성장층
32 : 층간 절연막 32a : 1차 층간 절연막
32b : 2차 층간 절연막 33 : 식각 정지층
35a : 콘택 플러그 상부 A : 정렬 오차 발생 영역
본 발명에 따른 반도체 소자의 제조 방법은 하부 전극, 유전체막 및 상부 전극으로 이루어진 커패시터를 제조하는 반도체 소자의 제조 방법에 있어서, 선택적 에피택셜 성장 공정으로 콘택 플러그의 상부를 성장시켜 하부 전극을 형성한 후 유전체막 및 상부 전극을 순차적으로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법의 다른 실시예는 층간 절연막의 소정 영역에 콘택홀을 형성하여 접합 영역이 노출되는 반도체 기판이 제공되는 단계, 1차 선택적 에피 성장 공정으로 콘택홀 하부의 접합부 상에 실리콘 성장층을 형성하는 단계 및 콘택홀에 전도성 물질을 매립하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법의 또 다른 실시예는 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 깊이에 식각 정지층을 형성하는 제 1 단계, 소정 영역의 층간 절연막 및 식각 정지층을 식각하여 상기 반도체 기판의 접합부가 노출되는 콘택홀을 형성하는 제 2 단계, 1차 선택적 에피 성장 공정으로 콘택홀 하부의 접합부 상에 실리콘 성장층을 형성하는 제 3 단계, 콘택홀에 전도성 물질을 매립하여 콘택 플러그를 형성하는 제 4 단계, 식각 정지층 상부의 층간 절연막을 제거하여 콘택 플러그의 상부를 노출시키는 제 5 단계, 선택적 에피택셜 성장 공정으로 콘택 플러그의 상부를 성장시켜 하부 전극을 형성하는 제 6 단계 및 전체 상부에 유전체막 및 상부 전극을 형성하는 제 7 단계로 이루어지는 것을 특징으로 한다.
식각 정지층은 약 300 내지 700Å의 두께로 형성되며, 층간 절연막의 상부에서 1000 내지 2000Å의 깊이에 형성된다.
층간 절연막의 소정 깊이에 식각 정지층을 형성하는 제 1 단계는 전체 상부에 목표 두께로 1차 층간 절연막을 형성하는 단계, 1차 층간 절연막 상에 식각 정지층을 증착하는 단계 및 식각 정지층 상에 소정의 두께로 2차 층간 절연막을 형성하여 1차 및 2차 층간 절연막으로 이루어진 층간 절연막을 형성하는 단계로 이루어진다. 또는, 식각 정지층은 이온 주입 공정에 의해 층간 절연막의 목표 깊이에 형성할 수도 있다.
전도성 물질는 폴리실리콘을 사용한다.
하부 전극은 노출된 콘택 플러그의 상부를 3000 내지 10000Å의 높이로 성장시켜 형성한다.
선택적 에피택셜 성장은 500 내지 900℃의 온도와 1E-4 내지 100Torr 의 압력에서 실리콘 소오스 가스와 반응 가스가 공급되면서 진행된다. 이때, 실리콘 소오스 가스는 SiH4, Si2H6, 및 DCS 중 어느 하나이고, 반응 가스는 Cl2또는 HCl이다. 선택적 에피택셜 성장은 PH3와 같은 불순물 소오스 가스를 공급해 주면서 진행할 수 있다. 이때, 불순물 소오스 가스는 10 내지 1000sccm의 유량으로 공급된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 통상의 공정을 통해 게이트 산화막(22), 게이트 전극(23), 절연막 스페이서(24) 및 소오스/드레인(25)으로 이루어진 트랜지스터를 포함한 여러 요소가 형성된 반도체 기판(21) 상에 층간 절연막(32)을 형성한 후 층간 절연막(32)의 소정 깊이에 식각 정지층(33)을 형성한다. 이후 소정 영역의 층간 절연막(32) 및 식각 정지층(33)을 식각하여 콘택홀(34)을 형성한다.
상기에서, 식각 정지층(33)은 약 300 내지 700Å의 두께로 형성하며, 층간절연막(32)의 상부에서 1000 내지 2000Å의 깊이에 형성한다.
이때, 층간 절연막(32)의 소정 깊이에 식각 정지층(33)을 형성하는 방법에는 2가지가 있다.
첫 번째로, 식각 정지층(33)을 증착하여 형성하는 방법이다.
전체 상부에 목표 두께로 1차 층간 절연막(32a)을 형성한다. 이후 식각 정지층(33)을 증착한 후 식각 정지층(15) 상에 소정의 두께로 2차 층간 절연막(32b)을 형성한다. 이로써, 1차 및 2차 층간 절연막(32a 및 32b)으로 이루어진 층간 절연막(32)이 형성되고, 화학적 기계적 연마와 같은 후속 공정에서 층간 절연막(32)이 잔류되어야 할 목표 두께의 위치에는 식각 정지층(33)이 형성된다.
두 번째로, 식각 정지층(33)을 이온주입으로 형성하는 방법이다.
층간 절연막(32)이 형성된 후 후속 식각 공정에서 제거해야 할 목표 깊이, 즉 식각 공정 등과 같은 절연막 제거 공정이 중지되어야 할 층간 절연막(32)의 목표 두께 위치에 이온 주입 공정으로 식각 정지층(32)을 형성한다. 이로써, 층간 절연막(32)은 식각 정지층(32)을 사이에 두고 하부에는 목표 두께의 1차 층간 절연막(324a), 상부에는 연마될 여분의 2차 층간 절연막(32b)으로 나뉜다.
도 3b를 참조하면, 선택적 에피택셜 성장 공정으로 콘택홀(34) 저면의 반도체 기판(21) 상에 실리콘 성장층(26)을 형성한다. 실리콘 성장층(26)은 3000 내지 10000Å의 높이로 형성하며, 실리콘 성장층(26)이 형성되면서 콘택홀(34)의 종횡비가 낮아진다.
선택적 에피택셜 성장은 500 내지 900℃의 온도와 1E-4 내지 100Torr 의 압력에서 실리콘 소오스 가스와 반응 가스가 공급되면서 진행된다. 이때, 실리콘 소오스 가스로는 SiH4, Si2H6, 또는 DCS를 사용하고, 반응 가스로는 Cl2또는 HCl를 사용한다. 또한, 선택적 에피택셜 성장에 의해 성장된 실리콘 성장층, 즉 하부 전극(36)의 전도특성을 향상시키기 위하여 PH3와 같은 불순물 소오스 가스를 공급해 주며, 10 내지 1000sccm의 유량으로 공급한다.
도 3c를 참조하면, 실리콘 성장층(26)이 형성된 콘택홀(34)의 나머지 부분을 포함한 전체 상부에 전도성 물질을 증착한다. 이후 층간 절연막(32) 상의 전도성 물질을 제거하고 콘택홀(34)에만 전도성 물질을 잔류시켜 콘택 플러그(35)를 형성한다. 이때, 전도성 물질로는 폴리실리콘을 사용한다.
도 3d를 참조하면, 습식 식각으로 1차 층간 절연막(32a)을 제거한다. 이로써 콘택 플러그(35)의 상부(35a)가 노출된다.
도 3e를 참조하면, 선택적 에피택셜 성장 공정으로 콘택 플러그의 상부(35a)를 성장시켜 실리콘 성장층(36a)을 형성한다. 이로써, 콘택 플러그의 상부(35a)와 실리콘 성장층(36a)으로 이루어진 하부 전극(36)이 형성된다.
실리콘 성장층(36a)은 콘택 플러그의 상부(35a)를 3000 내지 10000Å의 높이로 성장시켜 형성한다.
선택적 에피택셜 성장은 500 내지 900℃의 온도와 1E-4 내지 100Torr 의 압력에서 실리콘 소오스 가스와 반응 가스가 공급되면서 진행된다. 이때, 실리콘 소오스 가스로는 SiH4, Si2H6, 또는 DCS를 사용하고, 반응 가스로는 Cl2또는 HCl를 사용한다. 또한, 선택적 에피택셜 성장에 의해 성장된 실리콘 성장층, 즉 하부 전극(36)의 전도특성을 향상시키기 위하여 PH3와 같은 불순물 소오스 가스를 공급해 주며, 10 내지 1000sccm의 유량으로 공급한다.
도 3f를 참조하면, 전체 상부에 유전체막(37) 및 상부 전극(38)을 형성하여 커패시터를 제조한다.
상술한 바와 같이, 본 발명은 콘택 플러그의 상부를 노출시킨 후 선택적 에피택셜 성장으로 콘택 플러그의 상부를 성장시켜 하부 전극을 형성하므로써 공정 단계를 줄이고, 콘택 플러그와 하부 전극의 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자 의 불량을 방지할 수 있다.

Claims (23)

  1. 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 소정 깊이에 식각 정지막이 구비된 층간 절연막을 형성하는 제 1 단계;
    소정 영역의 상기 층간 절연막 및 상기 식각 정지층을 식각하여 상기 반도체 기판의 접합부가 노출되는 콘택홀을 형성하는 제 2 단계;
    1차 선택적 에피 성장 공정으로 상기 콘택홀 하부의 상기 접합부 상에 실리콘 성장층을 형성하는 제 3 단계;
    상기 콘택홀에 전도성 물질을 매립하여 콘택 플러그를 형성하는 제 4 단계;
    상기 식각 정지층 상부의 층간 절연막을 제거하여 상기 콘택 플러그의 상부를 노출시키는 제 5 단계;
    2차 선택적 에피택셜 성장 공정으로 상기 콘택 플러그의 상부를 성장시켜 하부 전극을 형성하는 제 6 단계 및
    전체 상부에 유전체막 및 상부 전극을 형성하는 제 7 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 성장층은 3000 내지 10000Å의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각 정지층은 약 300 내지 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 식각 정지층은 상기 층간 절연막의 상부에서 1000 내지 2000Å의 깊이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 단계는 전체 상부에 목표 두께로 1차 층간 절연막을 형성하는 단계;
    상기 1차 층간 절연막 상에 식각 정지층을 증착하는 단계 및
    상기 식각 정지층 상에 소정의 두께로 2차 층간 절연막을 형성하여 상기 1차 및 2차 층간 절연막으로 이루어진 층간 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 식각 정지층은 이온 주입 공정에 의해 상기 층간 절연막의 목표 깊이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 전도성 물질는 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 전극은 노출된 상기 콘택 플러그의 상부를 3000 내지 10000Å의 높이로 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 1차 또는 2차 선택적 에피택셜 성장은 500 내지 900℃의 온도와 1E-4 내지 100Torr 의 압력에서 실리콘 소오스 가스와 반응 가스가 공급되면서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 실리콘 소오스 가스는 SiH4, Si2H6, 및 DCS 중 어느 하나이고, 상기 반응 가스는 Cl2또는 HCl인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 1차 또는 2차 선택적 에피택셜 성장은 PH3와 같은 불순물 소오스 가스를 공급해 주면서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 불순물 소오스 가스는 10 내지 1000sccm의 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 하부 전극, 유전체막 및 상부 전극으로 이루어진 커패시터를 제조하는 반도체 소자의 제조 방법에 있어서,
    상기 하부 전극은 층간 절연막에 형성된 콘택 플러그의 상부를 식각 공정으로 노출시킨 후 선택적 에피택셜 성장 공정으로 콘택 플러그의 상부를 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 콘택 플러그는 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 하부 전극은 상기 콘택 플러그의 상부를 3000 내지 10000Å의 높이로 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 선택적 에피택셜 성장은 500 내지 900℃의 온도와 1E-4 내지 100Torr 의 압력에서 실리콘 소오스 가스와 반응 가스가 공급되면서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 실리콘 소오스 가스는 SiH4, Si2H6, 및 DCS 중 어느 하나이고, 상기 반응 가스는 Cl2또는 HCl인 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 13 항에 있어서,
    상기 선택적 에피택셜 성장은 PH3와 같은 불순물 소오스 가스를 공급해 주면서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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  20. 삭제
  21. 삭제
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