JPH10289996A - 半導体量子ドット及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体量子ドット及びその製造方法に関し、
Ｓ−Ｋ型成長島からなる半導体量子ドットの配置を制御
できるようにし、ダメージがない半導体量子ドットを均
一サイズで均一な密度で生成させることを可能にして、
量子ドットを複数個連結（配列）したデバイス、例えば
単電子素子を実現できるようにする。 【解決手段】 歪み系ヘテロ結晶（例えば下地のＧａＡ
ｓに対するＩｎＡｓ）を成長させる際の初期に生成され
るＳ−Ｋ型成長島１３Ａを形成し、Ｓ−Ｋ型成長島１３
Ａの構成材料とは異なる材料（例えばＧａＡｓ）であっ
て、且つ、厚さがＳ−Ｋ型成長島１３Ａの高さ以下であ
る第１オーバ・グロース層１４を形成し、熱処理を施し
てＳ−Ｋ型成長島１３Ａの頂部を蒸発若しくは横方向に
展延して高さを第１オーバ・グロース層１４の表面に合
わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、化合物半導体から
なる量子ドット、例えばＩｎＡｓ／ＧａＡｓなどの歪み
系ヘテロ結晶を成長させる際の初期に出現するＳ−Ｋ
（Ｓｔｒａｎｓｋｙ−Ｋｒａｓｔａｎｏｖ）型成長島を
利用する半導体量子ドット及びその製造方法に関する。

【０００２】現在、個別の半導体量子ドットが実現さ
れ、多くの実験や測定がなされているところであるが、
これをデバイスとして用いるには、アレイ化することが
必要であり、しかも、成長島の形状を均一にしなければ
ならない。

【０００３】然しながら、均一な半導体量子ドットを制
御された状態に配列してアレイ化することは甚だ困難で
あって、これが実用化を妨げる主因になっているので、
この問題を解消しなければならず、本発明は、それに応
える一手段を提供することができる。

【０００４】一般に、半導体量子ドット（箱）を形成す
る方法としては、大別して二種類の方法が知られてい
る。即ち、 リソグラフィ技術などで加工することに依って構造
を実現する方法 結晶成長時の表面現象（自然現象）を利用して自己
形成的に構造を成長する方法である。

【０００５】具体的に説明すると、 （１）分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法や有機金属化
学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶ
Ｄ）法などを適用することに依り、基板上に必要な半導
体層を積層形成し、これをリソグラフィ技術、特に電子
ビーム・リソグラフィやイオン・ビーム・リソグラフィ
などを適用し、エッチングを行なって箱状に加工する。

【０００６】（２）前記（１）と同様にして基板の加工
を行い、その後、ＭＢＥ法やＭＯＣＶＤ法などに於ける
成長の選択性を利用して箱状構造を形成する。

【０００７】（３）微傾斜基板上の表面ステップやキン
クを利用し、結晶成長を横方向にも制御して箱を形成す
る。

【０００８】（４）ＩｎＡｓ／ＧａＡｓ等の高歪み系ヘ
テロ構造の成長初期に出現するＳ−Ｋ型成長島を利用し
て箱を得る。などが挙げられる。

【０００９】ところで、前記（１）及び（２）に挙げた
手段を採った場合、半導体層の表面から内部に向かって
ダメージが入り易く、そして、箱のサイズが現用加工技
術の精度に依存するので、１００〔ｎｍ〕以下のサイズ
制御は難しく、また、サイズのばらつきが大きい。

【００１０】また、前記（３）に挙げた手段を採った場
合、表面ステップの形状制御が難しいのに加えて横方向
で材料のミキシングが起こる為、サイズ、組成、横方向
界面の急峻性を精密に制御することができない。

【００１１】更にまた、前記（４）に挙げた手段を採っ
た場合、加工プロセスを一切用いていない為、加工ダメ
ージはなく、成長島形成が表面エネルギや歪みエネルギ
に起因している為、平衡状態に近付けることに依り、箱
のサイズをかなり揃えることができ、実験レベルではあ
るが、標準偏差１０〔％〕程度が得られている。

【００１２】このように、前記（４）に挙げた手段に
は、前記（１）乃至（３）の手段にはない利点があるも
のの、成長島の生成が、下地の表面状態、即ち、ステッ
プ或いはキンク、表面に於ける原子の再配列構造、表面
ディフェクトなどに強く依存することから、様々な問題
が発生する。

【００１３】即ち、形成される量子ドットに疎密が発生
し、均一な密度にならず、そして、これに起因してサイ
ズにも若干のばらつきが生じ、しかも、通常の方法で得
られる発光半値幅（ＰＬ）は８０〔ｍｅＶ〕〜１００
〔ｍｅＶ〕になっている。

【００１４】この発光半値幅は、現在、半導体レーザの
活性層として実用化の域にある量子井戸に比較して遙に
大きく、従って、前記Ｓ−Ｋ型成長島をもつ半導体レー
ザを作製したとしても、期待されるほどの特性改善、例
えば、しきい値が低下するなどの効果は得られない。

【００１５】前記（４）の手段を採った場合に於いて、
若し、量子ドットの配置制御が可能となり、ダメージが
ない量子ドットを均一サイズで均一な密度で生成させる
ことができれば、量子ドットを複数個連結（配列）した
デバイス、例えば単電子素子への応用も可能になる。

【００１６】これまでに、前記（４）の手段を採って、
且つ、均一な形状の半導体量子ドットを制御された状態
に配列することについて、種々な試みがなされていて、
例えば、

【００１７】（Ａ）基板表面に段差が生成されるように
加工し、段差近傍に半導体量子ドットを生成させる方法
（要すれば、「Ｄ．Ｓ．Ｌ．Ｍｕｉ ｅｔ ａｌ．，Ａ
ｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６６（１９９５）」、を
参照）。

【００１８】（Ｂ）パターンを形成した基板上に選択成
長法を適用してＶ字型の溝を形成し、その底部に半導体
量子ドットを配列する方法（要すれば、「ＩＰＲＭ′９
５ Ｌａｔｅ Ｎｅｗｓにて口頭発表」、を参照）。

【００１９】（Ｃ）ステップ・バンチングを生じた多段
ステップを形成し、半導体量子ドットを前記多段ステッ
プ上に優先的に生成させる（要すれば、「Ｍ．Ｋｉｔａ
ｍｕｒａｅｔ ａｌ．，Ｐｒｏｃ． ｏｆ ＩＰＲＭ′
９５，（１９９５）ｐ．７３６」、を参照）。が知られ
ている（尚、前記記述に於いて、「ＩＰＲＭ′９５」
は、「Ｔｈｅ Ｓｅｖｅｎｔｈ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｎｄｉｕｍ
Ｐｈｏｓｐｈｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔ
ｅｒｉａｌｓ」、である）。

【００２０】

【発明が解決しようとする課題】前記（Ａ）の問題点
は、半導体量子ドットを配列する為の段差形状の制御が
難しいことである。

【００２１】前記（Ｂ）の問題点は、Ｖ字型の溝を形成
するのに費やされる領域、即ち、半導体量子ドットが生
成されない領域を広く必要とし、従って、高密度化する
ことができず、しかも、加工の工程が煩雑であり、そし
て、平坦（Ｐｌａｎｅｒ）にならない。

【００２２】前記（Ｃ）の問題点は、表面ステップのバ
ンチング制御が難しく、バンチング面に局所的にキンク
が集中したり、バンチング面にゆらぎが生じたりする
為、均一サイズの量子ドットを均一間隔で形成すること
ができない。

【００２３】本発明は、Ｓ−Ｋ型成長島からなる半導体
量子ドットの配置を制御できるようにし、ダメージがな
い半導体量子ドットを均一サイズで均一な密度で生成さ
せることを可能にして、量子ドットを複数個連結（配
列）したデバイス、例えば単電子素子を実現できるよう
にする。

【００２４】

【課題を解決するための手段】本発明では、ＩｎＡｓ／
ＧａＡｓ等の高歪み系ヘテロ構造の成長初期に出現する
Ｓ−Ｋ型成長島からなる半導体量子ドットを形成してか
ら、成長島を構成する材料に比較して蒸気圧が低く、且
つ、熱的に安定な材料を用い、第１オーバ・グロース層
を成長島の高さよりも低く形成し、熱処理を行なって、
第１オーバ・グロース層から突出した部分を再蒸発、若
しくは、周囲に散らせてしまうことで、成長島の高さを
均一化することが基本になっている。

【００２５】図４はＳ−Ｋ型成長島の高さについて説明
する為の半導体量子ドットの要部説明図であり、図に於
いて、１はＧａＡｓ基板、２はＩｎＡｓ層、３はＩｎＡ
ｓ成長島、Ｈは成長島の高さ、Ｄは成長島３に於ける底
面の直径をそれぞれ示している。

【００２６】通常、Ｓ−Ｋ型成長で生成される成長島、
例えば、図４に見られるようなＧａＡｓ基板１上のＩｎ
Ａｓ成長島３に於いては、高さＨが３〔ｎｍ〕〜５〔ｎ
ｍ〕の範囲で、また、直径Ｄが２０〔ｎｍ〕〜２５〔ｎ
ｍ〕の範囲で分布が見られ、また、成長島３の切断側面
は扁平である。

【００２７】この成長島３に於ける量子レベルに関して
は、成長島３の高さＨが支配的であり、高さＨのゆらぎ
が生む量子レベルのゆらぎの方が、直径Ｄのゆらぎが生
む量子レベルのゆらぎよりも遙に大きく、発光半値幅
は、高さのゆらぎに支配されているものと考えられる。

【００２８】従って、成長島３の高さＨを均一化するこ
とができれば、これまでに実現されている発光半値幅を
大きく低減することができる。因みに、直径Ｄのゆらぎ
で決定される発光半値幅は約１０〔ｍｅＶ〕であり、こ
の値は、量子井戸の半値幅と略等しい。

【００２９】前記したところから、本発明に依る半導体
量子ドット及びその製造方法に於いては、（１）歪み系
ヘテロ結晶（例えばＧａＡｓとＩｎＡｓ）を成長させる
初期に生成され且つ高さが全面を覆う第１オーバ・グロ
ース層（例えば第１オーバ・グロース層１４）の厚さに
合わせて均一化されたＳ−Ｋ型成長島（例えば成長島１
３Ａ）からなることを特徴とするか、又は、

【００３０】（２）前記（１）に於いて、第１オーバ・
グロース層がＳ−Ｋ型成長島の構成材料に比較して蒸気
圧が低い構成材料（例えば成長島がＩｎＡｓである場
合、ＧａＡｓとする）からなることを特徴とするか、又
は、

【００３１】（３）歪み系ヘテロ結晶を成長させる初期
に生成されるＳ−Ｋ型成長島を形成する工程と、該Ｓ−
Ｋ型成長島の構成材料とは異なる材料からなり且つ厚さ
が該Ｓ−Ｋ型成長島の高さ以下である第１オーバ・グロ
ース層を形成する工程と、熱処理を施して該Ｓ−Ｋ型成
長島の頂部を蒸発若しくは横方向に展延して高さを該第
１オーバ・グロース層の表面に合わせる工程とが含まれ
てなることを特徴とする。

【００３２】前記手段を採ることに依り、Ｓ−Ｋ型成長
島からなる半導体量子ドットの配置を制御でき、ダメー
ジがない半導体量子ドットを均一サイズで均一な密度で
生成させることが可能となり、量子ドットを複数個連結
（配列）したデバイス、例えば単電子素子を実現した
り、しきい値電流が小さく、温度特性に優れた半導体レ
ーザなどを実現することができる。

【００３３】

【発明の実施の形態】図１乃至図３は方法の発明に関す
る実施の形態を説明する為の工程要所に於ける半導体量
子ドットを表す要部切断側面図であり、以下、これ等の
図を参照しつつ説明する。

【００３４】図１（Ａ）参照 １−（１） 面指数が（００１）であるＧａＡｓ基板１１をＭＢＥ
（ｍｏｌｅｃｕｌａｒｂｅａｍ ｅｐｉｔａｘｙ）装置
に於ける成長室内にセットし、温度を６８０〔℃〕で熱
処理することで酸化膜を除去する。

【００３５】１−（２） ＭＢＥ法を適用することに依り、ＧａＡｓ基板１１上に
厚さが例えば４００〔ｎｍ〕のＧａＡｓ層１２を形成す
る。

【００３６】この時の主な成長条件を列挙すると、 成長温度：６２０〔℃〕 成長速度：０．８〔μｍ／時間〕 Ａｓ圧：６×１０^-6〔Ｔｏｒｒ〕 である。

【００３７】図１（Ｂ）参照 １−（３） ＭＢＥ装置に於けるＧａ分子線セルのシャッタを閉じ
て、ＧａＡｓ層１２上に厚さが例えば約１．８分子層相
当分のＩｎＡｓ層１３を成長させる。

【００３８】この時の主な成長条件を列挙すると、 成長温度：５１０〔℃〕 成長速度：０．１〔分子層／秒〕 Ａｓ圧：６×１０^-6〔Ｔｏｒｒ〕 である。

【００３９】これに依って、底面の直径Ｄが２０〔ｎ
ｍ〕〜２５〔ｎｍ〕程度、そして、高さＨが３〔ｎｍ〕
〜５〔ｎｍ〕程度に分布している円錐状の成長島１３Ａ
が１×１０¹¹〔cm^-2〕の密度で形成される。

【００４０】図２（Ａ）参照 ２−（１） Ａｓのみを照射した状態で、同一温度、即ち、５１０
〔℃〕を維持した状態で３０〔秒〕間放置する。

【００４１】２−（２） ＭＢＥ法を適用することに依り、厚さが例えば２〔ｎ
ｍ〕であるＧａＡｓからなる第１オーバ・グロース層１
４を形成する。

【００４２】成長島１３Ａの高さＨには、ばらつきが在
るので、その頂部は第１オーバ・グロース層１４から突
出するものがあり、また、その突出した部分の高さにつ
いてもばらつきが在る。

【００４３】図２（Ｂ）参照 ２−（３） Ａｓのみを照射した状態で、同一温度、即ち、５１０
〔℃〕を維持した状態で３〔分〕間放置する。尚、この
際に適用する温度は、第１オーバ・グロース層１４がダ
メージを受けないように選択しなければならない。

【００４４】これに依って、第１オーバ・グロース層１
４から突出している成長島１３Ａに於ける頂部が再蒸発
されたり、或いは、横方向に拡がって平坦化され、成長
島１３Ａの高さＨは均一化され、第１オーバ・グロース
層１４の厚さに略一致することになる。

【００４５】また、ＧａＡｓからなる第１オーバ・グロ
ース層１４とＩｎＡｓ層１３或いは成長島１３Ａとの間
の歪みに依る効果で成長島１３Ａの移動を生じて等間隔
化、即ち、配列が起こる。尚、記号１５で指示した部分
はＩｎＡｓ層１３から供給されるＩｎＡｓで構成された
二次元の成長島である。

【００４６】図３参照 ３−（１） ＭＢＥ法を適用することに依り、ＧａＡｓからなる第２
オーバ・グロース層１６を形成して成長島１３Ａを完全
に覆う。

【００４７】前記のようにして作製した成長島１３Ａに
於けるＰＬ半値幅は、従来の技術に依存した成長島に比
較し、１／２〜１／３程度に小さくなっているので、サ
イズの均一化が起こっていることを確認できる。

【００４８】本発明では、前記説明した実施の形態に限
られることなく、他に多くの改変を実現することができ
る。

【００４９】例えば、下地結晶及び第１オーバ・グロー
ス層の主組成としては、ＧａＡｓの他にＡｌＧａＡｓ、
ＩｎＧａＰを用いることができ、その場合、成長島の主
組成としては、ＩｎＡｓの他にＩｎＰ、ＧａＳｂ、Ｉｎ
Ｓｂ、或いは、それ等の混合物を用いることができる。

【００５０】また、このような材料の選択は、他の材料
系に於いても可能であり、下地結晶及び第１オーバ・グ
ロース層の主組成をＳｉとし、成長島の主組成をＳｉＧ
ｅ、Ｇｅなどを用いることができる。

【００５１】

【発明の効果】本発明に依る半導体量子ドット及びその
製造方法に於いては、歪み系ヘテロ結晶を成長させる初
期に生成され且つ高さが全面を覆う第１オーバ・グロー
ス層の厚さに合わせて均一化されたＳ−Ｋ型成長島を形
成する。

【００５２】前記構成を採ることに依り、Ｓ−Ｋ型成長
島からなる半導体量子ドットの配置を制御でき、ダメー
ジがない半導体量子ドットを均一サイズで均一な密度で
生成させることが可能となり、量子ドットを複数個連結
（配列）したデバイス、例えば単電子素子を実現した
り、しきい値電流が小さく、温度特性に優れた半導体レ
ーザなどを実現することができる。

【図面の簡単な説明】

【図１】方法の発明に関する実施の形態を説明する為の
工程要所に於ける半導体量子ドットを表す要部切断側面
図である。

【図２】方法の発明に関する実施の形態を説明する為の
工程要所に於ける半導体量子ドットを表す要部切断側面
図である。

【図３】方法の発明に関する実施の形態を説明する為の
工程要所に於ける半導体量子ドットを表す要部切断側面
図である。

【図４】Ｓ−Ｋ型成長島の高さについて説明する為の半
導体量子ドットの要部説明図である。

【符号の説明】

１１：ＧａＡｓ基板 １２：ＧａＡｓ層 １３：ＩｎＡｓ層 １３Ａ：成長島 １４：第１オーバ・グロース層 １５：二次元の成長島 １６：第２オーバ・グロース層

Claims (3)

【特許請求の範囲】
1. 【請求項１】歪み系ヘテロ結晶を成長させる初期に生成
   され且つ高さが全面を覆う第１オーバ・グロース層の厚
   さに合わせて均一化されたＳ−Ｋ型成長島からなること
   を特徴とする半導体量子ドット。
2. 【請求項２】第１オーバ・グロース層がＳ−Ｋ型成長島
   の構成材料に比較して蒸気圧が低い構成材料からなるこ
   とを特徴とする請求項１記載の半導体量子ドット。
3. 【請求項３】歪み系ヘテロ結晶を成長させる初期に生成
   されるＳ−Ｋ型成長島を形成する工程と、 該Ｓ−Ｋ型成長島の構成材料とは異なる材料からなり且
   つ厚さが該Ｓ−Ｋ型成長島の高さ以下である第１オーバ
   ・グロース層を形成する工程と、 熱処理を施して該Ｓ−Ｋ型成長島の頂部を蒸発若しくは
   横方向に展延して高さを該第１オーバ・グロース層の表
   面に合わせる工程とが含まれてなることを特徴とする半
   導体量子ドットの製造方法。