JPH09283737A

JPH09283737A - 量子ドット列構造体

Info

Publication number: JPH09283737A
Application number: JP9506896A
Authority: JP
Inventors: Yoshiaki Nakada; 義昭中田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-04-17
Filing date: 1996-04-17
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】量子ドット列構造体に関し、歪み細線や歪み
箱等、歪み発生源を利用する簡単な手段を採ることで、
ダメージがない量子ドットを、均一なサイズ、均一な密
度で、しかも、高密度で生成させることを可能にし、量
子ドットを複数個連結（配列）したデバイス、例えば、
単電子素子の実現に発展させようとする。【解決手段】例えばＧａＡｓからなる基板１上に例え
ば細線状ＩｎＡｓ層２を積層して形成された歪み細線で
あるＩｎＡｓ細線４と、そのＩｎＡｓ細線４上に配列し
て形成されたＳ−Ｋ型成長量子ドット列であるＩｎＡｓ
ドット６からなる列とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、化合物半導体から
なる量子ドット、例えばＩｎＡｓ／ＧａＡｓなどの歪み
系ヘテロ結晶を成長させる際の初期に出現するＳ−Ｋ
（Ｓｔｒａｎｓｋｙ−Ｋｒａｓｔａｎｏｖ）型成長島を
利用する量子ドットの列を含む構造体の改良に関する。

【０００２】現在、個別の量子ドットが実現され、多く
の実験や測定がなされているところであるが、これをデ
バイスとして利用するには、量子ドット・アレイを作成
しなければならない。

【０００３】然しながら、量子ドットを制御された状態
に配列してアレイ化することは甚だ困難であって、これ
が実用化を妨げている主因になっているので、この問題
を解消する必要があり、本発明に依れば、それに応える
一手段を提供することができる。

【０００４】

【従来の技術】一般に、量子ドット（箱）を形成する方
法としては、大別して二種類の方法が知られている。即
ち、リソグラフィ技術などに依る加工を行う方法結晶成長時の表面現象（自然現象）を利用して自己
形成的に構造を成長する方法である。

【０００５】具体的に説明すると、（１）分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍｅｐｉｔａｘｙ：ＭＢＥ）法や有機金属化
学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃｃｈｅｍｉｃ
ａｌｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶ
Ｄ）などを適用することに依り、基板上に必要な半導体
層を積層形成し、これをリソグラフィ技術、特に電子ビ
ーム・リソグラフィやイオン・ビーム・リソグラフィな
どを適用して箱状に加工、即ち、エッチングする。

【０００６】（２）前記（１）と同様にして基板の加工
を行い、その後、ＭＢＥ法やＭＯＣＶＤ法などに於ける
成長の選択性を利用して箱状構造を形成する。

【０００７】（３）微傾斜基板上の表面ステップやキン
クを利用し、成長を横方向にも制御して箱を得る。

【０００８】（４）ＩｎＡｓ／ＧａＡｓ等の高歪み系ヘ
テロ構造の成長初期に出現するＳ−Ｋ型成長島を利用し
て箱を得る。などが挙げられる。

【０００９】ところで、前記（１）並びに（２）に挙げ
た手段に依った場合、半導体層の表面から内部に向かっ
てダメージが入り易く、そして、箱のサイズが加工寸法
に依存するので、１００〔ｎｍ〕以下のサイズ制御が難
しく、サイズばらつきが大きい。

【００１０】また、前記（３）に挙げた手段に依った場
合、表面ステップの形状制御が難しいのに加えて横方向
で材料のミキシングが起こる為、サイズ、組成、横方向
界面の急峻性を精密に制御することができない。

【００１１】更にまた、前記（４）に挙げた手段に依っ
た場合、加工プロセスを一切用いていない為、加工ダメ
ージはなく、成長島（ドット）形成が表面エネルギや歪
みエネルギに起因している為、平衡状態に近づけること
に依り、箱のサイズをかなり揃えることができ、実験レ
ベルではあるが、標準偏差１０〔％〕程度が得られてい
る。

【００１２】このように、（１）乃至（３）の手段にな
い利点があるものの、成長島の生成が、下地の表面状
態、即ち、ステップ或いはキンク、表面に於ける原子の
再配列構造、表面ディフェクトなどに強く依存する為、
形成されるドットに疎密が発生し、均一な密度になら
ず、そして、これに起因してサイズにもばらつきが生
じ、しかも、ドットの配置や配列の制御はできない。

【００１３】前記（４）の手段を採った場合に於いて、
若し、ドットの配置制御が可能になれば、ダメージがな
い量子ドットを均一サイズで均一な密度に生成できるば
かりでなく、ドットを複数個連結（配列）したデバイ
ス、例えば単電子素子への応用も可能になる。

【００１４】これまでに、（４）の手段に於けるドット
生成の配置制御に関し、種々な試みがなされていて、例
えば、

【００１５】（Ａ）基板を段差加工して、段差近傍にド
ットを生成させる方法（要すれば、「Ｄ．Ｓ．Ｌ．Ｍｕ
ｉｅｔａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６
６（１９９５）」、を参照）。

【００１６】（Ｂ）パターンを施した基板上へ選択成長
法を適用してＶ字型の溝を形成し、その底部にドットを
配列する方法（要すれば、「ＩＰＲＭ′９５Ｌａｔｅ
Ｎｅｗｓにて口頭発表」、を参照）。

【００１７】（Ｃ）ステップ・バンチングを生じた多段
ステップを形成し、量子ドットを前記多段ステップ上に
優先的に生成させる（要すれば、「Ｍ．Ｋｉｔａｍｕｒ
ａｅｔａｌ．，Ｐｒｏｃ．ｏｆＩＰＲＭ′９５，
（１９９５）ｐ．７３６」、を参照）。が知られている
（尚、前記記述に於いて、「ＩＰＲＭ′９５」は、「Ｓ
ｅｖｅｎｔｈＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆ
ｅｒｅｎｃｅＯｎＩｎｄｉｕｍＰｈｏｓｐｈｉｄ
ｅａｎｄＲｅｌａｔｅｄＭａｔｅｒｉａｌ」、で
ある）。

【００１８】

【発明が解決しようとする課題】前記（Ａ）の問題点
は、ドットを配列する為の段差形状の制御が難しいこと
である。

【００１９】前記（Ｂ）の問題点は、Ｖ字型の溝を形成
するのに費やされる領域、即ち、ドットが生成されない
領域が広く、従って、高密度化することができず、しか
も、加工の工程が煩雑であると共に平坦（ｐｌａｎｅ
ｒ）にならない。

【００２０】前記（Ｃ）の問題点は、表面ステップのバ
ンチング制御が難しく、バンチング面に局所的にキンク
が集中したり、バンチング面にゆらぎが生じたりする
為、均一サイズの量子ドットを均一間隔で形成すること
ができない。

【００２１】本発明は、歪み細線や歪み箱など、歪み発
生源を利用する簡単な手段を採ることで、ダメージがな
い量子ドットを、均一なサイズ、均一な密度で生成させ
ることを可能にし、また、実施の形態に依っては、高密
度で生成させることも可能にするものであって、量子ド
ットを複数個連結（配列）したデバイス、例えば、単電
子素子の実現に発展させることができる。

【００２２】

【課題を解決するための手段】本発明では、前記説明し
た、例えばＩｎＡｓ／ＧａＡｓ等の高歪み系ヘテロ構造
の成長初期に出現するＳ−Ｋ型成長島を利用してドット
を得る技術を基本的に踏襲しているが、その欠点は解消
される。

【００２３】さて、前記説明した技術とは別に、Ｓ−Ｋ
型の量子ドットをインターバル層を介して積層形成した
場合、上層量子ドットは、下層量子ドットに依ってもた
らされる歪みの影響を受け、下層ドットの位置に一致し
て生成される旨の現象が知られている（要すれば、
「Ｌ．Ｇｏｌｄｓｔｅｉｎｅｔａｌ．，Ａｐｐｌ．
Ｐｈｙｓ．Ｌｅｔｔ．４７（１０），１５Ｎｏｖｅｍ
ｂｅｒ１９８５ｐｐ．１１００−１１０１」、
「Ｙ．ＳＵＧＩＹＡＭＡｅｔａｌ．，Ｅｘｔｅｎｄ
ｅｄＡｂｓｔｒａｃｔｓｏｆｔｈｅ１９９５
ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅ
ｏｎＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅｓａｎｄ
Ｍａｔｅｒｉａｌｓ，Ｏｓａｋａ，１９９５，ｐｐ．
７７３−７７５」、「スタンフォード大学のＧ．Ｓ．Ｓ
ｏｌｏｍｏｎｅｔａｌ．がＰｈｙｓｉｃａｌＲｅ
ｖｉｅｗＬｅｔｔｅｒｓに投稿した論文“Ｖｅｒｔｉ
ｃａｌｌｙＡｌｉｇｎｅｄａｎｄＥｌｅｃｔｒｏｎ
ｉｃａｌｌｙＣｏｕｐｌｅｄＧｒｏｗｔｈＩｎｄ
ｕｃｅｄＩｎＡｓＩｓｌａｎｄｓｉｎＧａＡ
ｓ”」などを参照）。

【００２４】この現象を利用すると、下地に形成した歪
み細線、或いは、箱上に量子ドットを優先的に選択形成
させることが可能であり、しかも、この場合、歪み細線
や箱は、歪み発生源としてのみ用いているものであっ
て、活性層に用いるものではないから、細線や箱の構造
をそれほど精密に制御する必要はない。

【００２５】前記したところから、本発明に依る量子ド
ット列構造体に於いては、（１）基板（例えば基板１）上に化合物半導体層（例え
ば細線状ＩｎＡｓ層２）を積層して形成された歪み細線
（例えばＩｎＡｓ細線４）と、該歪み細線上に配列して
形成されたＳ−Ｋ型成長量子ドット列（例えばＩｎＡｓ
ドット６からなる列）とを備えてなることを特徴とする
か、或いは、

【００２６】（２）前記（１）に於いて、歪み細線が低
指数面から傾斜させた基板（例えば（００１）面から
〔１１０〕方向に０．３°傾斜させたＧａＡｓ基板）上
に形成されたものであることを特徴とするか、或いは、

【００２７】（３）前記（１）に於いて、歪み細線が均
一な単分子層ステップから成長させて形成したものであ
ることを特徴とするか、或いは、

【００２８】（４）前記（１）に於いて、歪み細線とＳ
−Ｋ型成長量子ドット列との間に歪み伝達層（例えば歪
み導入層５Ａ）が介在してなることを特徴とするか、或
いは、

【００２９】（５）前記（１）乃至（４）に於いて、基
板は低指数面が（１１０）面であって且つ（１１０）面
から〔００１〕方向に１．５度まで傾斜したものである
ことを特徴とするか、或いは、

【００３０】（６）前記（１）乃至（５）に於いて、歪
み細線に於ける歪みが圧縮歪みであることを特徴とする
か、或いは、

【００３１】（７）基板（例えば基板１１）上に化合物
半導体層（例えば細線状ＩｎＡｓ層１２）を積層して形
成された歪み箱（例えばＩｎＡｓ箱１４）と、該歪み箱
上に配列して形成されたＳ−Ｋ型成長量子ドット列とを
備えてなることを特徴とするか、或いは、

【００３２】（８）前記（７）に於いて、歪み箱が低指
数面から二つの方向に傾斜させた基板（例えば（００
１）面から、〔１１０〕方向から〔−１１０〕方向に２
°振った方向へ０．３°傾斜した基板１１）上に形成さ
れたものであることを特徴とするか、或いは、

【００３３】（９）前記（７）に於いて、歪み箱が均一
な単分子層ステップ及び単分子キンクから成長させて形
成したものであることを特徴とするか、或いは、

【００３４】（１０）前記（７）に於いて、歪み箱とＳ
−Ｋ型成長量子ドット列との間に歪み伝達層が介在して
なることを特徴とするか、或いは、

【００３５】（１１）前記（７）乃至（１０）に於い
て、基板は低指数面が（１１０）面であって且つ（１１
０）面から〔００１〕方向に１．５度まで傾斜したもの
であることを特徴とするか、或いは、

【００３６】（１２）前記（７）乃至（１１）に於い
て、歪み細線に於ける歪みが圧縮歪みであることを特徴
とする。

【００３７】前記手段を採ることに依り、ダメージがな
い量子ドットを、均一なサイズ、均一な密度で生成させ
ることができ、また、量子ドットを複数個連結（配列）
したデバイス、例えば単電子素子への応用が可能であ
る。

【００３８】

【発明の実施の形態】図１乃至図３は本発明の実施の形
態１を解説する為の工程要所に於ける量子ドット列構造
体を表す要部斜面図、図４は図３の矢印方向から見た要
部切断側面図であって、以下、これらの図を参照しつつ
説明する。

【００３９】図１（Ａ）参照１−（１）（００１）面から〔１１０〕方向に０．３°傾斜させた
ＧａＡｓ基板を用意し、ＭＢＥ法を適用することに依
り、成長温度を６８０〔℃〕としてＧａＡｓを成長させ
る。尚、便宜上、ＧａＡｓを成長させた基板全体を記号
１で指示する。

【００４０】このようにすると、ＧａＡｓのステップ・
フロー成長が行われ、基板表面には均一なステップが形
成される。

【００４１】即ち、〔１１０〕方向に平行な単分子層ス
テップが等間隔に生成され、そのステップ間隔Ｌは、Ｌ＝ｈ／ｔａｎθ で決定される。この場合、基板がＧａＡｓであるから、ｈ＝ａ／２（ａ＝０．５６５３５：格子定数） θ＝０．３Ｌ＝（０．５６３５／２）／ｔａｎ０．３であって、約５４〔ｎｍ〕である。

【００４２】図１（Ｂ）参照１−（２）基板１の温度を５００〔℃〕に低下させ、ＭＥＥ（ｍｉ
ｇｒａｔｉｏｎｅｎｈａｎｃｅｍｅｎｔｅｐｉｔａ
ｘｙ）法を適用することに依り、０．２分子層に相当す
る細線状ＩｎＡｓ層２をステップ端から成長させる。

【００４３】ＭＥＥ法とは、三族原料のマイグレーショ
ン長を長くする為、三族原料と五族原料とを基板１に対
して別々に供給する方法である。

【００４４】この場合、Ｉｎの照射時間は約２〔秒〕で
あり、その際、１０〔秒〕で１分子層が成長する成長速
度となるようにＩｎのセル温度を設定し、また、Ａｓの
照射時間は約５〔秒〕であり、その際、Ａｓのビーム強
度、即ち、圧力は３×１０^-6〔ｔｏｒｒ〕とした。

【００４５】このようにすると、ステップ端に沿って、
幅ＬＡが１１〔ｎｍ〕、即ち、ステップ間隔Ｌ＝５４
〔ｎｍ〕の１／４であって、高さが単分子層高さである
細線状ＩｎＡｓ層２が形成され、残りの幅ＬＢは４３
〔ｎｍ〕となる。

【００４６】図２（Ａ）参照２−（１）細線状ＩｎＡｓ層２を成長させた際と同じ手段及び基板
１の条件を適用して０．８分子層のＧａＡｓ層３を成長
する。

【００４７】この場合、Ｇａの照射時間は約２〔秒〕で
あり、その際、１０〔秒〕で４分子層が成長する成長速
度となるようにＧａのセル温度を設定しておくものであ
り、そして、Ａｓの照射時間は約１１〔秒〕であり、そ
の際、Ａｓのビーム強度、即ち、圧力は３×１０^-6〔ｔ
ｏｒｒ〕とした。

【００４８】このようにすると、細線状ＩｎＡｓ層２に
隣接してＧａＡｓ層３が成長されるので、全面が単分子
層のＩｎＡｓとＧａＡｓで覆われることになる。

【００４９】図２（Ｂ）参照２−（２）前記工程１−（２）及び２−（１）を４回繰り返すこと
に依って、幅が１１〔ｎｍ〕、即ち、ステップ間隔Ｌ＝
５４〔ｎｍ〕の１／４であると共に高さが１．１〔ｎ
ｍ〕、即ち、４分子層の高さをもつＩｎＡｓ細線４を得
ることができる。

【００５０】図３（Ａ）参照３−（１）ＭＢＥ法を適用することに依り、成長温度を５００
〔℃〕として厚さ例えば１０〔ｎｍ〕のＧａＡｓ層５を
成長させる。

【００５１】このようにすると、下地のＩｎＡｓ細線４
の影響を受け、その直上に成長されたＧａＡｓには歪み
が導入される。尚、図では、ＧａＡｓ層５のうち、歪み
が導入された層を記号５Ａで指示してある。

【００５２】図３（Ｂ）参照３−（２）ＭＢＥ法を適用することに依り、成長温度を５００
〔℃〕として２分子層相当のＩｎＡｓを形成すると、下
地に歪みが在る部分、即ち、歪み導入層５Ａ上に優先的
にＳ−Ｋ型のＩｎＡｓ成長島（ドット）６が生成され
る。

【００５３】図４参照４−（１）更に、ＭＢＥ法を適用することに依り、成長温度を５０
０〔℃〕として厚さ例えば１０〔ｎｍ〕のＧａＡｓ層７
を成長させてから、引き続いて、２分子層相当のＩｎＡ
ｓを形成すると、下地に歪みが在る部分、即ち、ＩｎＡ
ｓドット６に起因する歪みが存在する部分上に優先的に
Ｓ−Ｋ型のＩｎＡｓドット８がが生成される。

【００５４】従って、これを繰り返すことで、基板１の
表面と垂直の方向にもドットを配列させることが可能で
ある。

【００５５】図５及び図６は本発明の実施の形態２を解
説する為の工程要所に於ける量子ドット列構造体を表す
要部説明図であり、（Ａ）は要部斜面、（Ｂ）は要部平
面、（Ｃ）は要部斜面を示し、以下、これらの図を参照
しつつ説明する。

【００５６】図５（Ａ）参照５−（１）（００１）面から、〔１１０〕方向から〔−１１０〕方
向に０．５°振った方向へ０．３°傾斜した基板１１を
用意し、ＭＢＥ法を適用することに依り、成長温度を６
８０〔℃〕としてＧａＡｓを成長させる。尚、この場合
も、ＧａＡｓを成長させた基板全体を記号１１で指示す
る。

【００５７】このようにすると、〔１１０〕方向から
〔−１１０〕方向に０．５°振った方向と垂直に単分子
層ステップが等間隔に形成され、ステップ端には等間隔
にキンクが形成される。

【００５８】ステップ間隔Ｌは、実施の形態１と同様、Ｌ＝ｈ／ｔａｎθ で決定され、基板がＧａＡｓであるからｈ＝ａ／２（ａ＝０．５６５３５） θ＝０．３Ｌ＝（０．５６３５／２）／ｔａｎ０．３であって、約５４〔ｎｍ〕である。

【００５９】図５（Ｂ）参照５−（２）また、キンク間隔Ｌ_Kは、Ｌ_K＝０．１９９８８／ｔａｎα α＝０．５°とするとＬ_K＝２２．９〔ｎｍ〕となる。尚、ｄ₂₂₀＝ａ／（２²＋２²）^1/2＝０．１９９８８ａ＝０．５６３５である。

【００６０】図５（Ｃ）参照５−（３）基板１１の温度を５００〔℃〕に低下させてから、ＭＥ
Ｅ法を適用することに依り、１／９００分子層に相当す
る細線状ＩｎＡｓ層１２をステップ端のキンクから成長
させる。

【００６１】この場合、Ｉｎの照射時間は約０．３秒で
あり、その際、２７０〔秒〕で１分子層が成長する成長
速度となるようにＩｎのセル温度を設定し、また、Ａｓ
の照射時間は約３〔秒〕であり、その際、Ａｓのビーム
強度、即ち、圧力は３×１０^-6〔ｔｏｒｒ〕とした。

【００６２】このようにすると、ステップ端に沿って、
幅が０．２〔ｎｍ〕、即ち、単分子層幅、高さが単分子
層高さ、長さがキンク間隔の約１／３である細線状Ｉｎ
Ａｓ層１２が形成されるものである。

【００６３】５−（４）細線状ＩｎＡｓ層１２を成長させた際と同じ手段及び基
板１１の条件を適用して２／９００分子層の細線状Ｇａ
Ａｓ層１３を成長させる。

【００６４】この場合、Ｇａの照射時間は約０．３
〔秒〕であり、その際、２７０〔秒〕で２分子層が成長
する成長速度となるようにＧａのセル温度を設定してお
くものであり、そして、Ａｓの照射時間は約３〔秒〕で
あり、その際、Ａｓのビーム強度、即ち、圧力は３×１
０^-6〔ｔｏｒｒ〕とした。

【００６５】このようにすると、細線状ＩｎＡｓ層１２
に連なる状態で細線状ＧａＡｓ層１３がステップ端に沿
って成長され、従って、ステップ端は単分子層列のＩｎ
ＡｓとＧａＡｓで覆われることになる。

【００６６】図６参照６−（１）前記工程５−（２）及び５−（３）を２７０回繰り返す
ことに依って、高さが１．１〔ｎｍ〕、即ち、４分子層
の高さをもつＩｎＡｓ箱１４を得ることができる。

【００６７】６−（２）この後の工程は図示していないが、実施の形態１と同様
な工程を経て量子ドット列構造体を完成させることがで
きる。

【００６８】即ち、ＭＢＥ法を適用することに依り、成
長温度を５００〔℃〕として厚さ例えば１０〔ｎｍ〕の
ＧａＡｓ層を成長させる。

【００６９】このようにすると、下地のＩｎＡｓ箱１４
の影響を受け、その直上に成長されたＧａＡｓには歪み
が導入される。

【００７０】この歪みが導入された領域は、実施の形態
１に於いて、歪み導入層５Ａとしてストライプをなして
いたが、本実施の形態に於いては、ＩｎＡｓ箱１４に起
因して、方形の領域として表出されることになる。

【００７１】６−（３）ＭＢＥ法を適用することに依り、成長温度を５００
〔℃〕として２分子層相当のＩｎＡｓを形成すると、下
地に歪みが在る部分、即ち、歪み導入領域上に優先的に
Ｓ−Ｋ型のＩｎＡｓ成長島（ドット）が生成される。

【００７２】６−（４）更に、ＭＢＥ法を適用することに依り、成長温度を５０
０〔℃〕として厚さ例えば１０〔ｎｍ〕のＧａＡｓ層を
成長させてから、引き続いて、２分子層相当のＩｎＡｓ
を形成すると、下地に歪みが在る部分、即ち、ＩｎＡｓ
ドットに起因する歪みが存在する部分上に優先的にＳ−
Ｋ型のＩｎＡｓドットが生成される。

【００７３】従って、これを繰り返すことで、基板１１
の表面と垂直の方向にもドットを配列させることが可能
であり、これに依って、三次元方向にドットを配列する
ことが可能である。

【００７４】ところで、従来の技術では、量子ドットを
形成する際、電子ビーム・リソグラフィ技術やイオン・
ビーム・リソグラフィ技術などを量子ドットの加工に直
に適用しているので、量子ドットを高密化して形成する
ことは困難である。

【００７５】然しながら、本発明に於いて、量子ドット
を成長させる際の下地となる歪み導入層や歪み導入領域
をリソグラフィ技術を適用して形成した場合、前記した
各実施の形態と比較すると、高密化の点で若干遜色は認
められるものの、量子ドットを一列に配列することは容
易であり、また、Ｖ字溝などを形成する場合に比較して
占有面積が少なく、しかも、表面を平坦化できるなど、
種々と利点がある為、次に、その実施の形態について説
明する。

【００７６】図７並びに図８と図９乃至図１１は本発明
の実施の形態３を解説する為の工程要所に於ける量子ド
ット列構造体を表す要部斜面図と要部切断側面図であ
り、以下、これらの図を随時参照しつつ説明する。

【００７７】図７（Ａ）、図９、図１０参照７−（１）ＭＢＥ法を適用することに依り、ジャスト・カットされ
た（００１）面をもつＧａＡｓ基板２１上に６８０
〔℃〕の成長温度にて厚さが例えば３００〔ｎｍ〕のＧ
ａＡｓバッファ層２２を形成する。

【００７８】７−（２）引き続きＭＢＥ法を適用し、ＧａＡｓ基板２１の温度を
４５０〔℃〕に低下させてから、ＧａＡｓバッファ層２
２上に厚さが例えば１５〔ｎｍ〕のＩｎ_xＧａ_1-xＡｓ
グレーデッド層２３を形成する。

【００７９】この場合、Ｉｎ_xＧａ_1-xＡｓの成長を行
いながら、Ｉｎのセル温度を変えることに依って、ｘ値
を０．０１（バッファ層２２側）→０．５（表面側）ま
で変化させる。

【００８０】７−（３）スピン・コート法を適用することに依り、図９（Ａ）に
見られるように、例えば厚さが約１００〔ｎｍ〕程度で
あるＰＭＭＡ（ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙ
ｌａｔｅ）からなる電子ビーム・レジスト膜２４を形成
する。

【００８１】７−（４）図９（Ｂ）に見られるように、電子ビーム露光法を適用
することに依り、電子ビーム・レジスト膜２４に描画を
行う。

【００８２】７−（５）ＭＩＢＫ（ｍｅｔｈｙｌｉｓｏｂｕｔｙｌｋｅｔｏｎ）
及びイソプロピルアルコール混合液からなるエッチング
液に浸漬して現像を行い、電子ビーム・レジスト膜２４
に於ける電子ビーム照射部分を除去し、図１０（Ａ）に
見られる細線状パターンを得る。

【００８３】７−（６）（フッ酸＋過酸化水素＋水）混合液をエッチャントとす
るウエット・エッチング法を適用することに依って、電
子ビーム・レジスト膜２４をマスクとしてＩｎ_xＧａ
_1-xＡｓグレーデッド層２３のエッチングを行って、図
１０（Ｂ）に見られるように細線状パターンとする。

【００８４】図７（Ｂ）、図１１参照７−（７）リムーバ、アセトンなどに浸漬し、マスクとして用いた
電子ビーム・レジスト膜２４を除去する。

【００８５】７−（８）硫化アンモニウムに浸漬し、図１１（Ｂ）に見られるよ
うに、結晶表面をＳでターミネイトしてパッシベーショ
ンを行う。

【００８６】図８（Ａ）参照８−（１）ＭＢＥ装置内で表面のクリーニングを行ってから、ＭＢ
Ｅ法を適用することに依り、５００〔℃〕の成長温度に
て厚さが例えば１０〔ｎｍ〕のＧａＡｓ層２５を形成す
る。

【００８７】ＧａＡｓ層２５には、下地の細線状Ｉｎ_x
Ｇａ_1-xＡｓグレーデッド層２３の影響に依って、歪み
導入層２５Ａが生成される。

【００８８】図８（Ｂ）参照８−（２）ＭＢＥ法を適用することに依り、５００〔℃〕の成長温
度にて２分子層相当のＩｎＡｓ層を成長させると、下地
が歪み導入層２５Ａである部分に優先的にＳ−Ｋ型のＩ
ｎＡｓの成長島、即ち、ドット２６が生成される。

【００８９】図示されていないが、この後、ＭＢＥ法を
適用することに依り、成長温度を５００〔℃〕として厚
さ例えば１０〔ｎｍ〕のＧａＡｓ層を成長させてから、
引き続いて、２分子層相当のＩｎＡｓを形成すると、下
地に歪みが在る部分、即ち、ＩｎＡｓドット２６に起因
する歪みが存在する部分上に優先的にＳ−Ｋ型のＩｎＡ
ｓドットが生成される。

【００９０】従って、これを繰り返すことで、基板２１
の表面と垂直の方向にもドットを配列させることが可能
であり、これに依って、三次元方向にドットを配列する
ことが可能である。

【００９１】本発明では、前記実施の形態に限られるこ
となく、他に多くの改変を実現することができる。

【００９２】例えば、実施の形態３に於いては、Ｉｎ_z
Ｇａ_1-zＡｓグレーデッド層２３は細線状に形成した
が、これは箱状に形成するなどは任意である。

【００９３】また、基板の材料としてＧａＡｓを採用し
た場合、歪み細線の材料としては、ＩｎＡｓやＩｎＧａ
Ａｓの他にＧａＳｂやＩｎＰ、或いは、それらの化合
物、例えば、ＧａＡｓＳｂ，ＩｎＧａＡｓＰなどを用い
ることができる。

【００９４】また、基板の材料がＩｎＰである場合、歪
み細線の材料としては、ＩｎＡｓ，ＧａＳｂ及びそれら
の化合物を用いることができる。

【００９５】また、前記実施の形態では、基板として主
面方位が（００１）のものを用いているが、（１１０）
微傾斜基板上では、（００１）面上に比較し、直線的な
ステップが得られ易い為、（１１０）面の基板を用いる
ことは有用である。

【００９６】また、ＧａＡｓ基板の（００１）面、或い
は、（１１０）面を用いた場合、傾斜角が１．５度であ
る場合、平均ステップ間隔がそれぞれ約１１〔ｎｍ〕、
約８〔ｎｍ〕になり、そして、生成される量子ドットの
直径は最小で１０〔ｎｍ〕である。

【００９７】従って、ステップ間隔を前記数値より小さ
く、即ち、傾斜角を大きくしても、横方向で量子ドット
が接したり、或いは、エネルギ的に結合するようになっ
てしまうので、ステップに沿って配列する意味が失われ
るので、傾斜角を１．５度以内とすることは有用であ
る。

【００９８】また、一般に、量子ドットを生成する場
合、量子ドットは、それを包囲する材料（バリヤ材）に
比較してエネルギ・バンド・ギャップが小さいことが必
要であり、通常、格子定数が大きい材料ほど、そのエネ
ルギ・バンド・ギャップは小さくなる傾向にある。

【００９９】そこで、本発明に於けるような量子ドット
の形成方法、例えばＩｎＡｓドットをＧａＡｓ上に形成
するような場合、量子ドットに用いる材料として、バリ
ヤ材に比較して格子定数が大きいものを選択する。

【０１００】若し、量子ドットを配列させる為の歪み細
線にバリヤ材（例えばＧａＡｓ）よりも格子定数が小さ
い材料を用いると、歪みの関係で、細線上には、格子定
数の小さい材料、例えばＩｎＡｓでなくＧａＡｓが優先
的に形成されてしまい、ＩｎＡｓは細線以外に位置して
形成されるようになって配列が不可能になる。

【０１０１】従って、量子ドットを配列するには、格子
定数が大きい、即ち、圧縮歪みをもつ歪み細線が必要で
ある。

【０１０２】

【発明の効果】本発明に依る量子ドット列構造体に於い
ては、基板上に化合物半導体層を積層して形成された歪
み細線と、該歪み細線上に配列して形成されたＳ−Ｋ型
成長量子ドット列とを備えることが基本になっている。

【０１０３】前記構成を採ることに依り、ダメージがな
い量子ドットを、均一なサイズ、均一な密度で生成させ
ることができ、また、量子ドットを複数個連結（配列）
したデバイス、例えば単電子素子への応用が可能であ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１を解説する為の工程要所
に於ける量子ドット列構造体を表す要部斜面図である。

【図２】本発明の実施の形態１を解説する為の工程要所
に於ける量子ドット列構造体を表す要部斜面図である。

【図３】本発明の実施の形態１を解説する為の工程要所
に於ける量子ドット列構造体を表す要部斜面図である。

【図４】本発明の実施の形態１を解説する為の工程要所
に於ける量子ドット列構造体を表す要部切断側面図であ
る。

【図５】本発明の実施の形態２を解説する為の工程要所
に於ける量子ドット列構造体を表す要部説明図である。

【図６】本発明の実施の形態２を解説する為の工程要所
に於ける量子ドット列構造体を表す要部斜面図である。

【図７】本発明の実施の形態３を解説する為の工程要所
に於ける量子ドット列構造体を表す要部斜面図である。

【図８】本発明の実施の形態３を解説する為の工程要所
に於ける量子ドット列構造体を表す要部斜面図である。

【図９】本発明の実施の形態３を解説する為の工程要所
に於ける量子ドット列構造体を表す要部切断側面図であ
る。

【図１０】本発明の実施の形態３を解説する為の工程要
所に於ける量子ドット列構造体を表す要部切断側面図で
ある。

【図１１】本発明の実施の形態３を解説する為の工程要
所に於ける量子ドット列構造体を表す要部切断側面図で
ある。

【符号の説明】

１基板２細線状ＩｎＡｓ層３ＧａＡｓ層４ＩｎＡｓ細線５ＧａＡｓ層５Ａ歪み導入層６Ｓ−Ｋ型ＩｎＡｓ成長島（ドット）７ＧａＡｓ層

Claims

【特許請求の範囲】

【請求項１】基板上に化合物半導体層を積層して形成さ
れた歪み細線と、該歪み細線上に配列して形成されたＳ−Ｋ型成長量子ド
ット列とを備えてなることを特徴とする量子ドット列構
造体。
【請求項２】歪み細線が低指数面から傾斜させた基板上
に形成されたものであることを特徴とする請求項１記載
の量子ドット列構造体。
【請求項３】歪み細線が均一な単分子層ステップから成
長させて形成したものであることを特徴とする請求項１
記載の量子ドット列構造体。
【請求項４】歪み細線とＳ−Ｋ型成長量子ドット列との
間に歪み伝達層が介在してなることを特徴とする請求項
１記載の量子ドット列構造体。
【請求項５】基板は低指数面が（１１０）面であって且
つ（１１０）面から〔００１〕方向に１．５度まで傾斜
したものであることを特徴とする請求項１乃至４の何れ
か１記載の量子ドット列構造体。
【請求項６】歪み細線に於ける歪みが圧縮歪みであるこ
とを特徴とする請求項１乃至５の何れか１記載の量子ド
ット列構造体。
【請求項７】基板上に化合物半導体層を積層して形成さ
れた歪み箱と、該歪み箱上に配列して形成されたＳ−Ｋ型成長量子ドッ
ト列とを備えてなることを特徴とする量子ドット列構造
体。
【請求項８】歪み箱が低指数面から二つの方向に傾斜さ
せた基板上に形成されたものであることを特徴とする請
求項５記載の量子ドット列構造体。
【請求項９】歪み箱が均一な単分子層ステップ及び単分
子キンクから成長させて形成したものであることを特徴
とする請求項５記載の量子ドット列構造体。
【請求項１０】歪み箱とＳ−Ｋ型成長量子ドット列との
間に歪み伝達層が介在してなることを特徴とする請求項
５記載の量子ドット列構造体。
【請求項１１】基板は低指数面が（１１０）面であって
且つ（１１０）面から〔００１〕方向に１．５度まで傾
斜したものであることを特徴とする請求項７乃至１０の
何れか１記載の量子ドット列構造体。
【請求項１２】歪み細線に於ける歪みが圧縮歪みである
ことを特徴とする請求項７乃至１１の何れか１記載の量
子ドット列構造体。