JPH10290254A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】アドレス体系の違う複類（ＩＰｖ４及びＩＰｖ
６）のＩＰフレーム中継を効率良く処理する情報処理装
置を提供する。 【解決手段】受信データのヘッダ部を検出する手段と、
ヘッダ部を任意のビット数で分割し、この分割した一方
のデータを演算する手段と、該演算結果と前記分割した
他方のデータにより内部のヘッダ情報を得る手段と、前
記分割した一方のデータとマイクロプロセッサから設定
されるデータを比較する手段と、プロトコルタイプを判
定する手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＰネットワーク
間を接続する情報処理装置に係り、特にＩＰｖ４，ＩＰ
ｖ６混在で運用するネットワークに好適な情報処理装置
に関する。

【０００２】

【従来の技術】従来インターネットに代表されるＩＰネ
ットワークは、このＩＰｖ４によるアドレス体系（４バ
イトアドレス）を用いて普及拡大している。またこれに
対応した、ＩＰネットワーク間を接続する情報処理装置
としてルータがある。ルータはレイヤ３のアドレスを認
識して中継する装置であり、つまり、ＩＰがレイヤ３に
位置するためＩＰｖ４によるアドレス体系をルータは、
認識しながら中継を実施する。

【０００３】次にルータの中継動作について、図４、図
５、図６より説明する。図４はルータを介したネットワ
ーク例で、図５は図４のステーション１〜ステーション
２のデータ中継のためのルータ１のテーブル内容を、図
６はＩＰｖ４のＩＰヘッダを示す。

【０００４】今ステーション１がステーション２宛に通
信する場合、ルータ１は受信したステーション１の送信
先ＩＰアドレス（ステーション２）から、図５で示す内
部のテーブルを検索して、その送信先がルータ２側で有
る事を認識して、この通信を中継する。同じ様に、ルー
タ２でも同様の中継処理を行なうことで通信が実現出来
る。

【０００５】この様に、ルータの中継処理は、受信した
送信先アドレスに対応した情報をテーブルから検索する
ことで中継を実現している。

【０００６】ここで、近年の急速なインターネットの普
及と共に、図６で示すアドレスの枯渇が懸念されてい
る。この解決案としてＩＰｖ６のアドレス体系の、標準
化が進んでいる。このアドレス体系は、従来ＩＰｖ４で
表現していた４バイトのアドレスを１６バイトに拡張し
て、この枯渇問題を解決しようと言うものである。この
解決策は今後のＩＰネットワーク発展の為には非常に有
意義なものである。

【０００７】しかしルータの中継処理の面から考える
と、１６バイトのアドレスをもとにルータが受信したＩ
Ｐフレームのレイヤ３つまりＩＰｖ６のアドレス（１６
バイト）からそのアドレスに対応した送信先の情報をテ
ーブルから検索する必要が発生する。しかし、マイクロ
プロセッサは、一般的に４バイト（３２ビット）である
ため、ＩＰｖ４のアドレスデータ幅の４バイトと等しい
ため、親和性が良い。つまり中継でのテーブル検索等の
処理が、マイクロプロセッサのもつ比較命令など１ステ
ップで処理が出来る。しかしＩＰｖ６では、アドレスが
１６バイト（１２８ビット）のため、マイクロプロセッ
サのデータ幅の親和性が悪く、中継でのテーブル検索等
の処理が複雑になり中継性能の低下の問題が発生する。
またＩＰｖ４とＩＰｖ６のデータ幅に大きな差異がある
ため、テーブルの共通化等が出来ずテーブルメモリ増大
の問題も発生する。

【０００８】更にこの問題は、このアドレス拡張に伴う
ネットワークの普及拡大と共に拍車がかけられルータに
かかる負担が更に増大する欠点を持つ。

【０００９】なお、この種の技術として関連するものに
は、ルータ中継装置（特開平６−１５２６５５号公報）
がある。

【００１０】

【発明が解決しようとする課題】複数（ＩＰｖ４及びＩ
Ｐｖ６）のアドレス体系が混在するＩＰネットワークの
構築に於いて、前述したようにルータでの中継処理面で
の、マイクロプロセッサとの親和性が悪さ、中継性能の
低下、テーブル容量の増大の各問題がある。本発明の目
的は、上記問題に対処するものであり、アドレス体系の
違う複数のＩＰフレーム中継を効率良く処理できる情報
処理装置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成する為、
本発明ではルータの中継処理として ネットワークインターフェース部から出力される、受
信データのＩＰｖ６のヘッダ部を認識して、そのアドレ
スを一時保持する機能 一時保持されたアドレスを演算する部分としない部分
に演算結果を含め４バイトの内部アドレスに変換する機
能 マイクロプロセッサ等からアドレスを演算するビット
数に相当するデータを保持する機能 この保持データと演算前のアドレスとを比較し結果を
保持する機能 前述した内部アドレス及び比較結果及びヘッダの種別
をマイクロプロセッサ等に出力する機能 以上の機能を合わせ持つことにより、ＩＰｖ６の１６バ
イトアドレスを４バイトに変換することで、テーブルの
共通化を図り、複数（ＩＰｖ４及びＩＰｖ６）のアドレ
ス体系が混在するＩＰネットワークの構築での、ルータ
中継処理面、マイクロプロセッサとの親和性、中継性能
の低下、テーブル容量を解決する。

【００１２】

【発明の実施の形態】以下、本発明の一実施例を図１〜
図３、図５により詳細に説明する。

【００１３】図１は、本発明の情報処理装置の一実施例
を示すブロック図であり、１はマイクロプロセッサ、２
はメモリ、３は制御回路、４と５はネットワークインタ
フェース部、６と７はＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎ
ｅｔｗｏｒｋ）、８はバスを示す。図２は、ＩＰｖ６の
ＩＰヘッダの構成を示し、図３は、図１の制御回路３の
詳細図で、１０はバス８を介した内部レジスタのリード
要求を処理する制御回路、１１はバス８を介した図２の
ＩＰｖ６のＩＰヘッダの内送信先アドレスを一時保持す
るフリップフロップ、１２は３２ビットのバス８を介し
て転送されるＩＰヘッダのうち送信先アドレス１６バイ
ト分の保持と演算時間を制御するヘッダ位置制御回路、
１３はバス８を介した内部レジスタのライト要求を処理
する制御回路、１４はライト要求制御回路の指示でバス
８を介したマイクロプロセッサ１のデータを保持するフ
リップフロップ、１５はフリップフロップ１１の出力１
２８ビットを１６ビットに演算する回路、１６は演算回
路１５及びフリップフロップ１１の出力をヘッダ位置制
御回路１２の演算時間を制御する指示で一時保持するフ
リップフロップ、１７はフリップフロップ１１の出力と
フリップフロップ１４の出力をコンペアする比較回路、
１８は比較回路１７の結果を保持するフリップフロッ
プ、１９は制御回路３の結果をリード要求制御回路１０
の指示に従いバス８を介してマイクロプロセッサ１に出
力するバスドライバ回路、２０はＩＰｖ６アドレスの１
６バイト（１２８ビット）のデータを保持するフリップ
フロップ１１の１１２ビットの出力、２１はフリップフ
ロップ１１の１６ビットの出力、２２はヘッダ位置制御
回路１２のＩＰヘッダのうち送信先アドレス１６バイト
分の保持を指示する信号、２４はヘッダ位置検出回路１
２のヘッダがＩＰｖ６で有る事を示す信号、２５は信号
２４を保持するフリップフロップを示す。

【００１４】図１より一般的にルータはＬＡＮ１のネッ
トワークよりデータをネットワークインタフェース１で
受信し、バス８を介して４バイト単位にメモリ２にデー
タを格納する。マイクロプロセッサ１はこの受信処理終
了をネットワークインタフェース１より報告され、中継
の処理を開始する。この処理にあたって、マイクロプロ
セッサ１は、制御回路３のヘッダ情報フリップフロップ
２５の内容をリードし、この結果ＩＰｖ６ならフリップ
フロップ１８とフリップフロップ１６のデータをリード
し、フリップフロップ１８が一致ならフリップフロップ
１６の内容を元に図５で示すＩＰｖ４で用いたテーブル
から送信先を検索する。なおフリップフロップ２５がＩ
Ｐｖ４で在る事を示した場合も、上記と同じ様に図５で
示すテーブルにより送信先を検索する。この検索結果に
より例えば送信先がＬＡＮ Ｎならネットワークインタ
フェース Ｎに送信起動をかけメモリ２の受信データを
ＬＡＮ Ｎに送信する。以上によりＬＡＮ １とＬＡＮ
Ｎ間の中継処理を実現する。

【００１５】またマイクロプロセッサ１の処理として、
フリップフロップ２５がＩＰｖ６を示しフリップフロッ
プ１８が不一致のときは、テーブルにデータが存在しな
い為新規に登録をする。なおフリップフロップ１６の結
果が同じでフリップフロップ１１のアドレス出力２０が
不一致の可能性があるが、これはテーブルにそれに対応
するアドレスを格納しマイクロプロセッサ１で比較する
事で処理が出来る。なお一般的に特定のルータで処理す
るアドレス数は、多くないためフリップフロップ１１か
ら出力するアドレス２０及び２１のデータ位置を変更し
そのルータでの処理に最適化することで、フリップフロ
ップ１８の不一致による、オーバーヘッドを少なく、更
にこの比較処理も、フリップフロップ１４にそのルータ
で処理する特定の値を制御回路３のフリップフロップ１
４にあらかじめ設定する事でフリップフロップ１８の結
果により省略する事が可能となる。

【００１６】以上により、複数（ＩＰｖ４及びＩＰｖ
６）のアドレス体系が混在するＩＰネットワークの構築
でルータでの中継処理面での、マイクロプロセッサで
の、中継性能の向上、テーブル容量の増大の抑止を実現
し、アドレス体系の違う複数のＩＰフレーム中継を効率
良く処理できる情報処理装置が実現出来る。

【００１７】また、演算回路１５は１１２ビットを１６
ビットに変換する例を示したが、アドレス２１との和が
３２ビットであれば、任意のビット数でも容易に実現出
来る。更にフリップフロップ１４は、一つで実施例を示
したが、これも複数もつ事で、更に処理向上を図ること
は容易に判る。さらに制御回路３の専用ハードウエアを
マイクロプロセッサ１のソフトウエアで実現する事も容
易である。

【００１８】

【発明の効果】以上説明した様に、本発明によれば、装
置として少ないハードウエアでアドレス体系の違う複数
のＩＰフレーム中継を効率良く処理できる情報処理装置
が実現出来るという効果がある。

【図面の簡単な説明】

【図１】本実施例を示すブロック図である。

【図２】ＩＰｖ６のＩＰヘッダ構成である。

【図３】制御回路３の詳細図である。

【図４】ルータを介したネットワークである。

【図５】ルータ１のテーブルである。

【図６】ＩＰｖ４のヘッダを示す。

【符号の説明】

１…マイクロプロセッサ、 ２…メモリ、３…
制御回路、 ４、５…ネットワーク
インタフェース、６、７…ＬＡＮ、
８…バス、１０…リード要求制御回路、１１、１４、１
６、１８、２５…フリップフロップ、１２…ヘッダ位置
制御回路、 １３…ライト要求制御回路、１５…
演算回路、 １７…比較回路、１９…
バスドライバ回路、 ２０、２１…アドレス信
号、２２、２３、２４…制御信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサと、ネットワークの送
   受信データを一時記憶するメモリと、前記プロセッサ及
   びメモリに接続される複数のネットワークインタフェー
   スとを備えた情報処理装置に於いて、前記ネットワーク
   インタフェースから複数プロトコルのデータを受信し、
   この受信データのヘッダ部を検出する第１の手段と、前
   記ヘッダ部を任意のビット数で分割し、分割した一方の
   データを演算する第２の手段と、該第２の手段の結果と
   前記分割したもう一方のデータにより内部のヘッダ情報
   を得る第３の手段と、前記受信データのヘッダ部のうち
   前記第２の手段の入力データと前記マイクロプロセッサ
   から設定された任意のデータを比較する第４の手段と、
   前記受信データのヘッダ部の任意もプロトコルタイプを
   判定する第５の手段とを設けたことを特徴とする情報処
   理装置。
2. 【請求項２】前記第３の手段のデータ幅は前記ネットワ
   ークインタフェースから受信される他のプロトコルのヘ
   ッダのデータ幅に等しい事を特徴とする請求項１記載の
   情報処理装置。
3. 【請求項３】前記第１の手段は、ＯＳＩ（Ｏｐｅｎ Ｓ
   ｙｓｔｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照
   モデルのネットワークレイヤの情報の送信先アドレスを
   制御することを特徴とする請求項１記載の情報処理装
   置。