JPH10293617A - 定電圧電源装置及び突入電流防止回路 - Google Patents
定電圧電源装置及び突入電流防止回路Info
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- JPH10293617A JPH10293617A JP10325197A JP10325197A JPH10293617A JP H10293617 A JPH10293617 A JP H10293617A JP 10325197 A JP10325197 A JP 10325197A JP 10325197 A JP10325197 A JP 10325197A JP H10293617 A JPH10293617 A JP H10293617A
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- 230000002411 adverse Effects 0.000 abstract description 4
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 定電圧電源装置において、電源投入直後に発
生する突入電流を入力電圧に影響されずに一定の値以内
に抑える。 【解決手段】 定電圧電源装置１の主制御用ＦＥＴであ
るＱ１に出力電圧を負帰還する比較回路６の反転入力
に、定電圧素子ＺＤ１と定電流素子Ｘ１及びコンデンサ
Ｃ0とで構成される基準電圧回路Ｅ２の出力を与え、そ
の非反転入力に、出力電圧の分圧回路の出力を与える。
生する突入電流を入力電圧に影響されずに一定の値以内
に抑える。 【解決手段】 定電圧電源装置１の主制御用ＦＥＴであ
るＱ１に出力電圧を負帰還する比較回路６の反転入力
に、定電圧素子ＺＤ１と定電流素子Ｘ１及びコンデンサ
Ｃ0とで構成される基準電圧回路Ｅ２の出力を与え、そ
の非反転入力に、出力電圧の分圧回路の出力を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、定電圧電源装置及
び、起動時のコンデンサへの突入電流を制限した突入電
流防止回路に関する。
び、起動時のコンデンサへの突入電流を制限した突入電
流防止回路に関する。
【０００２】
【従来の技術】図５に示す従来技術による定電圧電源装
置では、電源投入直後に図７（ａ）に示すように出力ト
ランジスタＱを通って出力側に接続されたリップル吸収
用のコンデンサＣに過大な充電電流ＩCが流入し、この
ため出力トランジスタＱが発熱したり、定電圧電源装置
の入力につながっている電源Ｅ11の安定性が良くない
と、これに悪影響を及ぼすという不具合が発生してい
た。
置では、電源投入直後に図７（ａ）に示すように出力ト
ランジスタＱを通って出力側に接続されたリップル吸収
用のコンデンサＣに過大な充電電流ＩCが流入し、この
ため出力トランジスタＱが発熱したり、定電圧電源装置
の入力につながっている電源Ｅ11の安定性が良くない
と、これに悪影響を及ぼすという不具合が発生してい
た。
【０００３】コンデンサＣはリップルの吸収と出力電圧
ＶOUT の安定化のために大容量のものが使用される。よ
く知られているようにコンデンサの充電電荷ＱC は、コ
ンデンサの容量をＣとし、印加される電圧をＶとすれば
ＱC ＝Ｃ・Ｖで電圧と容量に比例する。一方で充電電流
ＩC はＩC(t)＝ｄＱC ／ｄｔで表され、印加される電圧
とコンデンサの容量が大きい程、大電流がコンデンサＣ
に流入する。
ＶOUT の安定化のために大容量のものが使用される。よ
く知られているようにコンデンサの充電電荷ＱC は、コ
ンデンサの容量をＣとし、印加される電圧をＶとすれば
ＱC ＝Ｃ・Ｖで電圧と容量に比例する。一方で充電電流
ＩC はＩC(t)＝ｄＱC ／ｄｔで表され、印加される電圧
とコンデンサの容量が大きい程、大電流がコンデンサＣ
に流入する。
【０００４】以上のような問題点を解決した回路として
特開平６−４１５７号に記載の発明がある。この回路動
作を図６、図８を用いて説明する。特開平６−４１５７
号に記載の発明では、図７（ａ）に示すような電源投入
時のラッシュ電流を抑えるために出力電圧ＶOUT を図７
（ｂ）に示すような急峻なものとせずに緩やかなものと
することにより対策を施している。そのために比較回路
２４に与える基準電圧ＶCを抵抗Ｒ20、コンデンサＣ21
から構成される積分回路によって作成する。電源投入時
の基準電圧ＶCの立ち上がり時において、コンデンサＣ
21は、抵抗Ｒ20を通して充電されるため、コンデンサＣ
21の電圧ＶCは、ツェナー電圧に達するまでは、
特開平６−４１５７号に記載の発明がある。この回路動
作を図６、図８を用いて説明する。特開平６−４１５７
号に記載の発明では、図７（ａ）に示すような電源投入
時のラッシュ電流を抑えるために出力電圧ＶOUT を図７
（ｂ）に示すような急峻なものとせずに緩やかなものと
することにより対策を施している。そのために比較回路
２４に与える基準電圧ＶCを抵抗Ｒ20、コンデンサＣ21
から構成される積分回路によって作成する。電源投入時
の基準電圧ＶCの立ち上がり時において、コンデンサＣ
21は、抵抗Ｒ20を通して充電されるため、コンデンサＣ
21の電圧ＶCは、ツェナー電圧に達するまでは、
【０００５】
【数１】 ・・・（１） で表わされ、図８（ａ）で示すように緩やかなものとな
るため、出力電圧ＶOUTは、コンデンサＣ21の電圧がツ
ェナー電圧に達するまでは、
るため、出力電圧ＶOUTは、コンデンサＣ21の電圧がツ
ェナー電圧に達するまでは、
【０００６】
【数２】 ・・・（２） で表わされ、図８（ｂ）に示すように緩やかに上昇して
いくため、電源投入時に出力トランジスタＱに流れる突
入電流Ｉtは、コンデンサＣ21の電圧がツェナー電圧に
達するまでは、
いくため、電源投入時に出力トランジスタＱに流れる突
入電流Ｉtは、コンデンサＣ21の電圧がツェナー電圧に
達するまでは、
【０００７】
【数３】 ・・・（３） で表わされ、図８（ｃ）のように突入電流のピーク値は
時定数Ｃ21Ｒ20を選ぶことにより抑えられる。コンデン
サＣに充電後は、基準電圧は、定電圧素子ＶZ1で決定さ
れる電圧ＶZ で安定化されるため、出力電圧ＶOUTは、
時定数Ｃ21Ｒ20を選ぶことにより抑えられる。コンデン
サＣに充電後は、基準電圧は、定電圧素子ＶZ1で決定さ
れる電圧ＶZ で安定化されるため、出力電圧ＶOUTは、
【０００８】
【数４】 で安定化される。
【０００９】
【発明が解決しようとする課題】第１の問題点は、図９
の（ａ）に示すように入力電圧が高くなった場合、電源
投入時に出力コンデンサＣへ流れる突入電流が増加する
ことである。
の（ａ）に示すように入力電圧が高くなった場合、電源
投入時に出力コンデンサＣへ流れる突入電流が増加する
ことである。
【００１０】その理由は、（３）式において、Ｖinの値
を大きくすると、突入電流の値はＶ inの値に比例して大
きくなるからである。
を大きくすると、突入電流の値はＶ inの値に比例して大
きくなるからである。
【００１１】第２の問題点は、図９の（ｂ）に示すよう
に入力電圧が高い時の突入電流の値を低減するために積
分回路の時定数Ｃ21Ｒ20の値を大きくすると、出力電圧
が定常値に達するまでの時間も長くなることである。
に入力電圧が高い時の突入電流の値を低減するために積
分回路の時定数Ｃ21Ｒ20の値を大きくすると、出力電圧
が定常値に達するまでの時間も長くなることである。
【００１２】その理由は、（２）式において時定数Ｃ21
Ｒ20の値を大きくすると
Ｒ20の値を大きくすると
【００１３】
【数５】 の部分の時定数が長くなるからである。
【００１４】第３の問題点は、入力電圧によって出力電
圧の立ち上がり速度が変化することである。従って、機
器が世界の電源電圧が異なった地域で使用され、これを
主電源として使用する場合には、出力電圧の立ち上がり
速度が使用地域により変化して、機器内の他の種類の電
源との間で立ち上がり順序が変化して、複数電源を利用
する回路が誤動作するなどの問題となる場合がある。
圧の立ち上がり速度が変化することである。従って、機
器が世界の電源電圧が異なった地域で使用され、これを
主電源として使用する場合には、出力電圧の立ち上がり
速度が使用地域により変化して、機器内の他の種類の電
源との間で立ち上がり順序が変化して、複数電源を利用
する回路が誤動作するなどの問題となる場合がある。
【００１５】この理由は次の様に説明できる。すなわ
ち、出力電圧が規定値になるのは、コンデンサＣ21の電
圧がツェナーダイオードの電圧ＶZ1に等しくなったとき
である。この時の時間をｔZ1とすると、
ち、出力電圧が規定値になるのは、コンデンサＣ21の電
圧がツェナーダイオードの電圧ＶZ1に等しくなったとき
である。この時の時間をｔZ1とすると、
【００１６】
【数６】 となる。これを時間ｔZ1についてまとめると、
【００１７】
【数７】 となる。右辺をみると、ＶINが大きいほどｔZ1が小さい
ことがわかる。 ［発明の目的］本発明の目的は、上述のような問題点を
解決し、電源投入直後におけるラッシュ電流を入力電圧
によらずに一定の値以下に抑制し、出力トランジスタへ
の悪影響を排除して動作安定性を向上すると共に入力電
圧によらずに一定の出力電圧立ち上がり速度を有する定
電圧電源装置を提供することである。
ことがわかる。 ［発明の目的］本発明の目的は、上述のような問題点を
解決し、電源投入直後におけるラッシュ電流を入力電圧
によらずに一定の値以下に抑制し、出力トランジスタへ
の悪影響を排除して動作安定性を向上すると共に入力電
圧によらずに一定の出力電圧立ち上がり速度を有する定
電圧電源装置を提供することである。
【００１８】
【課題を解決するための手段】本発明による定電圧電源
装置は、入力電源と負荷との間にソースとドレインとが
接続された主制御用ＦＥＴと、コンデンサと該コンデン
サの最大電圧を規定する定電圧素子と該コンデンサに定
電流を供給する定電流素子とからなり、出力点を該コン
デンサと該定電流素子との接続点とする基準電圧回路
と、出力電圧を分圧する分圧回路と、負荷と並列に接続
される第２のコンデンサと、前記基準電圧回路の出力電
圧と前記分圧回路の出力電圧とを比較して比較出力を前
記主制御用ＦＥＴのゲートに帰還することにより前記主
制御用ＦＥＴのソース電流を負帰還制御する比較回路と
により構成され、設定出力電圧を入力電圧よりも低くす
ることを特徴とする。
装置は、入力電源と負荷との間にソースとドレインとが
接続された主制御用ＦＥＴと、コンデンサと該コンデン
サの最大電圧を規定する定電圧素子と該コンデンサに定
電流を供給する定電流素子とからなり、出力点を該コン
デンサと該定電流素子との接続点とする基準電圧回路
と、出力電圧を分圧する分圧回路と、負荷と並列に接続
される第２のコンデンサと、前記基準電圧回路の出力電
圧と前記分圧回路の出力電圧とを比較して比較出力を前
記主制御用ＦＥＴのゲートに帰還することにより前記主
制御用ＦＥＴのソース電流を負帰還制御する比較回路と
により構成され、設定出力電圧を入力電圧よりも低くす
ることを特徴とする。
【００１９】本発明による突入電流防止回路は、入力電
源と負荷との間にソースとドレインとが接続された主制
御用ＦＥＴと、コンデンサと該コンデンサの最大電圧を
規定する定電圧素子と該コンデンサに定電流を供給する
定電流素子とからなり、出力点を該コンデンサと該定電
流素子との接続点とする基準電圧回路と、出力電圧を分
圧する分圧回路と、負荷と並列に接続される第２のコン
デンサと、前記基準電圧回路の出力電圧と前記分圧回路
の出力電圧とを比較して比較出力を前記主制御用ＦＥＴ
のゲートに帰還することにより前記主制御用ＦＥＴのソ
ース電流を負帰還制御する比較回路とにより構成され、
設定出力電圧を入力電圧よりも高くすることを特徴とす
る。
源と負荷との間にソースとドレインとが接続された主制
御用ＦＥＴと、コンデンサと該コンデンサの最大電圧を
規定する定電圧素子と該コンデンサに定電流を供給する
定電流素子とからなり、出力点を該コンデンサと該定電
流素子との接続点とする基準電圧回路と、出力電圧を分
圧する分圧回路と、負荷と並列に接続される第２のコン
デンサと、前記基準電圧回路の出力電圧と前記分圧回路
の出力電圧とを比較して比較出力を前記主制御用ＦＥＴ
のゲートに帰還することにより前記主制御用ＦＥＴのソ
ース電流を負帰還制御する比較回路とにより構成され、
設定出力電圧を入力電圧よりも高くすることを特徴とす
る。
【００２０】本発明による定電圧電源装置は、入力電源
と負荷との間にエミッタとコレクタとが接続された主制
御用トランジスタと、コンデンサと該コンデンサの最大
電圧を規定する定電圧素子と該コンデンサに定電流を供
給する定電流素子とからなり、出力点を該コンデンサと
該定電流素子との接続点とする基準電圧回路と、出力電
圧を分圧する分圧回路と、負荷と並列に接続される第２
のコンデンサと、前記基準電圧回路の出力電圧と前記分
圧回路の出力電圧とを比較して比較出力を前記主制御用
トランジスタのベースに帰還することにより前記主制御
用トランジスタのエミッタ電流を負帰還制御する比較回
路とにより構成され、設定出力電圧を入力電圧よりも低
くすることを特徴とする。
と負荷との間にエミッタとコレクタとが接続された主制
御用トランジスタと、コンデンサと該コンデンサの最大
電圧を規定する定電圧素子と該コンデンサに定電流を供
給する定電流素子とからなり、出力点を該コンデンサと
該定電流素子との接続点とする基準電圧回路と、出力電
圧を分圧する分圧回路と、負荷と並列に接続される第２
のコンデンサと、前記基準電圧回路の出力電圧と前記分
圧回路の出力電圧とを比較して比較出力を前記主制御用
トランジスタのベースに帰還することにより前記主制御
用トランジスタのエミッタ電流を負帰還制御する比較回
路とにより構成され、設定出力電圧を入力電圧よりも低
くすることを特徴とする。
【００２１】本発明による突入電流防止回路は、入力電
源と負荷との間にエミッタとコレクタとが接続された主
制御用トランジスタと、コンデンサと該コンデンサの最
大電圧を規定する定電圧素子と該コンデンサに定電流を
供給する定電流素子とからなり、出力点を該コンデンサ
と該定電流素子との接続点とする基準電圧回路と、出力
電圧を分圧する分圧回路と、負荷と並列に接続される第
２のコンデンサと、前記基準電圧回路の出力電圧と前記
分圧回路の出力電圧とを比較して比較出力を前記主制御
用トランジスタのベースに帰還することにより前記主制
御用トランジスタのエミッタ電流を負帰還制御する比較
回路とにより構成され、設定出力電圧を入力電圧よりも
高くすることを特徴とする。
源と負荷との間にエミッタとコレクタとが接続された主
制御用トランジスタと、コンデンサと該コンデンサの最
大電圧を規定する定電圧素子と該コンデンサに定電流を
供給する定電流素子とからなり、出力点を該コンデンサ
と該定電流素子との接続点とする基準電圧回路と、出力
電圧を分圧する分圧回路と、負荷と並列に接続される第
２のコンデンサと、前記基準電圧回路の出力電圧と前記
分圧回路の出力電圧とを比較して比較出力を前記主制御
用トランジスタのベースに帰還することにより前記主制
御用トランジスタのエミッタ電流を負帰還制御する比較
回路とにより構成され、設定出力電圧を入力電圧よりも
高くすることを特徴とする。
【００２２】［作用］本発明による定電圧電源装置にお
いては、第２のコンデンサが充電された後は、主制御用
ＦＥＴ又はトランジスタは能動領域で動作し、本発明に
よる定電圧電源装置は入力電源電圧よりも低い安定した
電圧を出力する。
いては、第２のコンデンサが充電された後は、主制御用
ＦＥＴ又はトランジスタは能動領域で動作し、本発明に
よる定電圧電源装置は入力電源電圧よりも低い安定した
電圧を出力する。
【００２３】また、本発明による定電圧電源装置におい
ては、入力電源投入時又は動作用スイッチ解放時に、主
制御用ＦＥＴ又はトランジスタには、一定値の電流が流
れ、一定割合で出力電圧が上昇する。この一定値の電流
と出力電圧上昇の一定割合は、定電流素子の規定電流と
基準電圧回路のコンデンサの容量のみより決まり、入力
電圧には依存しない。
ては、入力電源投入時又は動作用スイッチ解放時に、主
制御用ＦＥＴ又はトランジスタには、一定値の電流が流
れ、一定割合で出力電圧が上昇する。この一定値の電流
と出力電圧上昇の一定割合は、定電流素子の規定電流と
基準電圧回路のコンデンサの容量のみより決まり、入力
電圧には依存しない。
【００２４】本発明による突入電流防止回路において
は、第２のコンデンサが充電された後は、主制御用ＦＥ
Ｔ又はトランジスタは飽和領域で動作し、本発明による
突入電流防止回路は、入力電源電圧と同一の電圧を出力
する。
は、第２のコンデンサが充電された後は、主制御用ＦＥ
Ｔ又はトランジスタは飽和領域で動作し、本発明による
突入電流防止回路は、入力電源電圧と同一の電圧を出力
する。
【００２５】また、本発明による突入電流防止回路にお
いては、入力電源投入時又は動作用スイッチ解放時に、
主制御用ＦＥＴ又はトランジスタには、一定値の電流が
流れ、一定割合で出力電圧が上昇する。これは、定電流
素子の規定電流と基準電圧回路のコンデンサの容量と第
２のコンデンサの容量のみより決まり、入力電圧には依
存しない。
いては、入力電源投入時又は動作用スイッチ解放時に、
主制御用ＦＥＴ又はトランジスタには、一定値の電流が
流れ、一定割合で出力電圧が上昇する。これは、定電流
素子の規定電流と基準電圧回路のコンデンサの容量と第
２のコンデンサの容量のみより決まり、入力電圧には依
存しない。
【００２６】
［実施形態１］図１は、実施形態１における定電圧電源
装置の電気的構成を示す回路図である。符号Ｅ１で示さ
れるのは、たとえば交流電圧を全波整流器などで整流し
て得られる直流電源であって、その電圧は入力電圧ＶIN
として入力端子２、３間に印加される。一方、出力端子
４，５には負荷ＺLが接続される。入力端子３と出力端
子５は、接地ラインＧＬに共通に接続されている。
装置の電気的構成を示す回路図である。符号Ｅ１で示さ
れるのは、たとえば交流電圧を全波整流器などで整流し
て得られる直流電源であって、その電圧は入力電圧ＶIN
として入力端子２、３間に印加される。一方、出力端子
４，５には負荷ＺLが接続される。入力端子３と出力端
子５は、接地ラインＧＬに共通に接続されている。
【００２７】端子２−４間には主制御用Ｐチャンネル型
ＦＥＴであるＱ１のソース、ドレインが直流電源Ｅ１と
負荷電荷ＺLとの間に直列に接続されている。
ＦＥＴであるＱ１のソース、ドレインが直流電源Ｅ１と
負荷電荷ＺLとの間に直列に接続されている。
【００２８】リップル吸収用のコンデンサＣ1と抵抗Ｒ
１，Ｒ２の直列接続による分圧回路とが出力端子４−５
間に並列に接続されている。
１，Ｒ２の直列接続による分圧回路とが出力端子４−５
間に並列に接続されている。
【００２９】オペアンプなどによって実現される比較回
路６が前記ＦＥＴであるＱ１のゲートと接地ラインＧＬ
間に介在し、その非反転入力端子は、前記分圧回路を構
成する抵抗Ｒ１，Ｒ２の接続点に接続される。反転入力
端子には二点鎖線で囲んで示す基準電圧回路Ｅ２から導
出される基準電圧ＶREFが印加される。
路６が前記ＦＥＴであるＱ１のゲートと接地ラインＧＬ
間に介在し、その非反転入力端子は、前記分圧回路を構
成する抵抗Ｒ１，Ｒ２の接続点に接続される。反転入力
端子には二点鎖線で囲んで示す基準電圧回路Ｅ２から導
出される基準電圧ＶREFが印加される。
【００３０】非反転入力端子に印加される電圧ＶR1は、 ＶR1＝ＶOUT ・Ｒ１／（Ｒ１＋Ｒ２） ・・・（４） である。ここにＶOUT は主制御用ＦＥＴであるＱ１を通
して得られる出力電圧である。比較回路６は、入力され
た基準電圧ＶREFと電圧ＶR1とを比較し、その差電圧
（ＶR1−ＶREF）に対応する出力を主制御用ＦＥＴであ
るＱ１のゲートに与え、主制御用ＦＥＴであるＱ１を負
帰還制御する。すなわち主制御用ＦＥＴであるＱ１と、
比較回路６と、基準電圧回路Ｅ２とによってシリーズレ
ギュレータが形成される。いまなんらかの原因で出力電
圧ＶOUT が低下すれば比較回路６の非反転入力端子のレ
ベルが低下し、一方で反転入力端子のレベルは基準電圧
ＶREFで一定のため、比較回路６の出力、したがって主
制御用ＦＥＴであるＱ１のゲート電位が低下する。この
ため、主制御用ＦＥＴであるＱ１に流入する入力電流Ｉ
1 が増加し、したがって出力電流Ｉ2 が増加し、出力電
圧の低下を補償し、そのレベルを常に一定に保つよう
に、比較回路６を介してフィードバック制御が行われ
る。
して得られる出力電圧である。比較回路６は、入力され
た基準電圧ＶREFと電圧ＶR1とを比較し、その差電圧
（ＶR1−ＶREF）に対応する出力を主制御用ＦＥＴであ
るＱ１のゲートに与え、主制御用ＦＥＴであるＱ１を負
帰還制御する。すなわち主制御用ＦＥＴであるＱ１と、
比較回路６と、基準電圧回路Ｅ２とによってシリーズレ
ギュレータが形成される。いまなんらかの原因で出力電
圧ＶOUT が低下すれば比較回路６の非反転入力端子のレ
ベルが低下し、一方で反転入力端子のレベルは基準電圧
ＶREFで一定のため、比較回路６の出力、したがって主
制御用ＦＥＴであるＱ１のゲート電位が低下する。この
ため、主制御用ＦＥＴであるＱ１に流入する入力電流Ｉ
1 が増加し、したがって出力電流Ｉ2 が増加し、出力電
圧の低下を補償し、そのレベルを常に一定に保つよう
に、比較回路６を介してフィードバック制御が行われ
る。
【００３１】ここで、従来技術の項で述べた電圧投入時
のラッシュ電流を入力電圧に影響されずに一定の値以下
に抑えるためには、出力電圧の立ち上がりを図９（ｂ）
のように入力電圧によって変化するのではなく、入力電
圧によらずに一定の傾きの立ち上がり速度で緩やかに立
ち上がるようにすればよい。そのためには、比較回路６
に与える基準電圧ＶREFの立ち上がりを、入力電圧によ
らずに一定の傾きの立ち上がり速度で緩やかに立ち上が
るものとすればよい。
のラッシュ電流を入力電圧に影響されずに一定の値以下
に抑えるためには、出力電圧の立ち上がりを図９（ｂ）
のように入力電圧によって変化するのではなく、入力電
圧によらずに一定の傾きの立ち上がり速度で緩やかに立
ち上がるようにすればよい。そのためには、比較回路６
に与える基準電圧ＶREFの立ち上がりを、入力電圧によ
らずに一定の傾きの立ち上がり速度で緩やかに立ち上が
るものとすればよい。
【００３２】本発明の特徴は、二点鎖線で囲んだ基準電
圧回路Ｅ２の構成とその動作にあり、以下これについて
詳しく説明する。
圧回路Ｅ２の構成とその動作にあり、以下これについて
詳しく説明する。
【００３３】基準電圧回路Ｅ２は、図からも明らかなよ
うに、定電圧素子であるツェナーダイオードＺＤ１と、
定電流素子（例えば定電流ダイオード）Ｘ１およびコン
デンサＣ0による積分回路７と、動作スイッチ８とから
構成されている。積分回路７のコンデンサＣ0と定電流
素子Ｘ１との接続点には、前記ツェナーダイオードＺＤ
１がコンデンサＣ0と並列になるように接続され、さら
に比較回路６の反転入力端子が抵抗Ｒ３を介して接続さ
れている。したがってコンデンサＣ0の両端電圧ＶC が
ツェナーダイオードＺＤ１のツェナー電圧ＶZD1よりも
小さくなければ、ツェナー電圧ＶZDが基準電圧ＶREFと
して比較回路６の反転入力端子に抵抗Ｒ３を介して印加
されることになる。
うに、定電圧素子であるツェナーダイオードＺＤ１と、
定電流素子（例えば定電流ダイオード）Ｘ１およびコン
デンサＣ0による積分回路７と、動作スイッチ８とから
構成されている。積分回路７のコンデンサＣ0と定電流
素子Ｘ１との接続点には、前記ツェナーダイオードＺＤ
１がコンデンサＣ0と並列になるように接続され、さら
に比較回路６の反転入力端子が抵抗Ｒ３を介して接続さ
れている。したがってコンデンサＣ0の両端電圧ＶC が
ツェナーダイオードＺＤ１のツェナー電圧ＶZD1よりも
小さくなければ、ツェナー電圧ＶZDが基準電圧ＶREFと
して比較回路６の反転入力端子に抵抗Ｒ３を介して印加
されることになる。
【００３４】動作スイッチ８を閉じると、比較回路６の
反転入力端子が接地ラインＧＬに落ち、同時にコンデン
サＣ0の両端が短絡され、基準電圧ＶREFすなわち、比較
回路６の反転入力端子のレベルは０Ｖとなる。このため
主制御用ＦＥＴであるＱ１は不能動化され、この状態で
電源Ｅ１が投入され、入力端子２−３間に入力電圧Ｖ IN
が印加されても出力端子４−５間には出力電圧ＶOUT は
導出されない。動作スイッチ８はたとえばアナログスイ
ッチで形成され、そのＯＮ／ＯＦＦによって比較回路６
を介して主制御用ＦＥＴであるＱ１の導通／遮断が制御
される。
反転入力端子が接地ラインＧＬに落ち、同時にコンデン
サＣ0の両端が短絡され、基準電圧ＶREFすなわち、比較
回路６の反転入力端子のレベルは０Ｖとなる。このため
主制御用ＦＥＴであるＱ１は不能動化され、この状態で
電源Ｅ１が投入され、入力端子２−３間に入力電圧Ｖ IN
が印加されても出力端子４−５間には出力電圧ＶOUT は
導出されない。動作スイッチ８はたとえばアナログスイ
ッチで形成され、そのＯＮ／ＯＦＦによって比較回路６
を介して主制御用ＦＥＴであるＱ１の導通／遮断が制御
される。
【００３５】動作スイッチ８を開き、電源Ｅ１を投入す
れば定電流素子Ｘ１とコンデンサＣ 0の直列回路が入力
端子２−３間に接続されているのでコンデンサＣ0は充
電され始め、その両端の電圧ＶCは定電流素子Ｘ１の定
電流値をＩ0とすると、 ＶC（ｔ）＝Ｉ0 ・ｔ／Ｃ0 ・・・（５） で表わされる変化によって０Ｖから直線的に上昇する。
れば定電流素子Ｘ１とコンデンサＣ 0の直列回路が入力
端子２−３間に接続されているのでコンデンサＣ0は充
電され始め、その両端の電圧ＶCは定電流素子Ｘ１の定
電流値をＩ0とすると、 ＶC（ｔ）＝Ｉ0 ・ｔ／Ｃ0 ・・・（５） で表わされる変化によって０Ｖから直線的に上昇する。
【００３６】図３は、本実施形態による定電圧電源装置
の各部の電圧と電流の波形である。図１をあわせて参照
しつつ説明する。
の各部の電圧と電流の波形である。図１をあわせて参照
しつつ説明する。
【００３７】図３（ａ）は、縦軸に電圧レベル、横軸に
時間ｔをとり、基準電圧ＶREFと、出力電圧ＶOUT の変
化を表したグラフである。時刻ｔ0で入力電圧ＶINが印
加されると（５）式で示されるようにコンデンサＣ0 の
両端の電圧ＶC は入力電圧に影響されずに０Ｖから直線
的に上昇していく。出力電圧ＶOUT は
時間ｔをとり、基準電圧ＶREFと、出力電圧ＶOUT の変
化を表したグラフである。時刻ｔ0で入力電圧ＶINが印
加されると（５）式で示されるようにコンデンサＣ0 の
両端の電圧ＶC は入力電圧に影響されずに０Ｖから直線
的に上昇していく。出力電圧ＶOUT は
【００３８】
【数８】 ・・・（６） で表わされ、０Ｖから直線的に上昇する。したがって、
出力コンデンサＣ1への充電電流ＩC は
出力コンデンサＣ1への充電電流ＩC は
【００３９】
【数９】 ・・・（７） となり図３の（ｂ）で示すように入力電圧に影響されず
に一定の値に抑制され、主制御用ＦＥＴであるＱ１の破
壊を防止することができる。
に一定の値に抑制され、主制御用ＦＥＴであるＱ１の破
壊を防止することができる。
【００４０】時刻ｔaでコンデンサＣ0の両端の電圧ＶC
がツェナー電圧ＶZD1のレベルと等しくなると、以後コ
ンデンサＣ0の両端の電圧ＶCの上昇は止まり、ツェナー
電圧Ｖ ZD1の一定レベルが基準電圧ＶREFとして比較回路
６の反転入力端子に与えられることになる。これによっ
て出力電圧ＶOUT も一定レベルＶ2になり負荷電流Ｉ2が
負荷ＺLに流れる。
がツェナー電圧ＶZD1のレベルと等しくなると、以後コ
ンデンサＣ0の両端の電圧ＶCの上昇は止まり、ツェナー
電圧Ｖ ZD1の一定レベルが基準電圧ＶREFとして比較回路
６の反転入力端子に与えられることになる。これによっ
て出力電圧ＶOUT も一定レベルＶ2になり負荷電流Ｉ2が
負荷ＺLに流れる。
【００４１】時刻ｔoffで動作スイッチ８を閉じると、
コンデンサＣ0は短絡され、基準電圧ＶREFのレベルは０
Ｖとなり主制御用ＦＥＴであるＱ１は遮断され、出力電
圧ＶO UTも０Ｖとなる。
コンデンサＣ0は短絡され、基準電圧ＶREFのレベルは０
Ｖとなり主制御用ＦＥＴであるＱ１は遮断され、出力電
圧ＶO UTも０Ｖとなる。
【００４２】なお、抵抗Ｒ１、Ｒ２或いはツェナーダイ
オードの値は
オードの値は
【００４３】
【数１０】 ・・・（８） を満足するように設定されている。従って、主制御用Ｆ
ＥＴは能動領域において動作して、安定した出力電圧を
出力する。例えば、ツェナーダイオードと抵抗Ｒ１と抵
抗Ｒ２により出力電圧が９Ｖに設定されているとする
と、入力電圧が１０Ｖから２０Ｖに変化しても、出力電
圧は常に９Ｖである。
ＥＴは能動領域において動作して、安定した出力電圧を
出力する。例えば、ツェナーダイオードと抵抗Ｒ１と抵
抗Ｒ２により出力電圧が９Ｖに設定されているとする
と、入力電圧が１０Ｖから２０Ｖに変化しても、出力電
圧は常に９Ｖである。
【００４４】［実施形態２］図１の回路において、抵抗
Ｒ１，Ｒ２或いはツェナーダイオードの値を
Ｒ１，Ｒ２或いはツェナーダイオードの値を
【００４５】
【数１１】 ・・・（９） を満足するように設定すると、コンデンサＣ0 の両端の
電圧が基準電圧ＶZD1 に達する前に、ＶOUT＝ＶINとな
った時点で、主制御用ＦＥＴは飽和状態となり（回路的
にＦＥＴのソース・ドレイン間のＯＮ抵抗のみが接続さ
れた状態となる）、これ以上出力電圧は上昇しなくな
る。ＶOUT＝ＶINとなるまでは、主制御用ＦＥＴには定
電流が流れ、電圧は一定の割合で上昇する。
電圧が基準電圧ＶZD1 に達する前に、ＶOUT＝ＶINとな
った時点で、主制御用ＦＥＴは飽和状態となり（回路的
にＦＥＴのソース・ドレイン間のＯＮ抵抗のみが接続さ
れた状態となる）、これ以上出力電圧は上昇しなくな
る。ＶOUT＝ＶINとなるまでは、主制御用ＦＥＴには定
電流が流れ、電圧は一定の割合で上昇する。
【００４６】この形態においては、例えばツェナーダイ
オードと抵抗Ｒ１と抵抗Ｒ２により出力電圧が２５Ｖに
設定されているとすると、入力電圧が１０Ｖから２０Ｖ
に変化すると、出力電圧も入力電圧と同じで１０Ｖから
２０Ｖに変化する。
オードと抵抗Ｒ１と抵抗Ｒ２により出力電圧が２５Ｖに
設定されているとすると、入力電圧が１０Ｖから２０Ｖ
に変化すると、出力電圧も入力電圧と同じで１０Ｖから
２０Ｖに変化する。
【００４７】よって、動作スイッチＳ８をＯＮ／ＯＦＦ
することで、定電圧電源回路を、転じて突入電流を防止
できるという特徴を持ったアナログスイッチとして機能
させることができる。
することで、定電圧電源回路を、転じて突入電流を防止
できるという特徴を持ったアナログスイッチとして機能
させることができる。
【００４８】［実施形態３］なお、実施形態１において
使用している主制御用Ｐチャンネル型ＦＥＴの代わりに
ＰＮＰ型トランジスタを用いる形態もある。この形態の
動作は実施形態１と同一であるので説明を省略する。こ
の形態での回路構成を図２に示す。抵抗Ｒ１、Ｒ２或い
はツェナーダイオードの値を式（８）を満足するように
設定することにより、これを定電圧電源回路として使用
する。
使用している主制御用Ｐチャンネル型ＦＥＴの代わりに
ＰＮＰ型トランジスタを用いる形態もある。この形態の
動作は実施形態１と同一であるので説明を省略する。こ
の形態での回路構成を図２に示す。抵抗Ｒ１、Ｒ２或い
はツェナーダイオードの値を式（８）を満足するように
設定することにより、これを定電圧電源回路として使用
する。
【００４９】［実施形態４］なお、実施形態２において
使用している主制御用Ｐチャンネル型ＦＥＴの代わりに
ＰＮＰ型トランジスタを用いる形態もある。この形態の
動作は実施形態１と同一であるので説明を省略する。こ
の形態での回路構成を図２に示す。回路構成は実施形態
３と同一である。抵抗Ｒ１、Ｒ２或いはツェナーダイオ
ードの値を式（９）を満足するように設定することによ
り、これを突入電流を防止できるという特徴を持ったア
ナログスイッチとして機能させる。
使用している主制御用Ｐチャンネル型ＦＥＴの代わりに
ＰＮＰ型トランジスタを用いる形態もある。この形態の
動作は実施形態１と同一であるので説明を省略する。こ
の形態での回路構成を図２に示す。回路構成は実施形態
３と同一である。抵抗Ｒ１、Ｒ２或いはツェナーダイオ
ードの値を式（９）を満足するように設定することによ
り、これを突入電流を防止できるという特徴を持ったア
ナログスイッチとして機能させる。
【００５０】なお、実施形態１と２にはおいては、主制
御用ＦＥＴとしては、Ｐチャンネル型ＦＥＴを使用し
て、このソースを入力電源側に、このドレインを負荷側
に接続しているが、主制御用ＦＥＴとしてＮチャンネル
型ＦＥＴを使用して、このドレインを入力電源側に、こ
のソースを負荷側に接続する形態もある。なお、この形
態の場合には、比較回路６の電源電圧を電圧ＶOUTより
も高めに設定して、主制御用のＮチャンネル型ＦＥＴを
導通状態とさせなければならない。また、比較回路６の
入力の極性は実施形態１と２の逆にしなければならな
い。
御用ＦＥＴとしては、Ｐチャンネル型ＦＥＴを使用し
て、このソースを入力電源側に、このドレインを負荷側
に接続しているが、主制御用ＦＥＴとしてＮチャンネル
型ＦＥＴを使用して、このドレインを入力電源側に、こ
のソースを負荷側に接続する形態もある。なお、この形
態の場合には、比較回路６の電源電圧を電圧ＶOUTより
も高めに設定して、主制御用のＮチャンネル型ＦＥＴを
導通状態とさせなければならない。また、比較回路６の
入力の極性は実施形態１と２の逆にしなければならな
い。
【００５１】また、実施形態３と４においては、主制御
用トランジスタとしては、ＰＮＰ型トランジスタを使用
して、このエミッタを入力電源側に、このコレクタを負
荷側に接続しているが、主制御用トランジスタとしてＮ
ＰＮ型トランジスタを使用して、このコレクタを入力電
源側に、このエミッタを負荷側に接続する形態もある。
なお、この形態の場合には、比較回路６の電源電圧を電
圧ＶOUTよりも高めに設定して、主制御用のＮＰＮ型ト
ランジスタを導通状態とさせなければならない。また、
比較回路６の入力の極性は実施形態１と２の逆にしなけ
ればならない。
用トランジスタとしては、ＰＮＰ型トランジスタを使用
して、このエミッタを入力電源側に、このコレクタを負
荷側に接続しているが、主制御用トランジスタとしてＮ
ＰＮ型トランジスタを使用して、このコレクタを入力電
源側に、このエミッタを負荷側に接続する形態もある。
なお、この形態の場合には、比較回路６の電源電圧を電
圧ＶOUTよりも高めに設定して、主制御用のＮＰＮ型ト
ランジスタを導通状態とさせなければならない。また、
比較回路６の入力の極性は実施形態１と２の逆にしなけ
ればならない。
【００５２】
【発明の効果】図４の（ａ）に示すように、電源投入時
の突入電流が入力電圧に影響されず一定の値に制限さ
れ、主制御用ＦＥＴ又はトランジスタへの悪影響が防止
され、動作の安定性が向上する。
の突入電流が入力電圧に影響されず一定の値に制限さ
れ、主制御用ＦＥＴ又はトランジスタへの悪影響が防止
され、動作の安定性が向上する。
【００５３】その理由は、基準電圧を発生させる積分回
路のコンデンサＣ0を定電流素子Ｘ１を用いて充電して
いるため、充電電流の傾きが入力電圧によらずに一定と
なるからである。
路のコンデンサＣ0を定電流素子Ｘ１を用いて充電して
いるため、充電電流の傾きが入力電圧によらずに一定と
なるからである。
【００５４】また、図４の（ｃ）に示すように、出力電
圧の立ち上がり速度が入力電圧に影響されずに一定の傾
きとなる。
圧の立ち上がり速度が入力電圧に影響されずに一定の傾
きとなる。
【００５５】その理由は、第１の理由と同じで、基準電
圧を発生させる積分回路のコンデンサＣ0を定電流素子
Ｘ１を用いて充電しているため、充電電流の傾きが入力
電圧によらずに一定となるからである。
圧を発生させる積分回路のコンデンサＣ0を定電流素子
Ｘ１を用いて充電しているため、充電電流の傾きが入力
電圧によらずに一定となるからである。
【００５６】更に、特開平６−４１５７号に記載の回路
と比較した場合、一定電圧へ達するまでの時間が同じで
ある場合、本発明の回路の方が突入電流のピーク値が小
さい。また、図４の（ｂ）に示すように、突入電流のピ
ーク値を一定とした場合、一定電圧へ達するまでの時間
が短い。
と比較した場合、一定電圧へ達するまでの時間が同じで
ある場合、本発明の回路の方が突入電流のピーク値が小
さい。また、図４の（ｂ）に示すように、突入電流のピ
ーク値を一定とした場合、一定電圧へ達するまでの時間
が短い。
【００５７】その理由は、コンデンサＣ0の充電初期か
ら充電完了直前までの間ずっと電圧の上昇の傾きがその
平均傾きと等しいからである。
ら充電完了直前までの間ずっと電圧の上昇の傾きがその
平均傾きと等しいからである。
【００５８】更に、第２の実施形態では、入出力間電圧
差を小さくでき、主制御用ＦＥＴにおける電力損失を小
さくできる。
差を小さくでき、主制御用ＦＥＴにおける電力損失を小
さくできる。
【００５９】その理由は、ＦＥＴのソース・ドレイン間
のＯＮ抵抗が小さく、更に、ＦＥＴのソース・ドレイン
間の電圧降下が少ないからである。
のＯＮ抵抗が小さく、更に、ＦＥＴのソース・ドレイン
間の電圧降下が少ないからである。
【００６０】動作スイッチＳ８をＯＮ／ＯＦＦすること
で、定電圧電源回路を、転じて突入電流を防止できると
いう特徴を持ったアナログスイッチとして機能させるこ
とができる。
で、定電圧電源回路を、転じて突入電流を防止できると
いう特徴を持ったアナログスイッチとして機能させるこ
とができる。
【図１】本発明の実施形態１及び実施形態第２における
定電圧電源装置の電気的構成を示す回路図である。
定電圧電源装置の電気的構成を示す回路図である。
【図２】本発明の実施形態３及び実施形態第４における
定電圧電源装置の電気的構成を示す回路図である。
定電圧電源装置の電気的構成を示す回路図である。
【図３】本発明における図１又は図２に示す定電圧電源
装置の各部の電圧、電流波形を示す図である。
装置の各部の電圧、電流波形を示す図である。
【図４】本発明における図１又は図２に示す定電圧電源
装置の効果を示す波形を示す図である。
装置の効果を示す波形を示す図である。
【図５】１つめの従来例における定電圧電源装置の電気
的構成を示す回路図である。
的構成を示す回路図である。
【図６】２つめの従来例における定電圧電源装置の電気
的構成を示す回路図である。
的構成を示す回路図である。
【図７】図５に示す従来例における定電圧電源装置の各
部の電圧、電流波形を示す図である。
部の電圧、電流波形を示す図である。
【図８】図６に示す従来例における定電圧電源装置の各
部電圧、電流波形を示す図である。
部電圧、電流波形を示す図である。
【図９】図６に示す従来例における定電圧電源装置の入
力電圧が異なる場合の各部電圧、電流波形の比較図であ
る。
力電圧が異なる場合の各部電圧、電流波形の比較図であ
る。
１ 定電圧電源装置 ２，３ 入力端子 ４，５ 出力端子 ６ 比較回路 ７ 積分回路 Ｓ８ 動作スイッチ Ｃ0 積分コンデンサ Ｃ1 出力コンデンサ Ｅ１ 電源 Ｅ２ 基準電圧回路 Ｑ１ 主制御用ＦＥＴ又は主制御用トランジスタ Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 ，Ｒ5 ，Ｒ6 抵抗 ＺL 負荷抵抗 Ｘ１ 定電流素子 ＺＤ１ ツェナーダイオード
Claims (4)
- 【請求項１】 入力電源と負荷との間にソースとドレイ
ンとが接続された主制御用ＦＥＴと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
素子と該コンデンサに定電流を供給する定電流素子とか
らなり、出力点を該コンデンサと該定電流素子との接続
点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第２のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
とを比較して比較出力を前記主制御用ＦＥＴのゲートに
帰還することにより前記主制御用ＦＥＴのソース電流を
負帰還制御する比較回路とにより構成され、設定出力電
圧を入力電圧よりも低くすることを特徴とする定電圧電
源装置。 - 【請求項２】 入力電源と負荷との間にソースとドレイ
ンとが接続された主制御用ＦＥＴと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
素子と該コンデンサに定電流を供給する定電流素子とか
らなり、出力点を該コンデンサと該定電流素子との接続
点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第２のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
とを比較して比較出力を前記主制御用ＦＥＴのゲートに
帰還することにより前記主制御用ＦＥＴのソース電流を
負帰還制御する比較回路とにより構成され、設定出力電
圧を入力電圧よりも高くすることを特徴とする突入電流
防止回路。 - 【請求項３】 入力電源と負荷との間にエミッタとコレ
クタとが接続された主制御用トランジスタと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
素子と該コンデンサに定電流を供給する定電流素子とか
らなり、出力点を該コンデンサと該定電流素子との接続
点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第２のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
とを比較して比較出力を前記主制御用トランジスタのベ
ースに帰還することにより前記主制御用トランジスタの
エミッタ電流を負帰還制御する比較回路とにより構成さ
れ、設定出力電圧を入力電圧よりも低くすることを特徴
とする定電圧電源装置。 - 【請求項４】 入力電源と負荷との間にエミッタとコレ
クタとが接続された主制御用トランジスタと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
素子と該コンデンサに定電流を供給する定電流素子とか
らなり、出力点を該コンデンサと該定電流素子との接続
点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第２のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
とを比較して比較出力を前記主制御用トランジスタのベ
ースに帰還することにより前記主制御用トランジスタの
エミッタ電流を負帰還制御する比較回路とにより構成さ
れ、設定出力電圧を入力電圧よりも高くすることを特徴
とする突入電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325197A JPH10293617A (ja) | 1997-04-21 | 1997-04-21 | 定電圧電源装置及び突入電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325197A JPH10293617A (ja) | 1997-04-21 | 1997-04-21 | 定電圧電源装置及び突入電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10293617A true JPH10293617A (ja) | 1998-11-04 |
Family
ID=14349234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325197A Pending JPH10293617A (ja) | 1997-04-21 | 1997-04-21 | 定電圧電源装置及び突入電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10293617A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001004721A1 (en) * | 1999-07-13 | 2001-01-18 | Rohm Co., Ltd. | Power source |
| JP2004280452A (ja) * | 2003-03-14 | 2004-10-07 | Tdk Corp | 電流制御回路 |
| US7019583B2 (en) * | 2001-01-29 | 2006-03-28 | Axiohm Transaction Solutions, Inc. | Current inrush limiting circuit |
| JP2007038431A (ja) * | 2005-08-01 | 2007-02-15 | Ricoh Co Ltd | 発光駆動装置，それを用いるプリンタおよび画像形成装置 |
| JP2007249644A (ja) * | 2006-03-16 | 2007-09-27 | Fuji Electric Device Technology Co Ltd | シリーズレギュレータ回路 |
| JP2007328680A (ja) * | 2006-06-09 | 2007-12-20 | Rohm Co Ltd | 電源回路 |
| JP2010170363A (ja) * | 2009-01-23 | 2010-08-05 | Mitsumi Electric Co Ltd | レギュレータ用半導体集積回路 |
| US8049368B2 (en) | 2008-06-12 | 2011-11-01 | Seiko Epson Corporation | Load driving circuit and load driving method |
| JP2016033774A (ja) * | 2014-07-31 | 2016-03-10 | 株式会社東芝 | レギュレータ回路 |
-
1997
- 1997-04-21 JP JP10325197A patent/JPH10293617A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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