JPH10293974A - 複式ｐｌｌ解法用の読出しチャンネルｉｃ - Google Patents
複式ｐｌｌ解法用の読出しチャンネルｉｃInfo
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- JPH10293974A JPH10293974A JP9241673A JP24167397A JPH10293974A JP H10293974 A JPH10293974 A JP H10293974A JP 9241673 A JP9241673 A JP 9241673A JP 24167397 A JP24167397 A JP 24167397A JP H10293974 A JPH10293974 A JP H10293974A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
- G11B20/1024—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein a phase-locked loop [PLL] is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
- G11B2020/1264—Formatting, e.g. arrangement of data block or words on the record carriers wherein the formatting concerns a specific kind of data
- G11B2020/1265—Control data, system data or management information, i.e. data used to access or process user data
- G11B2020/1287—Synchronisation pattern, e.g. VCO fields
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
〔課題〕ダイ寸法、コスト及び消費電力を低減し、デコ
ード・ウインドー・マージン変動を最小化し、しかもジ
ッター性能を向上させた完全集積化データ同期回路を提
供する。 〔解決手段〕データ同期システムは、読出し基準クロッ
クをもたらすように複式データ、シンクロナイザを備え
ている。複式ＰＬＬ回路はデータ・シンクロナイザに結
合され、データ・シンクロナイザに安定した基準周波数
をもたらす。２つのデータ・シンクロナイザの一方は立
上り区間データを得るのに使用され、他方は立下り区間
データを得るのに使用される。各ＰＬＬ回路は位相検出
器、チャージポンプ及びＶＣＯを備えている。ループ・
フィルタはチャージポンプと関連して使用され、ＰＬＬ
のループ特性を制御する。
ード・ウインドー・マージン変動を最小化し、しかもジ
ッター性能を向上させた完全集積化データ同期回路を提
供する。 〔解決手段〕データ同期システムは、読出し基準クロッ
クをもたらすように複式データ、シンクロナイザを備え
ている。複式ＰＬＬ回路はデータ・シンクロナイザに結
合され、データ・シンクロナイザに安定した基準周波数
をもたらす。２つのデータ・シンクロナイザの一方は立
上り区間データを得るのに使用され、他方は立下り区間
データを得るのに使用される。各ＰＬＬ回路は位相検出
器、チャージポンプ及びＶＣＯを備えている。ループ・
フィルタはチャージポンプと関連して使用され、ＰＬＬ
のループ特性を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に複式ＰＬＬデ
ータ同期システム用のデータ・シンクロナイザ及び時間
軸（タイムベース）発生器回路の分野に関する。
ータ同期システム用のデータ・シンクロナイザ及び時間
軸（タイムベース）発生器回路の分野に関する。
【０００２】
【従来の技術及びその課題】コンピュータシステム用の
大容量記憶装置は一般に、リジッドまたはフレキシブル
なディスク記憶装置システム等の磁気的または光学的媒
体記憶装置によってもたらされる。磁気システムにおい
て、表面上に磁気媒体層を有する回転するディスクは、
ディスク表面に情報を記憶してこれから情報を取り出す
のに使用される「読出し／書込み」ヘッドによってアク
セスされる。磁気媒体ディスク上に情報を記憶するた
め、ディスクの表面を構成する磁気的微粒子中に磁束反
転が誘起される。磁気読出し／書込みヘッドが磁束反転
を横切るとき、ディスクに記憶された情報を伝達するの
に復号化することができる信号がヘッド中に誘起され
る。一般に、磁束反転はコード化アルゴリズムに従って
「１」または「０」として解読される。
大容量記憶装置は一般に、リジッドまたはフレキシブル
なディスク記憶装置システム等の磁気的または光学的媒
体記憶装置によってもたらされる。磁気システムにおい
て、表面上に磁気媒体層を有する回転するディスクは、
ディスク表面に情報を記憶してこれから情報を取り出す
のに使用される「読出し／書込み」ヘッドによってアク
セスされる。磁気媒体ディスク上に情報を記憶するた
め、ディスクの表面を構成する磁気的微粒子中に磁束反
転が誘起される。磁気読出し／書込みヘッドが磁束反転
を横切るとき、ディスクに記憶された情報を伝達するの
に復号化することができる信号がヘッド中に誘起され
る。一般に、磁束反転はコード化アルゴリズムに従って
「１」または「０」として解読される。
【０００３】前もってフォーマット化され、ライトワン
ス型のまたは再書込み可能な光学的ディスク・ドライブ
において、データは、ディスク表面の同心円状またはス
パイラル状のトラックに配列された一連のピットとして
記憶される。読出し／書込みヘッドは、（レーザ光線等
の）光線をディスク表面に投影するのに使用されるレン
ズ・アセンブリによって置換される。光線はディスク中
のピットによって変調され、この変調された光線はディ
スクから反射されて、光線の変調に応じた出力信号を生
成することができる光学的ピックアップに入射する。磁
気光学式ディスク・ドライブにおいては、磁区が配向し
て、読み取られた光線の偏光が変調されると共に、この
変調された光線を検出するようになっている。光学的デ
ィスク・ドライブにおいては、可動式レンズアセンブリ
が比較的大型のベース・キャリッジに取り付けられてい
る。このベース・キャリッジは、光学的ディスクに関し
て半径方向に前後に移動される。レンズアセンブリは、
ディスク及びベース・キャリッジに関して半径方向に移
動する。
ス型のまたは再書込み可能な光学的ディスク・ドライブ
において、データは、ディスク表面の同心円状またはス
パイラル状のトラックに配列された一連のピットとして
記憶される。読出し／書込みヘッドは、（レーザ光線等
の）光線をディスク表面に投影するのに使用されるレン
ズ・アセンブリによって置換される。光線はディスク中
のピットによって変調され、この変調された光線はディ
スクから反射されて、光線の変調に応じた出力信号を生
成することができる光学的ピックアップに入射する。磁
気光学式ディスク・ドライブにおいては、磁区が配向し
て、読み取られた光線の偏光が変調されると共に、この
変調された光線を検出するようになっている。光学的デ
ィスク・ドライブにおいては、可動式レンズアセンブリ
が比較的大型のベース・キャリッジに取り付けられてい
る。このベース・キャリッジは、光学的ディスクに関し
て半径方向に前後に移動される。レンズアセンブリは、
ディスク及びベース・キャリッジに関して半径方向に移
動する。
【０００４】ハードディスク上に記録された情報を復元
するとき、情報はしばしばビットストリームの形式にあ
る。一連のビットストリームを正確に復号化するため、
ビットフレームまたはビットウィンドーを正確に規定し
なければならない。各ビット及び各フレームまたはウィ
ンドーの間には１対１の対応が存在する。多様な理由の
ために、エラーがデータ・ビットストリームに入ってき
て、これが復元された信号の振幅及び位相に影響を及ぼ
し得る。振幅エラーは自動利得制御（ＡＧＣ：ａｕｔｏ
ｍａｔｉｃ ｇａｉｎ ｃｏｎｔｒｏｌ）回路の使用に
よって最小化することができる。「ジッター（ｊｉｔｔ
ｅｒ）」として知られる位相エラーは記号（シンボル）
の回転であって、記号の大きさを変化させない。このこ
とは、データビットをビットウィンドー境界の近傍また
はこれを通過させるように押しやることになる。
するとき、情報はしばしばビットストリームの形式にあ
る。一連のビットストリームを正確に復号化するため、
ビットフレームまたはビットウィンドーを正確に規定し
なければならない。各ビット及び各フレームまたはウィ
ンドーの間には１対１の対応が存在する。多様な理由の
ために、エラーがデータ・ビットストリームに入ってき
て、これが復元された信号の振幅及び位相に影響を及ぼ
し得る。振幅エラーは自動利得制御（ＡＧＣ：ａｕｔｏ
ｍａｔｉｃ ｇａｉｎ ｃｏｎｔｒｏｌ）回路の使用に
よって最小化することができる。「ジッター（ｊｉｔｔ
ｅｒ）」として知られる位相エラーは記号（シンボル）
の回転であって、記号の大きさを変化させない。このこ
とは、データビットをビットウィンドー境界の近傍また
はこれを通過させるように押しやることになる。
【０００５】データ復元の効率を最大化するため、平均
ビット位置は、データ・ビットストリームの平均中心ビ
ット位置に一致する公称中心を有するデコード・ウィン
ドーを用いて見積ることができる。しかしながら、ジッ
ターがウィンドーエッジを越えてビット位置を拡張させ
るときに、依然として問題がある。
ビット位置は、データ・ビットストリームの平均中心ビ
ット位置に一致する公称中心を有するデコード・ウィン
ドーを用いて見積ることができる。しかしながら、ジッ
ターがウィンドーエッジを越えてビット位置を拡張させ
るときに、依然として問題がある。
【０００６】許容タイミング精度でデコード・ウィンド
ーを決定するため、位相同期ループ（ＰＬＬ：ｐｈａｓ
ｅ ｌｏｃｋｅｄ ｌｏｏｐ）を介して位相同期を利用
して、クロック復元回路をもたらすことができ、この結
果、ウィンドーの両エッジを発生するようにする。ＰＬ
Ｌ回路を同期化のために実施して、ディスク媒体から読
み出された信号のデータ転送速度と周波数が等しいクロ
ック信号を生成する。ＰＬＬ回路は、読み出した信号の
公称周波数を得ると共にその公称周波数における偏差を
追跡することによって、基準周波数（読出し信号の周波
数）の偏差に従って変化する出力クロック周波数を生成
する。
ーを決定するため、位相同期ループ（ＰＬＬ：ｐｈａｓ
ｅ ｌｏｃｋｅｄ ｌｏｏｐ）を介して位相同期を利用
して、クロック復元回路をもたらすことができ、この結
果、ウィンドーの両エッジを発生するようにする。ＰＬ
Ｌ回路を同期化のために実施して、ディスク媒体から読
み出された信号のデータ転送速度と周波数が等しいクロ
ック信号を生成する。ＰＬＬ回路は、読み出した信号の
公称周波数を得ると共にその公称周波数における偏差を
追跡することによって、基準周波数（読出し信号の周波
数）の偏差に従って変化する出力クロック周波数を生成
する。
【０００７】３．５インチ（８．８９ｃｍ）の６４０メ
ガバイト型磁気光学ディスクに対して、標準フォーマッ
トは、国際標準化機構（ＩＳＯ：Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｏｒｇａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎ
ｄａｒｄｉｚａｔｉｏｎ）規格に従い、ピット幅変調
（ＰＷＭ：Ｐｉｔ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏ
ｎ）記録体系と関連してランレングス制限式（ＲＬＬ：
Ｒａｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）コード化を使
用する。図１はＰＷＭ記録データ及び読出し信号を示し
ている。コード化データが「１」のとき、読出しデータ
は「０」から「１」（または「１」から「０」）に変化
する。従って、立上り及び立下り区間（エッジ）双方
が、媒体上のデータ信号を表わしている。
ガバイト型磁気光学ディスクに対して、標準フォーマッ
トは、国際標準化機構（ＩＳＯ：Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｏｒｇａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎ
ｄａｒｄｉｚａｔｉｏｎ）規格に従い、ピット幅変調
（ＰＷＭ：Ｐｉｔ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏ
ｎ）記録体系と関連してランレングス制限式（ＲＬＬ：
Ｒａｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）コード化を使
用する。図１はＰＷＭ記録データ及び読出し信号を示し
ている。コード化データが「１」のとき、読出しデータ
は「０」から「１」（または「１」から「０」）に変化
する。従って、立上り及び立下り区間（エッジ）双方
が、媒体上のデータ信号を表わしている。
【０００８】図２は、ＡＧＣ２０１、プログラム可能等
化器フィルタ２０２、及びデータ識別修飾装置２０４を
備えたアナログ・フロントエンドと、時間軸発生器２１
０と、データ・シンクロナイザ２０６，２０７とから成
る代表的な従来技術の読出しチャンネルシステムを示し
ている。全波整流器２０３は、フィードバックループに
て等化器フィルタ２０２の出力をＡＧＣ２０１に結合さ
せている。データ識別修飾装置２０４の出力は、第１の
ＰＬＬ２０５及び第１のデータ・シンクロナイザ２０６
に結合されている。データ識別修飾装置２０４の別の出
力は、第２のＰＬＬ２０８及び第２のデータ・シンクロ
ナイザ２０７に結合されている。データ識別修飾装置２
０４は、各有効なパルスエッジの相対的時間位置を保ち
ながら、各有効なアナログ読出しデータパルスをデジタ
ルパルスに変換する。
化器フィルタ２０２、及びデータ識別修飾装置２０４を
備えたアナログ・フロントエンドと、時間軸発生器２１
０と、データ・シンクロナイザ２０６，２０７とから成
る代表的な従来技術の読出しチャンネルシステムを示し
ている。全波整流器２０３は、フィードバックループに
て等化器フィルタ２０２の出力をＡＧＣ２０１に結合さ
せている。データ識別修飾装置２０４の出力は、第１の
ＰＬＬ２０５及び第１のデータ・シンクロナイザ２０６
に結合されている。データ識別修飾装置２０４の別の出
力は、第２のＰＬＬ２０８及び第２のデータ・シンクロ
ナイザ２０７に結合されている。データ識別修飾装置２
０４は、各有効なパルスエッジの相対的時間位置を保ち
ながら、各有効なアナログ読出しデータパルスをデジタ
ルパルスに変換する。
【０００９】基準信号ＦＲＥＦは時間軸発生器２１０に
結合されており、この時間軸発生器２１０は第３のＰＬ
Ｌ２０９に結合されている。時間軸発生器２１０の出力
は、第１のＰＬＬ２０５、第２のＰＬＬ２０８及びＣＬ
ＯＣＫ端子に結合されている。時間軸発生器２１０並び
にデータ・シンクロナイザ２０６，２０７の双方は、Ｐ
ＬＬ回路に基づいている。時間軸発生器２１０をプログ
ラムして、データ・シンクロナイザに対して安定な基準
周波数をもたらすようにする。時間軸発生器２１０の出
力クロックは、第３のＰＬＬの２０９出力または時間軸
発生器のＦＲＥＦ入力信号の何れかであり得る。
結合されており、この時間軸発生器２１０は第３のＰＬ
Ｌ２０９に結合されている。時間軸発生器２１０の出力
は、第１のＰＬＬ２０５、第２のＰＬＬ２０８及びＣＬ
ＯＣＫ端子に結合されている。時間軸発生器２１０並び
にデータ・シンクロナイザ２０６，２０７の双方は、Ｐ
ＬＬ回路に基づいている。時間軸発生器２１０をプログ
ラムして、データ・シンクロナイザに対して安定な基準
周波数をもたらすようにする。時間軸発生器２１０の出
力クロックは、第３のＰＬＬの２０９出力または時間軸
発生器のＦＲＥＦ入力信号の何れかであり得る。
【００１０】光学的及び磁気光学ディスクに対するＰＷ
Ｍ記録において、読出し信号はデータ識別修飾装置にお
けるフローティング・スライスレベルによってスライス
される。この信号はピットマークの双方のエッジを備え
ている。形成されたピット長は記録条件（書込み電力、
媒体、レーザ・ドライバのスルーレート等）及びデータ
パターンに依存している。従って、双方の区間（立上り
区間及び立下り区間）は独立して処理する必要がある。
双方の区間が個別のＰＬＬを要求して、独立して同期化
されるとき、デコード・ウィンドー・マージンもまた変
わり得る。
Ｍ記録において、読出し信号はデータ識別修飾装置にお
けるフローティング・スライスレベルによってスライス
される。この信号はピットマークの双方のエッジを備え
ている。形成されたピット長は記録条件（書込み電力、
媒体、レーザ・ドライバのスルーレート等）及びデータ
パターンに依存している。従って、双方の区間（立上り
区間及び立下り区間）は独立して処理する必要がある。
双方の区間が個別のＰＬＬを要求して、独立して同期化
されるとき、デコード・ウィンドー・マージンもまた変
わり得る。
【００１１】読出しチャンネル回路には通常３つのＰＬ
Ｌ回路、即ち、データ・シンクロナイサ用の２つのＰＬ
Ｌ回路と、時間軸発生器用の１つのＰＬＬ回路がある。
時間軸発生器２１０の出力クロックは、アイドルモード
のデータ・シンクロナイザＰＬＬに対する基準クロック
及び書込みモードの書込みクロックとして使用される。
Ｌ回路、即ち、データ・シンクロナイサ用の２つのＰＬ
Ｌ回路と、時間軸発生器用の１つのＰＬＬ回路がある。
時間軸発生器２１０の出力クロックは、アイドルモード
のデータ・シンクロナイザＰＬＬに対する基準クロック
及び書込みモードの書込みクロックとして使用される。
【００１２】この従来技術の方法において、チップ中の
３つのＰＬＬ回路は非同期である。また、同一のチップ
に３つのＰＬＬ回路を組み込むことは、より大きなダイ
寸法を要求すると共にクロック出力のジッター性能を低
下し得るために、有効ではない。ＰＬＬ回路は（ＶＣＯ
及び位相検出器を含む）アナログベース解法であるの
で、回路面積は、読出しチャンネルＩＣの他の回路に比
して大きい。
３つのＰＬＬ回路は非同期である。また、同一のチップ
に３つのＰＬＬ回路を組み込むことは、より大きなダイ
寸法を要求すると共にクロック出力のジッター性能を低
下し得るために、有効ではない。ＰＬＬ回路は（ＶＣＯ
及び位相検出器を含む）アナログベース解法であるの
で、回路面積は、読出しチャンネルＩＣの他の回路に比
して大きい。
【００１３】更に、これらの従来技術のＰＬＬは、読出
しモードでは非同期的にロックされ、この結果、信号間
のクロストークを回避するには電力線と信号線の絶縁分
離が要求される。こうして、この従来技術の方法は大き
なチップ寸法を要求すると共に、はるかに大量の電力を
消費する。
しモードでは非同期的にロックされ、この結果、信号間
のクロストークを回避するには電力線と信号線の絶縁分
離が要求される。こうして、この従来技術の方法は大き
なチップ寸法を要求すると共に、はるかに大量の電力を
消費する。
【００１４】こうして、技術上、従来技術のデータ・シ
ンクロナイザの欠点を克服すると共に、寸法的にコンパ
クトで消費電力の点で有効で、しかも改良された高信頼
性データ同期能力を生み出すことができるデータ・シン
クロナイザを提供することが必要である。
ンクロナイザの欠点を克服すると共に、寸法的にコンパ
クトで消費電力の点で有効で、しかも改良された高信頼
性データ同期能力を生み出すことができるデータ・シン
クロナイザを提供することが必要である。
【００１５】
【課題を解決するための手段】本発明は、光学的及び磁
気光学ディスク・ドライブ（ＯＤＤ及びＭＯＤ）読出し
チャンネルシステム用の完全に集積化されたデータ同期
回路を開示する。このデータ同期システムは、読出し基
準クロックをもたらす複式データ・シンクロナイザを備
えている。複式ＰＬＬ回路はデータ・シンクロナイザに
結合されて、データ・シンクロナイザに安定した基準周
波数をもたらすようになっている。２つのデータ・シン
クロナイザの一方は立上り区間データを得るのに使用さ
れ、一方、他方は立下り区間データを得るのに使用され
る。各ＰＬＬ回路は、位相検出器、チャージポンプ、及
びＶＣＯを備えている。ループ・フィルタはチャージポ
ンプと関連して使用され、ＰＬＬのループ特性を制御す
る。
気光学ディスク・ドライブ（ＯＤＤ及びＭＯＤ）読出し
チャンネルシステム用の完全に集積化されたデータ同期
回路を開示する。このデータ同期システムは、読出し基
準クロックをもたらす複式データ・シンクロナイザを備
えている。複式ＰＬＬ回路はデータ・シンクロナイザに
結合されて、データ・シンクロナイザに安定した基準周
波数をもたらすようになっている。２つのデータ・シン
クロナイザの一方は立上り区間データを得るのに使用さ
れ、一方、他方は立下り区間データを得るのに使用され
る。各ＰＬＬ回路は、位相検出器、チャージポンプ、及
びＶＣＯを備えている。ループ・フィルタはチャージポ
ンプと関連して使用され、ＰＬＬのループ特性を制御す
る。
【００１６】アイドルモードにおいて、ＰＬＬの一方は
時間軸発生器として使用されて、データ・シンクロナイ
ザに対して安定な基準周波数をもたらすようになってい
る。データ・シンクロナイザが一旦安定な基準周波数を
使用してロックを達成し、読出しデータに切り換わる
と、時間軸発生器ＰＬＬは、読出しモードにてデータ・
シンクロナイザＰＬＬとしての機能に切り換えられる。
こうして、ＰＬＬの一方が時間軸発生器及びデータ・シ
ンクロナイザＰＬＬとして使用されることによって、余
分なＰＬＬ回路群に対する必要性を除去すると共に、時
間軸発生及びデータ同期を支持するのに２つのＰＬＬの
みを要求するだけで、しかもダイ寸法及び消費電力を低
減すると共に、ジッター性能を向上する。この発明はま
た、データ・シンクロナイザの同期ロッキングを許容し
て、デコード・ウィンドー・マージン変動を最小化する
ものである。
時間軸発生器として使用されて、データ・シンクロナイ
ザに対して安定な基準周波数をもたらすようになってい
る。データ・シンクロナイザが一旦安定な基準周波数を
使用してロックを達成し、読出しデータに切り換わる
と、時間軸発生器ＰＬＬは、読出しモードにてデータ・
シンクロナイザＰＬＬとしての機能に切り換えられる。
こうして、ＰＬＬの一方が時間軸発生器及びデータ・シ
ンクロナイザＰＬＬとして使用されることによって、余
分なＰＬＬ回路群に対する必要性を除去すると共に、時
間軸発生及びデータ同期を支持するのに２つのＰＬＬの
みを要求するだけで、しかもダイ寸法及び消費電力を低
減すると共に、ジッター性能を向上する。この発明はま
た、データ・シンクロナイザの同期ロッキングを許容し
て、デコード・ウィンドー・マージン変動を最小化する
ものである。
【００１７】
【発明の実施の形態】データ同期回路を説明する。以下
の説明において、多数の特定の詳細は、本発明を理解し
尽くすべく述べられるものである。しかしながら、本発
明はこれらの特定の詳細なしでも実施し得ることは、当
業者にとって明瞭であろう。他の諸例において、周知の
特徴は、本発明を不明瞭にしないように詳細には説明さ
れなかった。
の説明において、多数の特定の詳細は、本発明を理解し
尽くすべく述べられるものである。しかしながら、本発
明はこれらの特定の詳細なしでも実施し得ることは、当
業者にとって明瞭であろう。他の諸例において、周知の
特徴は、本発明を不明瞭にしないように詳細には説明さ
れなかった。
【００１８】磁気光学ディスク・ドライブ（ＭＯＤ：ｍ
ａｇｎｅｔｏ−ｏｐｔｉｃａｌ ｄｉｓｋ ｄｒｉｖ
ｅ）及び光学的ディスク・ドライブ（ＯＤＤ：ｏｐｔｉ
ｃａｌｄｉｓｋ ｄｒｉｖｅ）において、データ記憶デ
ィスク上に書き込まれた情報は、光学的ピックアップ装
置によってアクセスされる。データトラックを正確にア
クセスするため、サーボ情報が記憶ディスク上に書き込
まれ、セクタＩＤ（識別子）の位置決め情報をもたら
す。トラッキングサーボ体系において、サーボ情報のパ
イ形状のウェッジ（ｐｉｅ−ｓｈａｐｅｄ ｗｅｄｇｅ
ｓ）がデータ情報のセクション間に取り混ぜられてい
る。
ａｇｎｅｔｏ−ｏｐｔｉｃａｌ ｄｉｓｋ ｄｒｉｖ
ｅ）及び光学的ディスク・ドライブ（ＯＤＤ：ｏｐｔｉ
ｃａｌｄｉｓｋ ｄｒｉｖｅ）において、データ記憶デ
ィスク上に書き込まれた情報は、光学的ピックアップ装
置によってアクセスされる。データトラックを正確にア
クセスするため、サーボ情報が記憶ディスク上に書き込
まれ、セクタＩＤ（識別子）の位置決め情報をもたら
す。トラッキングサーボ体系において、サーボ情報のパ
イ形状のウェッジ（ｐｉｅ−ｓｈａｐｅｄ ｗｅｄｇｅ
ｓ）がデータ情報のセクション間に取り混ぜられてい
る。
【００１９】サーボ情報を設けることによって、ディス
ク・ドライブのデータ表面上に個々のデータバックが規
定される。データトラックは複数のより小さいフィール
ド、即ち「セクタ」に更に分割し得る。ヘッダーフィー
ルドは、個々のセクタ及びトラックの位置を独立して確
めるのに使用することができる。図３は、サーボセクタ
体系でのデータトラックコード化のフォーマットを図示
している。ヘッダーエフィールドは各データトラック上
の各データセクタに先行すると共に、全ドライブに渡っ
てそのセクタに独自の識別子（ＩＤ）情報を含んでい
る。代表的識別子はトラック番号及びセクタ番号を備え
ている。ヘッダはまた、エラー検出に対する媒体欠陥及
び冗長度情報に関した他の情報も含み得る。
ク・ドライブのデータ表面上に個々のデータバックが規
定される。データトラックは複数のより小さいフィール
ド、即ち「セクタ」に更に分割し得る。ヘッダーフィー
ルドは、個々のセクタ及びトラックの位置を独立して確
めるのに使用することができる。図３は、サーボセクタ
体系でのデータトラックコード化のフォーマットを図示
している。ヘッダーエフィールドは各データトラック上
の各データセクタに先行すると共に、全ドライブに渡っ
てそのセクタに独自の識別子（ＩＤ）情報を含んでい
る。代表的識別子はトラック番号及びセクタ番号を備え
ている。ヘッダはまた、エラー検出に対する媒体欠陥及
び冗長度情報に関した他の情報も含み得る。
【００２０】データの読出しまたは書込みの動作の際、
制御装置は各データセクタのヘッダに出くわしたときに
これを読み出すと共に、読み出されたＩＤと予期された
ＩＤとの比較を含む、そこに含まれる情報に種々のテス
トを加える。種々のテストがパスされて、読み出したＩ
Ｄが予期したＩＤと一致すれば、セクタの続くデータ部
分が適切に読み出されるかまたは書き込まれる。各セク
タは独自にかつ独立して同定されるので、任意のセクタ
の不正確な同定は、任意の続くセクタの正確な同定に影
響を及ぼすことはない。
制御装置は各データセクタのヘッダに出くわしたときに
これを読み出すと共に、読み出されたＩＤと予期された
ＩＤとの比較を含む、そこに含まれる情報に種々のテス
トを加える。種々のテストがパスされて、読み出したＩ
Ｄが予期したＩＤと一致すれば、セクタの続くデータ部
分が適切に読み出されるかまたは書き込まれる。各セク
タは独自にかつ独立して同定されるので、任意のセクタ
の不正確な同定は、任意の続くセクタの正確な同定に影
響を及ぼすことはない。
【００２１】ヘッダーの他に、セクタはオフセット検出
フィールド（ＯＤＥ：ｏｆｆｓｅｔｄｅｔｅｃｔｉｏｎ
ｆｉｅｌｄ）と、５１２、１０２４または２０４８の
ユーザ・データバイトを記録することができる記録用フ
ィールドとを備えている。図３にて判かるように、各セ
クタのヘッダはエンボス化（前もってフォーマット化）
されている。エンボス領域はまた、プレピットとして既
知である。
フィールド（ＯＤＥ：ｏｆｆｓｅｔｄｅｔｅｃｔｉｏｎ
ｆｉｅｌｄ）と、５１２、１０２４または２０４８の
ユーザ・データバイトを記録することができる記録用フ
ィールドとを備えている。図３にて判かるように、各セ
クタのヘッダはエンボス化（前もってフォーマット化）
されている。エンボス領域はまた、プレピットとして既
知である。
【００２２】３．５インチ（８．８９ｃｍ）のＩＳＯ６
４０メガバイト型標準フォーマットによれば、ヘッダー
フィールドの長さは６３バイトと規定される。エンボス
周期が１９．３ｉｔｓであるとき、ユーサデータ周期は
５１２バイトセクタ当り２１１．２ｐｓｅｃであり外側
トラックにて２０４８バイトセクタ当り７６６μｓｅｃ
であり、エンボス周期が３４．６ｉｔｓであるとき、ユ
ーザデータ周期は５１２バイトセクタ当り３６９ １１
ｓｅｃであり内側トラックにて２０４８バイトセクタ当
り１３７０μｓｅｃである。ディスク回転速度は５０Ｈ
ｚで３，０００ｒｐｍである。記録フィールドは空白、
ユーザ書込み式またはエンボス化することができる。
４０メガバイト型標準フォーマットによれば、ヘッダー
フィールドの長さは６３バイトと規定される。エンボス
周期が１９．３ｉｔｓであるとき、ユーサデータ周期は
５１２バイトセクタ当り２１１．２ｐｓｅｃであり外側
トラックにて２０４８バイトセクタ当り７６６μｓｅｃ
であり、エンボス周期が３４．６ｉｔｓであるとき、ユ
ーザデータ周期は５１２バイトセクタ当り３６９ １１
ｓｅｃであり内側トラックにて２０４８バイトセクタ当
り１３７０μｓｅｃである。ディスク回転速度は５０Ｈ
ｚで３，０００ｒｐｍである。記録フィールドは空白、
ユーザ書込み式またはエンボス化することができる。
【００２３】図４はこの発明の実施例を示す。図４から
判かるように、この実施例は、時間軸発生及びデータ同
期用に２つのＰＬＬ回路を使用している。図４について
説明すると、データ識別修飾装置４０４の出力は第１の
ＰＬＬ４０５及びデータ・シンクロナイザ４０６に結合
されている。データ識別修飾装置４０４の別の出力は、
第２のＰＬＬ４０８及び第２のデータ・シンクロナイザ
／時間軸発生器４０７に結合されている。基準信号ＦＲ
ＥＦは第２のデータ・シンクロナイザ／時間軸発生器４
０７に結合されている。第２のＰＬＬ４０８は、第１の
ＰＬＬ４０５及び第２のデータ・シンクロナイザ／時間
軸発生器４０７に結合されている。第２のＰＬＬ４０８
は、アイドルモードでは時間軸発生器として、また読出
しモードでは第２のデータ・シンクロナイザＰＬＬとし
て機能する。
判かるように、この実施例は、時間軸発生及びデータ同
期用に２つのＰＬＬ回路を使用している。図４について
説明すると、データ識別修飾装置４０４の出力は第１の
ＰＬＬ４０５及びデータ・シンクロナイザ４０６に結合
されている。データ識別修飾装置４０４の別の出力は、
第２のＰＬＬ４０８及び第２のデータ・シンクロナイザ
／時間軸発生器４０７に結合されている。基準信号ＦＲ
ＥＦは第２のデータ・シンクロナイザ／時間軸発生器４
０７に結合されている。第２のＰＬＬ４０８は、第１の
ＰＬＬ４０５及び第２のデータ・シンクロナイザ／時間
軸発生器４０７に結合されている。第２のＰＬＬ４０８
は、アイドルモードでは時間軸発生器として、また読出
しモードでは第２のデータ・シンクロナイザＰＬＬとし
て機能する。
【００２４】図４を参照すると、第１のデータ・シンク
ロナイザの出力はＳＤＯ１に結合され、第２のデータ・
シンクロナイザの出力はＳＤＯ２に結合されている。Ｓ
ＤＯ１は立上り区間データを表わすのに対して、ＳＤＯ
２は立下り区間データを表わす。第１のＰＬＬの出力は
ＲＲＣ１に結合され、第２のＰＬＬの出力はＲＲＣ２に
結合されている。第２のＰＬＬ４０８の別の出力はＣＬ
ＯＣＫに結合されている。
ロナイザの出力はＳＤＯ１に結合され、第２のデータ・
シンクロナイザの出力はＳＤＯ２に結合されている。Ｓ
ＤＯ１は立上り区間データを表わすのに対して、ＳＤＯ
２は立下り区間データを表わす。第１のＰＬＬの出力は
ＲＲＣ１に結合され、第２のＰＬＬの出力はＲＲＣ２に
結合されている。第２のＰＬＬ４０８の別の出力はＣＬ
ＯＣＫに結合されている。
【００２５】図４において、ブロック４０７は時間軸発
生器及びデータ・シンクロナイザを備えている。データ
・シンクロナイザ４０６，４０７は、読出しモードにお
いてデータ同期を行う。
生器及びデータ・シンクロナイザを備えている。データ
・シンクロナイザ４０６，４０７は、読出しモードにお
いてデータ同期を行う。
【００２６】ブロック４０７の時間軸発生器部はブログ
ラム可能基準周波数をもたらす。アイドルモードにおい
て、ブロック４０７の時間軸発生器部をプログラムし
て、ブロック４０７のデータ・シンクロナイザ部に対し
て安定な周波数をもたらすようになっている。しかしな
がら、読出しモードにおいて、位相検出器基準は軸発生
器からＶＣＯクロック信号に切り換えられ、時間軸発生
器４０７の出力は、セクタマーク検出ウィンドーに対す
るクロック計数として使用されるだけである。位相検出
器基準のソースを軸発生器からＶＣＯクロック信号に切
り換えることによって、データ・シンクロナイザＰＬＬ
中のジッターを最小化するのが助長される。
ラム可能基準周波数をもたらす。アイドルモードにおい
て、ブロック４０７の時間軸発生器部をプログラムし
て、ブロック４０７のデータ・シンクロナイザ部に対し
て安定な周波数をもたらすようになっている。しかしな
がら、読出しモードにおいて、位相検出器基準は軸発生
器からＶＣＯクロック信号に切り換えられ、時間軸発生
器４０７の出力は、セクタマーク検出ウィンドーに対す
るクロック計数として使用されるだけである。位相検出
器基準のソースを軸発生器からＶＣＯクロック信号に切
り換えることによって、データ・シンクロナイザＰＬＬ
中のジッターを最小化するのが助長される。
【００２７】従って、読出しモードにおいて、第２のＰ
ＬＬ４０８を時間軸発生器の代わりにデータ・シンクロ
ナイザＰＬＬとして使用することが可能であって、この
結果、第２のＰＬＬ４０８は読出しモードにおいて到来
信号の立下り区間に対する第２のシンクロナイザＰＬＬ
として働く。この時間の際、時間軸発生器周波数はルー
プフィルタ電圧を介して維持することができる。
ＬＬ４０８を時間軸発生器の代わりにデータ・シンクロ
ナイザＰＬＬとして使用することが可能であって、この
結果、第２のＰＬＬ４０８は読出しモードにおいて到来
信号の立下り区間に対する第２のシンクロナイザＰＬＬ
として働く。この時間の際、時間軸発生器周波数はルー
プフィルタ電圧を介して維持することができる。
【００２８】図５、図６及び図７はこの発明の一実施例
によるＰＷＭモードに対するアイドル及び読出し動作の
ブロック図を示している。図５を参照すると、第１のＰ
ＬＬループは位相検出器５０１、チャージポンプ５０
２、第１のＶＣＯ５０３、及び第１のループフィルタを
備えている。第１のループフィルタは第１のＶＣＯ５０
３にループ電圧をもたらす。チャージポンプ５０２は、
第１のループフィルタによって発生されたループ電圧を
増加、減少、または維持して、ＶＣＯ周波数を制御す
る。チャージポンプは技術上周知であり、このため、よ
り詳細には示していない。第１乃至第３のループフィル
タは、ＰＬＬロッキング特性を制御するためのコンデン
サ及び／又は抵抗器を備えた外部受動フィルタである。
によるＰＷＭモードに対するアイドル及び読出し動作の
ブロック図を示している。図５を参照すると、第１のＰ
ＬＬループは位相検出器５０１、チャージポンプ５０
２、第１のＶＣＯ５０３、及び第１のループフィルタを
備えている。第１のループフィルタは第１のＶＣＯ５０
３にループ電圧をもたらす。チャージポンプ５０２は、
第１のループフィルタによって発生されたループ電圧を
増加、減少、または維持して、ＶＣＯ周波数を制御す
る。チャージポンプは技術上周知であり、このため、よ
り詳細には示していない。第１乃至第３のループフィル
タは、ＰＬＬロッキング特性を制御するためのコンデン
サ及び／又は抵抗器を備えた外部受動フィルタである。
【００２９】図５を参照すると、アイドルモードにおい
て、位相検出器５０６、チャージポンプ５０７、第２の
ＶＣＯ５０８、及び第３のループフィルタを備えた第２
のＰＬＬループは、（Ｎ＋１）及び（Ｍ＋１）分周器を
用いて時間軸発生器ＰＬＬとして機能すると共に、ＦＲ
ＥＦ入力に基準をもたらす。こうして、アイドルモード
における位相検出器レートは、ＦＲＥＦ及び（Ｎ＋１）
の各値に依存している。この発明の一実施例において、
カウンタは、Ｎ分周（ｄｉｖｉｄｅ−ｂｙ−Ｎ）及びＭ
分周（ｄｉｖｉｄｅ−ｂｙ−Ｍ）動作をもたらすのに使
用される。第１のＰＬＬループは、時間軸発生器出力に
対するデータ・シンクロナイザＰＬＬ基準として機能す
る。第２のループフィルタの電圧は、チャージポンプ５
０４を介したフィードバックループを有する比較器５０
５によって、第３のループフィルタと同じ電圧に維持さ
れる。アイドルモードの間、データ・シンクロナイザ４
０６，４０７は、読出しモードへの切換えの前に時間軸
発生器の出力を使用してロックを達成する。
て、位相検出器５０６、チャージポンプ５０７、第２の
ＶＣＯ５０８、及び第３のループフィルタを備えた第２
のＰＬＬループは、（Ｎ＋１）及び（Ｍ＋１）分周器を
用いて時間軸発生器ＰＬＬとして機能すると共に、ＦＲ
ＥＦ入力に基準をもたらす。こうして、アイドルモード
における位相検出器レートは、ＦＲＥＦ及び（Ｎ＋１）
の各値に依存している。この発明の一実施例において、
カウンタは、Ｎ分周（ｄｉｖｉｄｅ−ｂｙ−Ｎ）及びＭ
分周（ｄｉｖｉｄｅ−ｂｙ−Ｍ）動作をもたらすのに使
用される。第１のＰＬＬループは、時間軸発生器出力に
対するデータ・シンクロナイザＰＬＬ基準として機能す
る。第２のループフィルタの電圧は、チャージポンプ５
０４を介したフィードバックループを有する比較器５０
５によって、第３のループフィルタと同じ電圧に維持さ
れる。アイドルモードの間、データ・シンクロナイザ４
０６，４０７は、読出しモードへの切換えの前に時間軸
発生器の出力を使用してロックを達成する。
【００３０】図５に示したＰＬＬは位相検出器、チャー
ジポンプ、及びＶＣＯを備えているが、任意の適切なＰ
ＬＬアーキテクチャーはこの発明の範囲を逸脱すること
なく使用することができることは当業者によって認めら
れよう。
ジポンプ、及びＶＣＯを備えているが、任意の適切なＰ
ＬＬアーキテクチャーはこの発明の範囲を逸脱すること
なく使用することができることは当業者によって認めら
れよう。
【００３１】図７について説明すると、ＭＯまたはユー
ザデータ読出しモードにおいて、位相検出器５０１、チ
ャージポンプ５０２、ＶＣＯ５０３、及び第１のループ
フィルタを備えた第１のＰＬＬループは第１のデータ・
シンクロナイザＰＬＬとして機能し、データの立上り区
間でＤＲＤ１＊に基準をもたらす。位相検出器５０６、
チャージポンプ５０４、ＶＣＯ５０８及び第２のループ
フィルタを備えた第２のＰＬＬループは第２のデータ・
シンクロナイザＰＬＬとして機能し、データの立下り区
間でＤＲＤ２＊に基準をもたらす。
ザデータ読出しモードにおいて、位相検出器５０１、チ
ャージポンプ５０２、ＶＣＯ５０３、及び第１のループ
フィルタを備えた第１のＰＬＬループは第１のデータ・
シンクロナイザＰＬＬとして機能し、データの立上り区
間でＤＲＤ１＊に基準をもたらす。位相検出器５０６、
チャージポンプ５０４、ＶＣＯ５０８及び第２のループ
フィルタを備えた第２のＰＬＬループは第２のデータ・
シンクロナイザＰＬＬとして機能し、データの立下り区
間でＤＲＤ２＊に基準をもたらす。
【００３２】図７において判かるように、第３のループ
フィルタは内部回路から絶縁分離されている。第３のチ
ャージポンプに対する入力は無く、第３のループフィル
タはアイドルモードの電圧を維持する。第３のループフ
ィルタの電圧は外部コンデンサによって維持することが
できるが、電流漏洩を受け易く、電圧降下が発生し得
る。しかしながら、ＭＯ読出しモードの最大周期は３，
０００ｒｐｍでも１，３７０ １１ｓを超えることはな
く、１，５００ｐＦのコンデンサを第３のループフィル
タに使用すると共に、５０ｎＡの漏れ電流を仮定すると
き、第３のループフィルタの電圧降下は近似的に４６ｍ
Ｖであり、これは無視できる量である。こうして、ＶＣ
Ｏ制御利得が０．２ｗｉ ｒａｄ／ＶＳに設計されてい
れば、ＶＣＯ周波数において１％未満の変動が期待され
る。ＭＯ読出しモードにおいて、第２のＶＣＯ出力周波
数は書込みドライブのクロック周波数及びディスク回転
速度に依存する。
フィルタは内部回路から絶縁分離されている。第３のチ
ャージポンプに対する入力は無く、第３のループフィル
タはアイドルモードの電圧を維持する。第３のループフ
ィルタの電圧は外部コンデンサによって維持することが
できるが、電流漏洩を受け易く、電圧降下が発生し得
る。しかしながら、ＭＯ読出しモードの最大周期は３，
０００ｒｐｍでも１，３７０ １１ｓを超えることはな
く、１，５００ｐＦのコンデンサを第３のループフィル
タに使用すると共に、５０ｎＡの漏れ電流を仮定すると
き、第３のループフィルタの電圧降下は近似的に４６ｍ
Ｖであり、これは無視できる量である。こうして、ＶＣ
Ｏ制御利得が０．２ｗｉ ｒａｄ／ＶＳに設計されてい
れば、ＶＣＯ周波数において１％未満の変動が期待され
る。ＭＯ読出しモードにおいて、第２のＶＣＯ出力周波
数は書込みドライブのクロック周波数及びディスク回転
速度に依存する。
【００３３】図６について説明すると、エンボスまたは
ヘッダ読出しモードにおいて、第１及び第２のＰＬＬル
ープは、チャージポンプ５０７及びチャージポンプ５０
４の各出力に結合された各入力を有する比較器５０５の
出力によってチャージポンプ５０７が制御されるという
点を除いて、ＭＯ読出しモードにおけると同一の機能を
実行する。従って、第３のループフィルタの電圧は、こ
のモードの際に、第３のチャージポンプを介したフィー
ドバックループを有する比較器５０５によって、第２の
ループフィルタと同一の電圧に維持される。この構成
は、連続したセクタ読出しモードに対するものである。
ヘッダ読出しモードにおいて、第１及び第２のＰＬＬル
ープは、チャージポンプ５０７及びチャージポンプ５０
４の各出力に結合された各入力を有する比較器５０５の
出力によってチャージポンプ５０７が制御されるという
点を除いて、ＭＯ読出しモードにおけると同一の機能を
実行する。従って、第３のループフィルタの電圧は、こ
のモードの際に、第３のチャージポンプを介したフィー
ドバックループを有する比較器５０５によって、第２の
ループフィルタと同一の電圧に維持される。この構成
は、連続したセクタ読出しモードに対するものである。
【００３４】幾つかのセクタが連続して読み出されると
き、第３のループフィルタの電圧は一定レベルに維持さ
れる。しかしながら、漏れ電流があるために、電圧を長
時間一定に保つのは困難である。こうして、エンボスデ
ータ（ヘッダー）を使用して、第２のループフィルタ及
び第３のループフィルタの間の電圧差の比較器５０５出
力からチャージポンプ５０７へのフィードバックによっ
て、第３のループフィルタの電圧をリフレッシュする。
ヘッダーはセクタ毎に存在するので、ヘッダー周期の少
なくとも１９Ａｓの間にリフレッシュするのに十分な時
間がある。このリフレッシュ体系は、第３のループフィ
ルタの電圧が漏れ電流に起因してドリフトするのを防止
する。エンボスデータ周波数は書込みドライブとは独立
すると共に、読出しドライブの回転速度に依存する。エ
ンボス書込みモードにおいて、第２のＶＣＯの出力周波
数はアイドルモードと近似的に同一である。
き、第３のループフィルタの電圧は一定レベルに維持さ
れる。しかしながら、漏れ電流があるために、電圧を長
時間一定に保つのは困難である。こうして、エンボスデ
ータ（ヘッダー）を使用して、第２のループフィルタ及
び第３のループフィルタの間の電圧差の比較器５０５出
力からチャージポンプ５０７へのフィードバックによっ
て、第３のループフィルタの電圧をリフレッシュする。
ヘッダーはセクタ毎に存在するので、ヘッダー周期の少
なくとも１９Ａｓの間にリフレッシュするのに十分な時
間がある。このリフレッシュ体系は、第３のループフィ
ルタの電圧が漏れ電流に起因してドリフトするのを防止
する。エンボスデータ周波数は書込みドライブとは独立
すると共に、読出しドライブの回転速度に依存する。エ
ンボス書込みモードにおいて、第２のＶＣＯの出力周波
数はアイドルモードと近似的に同一である。
【００３５】第１乃至第３のループフィルタは（コンデ
ンサ及び／又は抵抗器に対する）異なる値の部品を使用
して、読出し及びアイドルモードにおける位相検出レー
トに依存する異なるループフィルタ特性をもたらし得
る。第２のＰＬＬループは、アイドルモードにおいて時
間軸発生用の第３のループフィルタを使用すると共に、
ＭＯ及びエンボス読出しモードにおいて位相同期用の第
２のループフィルタを使用することは図５、図６及び図
７から理解し得る。
ンサ及び／又は抵抗器に対する）異なる値の部品を使用
して、読出し及びアイドルモードにおける位相検出レー
トに依存する異なるループフィルタ特性をもたらし得
る。第２のＰＬＬループは、アイドルモードにおいて時
間軸発生用の第３のループフィルタを使用すると共に、
ＭＯ及びエンボス読出しモードにおいて位相同期用の第
２のループフィルタを使用することは図５、図６及び図
７から理解し得る。
【００３６】図８は、この発明の一実施例のブロック図
である。図８において、ＤＲＤ１＊及び第２のＶＣＯの
出力は、第１の位相検出器に対する入力を選択するスイ
ッチまたはマルチプレクサＳ１に結合されている。ＤＲ
Ｄ２＊及び（Ｎ＋１）で分周されたＦＲＥＦは、第２の
位相検出器に対する入力を選択するスイッチまたはマル
チプレクサＳ２に結合されている。Ｃ１及びＣ２はそれ
ぞれスイッチまたはマルチプレクサＳ１，Ｓ２用の制御
信号である。
である。図８において、ＤＲＤ１＊及び第２のＶＣＯの
出力は、第１の位相検出器に対する入力を選択するスイ
ッチまたはマルチプレクサＳ１に結合されている。ＤＲ
Ｄ２＊及び（Ｎ＋１）で分周されたＦＲＥＦは、第２の
位相検出器に対する入力を選択するスイッチまたはマル
チプレクサＳ２に結合されている。Ｃ１及びＣ２はそれ
ぞれスイッチまたはマルチプレクサＳ１，Ｓ２用の制御
信号である。
【００３７】図８について説明すると、第２の位相検出
器及び比較器５０５の各出力は、制御信号Ｃ３に基づい
て第２のチャージポンプへの入力を選択するスイッチま
たはマルチプレクサＳ３に結合されている。スイッチま
たはマルチプレクサＳ４は第２の位相検出器及び第３の
チャージポンプの間に結合されて、制御信号Ｃ４に応じ
て第２の位相検出器の出力を通過させるようになってい
る。第２及び第３のチャージポンブの各出力は、制御信
号Ｃ５に基づいて第２のＶＣＯへの入力を選択するスイ
ッチまたはマルチプレクサＳ５に結合されている。（Ｍ
＋１）分周器は、分周動作を可能にすべく制御信号Ｃ６
を有している。
器及び比較器５０５の各出力は、制御信号Ｃ３に基づい
て第２のチャージポンプへの入力を選択するスイッチま
たはマルチプレクサＳ３に結合されている。スイッチま
たはマルチプレクサＳ４は第２の位相検出器及び第３の
チャージポンプの間に結合されて、制御信号Ｃ４に応じ
て第２の位相検出器の出力を通過させるようになってい
る。第２及び第３のチャージポンブの各出力は、制御信
号Ｃ５に基づいて第２のＶＣＯへの入力を選択するスイ
ッチまたはマルチプレクサＳ５に結合されている。（Ｍ
＋１）分周器は、分周動作を可能にすべく制御信号Ｃ６
を有している。
【００３８】以上の論述はＰＷＭモード動作に対するこ
の発明の種々の実施例を説明し図示するものであるが、
この発明はＰＷＭモード動作に制限されるものではな
く、如何なる他の適切な記録体系とも関連して使用でき
ることは当業者によって了知されよう。例えば、ＩＳＯ
規格の磁気光学ドライブは、逆互換性（ｂａｃｋｗａｒ
ｄ ｃｏｍｐａｔｉｂｉｌｉｔｙ）に対するＰＰＭモー
ドを支持すべきである。図９及び図１０は、この発明の
一実施例によるピット位置変調（ＰＰＭ：ＰｉｔＰｏｓ
ｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）モードに対するア
イドル及び読出し動作のブロック図を示している。
の発明の種々の実施例を説明し図示するものであるが、
この発明はＰＷＭモード動作に制限されるものではな
く、如何なる他の適切な記録体系とも関連して使用でき
ることは当業者によって了知されよう。例えば、ＩＳＯ
規格の磁気光学ドライブは、逆互換性（ｂａｃｋｗａｒ
ｄ ｃｏｍｐａｔｉｂｉｌｉｔｙ）に対するＰＰＭモー
ドを支持すべきである。図９及び図１０は、この発明の
一実施例によるピット位置変調（ＰＰＭ：ＰｉｔＰｏｓ
ｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）モードに対するア
イドル及び読出し動作のブロック図を示している。
【００３９】図９及び図１０について説明すると、第１
のＶＣＯ及び第２のＶＣＯは通常型システムと同様にし
て動作する。第２のＶＣＯは時間軸発生器として機能
し、一方、第１のＶＣＯはデータ・シンクロナイザＶＣ
Ｏとして機能する。第２のループフィルタはこのモード
では使用されない。第２のチャージポンプ及び第２のル
ープフィルタはＰＰＭモードでは使用されない。何故な
らば、ＰＰＭにおいては、立上り区間及び立下り区間同
期を要求するＰＷＭとは異なり、１つの同期のみが要求
されるからである。
のＶＣＯ及び第２のＶＣＯは通常型システムと同様にし
て動作する。第２のＶＣＯは時間軸発生器として機能
し、一方、第１のＶＣＯはデータ・シンクロナイザＶＣ
Ｏとして機能する。第２のループフィルタはこのモード
では使用されない。第２のチャージポンプ及び第２のル
ープフィルタはＰＰＭモードでは使用されない。何故な
らば、ＰＰＭにおいては、立上り区間及び立下り区間同
期を要求するＰＷＭとは異なり、１つの同期のみが要求
されるからである。
【００４０】図９を参照すると、位相検出器６０７はＶ
ＣＯ６０３に結合されたチャージポンプ６０２に結合さ
れている。。ＶＣＯ６０３の出力は位相検出器６０１に
結合されている。位相検出器６０５はＶＣＯ６０７に結
合されたチャージポンプ６０６に結合されている。ＶＣ
Ｏ６０７の出力は、フィードバックのために位相検出器
６０１及び位相検出器６０５に結合されている。
ＣＯ６０３に結合されたチャージポンプ６０２に結合さ
れている。。ＶＣＯ６０３の出力は位相検出器６０１に
結合されている。位相検出器６０５はＶＣＯ６０７に結
合されたチャージポンプ６０６に結合されている。ＶＣ
Ｏ６０７の出力は、フィードバックのために位相検出器
６０１及び位相検出器６０５に結合されている。
【００４１】図１０について説明すると、位相検出器６
０１はＶＣＯ６０３に結合されたチャージポンプ６０２
に結合されている。ＶＣＯ６０３の出力は位相検出器６
０１に結合されている。入力ＤＲＤ１は位相検出器６０
１に結合されている。位相検出器６０５はＶＣＯ６０７
に結合されたチャージポンプ６０６に結合されている。
入力ＦＲＥＦは位相検出器６０５に結合されている。
０１はＶＣＯ６０３に結合されたチャージポンプ６０２
に結合されている。ＶＣＯ６０３の出力は位相検出器６
０１に結合されている。入力ＤＲＤ１は位相検出器６０
１に結合されている。位相検出器６０５はＶＣＯ６０７
に結合されたチャージポンプ６０６に結合されている。
入力ＦＲＥＦは位相検出器６０５に結合されている。
【００４２】図１１及び図１２は、図５、図６、図７、
図９及び図１０に示した各実施例のタイミング波形を示
している。ＳＤＯは同期化した読出しデータ出力で、Ｐ
ＷＭモードにおける立上り区間データであり、一方、Ｓ
ＤＯ２は同期化した読出しデータ出力で、立下り区間デ
ータである。ＲＲＣは第１のＶＣＯから出力された読出
し基準クロックであり、ＲＲＣ２は第２のＶＣＯから出
力された読出し基準クロックである。ＤＳ１／ＤＲＤＣ
Ｋ＊及びＤＳ１／ＶＣＯＲＥＦ２は第１の位相検出器の
入力であり、一方、ＤＳ２／ＤＲＤＣＫ＊及びＤＳ２／
ＶＣＯＲＥＦ２は第２の位相検出器の入力である。ＦＯ
ＵＴは時間軸発生器ＶＣＯの出力である。ＦＲＥＦは時
間軸発生器の基準周波数である。ＲＤ１は立上り区間か
らの行データ入力信号である。ＲＤ２は立下り区間から
の行データ入力信号である。ＩＮＴＲＧ２は同期化内部
読出しゲート信号であり、ＲＧは同期読出しゲート信号
である。
図９及び図１０に示した各実施例のタイミング波形を示
している。ＳＤＯは同期化した読出しデータ出力で、Ｐ
ＷＭモードにおける立上り区間データであり、一方、Ｓ
ＤＯ２は同期化した読出しデータ出力で、立下り区間デ
ータである。ＲＲＣは第１のＶＣＯから出力された読出
し基準クロックであり、ＲＲＣ２は第２のＶＣＯから出
力された読出し基準クロックである。ＤＳ１／ＤＲＤＣ
Ｋ＊及びＤＳ１／ＶＣＯＲＥＦ２は第１の位相検出器の
入力であり、一方、ＤＳ２／ＤＲＤＣＫ＊及びＤＳ２／
ＶＣＯＲＥＦ２は第２の位相検出器の入力である。ＦＯ
ＵＴは時間軸発生器ＶＣＯの出力である。ＦＲＥＦは時
間軸発生器の基準周波数である。ＲＤ１は立上り区間か
らの行データ入力信号である。ＲＤ２は立下り区間から
の行データ入力信号である。ＩＮＴＲＧ２は同期化内部
読出しゲート信号であり、ＲＧは同期読出しゲート信号
である。
【００４３】図１１は、ＰＰＭモードにおけるローク−
オン／ロック−終了シーケンス波形図を示している。読
出しゲート（ＲＧ：ｒｅａｄ ｇａｔｅ）信号はＰＬＬ
ロッキングシーケンスを開始すると共に、ＰＬＬ基準入
力を選択する。ＲＧが高レベルであると主張されると
き、ＤＳ１／ＶＣＯＲＥＦ２（第１のＶＣＯ）は、ＦＯ
ＵＴの２番目の立下り区間によってリセットされる。
オン／ロック−終了シーケンス波形図を示している。読
出しゲート（ＲＧ：ｒｅａｄ ｇａｔｅ）信号はＰＬＬ
ロッキングシーケンスを開始すると共に、ＰＬＬ基準入
力を選択する。ＲＧが高レベルであると主張されると
き、ＤＳ１／ＶＣＯＲＥＦ２（第１のＶＣＯ）は、ＦＯ
ＵＴの２番目の立下り区間によってリセットされる。
【００４４】次の零位相再スタートは、３番目のＲＤ１
からのＤＳ１／ＤＲＤＣＫ＊の立上り区間でのＤＳ１／
ＤＲＤＣＫ＊及び第１のＶＣＯの間である。内部カウン
タが１９番目のＲＤ１を計数するとき、ＲＲＣ及びＳＤ
Ｏ出力は使用可能にされる。ＲＧが否定されるとき、Ｄ
Ｓ１／ＶＣＯＲＥＦ２（第１のＶＣＯ）はＦＯＵＴの２
番目の立下り区間によってリセットされ、零位相は２番
目または３番目のＤＳ１／ＤＲＤＣＫ＊パルスの立上り
区間において第２のＶＣＯ及び第１のＶＣＯの間で再ス
タートする。
からのＤＳ１／ＤＲＤＣＫ＊の立上り区間でのＤＳ１／
ＤＲＤＣＫ＊及び第１のＶＣＯの間である。内部カウン
タが１９番目のＲＤ１を計数するとき、ＲＲＣ及びＳＤ
Ｏ出力は使用可能にされる。ＲＧが否定されるとき、Ｄ
Ｓ１／ＶＣＯＲＥＦ２（第１のＶＣＯ）はＦＯＵＴの２
番目の立下り区間によってリセットされ、零位相は２番
目または３番目のＤＳ１／ＤＲＤＣＫ＊パルスの立上り
区間において第２のＶＣＯ及び第１のＶＣＯの間で再ス
タートする。
【００４５】図１２は、ＰＷＭモードにおけるロック−
オン／ロック−終了シーケンス波形図を示している。Ｒ
Ｇは高レベルであると主張されるとき、ＤＳ１／ＶＣＯ
ＲＥＦ２（第１のＶＣＯ）及びＤＳ２／ＶＣＯＲＥＦ２
は、ＦＯＵＴの２番目の立下り区間によってリセットさ
れる。次の零位相再スタートは、２番目のＲＤ１からの
ＤＳ１／ＤＲＤＣＫ＊の立上り区間においてＤＳ１／Ｄ
ＲＤＣＫ＊及びＶＣＯの間にある。別の零位相再スター
トは、２番目のＲＤ２からのＤＳ２／ＤＲＤＣＫ＊の立
上り区間においてＤＳ２／ＤＲＤＣＫ＊及び第２のＶＣ
Ｏの間にある。各ＶＣＯがリセットされている間、図８
の第１の位相検出器の入力は第２のＶＣＯの出力からＤ
ＲＤ１＊に切り換えられる。第２の位相検出器の入力
は、ＦＲＥＦ／（Ｎ＋１）からＤＲＤ２＊に切り換えら
れ、第３のチャージポンプが第２のチャージポンプに切
り換えられる。ＤＲＤ１＊及びＤＲＤ２＊は遅延された
読出しデータパルスである。第２のループフィルタの電
圧及び第３のループフィルタの電圧は比較器フィードバ
ックによって維持されるので、第２のＶＣＯはアイドル
モードにおけると同一の周波数で発振する。比較器の利
得は約６ｄＢであり、入力オフセットは１０ｍＶ未満で
ある。
オン／ロック−終了シーケンス波形図を示している。Ｒ
Ｇは高レベルであると主張されるとき、ＤＳ１／ＶＣＯ
ＲＥＦ２（第１のＶＣＯ）及びＤＳ２／ＶＣＯＲＥＦ２
は、ＦＯＵＴの２番目の立下り区間によってリセットさ
れる。次の零位相再スタートは、２番目のＲＤ１からの
ＤＳ１／ＤＲＤＣＫ＊の立上り区間においてＤＳ１／Ｄ
ＲＤＣＫ＊及びＶＣＯの間にある。別の零位相再スター
トは、２番目のＲＤ２からのＤＳ２／ＤＲＤＣＫ＊の立
上り区間においてＤＳ２／ＤＲＤＣＫ＊及び第２のＶＣ
Ｏの間にある。各ＶＣＯがリセットされている間、図８
の第１の位相検出器の入力は第２のＶＣＯの出力からＤ
ＲＤ１＊に切り換えられる。第２の位相検出器の入力
は、ＦＲＥＦ／（Ｎ＋１）からＤＲＤ２＊に切り換えら
れ、第３のチャージポンプが第２のチャージポンプに切
り換えられる。ＤＲＤ１＊及びＤＲＤ２＊は遅延された
読出しデータパルスである。第２のループフィルタの電
圧及び第３のループフィルタの電圧は比較器フィードバ
ックによって維持されるので、第２のＶＣＯはアイドル
モードにおけると同一の周波数で発振する。比較器の利
得は約６ｄＢであり、入力オフセットは１０ｍＶ未満で
ある。
【００４６】内部カウンタが１９番目のＲＤ１（立上り
区間）を計数するとき、ＲＲＣ、ＲＲＣ２、ＳＤＯ及び
ＳＤＯ２の各出力は使用可能（イネーブル）である。Ｒ
Ｇが否定されるとき、ＤＳ１／ＶＣＯＲＥＦ２（第１の
ＶＣＯ）及びＤＳ２／ＶＣＯＲＥＦ２（第２のＶＣＯ）
は、（第２のＶＣＯと同一の）ＦＯＩＳＴの２番目の立
下り区間によってリセットされ、零位相再スタートは２
番目のＦＲＥＦパルスの立上り区間においてＹＣＯ２及
びＦＲＥＦの間にある。別の零位相再スタートは２番目
の再スタートしたＶＣＯ２パルスの立上り区間において
第１のＶＣＯ及び第２のＶＣＯの間にある。
区間）を計数するとき、ＲＲＣ、ＲＲＣ２、ＳＤＯ及び
ＳＤＯ２の各出力は使用可能（イネーブル）である。Ｒ
Ｇが否定されるとき、ＤＳ１／ＶＣＯＲＥＦ２（第１の
ＶＣＯ）及びＤＳ２／ＶＣＯＲＥＦ２（第２のＶＣＯ）
は、（第２のＶＣＯと同一の）ＦＯＩＳＴの２番目の立
下り区間によってリセットされ、零位相再スタートは２
番目のＦＲＥＦパルスの立上り区間においてＹＣＯ２及
びＦＲＥＦの間にある。別の零位相再スタートは２番目
の再スタートしたＶＣＯ２パルスの立上り区間において
第１のＶＣＯ及び第２のＶＣＯの間にある。
【００４７】こうして、本発明は正確で高信頼性の時間
軸発生装置及びデータ・シンクロナイザを提供するもの
である。前述したように、この発明の利点は複式ＰＬＬ
データ同期システムにおいて特に評価できるものであ
る。本発明の利点は以下の通りである。読出しチャンネ
ルＩＣはＰＰＭ及びＰＷＭ応用に対して２つのＰＬＬの
みを要求し、この結果、高価なシリコン実エステート及
びコストが低減される。更に、データ・シンクロナイザ
が共通の基準信号によって同期されることによって、デ
コード・ウィンドー・マージン変動を最小化する。ま
た、ダイ寸法及び消費電力が低減されると共に、ジッタ
ー性能が改善される。
軸発生装置及びデータ・シンクロナイザを提供するもの
である。前述したように、この発明の利点は複式ＰＬＬ
データ同期システムにおいて特に評価できるものであ
る。本発明の利点は以下の通りである。読出しチャンネ
ルＩＣはＰＰＭ及びＰＷＭ応用に対して２つのＰＬＬの
みを要求し、この結果、高価なシリコン実エステート及
びコストが低減される。更に、データ・シンクロナイザ
が共通の基準信号によって同期されることによって、デ
コード・ウィンドー・マージン変動を最小化する。ま
た、ダイ寸法及び消費電力が低減されると共に、ジッタ
ー性能が改善される。
【００４８】以上、データ・シンクロナイザと、複式Ｐ
ＬＬ回路を組み込んだ時間軸発生器とに両立可能な集積
回路技術について説明した。
ＬＬ回路を組み込んだ時間軸発生器とに両立可能な集積
回路技術について説明した。
【００４９】ここで説明した特定の各実施例は本発明を
制限すべきでないことが理解される。特許請求の範囲に
定義されるこの発明から逸脱することなく、種々の変更
を行い得ることもまた当業者によって認められよう。
制限すべきでないことが理解される。特許請求の範囲に
定義されるこの発明から逸脱することなく、種々の変更
を行い得ることもまた当業者によって認められよう。
【００５０】以上の説明に関して更に以下の項を開示す
る。
る。
【００５１】（１）第１のデータ・シンクロナイザと、
第２のデータ・シンクロナイザと、前記第１のデータ・
シンクロナイザに結合された第１の位相同期ループ（Ｐ
ＬＬ）と、前記第２のデータ・シンクロナイザに結合さ
れた第２のＰＬＬと、を具備したことを特徴とするデー
タ同期システム。
第２のデータ・シンクロナイザと、前記第１のデータ・
シンクロナイザに結合された第１の位相同期ループ（Ｐ
ＬＬ）と、前記第２のデータ・シンクロナイザに結合さ
れた第２のＰＬＬと、を具備したことを特徴とするデー
タ同期システム。
【００５２】（２）第１項記載のシステムにおいて、前
記第１のＰＬＬが、位相検出器と、チャージポンプと、
電圧制御発振器（ＶＣＯ：ｖｏｌｔａｇｅ ｃｏｎｔｒ
ｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）と、を備えたこと
を特徴とする前記システム。
記第１のＰＬＬが、位相検出器と、チャージポンプと、
電圧制御発振器（ＶＣＯ：ｖｏｌｔａｇｅ ｃｏｎｔｒ
ｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）と、を備えたこと
を特徴とする前記システム。
【００５３】（３）第１項記載のシステムにおいて、前
記第２のＰＬＬが、位相検出器と、チャージポンプと、
ＶＣＯとを備えたことを特徴とする前記システム。
記第２のＰＬＬが、位相検出器と、チャージポンプと、
ＶＣＯとを備えたことを特徴とする前記システム。
【００５４】（４）第３項記載のシステムにおいて、第
３のチャージポンプと、第２のチャージポンプ及び前記
第３のチャージポンプに切換え可能に結合された比較器
と、を更に具備したことを特徴とする前記システム。
３のチャージポンプと、第２のチャージポンプ及び前記
第３のチャージポンプに切換え可能に結合された比較器
と、を更に具備したことを特徴とする前記システム。
【００５５】（５）第２項記載のシステムにおいて、前
記第１のＰＬＬは、前記第１のチャージポンプに結合さ
れたループフィルタを更に備えたことを特徴とする前記
システム。
記第１のＰＬＬは、前記第１のチャージポンプに結合さ
れたループフィルタを更に備えたことを特徴とする前記
システム。
【００５６】（６）第３項記載のシステムにおいて、前
記第２のＰＬＬは、前記第２のチャージポンプに結合さ
れた第２のループフィルタを更に備えたことを特徴とす
る前記システム。
記第２のＰＬＬは、前記第２のチャージポンプに結合さ
れた第２のループフィルタを更に備えたことを特徴とす
る前記システム。
【００５７】（７）第４項記載のシステムにおいて、前
記第３のチャージポンプに結合された第３のループフィ
ルタを更に具備したことを特徴とする前記システム。
記第３のチャージポンプに結合された第３のループフィ
ルタを更に具備したことを特徴とする前記システム。
【００５８】（８）第３項記載のシステムにおいて、前
記第２のＰＬＬは、フィードバックループの前記第２の
ＶＣＯ及び前記第２の位相検出器に結合された分周器を
更に備えていることを特徴とする前記システム。
記第２のＰＬＬは、フィードバックループの前記第２の
ＶＣＯ及び前記第２の位相検出器に結合された分周器を
更に備えていることを特徴とする前記システム。
【００５９】（９）第３項記載のデータ同期システムに
おいて、比較器と、第２のチャージポンプと、を更に具
備し、前記第１のチャージポンプの出力及び前記第２の
チャージポンプの出力が前記比較器の入力端子に結合さ
れ、前記比較器がフィードバックループの前記第１のチ
ャージポンプに出力をもたらしてなることを特徴とする
前記システム。
おいて、比較器と、第２のチャージポンプと、を更に具
備し、前記第１のチャージポンプの出力及び前記第２の
チャージポンプの出力が前記比較器の入力端子に結合さ
れ、前記比較器がフィードバックループの前記第１のチ
ャージポンプに出力をもたらしてなることを特徴とする
前記システム。
【００６０】（１０）第３項記載のデータ同期システム
において、比較器と、第２のチャージポンプと、を更に
具備し、前記第１のチャージポンプの出力及び前記第２
のチャージポンプの出力が前記比較器の入力端子に結合
され、前記比較器がフィードバックループの前記第２の
チャージポンプに出力をもたらしてなることを特徴とす
る前記システム。
において、比較器と、第２のチャージポンプと、を更に
具備し、前記第１のチャージポンプの出力及び前記第２
のチャージポンプの出力が前記比較器の入力端子に結合
され、前記比較器がフィードバックループの前記第２の
チャージポンプに出力をもたらしてなることを特徴とす
る前記システム。
【００６１】（１１）第１及び第２のＰＬＬと、第１及
び第２のデータ・シンクロナイザとを備え、前記第１の
ＰＬＬが前記第１のデータ・シンクロナイザに結合さ
れ、前記第２のＰＬＬが前記第２のデータ・シンクロナ
イザ及び前記第１のＰＬＬに切換え可能に結合されてな
るデータ同期システムにおけるデータ同期の方法におい
て、前記第２のＰＬＬに基準信号をもたらす段階と、前
記第２のＰＬＬを時間軸発生器として使用して、前記第
１及び第２のデータ・シンクロナイザに安定な基準周波
数をもたらす段階と、を具備したことを特徴とする前記
データ同期方法。
び第２のデータ・シンクロナイザとを備え、前記第１の
ＰＬＬが前記第１のデータ・シンクロナイザに結合さ
れ、前記第２のＰＬＬが前記第２のデータ・シンクロナ
イザ及び前記第１のＰＬＬに切換え可能に結合されてな
るデータ同期システムにおけるデータ同期の方法におい
て、前記第２のＰＬＬに基準信号をもたらす段階と、前
記第２のＰＬＬを時間軸発生器として使用して、前記第
１及び第２のデータ・シンクロナイザに安定な基準周波
数をもたらす段階と、を具備したことを特徴とする前記
データ同期方法。
【００６２】（１２）第１１項記載のデータ同期方法に
おいて、前記第１のＰＬＬは、位相検出器、該位相検出
器に結合されたチャージポンプと、該チャージポンプに
結合されたループフィルタと、前記チャージポンプに結
合されたＶＣＯとを備え、前記方法が、前記チャージポ
ンプを使用して、前記ＶＣＯの出力周波数を制御する段
階と、前記ループフィルタを使用して、前記第１のＰＬ
Ｌのループ特性を制御する段階と、を更に具備したこと
を特徴とする前記方法。
おいて、前記第１のＰＬＬは、位相検出器、該位相検出
器に結合されたチャージポンプと、該チャージポンプに
結合されたループフィルタと、前記チャージポンプに結
合されたＶＣＯとを備え、前記方法が、前記チャージポ
ンプを使用して、前記ＶＣＯの出力周波数を制御する段
階と、前記ループフィルタを使用して、前記第１のＰＬ
Ｌのループ特性を制御する段階と、を更に具備したこと
を特徴とする前記方法。
【００６３】（１３）第１１項記載のデータ同期方法に
おいて、前記第２のＰＬＬは、第２のチャージポンプ及
び第３のチャージポンプに切換え可能に結合された第２
の位相検出器と、前記第２及び第３のチャージポンプに
切換え可能に結合された第２のＶＣＯとを備え、前記方
法が、前記第２のチャージポンプを使用して、前記第２
のＶＣＯの出力周波数を制御する段階を更に具備したこ
とを特徴とする前記方法。
おいて、前記第２のＰＬＬは、第２のチャージポンプ及
び第３のチャージポンプに切換え可能に結合された第２
の位相検出器と、前記第２及び第３のチャージポンプに
切換え可能に結合された第２のＶＣＯとを備え、前記方
法が、前記第２のチャージポンプを使用して、前記第２
のＶＣＯの出力周波数を制御する段階を更に具備したこ
とを特徴とする前記方法。
【００６４】（１４）第１１項記載のデータ同期方法に
おいて、前記第２のＰＬＬは前記第２のチャージポンプ
に結合された第２のループフィルタを更に備え、前記方
法は、前記第２のループフィルタを使用して、前記第２
のＰＬＬのループ特性を制御する段階を更に具備したこ
とを特徴とする前記方法。
おいて、前記第２のＰＬＬは前記第２のチャージポンプ
に結合された第２のループフィルタを更に備え、前記方
法は、前記第２のループフィルタを使用して、前記第２
のＰＬＬのループ特性を制御する段階を更に具備したこ
とを特徴とする前記方法。
【００６５】（１５）第１１項記載のデータ同期方法に
おいて、前記第３のチャージポンプを使用して、前記第
２のＶＣＯの出力周波数を制御する段階を更に具備した
ことを特徴とする前記方法。
おいて、前記第３のチャージポンプを使用して、前記第
２のＶＣＯの出力周波数を制御する段階を更に具備した
ことを特徴とする前記方法。
【００６６】（１６）第１１項記載のデータ同期方法に
おいて、前記第２のＰＬＬは前記第３のチャージポンプ
に結合された第３のループフィルタを更に備え、前記方
法は、前記第３のループフィルタを使用して、前記第２
のＰＬＬのループ特性を制御する段階を更に具備したこ
とを特徴とする前記方法。
おいて、前記第２のＰＬＬは前記第３のチャージポンプ
に結合された第３のループフィルタを更に備え、前記方
法は、前記第３のループフィルタを使用して、前記第２
のＰＬＬのループ特性を制御する段階を更に具備したこ
とを特徴とする前記方法。
【００６７】（１７）第１及び第２のＰＬＬと、第１及
び第２のデータ・シンクロナイザとを備え、前記第１の
ＰＬＬが前記第１のデータ・シンクロナイザに結合さ
れ、前記第２のＰＬＬが前記第２のデータ・シンクロナ
イザ及び前記第１のＰＬＬに切換え可能に結合されてな
るデータ同期システムにおけるデータ同期の方法におい
て、アイドルモードにて前記第２のＰＬＬに基準信号を
もたらす段階と、前記アイドルモードにて前記第２のＰ
ＬＬを時間軸発生器として使用して、前記第１及び前記
第２のデータ・シンクロナイザに安定な基準周波数をも
たらす段階と、読出しモードにて前記第２のＰＬＬに遅
延した読出しデータ信号をもたらす段階と、前記読出し
モードに対して前記第２のＰＬＬのループ特性を変化さ
せる段階と、を具備したことを特徴とする前記方法。
び第２のデータ・シンクロナイザとを備え、前記第１の
ＰＬＬが前記第１のデータ・シンクロナイザに結合さ
れ、前記第２のＰＬＬが前記第２のデータ・シンクロナ
イザ及び前記第１のＰＬＬに切換え可能に結合されてな
るデータ同期システムにおけるデータ同期の方法におい
て、アイドルモードにて前記第２のＰＬＬに基準信号を
もたらす段階と、前記アイドルモードにて前記第２のＰ
ＬＬを時間軸発生器として使用して、前記第１及び前記
第２のデータ・シンクロナイザに安定な基準周波数をも
たらす段階と、読出しモードにて前記第２のＰＬＬに遅
延した読出しデータ信号をもたらす段階と、前記読出し
モードに対して前記第２のＰＬＬのループ特性を変化さ
せる段階と、を具備したことを特徴とする前記方法。
【００６８】（１８）第１７項記載のデータ同期方法に
おいて、前記第２のＰＬＬが第１のチャージポンプ及び
第２のチャージポンプに切換え可能に結合された位相検
出器と、前記第１及び第２のチャージポンプに切換え可
能に結合されたＶＣＯとを備え、前記方法が、前記読出
しモードにて前記第１のチャージポンプを使用して、前
記ＶＣＯの出力周波数を制御する段階と、前記アイドル
モードにて前記第２のチャージポンプを使用して、前記
ＶＣＯの出力周波数を制御する段階と、を更に具備した
ことを特徴とする前記方法。
おいて、前記第２のＰＬＬが第１のチャージポンプ及び
第２のチャージポンプに切換え可能に結合された位相検
出器と、前記第１及び第２のチャージポンプに切換え可
能に結合されたＶＣＯとを備え、前記方法が、前記読出
しモードにて前記第１のチャージポンプを使用して、前
記ＶＣＯの出力周波数を制御する段階と、前記アイドル
モードにて前記第２のチャージポンプを使用して、前記
ＶＣＯの出力周波数を制御する段階と、を更に具備した
ことを特徴とする前記方法。
【００６９】（１９）第１８項記載のデータ同期方法に
おいて、前記第２のＰＬＬが前記第１及び前記第２のチ
ャージポンプに切換え可能に結合された比較器を更に備
え、前記方法が、前記第１のチャージポンプ及び前記第
２のチャージポンプの出力を前記比較器に接続する段階
と、前記アイドルモードにて前記比較器の出力を前記第
１のチャージポンプに接続する段階と、を更に具備した
ことを特徴とする前記方法。
おいて、前記第２のＰＬＬが前記第１及び前記第２のチ
ャージポンプに切換え可能に結合された比較器を更に備
え、前記方法が、前記第１のチャージポンプ及び前記第
２のチャージポンプの出力を前記比較器に接続する段階
と、前記アイドルモードにて前記比較器の出力を前記第
１のチャージポンプに接続する段階と、を更に具備した
ことを特徴とする前記方法。
【００７０】（２０）第１９項記載のデータ同期方法に
おいて、前記読出しモードにて前記比較器の出力を前記
第２のチャージポンプに接続する段階を更に具備したこ
とを特徴とする前記方法。
おいて、前記読出しモードにて前記比較器の出力を前記
第２のチャージポンプに接続する段階を更に具備したこ
とを特徴とする前記方法。
【００７１】（２１）第１８項記載のデータ同期方法に
おいて、前記読出しモードにて前記第１のチャージポン
プの出力を前記ＶＣＯに接続する段階を更に具備したこ
とを特徴とする前記方法。
おいて、前記読出しモードにて前記第１のチャージポン
プの出力を前記ＶＣＯに接続する段階を更に具備したこ
とを特徴とする前記方法。
【００７２】（２２）第１８項記載のデータ同期方法に
おいて、前記アイドルモードにて前記第２のチャージポ
ンプの出力を前記ＶＣＯに接続する段階を更に具備した
ことを特徴とする前記方法。
おいて、前記アイドルモードにて前記第２のチャージポ
ンプの出力を前記ＶＣＯに接続する段階を更に具備した
ことを特徴とする前記方法。
【００７３】（２３）本発明はディスク・ドライブ読出
しチャンネルシステム用の完全に集積化されたデータ同
期回路を開示する。このデータ同期システムは、読出し
基準クロックをもたらすように複式データ・シンクロナ
イザを備えている。複式ＰＬＬ回路はデータ・シンクロ
ナイザに結合され、データ・シンクロナイザに安定した
基準周波数をもたらす。２つのデータ・シンクロナイザ
のうちの一方は立上り区間データを得るのに使用され、
他方は立下り区間データに対するものである。各ＰＬＬ
回路は位相検出器、チャージポンプ及びＶＣＯを備えて
いる。ループ・フィルタはチャージポンプと関連して使
用されて、ＰＬＬのループ特性を制御する。アイドルモ
ードでは、ＰＬＬの一方が時間軸発生器として使用され
て、データ・シンクロナイザに安定な基準周波数をもた
らす。一旦、データ・シンクロナイザが安定な基準周波
数を使用してロックを達成し、読出しデータに切り換わ
ると、時間軸発生器ＰＬＬは、読出しモードでデータ・
シンクロナイザＰＬＬとしての機能に切り換えられる。
こうして、ＰＬＬの一方が時間軸発生器及びデータ・シ
ンクロナイザＰＬＬとして使用されることによって、余
分なＰＬＬ回路群に対する必要を除去すると共に、時間
軸発生器及びデータ同期を支持するのに２つのＰＬＬ回
路のみが要求される。
しチャンネルシステム用の完全に集積化されたデータ同
期回路を開示する。このデータ同期システムは、読出し
基準クロックをもたらすように複式データ・シンクロナ
イザを備えている。複式ＰＬＬ回路はデータ・シンクロ
ナイザに結合され、データ・シンクロナイザに安定した
基準周波数をもたらす。２つのデータ・シンクロナイザ
のうちの一方は立上り区間データを得るのに使用され、
他方は立下り区間データに対するものである。各ＰＬＬ
回路は位相検出器、チャージポンプ及びＶＣＯを備えて
いる。ループ・フィルタはチャージポンプと関連して使
用されて、ＰＬＬのループ特性を制御する。アイドルモ
ードでは、ＰＬＬの一方が時間軸発生器として使用され
て、データ・シンクロナイザに安定な基準周波数をもた
らす。一旦、データ・シンクロナイザが安定な基準周波
数を使用してロックを達成し、読出しデータに切り換わ
ると、時間軸発生器ＰＬＬは、読出しモードでデータ・
シンクロナイザＰＬＬとしての機能に切り換えられる。
こうして、ＰＬＬの一方が時間軸発生器及びデータ・シ
ンクロナイザＰＬＬとして使用されることによって、余
分なＰＬＬ回路群に対する必要を除去すると共に、時間
軸発生器及びデータ同期を支持するのに２つのＰＬＬ回
路のみが要求される。
【図１】ＰＷＭ記録データ及び読出し信号を示す概略図
である。
である。
【図２】代表的な従来技術の読出しチャンネルシステム
を示すブロック図である。
を示すブロック図である。
【図３】サーボセクター体系におけるデータトラックの
コード化のフォーマットを示す概略図である。
コード化のフォーマットを示す概略図である。
【図４】この発明の好ましい実施例を示すブロック図で
ある。
ある。
【図５】この発明の一実施例によるＰＷＭモードに対す
るアイドル及び読出し動作のブロック図である。
るアイドル及び読出し動作のブロック図である。
【図６】この発明の一実施例によるＰＷＭモードに対す
るアイドル及び読出し動作のブロック図である。
るアイドル及び読出し動作のブロック図である。
【図７】この発明の一実施例によるＰＷＭモードに対す
るアイドル及び読出し動作のブロック図である。
るアイドル及び読出し動作のブロック図である。
【図８】この発明の一実施例のブロック図である。
【図９】この発明の一実施例によるＰＰＭモードに対す
るアイドル及び読出し動作のブロック図である。
るアイドル及び読出し動作のブロック図である。
【図１０】この発明の一実施例によるＰＰＭモードに対
するアイドル及び読出し動作のブロック図である。
するアイドル及び読出し動作のブロック図である。
【図１１】ＰＰＭモードにおけるロック−オン／ロック
−終了シーケンス波形図である。
−終了シーケンス波形図である。
【図１２】ＰＷＭモードにおけるロック−オン／ロック
−終了シーケンス波形図である。
−終了シーケンス波形図である。
４０１ ＡＧＣ ４０２ 等化器フィルタ ４０３ ＦＷＲ ４０４ データ識別修飾装置 ４０５ 第１のＰＬＬ ４０６ 第１のデータ・シンクロナイザ ４０７ 第２のデータ・シンクロナイザ／時間軸発生器 ４０８ 第２のＰＬＬ ５０１，６０１ 第１の位相検出器 ５０２，６０２ 第１のチャージポンプ ５０３，６０３ 第１のＶＣＯ ５０４，６０４ 第２のチャージポンプ ５０５ 比較器 ５０６，６０５ 第２の位相検出器 ５０７，６０６ 第３のチャージポンプ ５０８，６０７ 第２のＶＣＯ
Claims (2)
- 【請求項１】 第１のデータ・シンクロナイザと、 第２のデータ・シンクロナイザと、 前記第１のデータ・シンクロナイザに結合された第１の
位相同期ループと、 前記第２のデータ・シンクロナイザに結合された第２の
位相同期ループと、を具備したことを特徴とするデータ
同期システム。 - 【請求項２】 第１及び第２の位相同期ループと、第１
及び第２のデータ・シンクロナイザとを備え、前記第１
の位相同期ループが前記第１のデータ・シンクロナイザ
に結合され、前記第２の位相同期ループが前記第２のデ
ータ・シンクロナイザ及び前記第１の位相同期ループに
切換え可能に結合されてなるデータ同期システムにおけ
るデータ同期の方法において、 前記第２の位相同期ループに基準信号をもたらす段階
と、 前記第２の位相同期ループを時間軸発生器として使用し
て、前記第１及び第２のデータ・シンクロナイザに安定
な基準周波数をもたらす段階と、を具備したことを特徴
とする前記データ同期方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/691,353 US6067335A (en) | 1996-08-02 | 1996-08-02 | Read channel IC for dual PLL solution |
| US691353 | 2000-10-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10293974A true JPH10293974A (ja) | 1998-11-04 |
Family
ID=24776212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9241673A Pending JPH10293974A (ja) | 1996-08-02 | 1997-08-04 | 複式ｐｌｌ解法用の読出しチャンネルｉｃ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6067335A (ja) |
| EP (1) | EP0822664B1 (ja) |
| JP (1) | JPH10293974A (ja) |
| KR (1) | KR19980018324A (ja) |
| SG (1) | SG65669A1 (ja) |
| TW (1) | TW387085B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000174888A (ja) * | 1998-12-09 | 2000-06-23 | Sharp Corp | 通信装置 |
| US6313962B1 (en) | 1998-12-16 | 2001-11-06 | International Business Machines Corporation | Combined read and write VCO for DASD PRML channels |
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| JP2002290233A (ja) * | 2001-03-27 | 2002-10-04 | Fujitsu Ltd | Ｐｌｌ回路のモード切替方法及びｐｌｌ回路のモード制御回路 |
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| US20060001494A1 (en) * | 2004-07-02 | 2006-01-05 | Bruno Garlepp | Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference |
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| KR100834979B1 (ko) | 2006-12-20 | 2008-06-03 | 삼성전자주식회사 | 토글링 동작을 수행하는 택트 스위치 모듈 및 상기 택트스위치 모듈을 포함하는 전력 스위칭 모듈 |
| ITMI20072450A1 (it) * | 2007-12-31 | 2009-07-01 | St Microelectronics Srl | Sistema di comunicazione tra un primo ed un secondo dispositivo sincroni temporalmente non correlati. |
| JP5598161B2 (ja) * | 2010-08-26 | 2014-10-01 | ヤマハ株式会社 | クロック発生回路 |
Family Cites Families (19)
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|---|---|---|---|---|
| US3701039A (en) * | 1968-10-28 | 1972-10-24 | Ibm | Random binary data signal frequency and phase compensation circuit |
| FR2194091B1 (ja) * | 1972-05-10 | 1977-04-01 | Centre Nat Etd Spatiales | |
| US3900890A (en) | 1974-05-06 | 1975-08-19 | Sperry Rand Corp | Speed tolerant recording and recovery system |
| KR900001593B1 (ko) * | 1985-03-30 | 1990-03-15 | 가부시끼가이샤 도오시바 | 디지탈신호 재생회로 |
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| US5128809A (en) * | 1989-06-29 | 1992-07-07 | Digital Equipment Corporation | Coherent multi-frequency synthesis |
| JPH0332132A (ja) * | 1989-06-29 | 1991-02-12 | Canon Inc | デジタル信号復号装置 |
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| JPH06259890A (ja) * | 1993-03-03 | 1994-09-16 | Fuji Electric Co Ltd | 磁気記録データ再生装置 |
| JPH0730533A (ja) * | 1993-07-12 | 1995-01-31 | Sony Corp | 同期検出回路 |
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-
1996
- 1996-08-02 US US08/691,353 patent/US6067335A/en not_active Expired - Lifetime
-
1997
- 1997-08-01 EP EP97305794.6A patent/EP0822664B1/en not_active Expired - Lifetime
- 1997-08-02 KR KR1019970037092A patent/KR19980018324A/ko not_active Ceased
- 1997-08-02 SG SG1997002772A patent/SG65669A1/en unknown
- 1997-08-04 JP JP9241673A patent/JPH10293974A/ja active Pending
- 1997-10-01 TW TW086111090A patent/TW387085B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6067335A (en) | 2000-05-23 |
| EP0822664B1 (en) | 2016-10-12 |
| SG65669A1 (en) | 1999-06-22 |
| TW387085B (en) | 2000-04-11 |
| EP0822664A3 (en) | 1999-08-18 |
| EP0822664A2 (en) | 1998-02-04 |
| KR19980018324A (ko) | 1998-06-05 |
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