JPH10294246A - 半導体基板の薄層化の方法 - Google Patents
半導体基板の薄層化の方法Info
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- JPH10294246A JPH10294246A JP10069197A JP10069197A JPH10294246A JP H10294246 A JPH10294246 A JP H10294246A JP 10069197 A JP10069197 A JP 10069197A JP 10069197 A JP10069197 A JP 10069197A JP H10294246 A JPH10294246 A JP H10294246A
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Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 半導体基板を薄層化する際、そのわれを効果
的に防止する方法を提供する。 【解決手段】 半導体基板の薄層化の方法であって、半
導体基板（１）の表面（１ａ）上にフォトレジスト
（２）、無機膜（３）を順次連続的に形成する工程と、
前記半導体基板の上方に形成した無機膜の表面を補強板
（５）に貼付した後、前記半導体基板の裏面（１ｂ）を
研削する工程と、エッチング液に浸漬して前記無機膜を
選択的に除去し、前記補強板と前記半導体基板を分離す
る工程とを含むことを特徴とする。
的に防止する方法を提供する。 【解決手段】 半導体基板の薄層化の方法であって、半
導体基板（１）の表面（１ａ）上にフォトレジスト
（２）、無機膜（３）を順次連続的に形成する工程と、
前記半導体基板の上方に形成した無機膜の表面を補強板
（５）に貼付した後、前記半導体基板の裏面（１ｂ）を
研削する工程と、エッチング液に浸漬して前記無機膜を
選択的に除去し、前記補強板と前記半導体基板を分離す
る工程とを含むことを特徴とする。
Description
【０００１】
【産業上の利用分野】本願発明は半導体基板の裏面を研
削して薄層化する方法に関する。
削して薄層化する方法に関する。
【０００２】
【従来の技術】半導体基板の表面のデバイスで発生した
熱を効率よく裏面側へ逃し放熱効果を高め、また高周波
デバイス等で問題となる接地電位の安定性を確保するこ
となどを目的として、半導体基板の表面側に能動素子、
配線等を形成した半導体基板の裏面を研削等の方法によ
り薄層化することが一般に行われている。
熱を効率よく裏面側へ逃し放熱効果を高め、また高周波
デバイス等で問題となる接地電位の安定性を確保するこ
となどを目的として、半導体基板の表面側に能動素子、
配線等を形成した半導体基板の裏面を研削等の方法によ
り薄層化することが一般に行われている。
【０００３】化合物半導体は電子移動度がシリコン半導
体の場合の数倍もあり、高速性の面でこれら高周波デバ
イスに適する材料であるが、熱伝導度はシリコンに劣っ
ている。そのために半導体基板の厚さを例えば１００μ
ｍ以下にまで薄くする必要がある場合がある。
体の場合の数倍もあり、高速性の面でこれら高周波デバ
イスに適する材料であるが、熱伝導度はシリコンに劣っ
ている。そのために半導体基板の厚さを例えば１００μ
ｍ以下にまで薄くする必要がある場合がある。
【０００４】従来は図２に示す様に、この研削などによ
る薄層化の段階での半導体基板１の割れを防止するため
に、表面プロセスの終了した半導体基板の表面１ａ上に
フォトレジスト２を厚さ３μｍ程度に塗布し、次いでこ
の半導体基板１の全体を厚さ１ｍｍ程度の補強用の石英
板５等にワックス４を介して貼付けた後に、その裏面１
ｂを研削等している。
る薄層化の段階での半導体基板１の割れを防止するため
に、表面プロセスの終了した半導体基板の表面１ａ上に
フォトレジスト２を厚さ３μｍ程度に塗布し、次いでこ
の半導体基板１の全体を厚さ１ｍｍ程度の補強用の石英
板５等にワックス４を介して貼付けた後に、その裏面１
ｂを研削等している。
【０００５】
【発明が解決しようとする課題】しかしながら、従来
の、フォトレジストを塗布した半導体基板の表面をワッ
クスと直接接触させる方法では、 研削終了後に、ワッ
クスの融点付近まで温度を上げてワックスを溶かしなが
ら半導体基板を補強板から剥がす方法が採用されている
が、ワックスの表面張力、粘性のために半導体基板に応
力が負荷され、半導体基板が割れてしまうことが多い。
また、この従来のフォトレジストとワックスを直接接触
させる方法では、ワックスを用いて補強板に接着する際
の熱により両者が変質し、溶媒に不溶性となるので、こ
れらを溶媒によって除去することにより剥がす方法も採
用できない。
の、フォトレジストを塗布した半導体基板の表面をワッ
クスと直接接触させる方法では、 研削終了後に、ワッ
クスの融点付近まで温度を上げてワックスを溶かしなが
ら半導体基板を補強板から剥がす方法が採用されている
が、ワックスの表面張力、粘性のために半導体基板に応
力が負荷され、半導体基板が割れてしまうことが多い。
また、この従来のフォトレジストとワックスを直接接触
させる方法では、ワックスを用いて補強板に接着する際
の熱により両者が変質し、溶媒に不溶性となるので、こ
れらを溶媒によって除去することにより剥がす方法も採
用できない。
【０００６】
【課題を解決するための手段】本願発明はこの課題を克
服するために成されたもので、半導体基板上にフォトレ
ジスト、無機膜を順次連続的に形成する工程と、前記半
導体基板を補強板に貼付けた後に前記の補強板を貼付け
た面と反対の側の裏面を研削する工程と、前記無機膜を
エッチング液に浸漬することにより除去して前記補強板
と前記半導体基板を分離する工程により、半導体基板を
薄層化する方法である。
服するために成されたもので、半導体基板上にフォトレ
ジスト、無機膜を順次連続的に形成する工程と、前記半
導体基板を補強板に貼付けた後に前記の補強板を貼付け
た面と反対の側の裏面を研削する工程と、前記無機膜を
エッチング液に浸漬することにより除去して前記補強板
と前記半導体基板を分離する工程により、半導体基板を
薄層化する方法である。
【０００７】前記研削終了後、半導体基板上の無機膜を
選択的に除去するエッチング液に浸すことにより、補強
板と半導体基板との間に応力が付加されることなく自重
により自然に分離することが可能となる。この結果、薄
層化された半導体基板の割れを効果的に防ぐことができ
る。
選択的に除去するエッチング液に浸すことにより、補強
板と半導体基板との間に応力が付加されることなく自重
により自然に分離することが可能となる。この結果、薄
層化された半導体基板の割れを効果的に防ぐことができ
る。
【０００８】
【発明の実施の態様】図１は、本願発明の一実施態様で
あって、半導体基板１を補強板５により補強した状態の
積層構造の断面を示す。半導体基板１の表面側プロセス
の終了したＧａＡｓ半導体基板１の表面１ａに、約０．
６ｍｍ度程の厚さに通常の方法でフォトレジスト２をス
ピンコートし、ウェハー、即ち半導体基板１の表面１ａ
に形成した能動素子、配線等を保護する。
あって、半導体基板１を補強板５により補強した状態の
積層構造の断面を示す。半導体基板１の表面側プロセス
の終了したＧａＡｓ半導体基板１の表面１ａに、約０．
６ｍｍ度程の厚さに通常の方法でフォトレジスト２をス
ピンコートし、ウェハー、即ち半導体基板１の表面１ａ
に形成した能動素子、配線等を保護する。
【０００９】次いで、このフォトレジスト２上に低温成
膜法で、例えばＳｉＮ、ＳｉＯ２、ＳｉＯＮ等の無機膜
３を厚さ５０００オングストロングに形成する。ここで
はシリコンを含む膜を挙げているが、これに制限される
ものではなく、研削する半導体基板１と補強板５に対し
て選択的にエッチングが進行する除去材料でかつ低温形
成できるものであれば、その種類を問わない。また低温
成膜法として通常のスパッタリング法、ＥＣＲ−ＣＶＤ
法等の手法を用いることができる。
膜法で、例えばＳｉＮ、ＳｉＯ２、ＳｉＯＮ等の無機膜
３を厚さ５０００オングストロングに形成する。ここで
はシリコンを含む膜を挙げているが、これに制限される
ものではなく、研削する半導体基板１と補強板５に対し
て選択的にエッチングが進行する除去材料でかつ低温形
成できるものであれば、その種類を問わない。また低温
成膜法として通常のスパッタリング法、ＥＣＲ−ＣＶＤ
法等の手法を用いることができる。
【００１０】次いで半導体基板１の補強板５である厚さ
０・６ｍｍの石英板に、ワックス４（例えば市販のエレ
クトロンワックス等）を用いて貼り付ける。この際にワ
ックス４中に気泡が残ると、研削の途中でこの気泡によ
る熱伝導率の相違に起因して、気泡周辺で半導体基板１
にミクロな段差が生じ、半導体基板１が割れる原因とな
る。このため、半導体基板１と補強板５を上記ワックス
４で仮貼付けした後、両者を軽く加圧しながら真空中で
昇温することにより脱泡する。
０・６ｍｍの石英板に、ワックス４（例えば市販のエレ
クトロンワックス等）を用いて貼り付ける。この際にワ
ックス４中に気泡が残ると、研削の途中でこの気泡によ
る熱伝導率の相違に起因して、気泡周辺で半導体基板１
にミクロな段差が生じ、半導体基板１が割れる原因とな
る。このため、半導体基板１と補強板５を上記ワックス
４で仮貼付けした後、両者を軽く加圧しながら真空中で
昇温することにより脱泡する。
【００1１】次いで補強板５に半導体基板１を貼付けら
れたままの状態で、以後の、例えば、半導体基板１の裏
面１ｂに、表面側迄のスルーホールを形成する工程、裏
面金属の形成工程、あるいは、チップ化のためのダイシ
ング工程等のプロセスを行う。研削後の厚さが１００ミ
クロン以上の場合には、半導体基板１を補強することな
く取扱いが可能であるため、次の工程である補強板５の
分離をこの段階で行うことも可能である。
れたままの状態で、以後の、例えば、半導体基板１の裏
面１ｂに、表面側迄のスルーホールを形成する工程、裏
面金属の形成工程、あるいは、チップ化のためのダイシ
ング工程等のプロセスを行う。研削後の厚さが１００ミ
クロン以上の場合には、半導体基板１を補強することな
く取扱いが可能であるため、次の工程である補強板５の
分離をこの段階で行うことも可能である。
【００1２】次いで、この補強板５に貼付けられている
チップ、或いは半導体基板１を、フッ酸溶液中に浸す。
この場合、図１に示す積層構造の側面の、無機膜３が外
部に面している部分から、エッチングが開始される。こ
の場合、フッ酸溶液では石英補強板５も極微量エッチン
グされるが、無機膜３のエッチングはこの速度をはるか
に上回り、実質的に無機膜３のみが選択的にエッチング
される。
チップ、或いは半導体基板１を、フッ酸溶液中に浸す。
この場合、図１に示す積層構造の側面の、無機膜３が外
部に面している部分から、エッチングが開始される。こ
の場合、フッ酸溶液では石英補強板５も極微量エッチン
グされるが、無機膜３のエッチングはこの速度をはるか
に上回り、実質的に無機膜３のみが選択的にエッチング
される。
【００１３】エッチングが進むと、 自然に補強板５と
チップあるいは半導体基板１が分離される。両者の分離
後、チップ又は半導体基板１の表面に形成したフォトレ
ジスト２を有機溶剤を用いて除去する。
チップあるいは半導体基板１が分離される。両者の分離
後、チップ又は半導体基板１の表面に形成したフォトレ
ジスト２を有機溶剤を用いて除去する。
【００１４】なお、前記実施態様では、エッチング液と
してフッ酸を用いたがこれに限定されるものではなく、
無機膜３を選択的に除去できるものであれば、他のエッ
チング液を用いることもできる。
してフッ酸を用いたがこれに限定されるものではなく、
無機膜３を選択的に除去できるものであれば、他のエッ
チング液を用いることもできる。
【００１５】
【発明の効果】半導体基板の表面上にフォトレジスト、
無機膜を順次連続的に形成し、前記半導体基板の上方に
形成した無機膜の表面を補強板に貼付し、前記半導体基
板の裏面を研削し、研削終了後、半導体基板上の無機膜
のみ選択的に除去するエッチング液に浸すことにより、
補強板と半導体基板との間に応力が付加されることなく
自重により自然に分離することが可能となり、薄層化さ
れた半導体基板と補強板を分離する際の、半導体基板の
割れを効果的に防ぐことができる。
無機膜を順次連続的に形成し、前記半導体基板の上方に
形成した無機膜の表面を補強板に貼付し、前記半導体基
板の裏面を研削し、研削終了後、半導体基板上の無機膜
のみ選択的に除去するエッチング液に浸すことにより、
補強板と半導体基板との間に応力が付加されることなく
自重により自然に分離することが可能となり、薄層化さ
れた半導体基板と補強板を分離する際の、半導体基板の
割れを効果的に防ぐことができる。
【００１６】特に、ＧａＡｓを用いた高周波デバイス
や、ＳｉよりなるのＶＬＳＩ等では最終的な厚みが１０
０μｍ以下という場合も多いので、本願発明を適用する
と有効である。
や、ＳｉよりなるのＶＬＳＩ等では最終的な厚みが１０
０μｍ以下という場合も多いので、本願発明を適用する
と有効である。
【００１７】
【図１】本願発明による、半導体基板を補強板で補強し
た状態の積層構造の断面を示す図である。
た状態の積層構造の断面を示す図である。
【図２】従来の、半導体基板を補強板で補強した状態の
積層構造の断面を示す図である。
積層構造の断面を示す図である。
１：半導体基板 １ａ：半導体基板表面 １ｂ：半導体基板裏面 ２：フォトレジスト ３：無機膜 ４：ワックス ５：補強板
Claims (2)
- 【請求項１】 半導体基板の表面上にフォトレジスト、
無機膜を順次連続的に形成する工程と、前記半導体基板
の上方に形成された無機膜の表面を補強板に貼付した
後、前記半導体基板の裏面を研削する工程と、前記無機
膜を除去し前記補強板と前記半導体基板を分離する工程
とを含む半導体基板の薄層化の方法 - 【請求項２】 前記無機膜は低温成膜法により形成され
たことを特徴とする請求項１に記載の半導体基板の薄層
化の方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069197A JPH10294246A (ja) | 1997-04-18 | 1997-04-18 | 半導体基板の薄層化の方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069197A JPH10294246A (ja) | 1997-04-18 | 1997-04-18 | 半導体基板の薄層化の方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294246A true JPH10294246A (ja) | 1998-11-04 |
Family
ID=14280763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10069197A Pending JPH10294246A (ja) | 1997-04-18 | 1997-04-18 | 半導体基板の薄層化の方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294246A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492195B2 (en) | 1999-12-24 | 2002-12-10 | Hitachi, Ltd. | Method of thinning a semiconductor substrate using a perforated support substrate |
| US6551905B1 (en) * | 2000-10-20 | 2003-04-22 | Trw Inc. | Wafer adhesive for semiconductor dry etch applications |
| JP2007281446A (ja) * | 2006-03-15 | 2007-10-25 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
-
1997
- 1997-04-18 JP JP10069197A patent/JPH10294246A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492195B2 (en) | 1999-12-24 | 2002-12-10 | Hitachi, Ltd. | Method of thinning a semiconductor substrate using a perforated support substrate |
| US6551905B1 (en) * | 2000-10-20 | 2003-04-22 | Trw Inc. | Wafer adhesive for semiconductor dry etch applications |
| JP2007281446A (ja) * | 2006-03-15 | 2007-10-25 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
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