JPH10294433A

JPH10294433A - 強誘電体メモリ素子の製造方法

Info

Publication number: JPH10294433A
Application number: JP9104141A
Authority: JP
Inventors: Yasuyuki Ito; 康幸伊藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-22
Filing date: 1997-04-22
Publication date: 1998-11-04

Abstract

(57)【要約】【課題】減圧雰囲気中での強誘電体薄膜の結晶化工程
中に、強誘電体薄膜や下部電極と層間絶縁膜との界面で
の剥離が起こり易くなる等の問題が生じる。【解決手段】Ｐｔ下部電極１０を形成した後、このＰ
ｔ下部電極１０上に強誘電体薄膜として、ＳＢＴ膜１１
を形成する。次に、Ｐｔ上部電極１２を加工し、その
後、熱処理を行い、ＳＢＴ膜１１を結晶化させた。次
に、ＳＢＴ膜１１とＰｔ下部電極１０とＴｉＮバリアメ
タル層９を所定の大きさに加工した。次に、Ｔａ₂Ｏ₅バ
リア絶縁膜１３を公知のスパッタ法を用いて堆積し、そ
の後、ＳＢＴ膜１１上部にコンタクトホールを形成し
た。次に、Ａｌ膜を形成し、公知のフォトリソグラフィ
法とドライエッチング法を用いて加工し、Ａｌプレート
線１５とした後、熱処理を行い、電極界面を安定化させ
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ素子として用いられる強誘電体メモリ素子の製造方
法に関するものである。

【０００２】

【従来の技術】近年、ビスマス層状構造化合物材料の研
究開発が行われている。このビスマス層状構造化合物薄
膜は強誘電体及び高誘電体集積回路応用に適しているこ
とが分かっており、特に、１０¹²回以上の分極反転後も
特性に変化が見られないという優れた疲労特性が報告さ
れている。

【０００３】また、本発明者はビスマス層状構造化合物
の焼成温度の低下、膜の緻密化、さらにはプロセスの簡
略化をかかる目的で、第１の熱処理工程において、急速
に昇温して、加熱温度を強誘電体薄膜の結晶化温度のご
く近傍として、非常に微細な結晶核が成長した段階で保
持し、さらに、第２の熱処理工程において、減圧雰囲気
中で熱処理を行って強誘電体薄膜を結晶化させる方法を
提案した（特願平８−３６０４１号、及びＪｐｎ．Ｊ．
Ａｐｐｌ．Ｐｈｙｓ．，３５（１９９６）ｐｐ．４９２
５−４９２９）。

【０００４】以下、図１４及び図１５を用いて、従来の
強誘電体メモリ素子の製造工程について説明する。尚、
図１４は従来の強誘電体メモリ素子の製造工程図であ
り、図１５は図１４の工程によって製造された強誘電体
メモリ素子の構造断面図である。また、図１４及び図１
５において、２１はシリコン基板、２２は素子分離領
域、２３はゲート酸化膜、２４は不純物拡散層、２５は
ゲート電極となるポリシリコンワード線、２６はサイド
ウォール、２７は層間絶縁膜、２８はメモリ部コンタク
トプラグ、２９はＴｉＮバリアメタル層、３０はＰｔ下
部電極、３１は強誘電体薄膜となるＳｒＢｉ₂Ｔａ₂Ｏ₉
薄膜（以下、「ＳＢＴ膜」とする。）、３２はＴａ₂Ｏ₅
バリア絶縁膜、３３は層間絶縁膜、３４は上部電極プレ
ート線、３５は層間絶縁膜、３６はＡｌビット線を示
す。

【０００５】まず、図１４（ａ）に示すように、シリコ
ン基板２１上にゲート酸化膜２３を介して形成されたポ
リシリコンワード線２５、ソース／ドレイン領域となる
不純物拡散層２４を備えたスイッチ用トランジスタを公
知のＭＯＳＦＥＴ形成工程により形成し、全面を層間絶
縁膜２７で覆った後、ビット線が半導体基板の不純物拡
散領域と接触する部分のみ、公知のフォトリソグラフィ
法とドライエッチング法を用いて、コンタクトホールを
形成し、不純物を拡散したポリシリコンをこのコンタク
トホールに埋め込んだ後、公知のＣＭＰ（Ｃｈｅｍｉｃ
ａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法
により、層間絶縁膜２７と埋め込まれたポリシリコンか
らなるメモリ部コンタクトプラグ２８表面を平坦化し
た。

【０００６】次に、図１４（ｂ）に示すように、ＴｉＮ
バリアメタル層２９を公知のスパッタ法により、膜厚２
０００Å堆積した後、下部電極３０となるＰｔ薄膜を公
知のスパッタ法により、膜厚１０００Å堆積した。この
Ｐｔ薄膜上に強誘電体薄膜としてＳＢＴ膜３１を形成す
るのであるが、ＳＢＴ膜３１の形成方法は以下に詳しく
述べる。

【０００７】まず、図１７の前駆体溶液の合成フローを
示す図を用いてＳＢＴ膜３１を形成するために、用いた
前駆体溶液の合成方法を説明する。

【０００８】溶液合成の出発原料として、タンタルエト
キシド（Ｔａ（ＯＣ₂Ｈ₅）₅）、ビスマス−２−エチル
ヘキサネート（Ｂｉ（Ｃ₇Ｈ₁₅ＣＯＯ）₂）、及びストロ
ンチウム−２−エチルヘキサネート（Ｓｒ（Ｃ₇Ｈ₁₅Ｃ
ＯＯ）₂）を使用した。タンタルエトキシドを秤量し
（ステップＳ１）、２−エチルヘキサネート中に溶解さ
せ（ステップＳ２）反応を促進するため、１００℃から
最高温度１２０℃まで加熱しながら撹拌し、３０分間反
応させた（ステップＳ３）。その後、１２０℃で反応に
よって生成したエタノールと水分を除去した。

【０００９】この溶液に２０〜３０ｍｌのキシレンに溶
解させたストロンチウム−２−エチルヘキサネートをＳ
ｒ／Ｔａ＝１／２になるように適量加えて（ステップＳ
４）、１２５℃から最高１４０℃で３０分間加熱撹拌し
た（ステップＳ５）。その後、この溶液に１０ｍｌのキ
シレンに溶解させたビスマス−２−エチルヘキサネート
をＳｒ／Ｂｉ／Ｔａ＝１／１／２となるように適量加え
て（ステップＳ６）、１３０℃から最高１５０℃で１０
時間加熱撹拌した（ステップＳ７）。

【００１０】次に、この溶液から低分子量のアルコール
と水とを溶媒として使用したキシレンを除去するため１
３０〜１５０℃の温度で、５時間蒸留した。この溶液か
らダストを除去するために、０．４５μｍ径のフィルタ
で瀘過した（ステップＳ８）。その後溶液のＳｒＢｉ₂
Ｔａ₂Ｏ₉の濃度が０．１ｍｏｌ／リットルになるように
調整し、これを前駆体溶液とした（ステップＳ９）。
尚、これらの原料は上記のものに限定されるものではな
く、また、溶媒についても、出発原料が十分に溶解する
ものであればよい。

【００１１】次いで、この前駆体溶液を使用し、以下の
工程で成膜を行った。

【００１２】まず、回転させたウエハ上に上述の前駆体
溶液を滴下し、スピン塗布した。塗布条件は３０００ｒ
ｐｍで、２０秒間であった。その後、完全に溶媒を揮発
させるため、ウエハを２５０℃に加熱したホットプレー
ト上に乗せ、５分間大気中で乾燥し、続いて、ＲＴＡ法
を用いて、第１の焼成として大気圧酸素雰囲気中で、６
００℃で３０分間の熱処理を行った。この成膜工程を３
回繰り返し、膜厚２０００ÅのＳＢＴ膜３１を成膜し
た。このようにして形成したＳＢＴ膜３１は、表面が平
滑で、膜中の構造も粒径が１００Å以下で非常に緻密で
あった。

【００１３】次に、ＳＢＴ膜３１とＰｔ膜とＴｉＮバリ
アメタル層２９を公知のフォトリソグラフィ法とドライ
エッチング法を用いて、２．１μｍ角の大きさに加工し
下部電極３０を形成して、図１４（ｂ）に示したような
形状とした。ドライエッチングには、ＥＣＲエッチャー
を用い、使用したガス種は、ＳＢＴ膜３１がＡｒとＣｌ
₂とＣＦ₄との混合ガス、Ｐｔ膜がＣ₂Ｆ₆とＣＨＦ₃とＣ
ｌ₂との混合ガス、ＴｉＮバリアメタル層２９がＣｌ₂ガ
スであった。このとき、ＳＢＴ膜及びＰｔ下部電極は非
常に緻密で、平坦であるので、精密な微細加工が可能で
あり、ＣＤロスは、０．１μｍ以下に抑えることができ
る。

【００１４】次に、図１４（ｃ）に示すように、膜厚３
００ÅのＴａ₂Ｏ₅バリア絶縁膜３２を公知のスパッタ法
を用いて堆積し、続いて、層間絶縁膜３３として、膜厚
１５００Åのシリコン酸化膜を公知のＣＶＤ法にて堆積
し、その後、ＳＢＴ膜３１上部に公知のフォトリソグラ
フィ法とドライエッチング法を用いて、１．７μｍ角の
コンタクトホールを形成した。

【００１５】次に、図１４（ｄ）に示すように、膜厚１
０００ÅのＰｔ上部電極プレート線３４を形成した後、
公知のフォトリソグラフィ法とドライエッチング法を用
いて加工した後、第２の焼成として、５Ｔｏｒｒ酸素雰
囲気中で６００℃で３０分間の熱処理を行い、ＳＢＴ膜
３１を結晶化させた。

【００１６】その後、公知の平坦化技術により、ＣＶＤ
法を用いて層間絶縁膜３５を堆積して平坦化を行い、公
知のフォトリソグラフィ法とドライエッチング法を用い
て、スイッチング用トランジスタのもう一方の不純物拡
散領域へのコンタクトホールを形成し、公知のＡｌ配線
技術を用いて、Ａｌビット線３６を形成し、強誘電体メ
モリセルを完成した（図１５）。

【００１７】

【発明が解決しようとする課題】上述した従来の製造方
法では、減圧雰囲気中での強誘電体薄膜の結晶化工程中
に、強誘電体薄膜や下部電極と層間絶縁膜との界面での
剥離が起こり易くなったり、強誘電体薄膜と層間絶縁膜
との間で反応や相互拡散が起こるなどの問題が生じる。

【００１８】上述の従来工程により作成された強誘電体
メモリセルのリーク電流密度を公知の電流−電圧測定法
を用いて測定した。図１６に、強誘電体メモリセルへの
印加電圧を０〜１０Ｖまで０．１Ｖステップで変化させ
た時の強誘電体キャパシタのリーク電流密度の変化の一
例を示す。図１６から分かるように、リーク電流が非常
に大きく、絶縁耐圧も悪い。印加電圧が３Ｖでのリーク
電流密度は、１．２×１０^-5Ａ／ｃｍ²であり、強誘電
体キャパシタとしては不十分な特性であった。また、強
誘電特性については、リーク電流が大き過ぎて測定は不
可能であった。このように、図１４及び図１５に示す従
来工程では、リーク電流が非常に大きい部分が多く観察
された。

【００１９】次に、この強誘電体メモリセルの断面構造
を走査電子顕微鏡で観察したところ、ＳＢＴ膜３１と層
間絶縁膜３３とが、Ｔａ₂Ｏ₅バリア絶縁膜３２を破って
反応している部分や、ＳＢＴ膜３１とＴａ₂Ｏ₅バリア絶
縁膜３２との界面で剥離が発生している部分が多く観察
された。このように、リーク電流が大きいのは、層間絶
縁膜３３とＳＢＴ膜３１との反応や、層間絶縁膜３３の
剥離によるものと考えられる。

【００２０】

【課題を解決するための手段】請求項１記載の本発明の
強誘電体メモリ素子の製造方法は、一のスイッチ用トラ
ンジスタと一の強誘電体キャパシタを有するメモリセル
とが導電性プラグで電気的に接続された強誘電体メモリ
素子の製造方法において、上記スイッチ用トランジスタ
を形成した半導体基板上に層間絶縁膜として第１の絶縁
膜を形成する工程と、該第１の絶縁膜に第１のコンタク
トホールを形成し、該第１のコンタクトホール内部に上
記導電性プラグを埋設する工程と、全面に下部電極材
料、誘電体膜及び上部電極材料を順次形成する工程と、
上記上部電極材料を所定の形状にパターニングし、上部
電極を形成する工程と、上記誘電体膜に熱処理を施こす
ことにより結晶化し、強誘電体膜を形成する工程と、上
記強誘電体膜と上記下部電極材料とを所定の形状にパタ
ーニングし、下部電極を形成する工程と、全面に第２の
絶縁膜を形成した後、上記上部電極表面が露出するよう
に、上記第２の絶縁膜に第２のコンタクトホールを形成
する工程と、上記第２のコンタクトホール上に配線材料
を堆積させ、所定の形状にパターニングし、配線を形成
する工程とを有することを特徴とするものである。

【００２１】また、請求項２記載の本発明の強誘電体メ
モリ素子の製造方法は、上記熱処理工程において、加熱
雰囲気の圧力が２Ｔｏｒｒ以上で且つ、２０Ｔｏｒｒ以
下であることを特徴とする、請求項１記載の不揮発性メ
モリ素子の製造方法である。

【００２２】更に、請求項３記載の本発明の強誘電体メ
モリ素子の製造方法は、上記熱処理工程において、加熱
温度が５００℃以上で且つ、６５０℃以下であることを
特徴とする、請求項１又は請求項２記載の不揮発性メモ
リ素子の製造方法である。

【００２３】

【実施の形態】以下、一の実施の形態に基づいて本発明
について詳細に説明する。

【００２４】尚、図１は本発明の一の実施の形態の半導
体装置の製造工程図であり、図２は図１の工程により製
造された半導体メモリ素子の断面図である。図１及び図
２において、１は第１導電型シリコン基板、２は素子分
離酸化膜、３はゲート酸化膜、４は第２導電型不純物拡
散領域、５はゲート電極となるポリシリコンワード線、
６はサイドウォール、７、１４、１６は層間絶縁膜、８
はメモリ部コンタクトプラグ、９はＴｉＮバリアメタル
層、１０はＰｔ下部電極、１１は強誘電体薄膜となるＳ
ＢＴ膜、１２はＰｔ上部電極、１３はＴａ₂Ｏ₅バリア絶
縁膜、１５はＡｌプレート線、１７はＡｌビット線を示
す。

【００２５】まず、図１（ａ）に示すように、シリコン
基板１上にゲート酸化膜３を介して形成されたポリシリ
コンワード線５、ソース／ドレイン領域となる不純物拡
散層４を備えたスイッチ用トランジスタを公知のＭＯＳ
ＦＥＴ形成工程により形成し、全面を層間絶縁膜７で覆
った後、ビット線が半導体基板の不純物拡散領域と接触
する部分のみ公知のフォトリソグラフィ法とドライエッ
チング法を用いて、コンタクトホールを形成し、不純物
を拡散したポリシリコンをこのコンタクトホールに埋め
込んだ後、公知のＣＭＰ法により、層間絶縁膜７と埋め
込まれたポリシリコンからなるコンタクトプラグ８表面
を平坦化した。

【００２６】次に、図１（ｂ）に示したように、ＴｉＮ
バリアメタル層９を公知のスパッタ法により、膜厚２０
００Å堆積した後、Ｐｔ薄膜を公知のスパッタ法によ
り、膜厚１０００Å堆積してＰｔ下部電極１０とした。
この下部電極上に強誘電体薄膜として、ＳＢＴ膜を形成
する。

【００２７】この際、まず、このＳＢＴ膜を形成するた
めに用いる前駆体溶液の合成を図１７に示す従来技術と
同様の方法で形成する。すなわち、溶液合成の出発原料
として、タンタルエトキシド（Ｔａ（ＯＣ₂Ｈ₅）₅）、
ビスマス−２−エチルヘキサネート（Ｂｉ（Ｃ₇Ｈ₁₅Ｃ
ＯＯ）₂）、及びストロンチウム−２−エチルヘキサネ
ート（Ｓｒ（Ｃ₇Ｈ₁₅ＣＯＯ）₂）を使用した。タンタル
エトキシドを秤量し（ステップＳ１）、２−エチルヘキ
サネート１８中に溶解させ（ステップＳ２）、反応を促
進するため、１００℃から最高温度１２０℃まで加熱し
ながら撹拌し、３０分間反応させた（ステップＳ３）。

【００２８】その後、１２０℃で反応によって生成した
エタノールと水分を除去した。この溶液に２０〜３０ｍ
ｌのキシレンに溶解させたストロンチウム−２−エチル
ヘキサネートをＳｒ／Ｔａ＝１／２になるように適量加
えて（ステップＳ４）、１２５℃から最高１４０℃で３
０分間加熱撹拌した（ステップＳ５）。その後、この溶
液に１０ｍｌのキシレンに溶解させたビスマス−２−エ
チルヘキサネートをＳｒ／Ｂｉ／Ｔａ＝１／１／２とな
るように適量加えて（ステップＳ６）、１３０℃から最
高１５０℃で１０時間加熱撹拌した（ステップＳ７）。

【００２９】次に、この溶液から低分子量のアルコール
と水とを溶媒として使用したキシレンを除去するため１
３０〜１５０℃の温度で、５時間蒸留した。この溶液か
らダストを除去するために、０．４５μｍ径のフィルタ
で瀘過した（ステップＳ８）。その後溶液のＳｒＢｉ₂
Ｔａ₂Ｏ₉の濃度が０．１ｍｏｌ／リットルになるように
調整し、これを前駆体溶液とした（ステップＳ９）。
尚、これらの原料は上記のものに限定されるものではな
く、また、溶媒についても、出発原料が十分に溶解する
ものであればよい。

【００３０】次に、回転させたウエハ上に上述の前駆体
溶液を滴下しスピン塗布した。塗布条件は、３０００ｒ
ｐｍで２０秒間であった。その後、完全に溶媒を揮発さ
せるため、ウエハを２５０℃に加熱したホットプレート
上に乗せ、５分間大気中で乾燥し、続いて、ＲＴＡ法を
用いて第１の焼成として、大気圧酸素雰囲気中で６００
℃で３０分間の熱処理を行った。

【００３１】この成膜工程を３回繰り返し、膜厚２００
０ÅのＳＢＴ膜１１を形成した。このようにして形成し
たＳＢＴ１１膜は、表面が平滑で膜中の構造も粒径が１
００Å以下で非常に緻密であった。

【００３２】次に、膜厚が１０００ÅのＰｔ薄膜を形成
した後、公知のフォトリソグラフィ法とドライエッチン
グ法を用いて、１．７μｍ角の大きさのＰｔ上部電極１
２を加工した。その後、第２の焼成として、５Ｔｏｒｒ
で酸素雰囲気中、６００℃で３０分間の熱処理を行い、
ＳＢＴ膜１１を結晶化させた。結晶化させた後のＳＢＴ
膜１１の断面はやはり非常に平滑で緻密であり、強誘電
体キャパシタの形状を損ねることはなかった。

【００３３】尚、ＳＢＴ膜１１を結晶化させた後、Ｐｔ
薄膜を加工してもよいが、その場合は、ＳＢＴ膜１１の
熱膨張率がＰｔの熱膨張率に比べて大きいため、結晶化
の熱処理の際にＰｔ薄膜にクラックが発生しやすいとい
う問題点がある。

【００３４】次に、ＳＢＴ膜１１とＰｔ下部電極１０と
ＴｉＮバリアメタル層９を公知のフォトリソグラフィ法
とドライエッチング法とを用いて、２．０μｍ角の大き
さに加工して、図１（ｂ）に示したような形状とした。
ドライエッチングには、ＥＣＲエッチャーを用い、使用
したガス種は、ＳＢＴ膜１１がＡｒとＣｌ₂とＣＦ₄との
混合ガス、Ｐｔ下部電極１０がＣ₂Ｆ₆とＣＨＦ₃とＣｌ₂
との混合ガス、ＴｉＮバリアメタル層９がＣｌ₂ガスで
あった。このとき、ＳＢＴ膜１１及びＰｔ下部電極１０
は非常に緻密で平坦であるので、精密な微細加工が可能
であり、ＣＤロスは０．１μｍ以下に抑えることができ
る。

【００３５】次に、図１（ｃ）に示したように、膜厚３
００ÅのＴａ₂Ｏ₅バリア絶縁膜１３を公知のスパッタ法
を用いて堆積し、その後、ＳＢＴ膜１１上部に公知のフ
ォトリソグラフィ法とドライエッチング法とを用いて、
１．２μｍ角のコンタクトホールを形成した。

【００３６】次に、図１（ｄ）に示したように、膜厚４
０００ÅのＡｌ膜を形成し、公知のフォトリソグラフィ
法とドライエッチング法を用いて加工し、Ａｌプレート
線１５とした後、常圧窒素雰囲気中で４００℃で３０分
間の熱処理を行い、電極界面を安定化させた。その後、
公知の平坦化技術によりＣＶＤ法を用いて層間絶縁膜１
６を堆積して平坦化を行い（図１（ｅ））、公知のフォ
トリソグラフィ法とドライエッチング法とを用いて、ス
イッチング用トランジスタのもう一方の不純物拡散領域
へのコンタクトホールを形成し、公知のＡｌ配線技術を
用いてＡｌビット線１７を形成し、図２に示したような
強誘電体メモリ素子を完成した。

【００３７】このようにして作製した強誘電体メモリ素
子の強誘電特性を公知のソーヤタワー回路を用いて測定
した。図３はそれぞれ電界強度を５０〜２５０ｋＶ／ｃ
ｍの間で変化させた時のヒステリシスループの形状を示
している。ヒステリシスループの形状は１００ｋＶ／ｃ
ｍ以上でほぼ一致しており、電界強度１５０ｋＶ／ｃｍ
でＰｒ＝８．５μＣ／ｃｍ²、Ｅｃ＝４０ｋＶ／ｃｍと
いう値が得られており、強誘電体キャパシタとして十分
な動作が確認された。

【００３８】次に、強誘電体メモリ素子のリーク電流密
度を公知の電流−電圧測定法を用いて測定した。図４は
強誘電体メモリ素子への印加電圧を０〜１０ｖまで０．
１Ｖステップで変化させたときの強誘電体メモリ素子の
リーク電流密度の変化を示す。印加電圧３Ｖでのリーク
電流密度は４．８×１０^-8Ａ／ｃｍ²であり、また、印
加電圧１０Ｖでも絶縁破壊が起こっていないことから、
強誘電体キャパシタとして十分な特性が確認された。

【００３９】図５は電圧３Ｖ、周波数１ＭＨｚのパルス
を印加して繰り返し分極反転を行ったときの、繰り返し
分極反転回数に対する蓄積電荷量ΔＱの変化をプロット
したグラフである。２×１０¹¹サイクルの分極反転後
も、蓄積電荷量に全く変化は見られず、不揮発性メモリ
として良好な特性を示した。

【００４０】尚、上記実施の形態において、強誘電体薄
膜の材料としてＳＢＴを用いたが、本発明はこれに限定
されるものではなく、ビスマス層状構造化合物である、
ＳｒＢｉ₂Ｎｂ₂Ｏ₉、ＳｒＢｉ₂（Ｔａ，Ｎｂ）₂Ｏ₉、Ｂ
ｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、ＳｒＢｉ₄（Ｔ
ｉ，Ｚｒ）₄Ｏ₁₅、ＣａＢｉ₂Ｔａ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂
Ｏ₉、ＢａＢｉ₂Ｎｂ₂Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ₉などのゾ
ルゲル法又はＭＯＤ法で成膜可能な材料であれば、本発
明は適用可能である。

【００４１】また、第２の熱処理工程の加熱雰囲気の圧
力が１０Ｔｏｒｒの場合の測定結果は、以下の通りであ
る。即ち、図６、図７及び図８は、上述の製造工程によ
り得られた膜の第２焼成温度に対する強誘電特性を示す
グラフである。強誘電特性の測定は、図２に示すタイプ
のキャパシタに対して、公知のソーヤタワー回路を用い
て印加電圧を３Ｖとして行ったものである。図６は、膜
の残留分極Ｐｒの値を示すグラフである。第２の焼成温
度の低下に伴いＰｒも減少するが、第２焼成温度が６０
０℃でも４μＣ／ｃｍ²以上の値が得られている。図７
は、この製造方法で作製した膜の抗電界Ｅｃの値を示す
グラフであり、５００℃以上では、第２の焼成温度に因
らずほぼ一定の値を示している。図８に示す蓄積電荷量
ΔＱは、図６に示したＰｒと同じように、第２の焼成温
度に依存して増加し、第２焼成温度が５００℃以上では
良好な特性を示している。

【００４２】例えば、第１の焼成温度６００℃で大気圧
酸素雰囲気中で３０分間アニールを行い、第２の焼成を
１０Ｔｏｒｒ酸素雰囲気中６００℃で３０分間アニール
を行った場合、７００Å以下の球状の結晶粒からなる緻
密な膜となっていた。

【００４３】また、第２の焼成として、ＲＴＡ法を用い
て、６００℃で３０分の焼成を１〜７６０Ｔｏｒｒ酸素
雰囲気中にて行った場合の測定結果を以下に示す。上記
条件以外、素子構造、その他の製造工程等は上述の実施
の形態と同様である。尚、ここで、第２焼成の雰囲気ガ
ス圧力（以下、「第２の焼成圧力」という。）の範囲を
１〜７６０Ｔｏｒｒとしたのは、１Ｔｏｒｒのときに形
成されたＳＢＴ膜が強誘電性をほとんど示さなかったの
でこれを下限として、大気圧である７６０Ｔｏｒｒを上
限としたものである。

【００４４】図９、図１０及び図１１は上述の製造工程
により得られた膜の第２の焼成圧力に対する強誘電特性
を示すグラフである。強誘電特性の測定は、図２に示す
タイプのキャパシタに対して、公知のソーヤタワー回路
を用いて、印加電圧を３Ｖとして行ったものである。

【００４５】図９は、第２の焼成圧力に対する膜の残留
分極Ｐｒの値を示すグラフである。雰囲気ガス圧力が７
６０Ｔｏｒｒではほとんど強誘電性を示さなかったが、
それからガス圧が低下するとＰｒ値は増加し、圧力５Ｔ
ｏｒｒ付近で極大となり、それよりさらに圧力が低下す
ると、Ｐｔ値は減少する。圧力５Ｔｏｒｒのときの残留
分極Ｐｒは、５．５μＣ／ｃｍ²、抗電界Ｅｃは２５ｋ
Ｖ／ｃｍと、強誘電キャパシタとして十分な特性が得ら
れた。また、図９から、第２焼成圧力が２Ｔｏｒｒ〜２
０Ｔｏｒｒの範囲であれば、Ｐｒは２．５μＣ／ｃｍ²
以上となり、十分な強誘電特性を示している。

【００４６】図１０に示すように、第２の焼成圧力に対
する膜の蓄積電荷量ΔＱも残留分極Ｐｒと同様、雰囲気
ガス圧力が７６０Ｔｏｒｒから低下すると値は増大し、
圧力５Ｔｏｒｒ付近で極大となり、それよりさらに圧力
が低下すると値は減少する。圧力５Ｔｏｒｒのときの蓄
積電荷量ΔＱは１０．２μＣ／ｃｍ²という優れた値が
得られた。また、一般的にＭｂｉｔクラスの集積度の強
誘電体メモリであれば、５μＣ／ｃｍ²以上の蓄積電荷
量が必要である。したがって、図１０から、第２の焼成
圧力が２Ｔｏｒｒ〜２０Ｔｏｒｒの範囲で蓄積電荷量Δ
Ｑが５μＣ／ｃｍ²以上となっており、この範囲の圧力
により製造されたものであればＭｂｉｔクラスの集積度
の強誘電体メモリとして必要な蓄積電荷量ΔＱを得るこ
とができる。さらに、この第２の焼成圧力で製造された
ＳＢＴ膜を観察した結果、緻密で表面平坦化性も良好で
あることが確認できている。

【００４７】また、図１１は、第２の焼成圧力に対する
膜の抗電界Ｅｃの値を示すグラフである。第２の焼成圧
力が２Ｔｏｒｒ〜２０Ｔｏｒｒの範囲で、２５ｋＶ／ｃ
ｍ近傍のほぼ一定になっている。図１２は第２の焼成圧
力に対し、３Ｖ印加した時のリーク電流の変化を示すグ
ラフである。第２の焼成圧力がいずれのガス圧において
も、１０^-7〜１０^-8台の良好な値が得られている。

【００４８】また、図１３は、第２の焼成圧力に対する
膜のＸ線回折パターンを示す図である。図１３におい
て、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇはそれぞれ、第２の焼
成圧力が７６０Ｔｏｒｒ、２００Ｔｏｒｒ、２０Ｔｏｒ
ｒ、１０Ｔｏｒｒ、２Ｔｏｒｒ、１Ｔｏｒｒ、０．１Ｔ
ｏｒｒのものである。また、図１３において、横軸は回
折角度２θ（ｄｅｇ）であり、縦軸は回折強度（任意強
度）であるが、縦軸ではそれぞれの第２焼成圧力につい
て回折強度０となる位置を移動させているものである。
そして、図１３中、ＳＢＴ（００８）、ＳＢＴ（１０
５）、ＳＢＴ（１１０）、及びＳＢＴ（２００）はＳｒ
Ｂｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）による回折ピーク、δ−Ｔａ
Ｏ（００１）及びδ−ＴａＯ（００２）はδ相ＴａＯに
よる回折ピーク、Ｓｉはシリコン基板による回折ピー
ク、ＰｔはＰｔ下部電極による回折ピークを示すもので
ある。

【００４９】図１３によれば、２Ｔｏｒｒ〜２００Ｔｏ
ｒｒのものでは、ＳＢＴの多結晶ピーク（ＳＢＴ（００
８）、ＳＢＴ（１０５）、ＳＢＴ（１１０）、ＳＢＴ
（２００））が現れており、１Ｔｏｒｒのものでは、Ｓ
ＢＴピークはなく、ＴａＯのピーク（δ−ＴａＯ（００
１）及びδ−ＴａＯ（００２））が現れている。そし
て、７６０Ｔｏｒｒのものでは、ＳＢＴピークが非常に
ブロードになっており、アモルファスライクな膜になっ
ているものと考えられる。このＸ線回折の観察結果によ
れば、第２の焼成圧力としては、２Ｔｏｒｒ〜２００Ｔ
ｏｒｒの範囲において、ＳＢＴピークを示す膜が得られ
たことがわかる。

【００５０】

【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、層間絶縁膜形成後に高温熱処理を行
う必要がないため、層間絶縁膜と強誘電体膜との反応や
層間絶縁膜の剥離などが抑制され、より高密度デバイス
の作成が実現できる。

【００５１】また、請求項２又は請求項３に記載の本発
明を用いることにより、より十分な強誘電特性を有し、
緻密で表面平坦性が良好な強誘電体薄膜を有するメモリ
素子を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体メモリ素子の製
造工程図である。

【図２】本発明の一実施の形態の製造方法により形成さ
れた半導体メモリ素子の構造断面図である。

【図３】電界強度を変化させたときのヒステリシスルー
プを示す図である。

【図４】印加電圧に対するリーク電流密度の変化を示す
図である。

【図５】分極反転回数に対する蓄積電荷量の変化をプロ
ットしたグラフを示す図である。

【図６】第２の焼成温度に対する膜の残留分極の値を示
す図である。

【図７】第２の焼成温度に対する膜の抗電界の値を示す
図である。

【図８】第２の焼成温度に対する膜の蓄積電荷量を示す
図である。

【図９】第２の焼成の雰囲気ガス圧力に対する膜の残留
分極の値を示す図である。

【図１０】第２の焼成の雰囲気ガス圧力に対する膜の蓄
積電荷量を示す図である。

【図１１】第２の焼成の雰囲気ガス圧力に対する膜の抗
電界の値を示す図である。

【図１２】第２の焼成の雰囲気ガス圧力に対する膜のリ
ーク電流密度を示す図である。

【図１３】第２の焼成の雰囲気ガス圧力に対する膜のＸ
線回折パターンを示す図である。

【図１４】従来の不揮発性メモリ素子の製造工程図であ
る。

【図１５】従来の製造方法により作製された不揮発性メ
モリ素子の構造断面図である。

【図１６】従来技術における、印加電圧に対する強誘電
体キャパシタのリーク電流密度の変化を示す図である。

【図１７】前駆体溶液の合成フローを示す図である。

【符号の説明】

１第１導電型シリコン基板２素子分離酸化膜３ゲート酸化膜４第２導電型不純物拡散領域５ポリシリコンワード線６サイドウォール７、１４、１６層間絶縁膜８メモリ部コンタクトプラグ９ＴｉＮバリアメタル層１０Ｐｔ下部電極１１ＳＢＴ膜１２Ｐｔ上部電極１３Ｔａ₂Ｏ₅バリア絶縁膜１５Ａｌプレート線１７Ａｌビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】一のスイッチ用トランジスタと一の強誘
電体キャパシタを有するメモリセルとが導電性プラグで
電気的に接続された強誘電体メモリ素子の製造方法にお
いて、上記スイッチ用トランジスタを形成した半導体基板上に
層間絶縁膜として第１の絶縁膜を形成する工程と、該第１の絶縁膜に第１のコンタクトホールを形成し、該
第１のコンタクトホール内部に上記導電性プラグを埋設
する工程と、全面に下部電極材料、誘電体膜及び上部電極材料を順次
形成する工程と、上記上部電極材料を所定の形状にパターニングし、上部
電極を形成する工程と、上記誘電体膜に熱処理を施こすことにより結晶化し、強
誘電体膜を形成する工程と、上記強誘電体膜と上記下部電極材料とを所定の形状にパ
ターニングし、下部電極を形成する工程と、全面に第２の絶縁膜を形成した後、上記上部電極表面が
露出するように、上記第２の絶縁膜に第２のコンタクト
ホールを形成する工程と、上記第２のコンタクトホール上に配線材料を堆積させ、
所定の形状にパターニングし、配線を形成する工程とを
有することを特徴とする、強誘電体メモリ素子の製造方
法。
【請求項２】上記熱処理工程において、加熱雰囲気の
圧力が２Ｔｏｒｒ以上で且つ、２０Ｔｏｒｒ以下である
ことを特徴とする、請求項１記載の不揮発性メモリ素子
の製造方法。
【請求項３】上記熱処理工程において、加熱温度が５
００℃以上で且つ、６５０℃以下であることを特徴とす
る、請求項１又は請求項２記載の不揮発性メモリ素子の
製造方法。