JPH10294457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10294457A JPH10294457A JP10309497A JP10309497A JPH10294457A JP H10294457 A JPH10294457 A JP H10294457A JP 10309497 A JP10309497 A JP 10309497A JP 10309497 A JP10309497 A JP 10309497A JP H10294457 A JPH10294457 A JP H10294457A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ゲート電極とソース、ドレイン領域を同時に選
択Ｓｉ成長によりせり上げる工程を有する絶縁ゲート型
電界効果トランジスタのゲートとソースもしくはドレイ
ン間の接合リーク電流が増大する。 【解決手段】選択Ｓｉ成長前処理として、サイドウォー
ル５に対するエッチング速度が１０乃至１ｎｍ／ｍｉｎ
のエッチング液を用い、自然酸化膜を除去し選択Ｓｉ成
長条件を基板１上の成長速度がゲート電極４上の成長速
度より速くなる条件で、Ｓｉ膜８Ｂ，８Ｃを形成したの
ち、不純物のイオン注入によりソース領域６とドレイン
領域７を形成する。
択Ｓｉ成長によりせり上げる工程を有する絶縁ゲート型
電界効果トランジスタのゲートとソースもしくはドレイ
ン間の接合リーク電流が増大する。 【解決手段】選択Ｓｉ成長前処理として、サイドウォー
ル５に対するエッチング速度が１０乃至１ｎｍ／ｍｉｎ
のエッチング液を用い、自然酸化膜を除去し選択Ｓｉ成
長条件を基板１上の成長速度がゲート電極４上の成長速
度より速くなる条件で、Ｓｉ膜８Ｂ，８Ｃを形成したの
ち、不純物のイオン注入によりソース領域６とドレイン
領域７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に絶縁ゲート型電界効果トランジスタの
製造方法に関する。
方法に関し、特に絶縁ゲート型電界効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳ Ｔｒ．とも記す）の微細化におい
ては、単チャネル効果が問題となることが知られてお
り、この単チャネル効果を抑制する方法の一つとして、
トランジスタのソース・ドレインの拡散層深さを浅くす
ることが考えられている。しかし、単に拡散層を浅くす
る方法では、シート抵抗の増大や配線材料とのコンタク
ト抵抗の増大などの問題を生ずる。この為、ソース・ド
レイン領域上とゲート電極上をせり上げる方法が、例え
ば特開平２−８４７４０号公報に提案されている。以下
この方法について図４を用いて説明する。
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳ Ｔｒ．とも記す）の微細化におい
ては、単チャネル効果が問題となることが知られてお
り、この単チャネル効果を抑制する方法の一つとして、
トランジスタのソース・ドレインの拡散層深さを浅くす
ることが考えられている。しかし、単に拡散層を浅くす
る方法では、シート抵抗の増大や配線材料とのコンタク
ト抵抗の増大などの問題を生ずる。この為、ソース・ド
レイン領域上とゲート電極上をせり上げる方法が、例え
ば特開平２−８４７４０号公報に提案されている。以下
この方法について図４を用いて説明する。
【０００３】まず図４（ａ）に示すように、Ｓｉ基板１
上に素子分離酸化膜２とゲート酸化膜３、及びゲート電
極４Ａを形成した後、酸化膜からなるサイドウォール５
を形成する。次で不純物のイオン注入によりソース領域
６及びドレイン領域７を形成する。次に図４（ｂ）に示
すようにソース、ドレイン領域６，７上とゲート電極４
Ａ上に選択的にＳｉ膜８（８Ａ〜８Ｃ）を形成しせり上
げる構造や、せり上げた後、図４（ｃ）に示すように、
成長領域をシリサイド化してＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成するものである。この方法によれば、浅
い拡散層の形成と低抵抗化を同時に達成することができ
る。
上に素子分離酸化膜２とゲート酸化膜３、及びゲート電
極４Ａを形成した後、酸化膜からなるサイドウォール５
を形成する。次で不純物のイオン注入によりソース領域
６及びドレイン領域７を形成する。次に図４（ｂ）に示
すようにソース、ドレイン領域６，７上とゲート電極４
Ａ上に選択的にＳｉ膜８（８Ａ〜８Ｃ）を形成しせり上
げる構造や、せり上げた後、図４（ｃ）に示すように、
成長領域をシリサイド化してＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成するものである。この方法によれば、浅
い拡散層の形成と低抵抗化を同時に達成することができ
る。
【０００４】又ソース・ドレイン形成用のイオン注入を
Ｓｉ膜を形成した後に行う方法もある。以下図４を参照
して説明する。まずＳｉ基板１上に素子分離酸化膜２と
ゲート酸化膜３、及びゲート電極４Ａを形成した後、酸
化膜からなるサイドウォール５を形成する。次に図４
（ｂ）に示したように、Ｓｉ基板１とゲート電極４Ａ上
に選択的にＳｉ膜８（８Ａ〜８Ｃ）を形成してせり上げ
た後、ソース、ドレイン領域６，７形成のためのイオン
注入を行なう。その後、図４（ｃ）に示したように、成
長領域をシリサイド化してＴｉシリサイド膜９（９Ａ〜
９Ｃ）を形成するものである。この方法によっても、浅
い拡散層の形成と低抵抗化を同時に達成することができ
る。
Ｓｉ膜を形成した後に行う方法もある。以下図４を参照
して説明する。まずＳｉ基板１上に素子分離酸化膜２と
ゲート酸化膜３、及びゲート電極４Ａを形成した後、酸
化膜からなるサイドウォール５を形成する。次に図４
（ｂ）に示したように、Ｓｉ基板１とゲート電極４Ａ上
に選択的にＳｉ膜８（８Ａ〜８Ｃ）を形成してせり上げ
た後、ソース、ドレイン領域６，７形成のためのイオン
注入を行なう。その後、図４（ｃ）に示したように、成
長領域をシリサイド化してＴｉシリサイド膜９（９Ａ〜
９Ｃ）を形成するものである。この方法によっても、浅
い拡散層の形成と低抵抗化を同時に達成することができ
る。
【０００５】
【発明が解決しようとする課題】上述した従来の方法
は、選択Ｓｉ成長法を用い、ソース、ドレイン領域とゲ
ート電極上とを同時にせり上げている。
は、選択Ｓｉ成長法を用い、ソース、ドレイン領域とゲ
ート電極上とを同時にせり上げている。
【０００６】一般に、選択Ｓｉ成長法を用いるプロセス
では、選択性の崩れなどにより絶縁膜上へのＳｉ堆積の
可能性がある。例えば、ソース、ドレイン領域およびゲ
ート電極上への選択Ｓｉ成長プロセスにおいては、サイ
ドウォール上にシリコンの結晶粒が成長することによ
り、ゲート電極とソース領域間もしくはゲート電極とド
レイン領域間がシリコン粒で接続され、電気的にショー
トする可能性がある。
では、選択性の崩れなどにより絶縁膜上へのＳｉ堆積の
可能性がある。例えば、ソース、ドレイン領域およびゲ
ート電極上への選択Ｓｉ成長プロセスにおいては、サイ
ドウォール上にシリコンの結晶粒が成長することによ
り、ゲート電極とソース領域間もしくはゲート電極とド
レイン領域間がシリコン粒で接続され、電気的にショー
トする可能性がある。
【０００７】せり上げプロセスでは、ソース、ドレイン
領域とゲート電極上に同時にＳｉ膜を形成するが、ゲー
ト電極上へのＳｉ成長は図４（ｂ）に示したように、ゲ
ート電極４Ａの上面から上方向に向かってＳｉ膜８Ａが
成長すると同時に、ゲート電極４Ａの側壁から横方向に
もＳｉ膜８Ａが成長する。さらに成長を続けると、横方
向の成長進行に伴い形成されたＳｉ膜８Ａ下面より、更
に下方向にＳｉ膜が成長する。一方、ソース及びドレイ
ン領域６，７上では上方向にＳｉ膜８Ｂ，８Ｃが成長す
る。このため、せり上げプロセスでは、ゲート電極４Ａ
とソースもしくはドレイン領域間距離がＳｉ膜の成長に
より実質的に短くなる。
領域とゲート電極上に同時にＳｉ膜を形成するが、ゲー
ト電極上へのＳｉ成長は図４（ｂ）に示したように、ゲ
ート電極４Ａの上面から上方向に向かってＳｉ膜８Ａが
成長すると同時に、ゲート電極４Ａの側壁から横方向に
もＳｉ膜８Ａが成長する。さらに成長を続けると、横方
向の成長進行に伴い形成されたＳｉ膜８Ａ下面より、更
に下方向にＳｉ膜が成長する。一方、ソース及びドレイ
ン領域６，７上では上方向にＳｉ膜８Ｂ，８Ｃが成長す
る。このため、せり上げプロセスでは、ゲート電極４Ａ
とソースもしくはドレイン領域間距離がＳｉ膜の成長に
より実質的に短くなる。
【０００８】この時、図４（ａ）に示したように、ゲー
ト電極側壁上部のサイドウォール５で被覆されていない
領域Ｌが広い場合、ゲート電極４Ａとソースもしくはド
レイン領域間距離がより短くなる。特に、サイドウォー
ル５が酸化膜である場合は、選択Ｓｉ成長前に行うＨＦ
系溶液による前処理工程でサイドウォールがエッチング
され領域Ｌが広くなる。
ト電極側壁上部のサイドウォール５で被覆されていない
領域Ｌが広い場合、ゲート電極４Ａとソースもしくはド
レイン領域間距離がより短くなる。特に、サイドウォー
ル５が酸化膜である場合は、選択Ｓｉ成長前に行うＨＦ
系溶液による前処理工程でサイドウォールがエッチング
され領域Ｌが広くなる。
【０００９】上述したように、ゲート電極とソースもし
くはドレイン領域間のショートは、選択性の崩れなどに
よりサイドウォール上に形成されるＳｉ結晶粒によって
発生するが、せり上げプロセスによってゲート電極とソ
ースもしくはドレイン領域との距離が短くなると、より
小さいサイズの結晶粒でショートが発生することにな
る。すなわち、ソース、ドレイン領域とゲート電極を同
時にせり上げるプロセスでは、ゲート電極とソースもし
くはドレイン領域間ショートに伴うリーク電流の増大が
問題となる。また、ゲート電極上に成長するＳｉ膜が異
常成長して、ソース、ドレイン領域と接合する場合もあ
るが、この場合も、ゲート電極とソースもしくはドレイ
ン領域間距離が短くなるとショートの可能性が高くな
る。
くはドレイン領域間のショートは、選択性の崩れなどに
よりサイドウォール上に形成されるＳｉ結晶粒によって
発生するが、せり上げプロセスによってゲート電極とソ
ースもしくはドレイン領域との距離が短くなると、より
小さいサイズの結晶粒でショートが発生することにな
る。すなわち、ソース、ドレイン領域とゲート電極を同
時にせり上げるプロセスでは、ゲート電極とソースもし
くはドレイン領域間ショートに伴うリーク電流の増大が
問題となる。また、ゲート電極上に成長するＳｉ膜が異
常成長して、ソース、ドレイン領域と接合する場合もあ
るが、この場合も、ゲート電極とソースもしくはドレイ
ン領域間距離が短くなるとショートの可能性が高くな
る。
【００１０】また、ソース・ドレイン領域形成のイオン
注入及び活性化アニール処理工程を、Ｓｉ膜８Ｂ，８Ｃ
を成長してから行なう方法では、イオン注入によって非
晶質化したＳｉ膜が、アニール処理によって正常に結晶
回復できない場合がある。これは、選択Ｓｉ膜でせり上
げた、ソース・ドレイン部が、エッチングダメージや汚
染物の多いサイドウォール５もしくは、素子分離酸化膜
２表面と接しているために、この領域での結晶回復に、
異常が生じることによるものであり、この結晶欠陥が接
合部にまで伸びて、接合リーク電流の増大を引き起こ
す。
注入及び活性化アニール処理工程を、Ｓｉ膜８Ｂ，８Ｃ
を成長してから行なう方法では、イオン注入によって非
晶質化したＳｉ膜が、アニール処理によって正常に結晶
回復できない場合がある。これは、選択Ｓｉ膜でせり上
げた、ソース・ドレイン部が、エッチングダメージや汚
染物の多いサイドウォール５もしくは、素子分離酸化膜
２表面と接しているために、この領域での結晶回復に、
異常が生じることによるものであり、この結晶欠陥が接
合部にまで伸びて、接合リーク電流の増大を引き起こ
す。
【００１１】特に、厚いせり上げ膜を必要とする場合
は、サイドウォールと素子分離酸化膜の表面と、選択Ｓ
ｉ膜との接触面積が増大するため、接合リーク電流増大
の可能性がいっそう大きくなる。例えば、６０ｎｍの選
択Ｓｉ膜を成長したときの、接合リーク電流はソース・
ドレイン部を選択成長でせり上げない場合に比べ、３〜
４桁増大する。すなわち、サイドウォール、素子分離酸
化膜の表面と、選択Ｓｉ膜界面起因の結晶欠陥発生に伴
う、接合リーク電流の増大が課題となる。
は、サイドウォールと素子分離酸化膜の表面と、選択Ｓ
ｉ膜との接触面積が増大するため、接合リーク電流増大
の可能性がいっそう大きくなる。例えば、６０ｎｍの選
択Ｓｉ膜を成長したときの、接合リーク電流はソース・
ドレイン部を選択成長でせり上げない場合に比べ、３〜
４桁増大する。すなわち、サイドウォール、素子分離酸
化膜の表面と、選択Ｓｉ膜界面起因の結晶欠陥発生に伴
う、接合リーク電流の増大が課題となる。
【００１２】本発明の目的は以上の従来技術の課題を解
決するためになされたものであって、ソース・ドレイン
形成のためのイオン注入及びアニール処理前に、ソース
・ドレインせり上げ選択Ｓｉ膜成長工程を有する場合に
おいても、接合リーク電流の増加が少なく、特性・性能
及び信頼性の向上した半導体装置の製造方法を提供する
ことにある。
決するためになされたものであって、ソース・ドレイン
形成のためのイオン注入及びアニール処理前に、ソース
・ドレインせり上げ選択Ｓｉ膜成長工程を有する場合に
おいても、接合リーク電流の増加が少なく、特性・性能
及び信頼性の向上した半導体装置の製造方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上にゲート絶縁膜を介してゲート電極を形成する工程
と、このゲート電極表面を含む全面に絶縁膜を形成した
のち異方性エッチングし、前記ゲート電極の側壁に絶縁
膜よりなるサイドウォールを形成する工程と、このサイ
ドウォールに対するエッチング速度が１〜１０ｎｍ／ｍ
ｉｎであるエッチング液を用い前記半導体基板表面の自
然酸化膜を除去する工程と、自然酸化膜が除去された前
記半導体基板表面上の成長速度が前記ゲート電極上の成
長速度より速くなる条件で基板と前記ゲート電極上のみ
に選択的にシリコン膜を形成する工程と、基板上の前記
シリコン膜にソース・ドレイン形成用の不純物をイオン
注入する工程とを含むことを特徴とするものである。
め、本発明に係る半導体装置の製造方法は、半導体基板
上にゲート絶縁膜を介してゲート電極を形成する工程
と、このゲート電極表面を含む全面に絶縁膜を形成した
のち異方性エッチングし、前記ゲート電極の側壁に絶縁
膜よりなるサイドウォールを形成する工程と、このサイ
ドウォールに対するエッチング速度が１〜１０ｎｍ／ｍ
ｉｎであるエッチング液を用い前記半導体基板表面の自
然酸化膜を除去する工程と、自然酸化膜が除去された前
記半導体基板表面上の成長速度が前記ゲート電極上の成
長速度より速くなる条件で基板と前記ゲート電極上のみ
に選択的にシリコン膜を形成する工程と、基板上の前記
シリコン膜にソース・ドレイン形成用の不純物をイオン
注入する工程とを含むことを特徴とするものである。
【００１４】また、上記基板表面の自然酸化膜のエッチ
ング液として、ＨＦ系溶液を用いることを特徴としてい
る。更に上記の不純物をイオン注入する工程の後に、金
属膜を堆積する工程と、アニールによってこの金属膜を
シリサイド化する工程とを含むことを特徴としている。
ング液として、ＨＦ系溶液を用いることを特徴としてい
る。更に上記の不純物をイオン注入する工程の後に、金
属膜を堆積する工程と、アニールによってこの金属膜を
シリサイド化する工程とを含むことを特徴としている。
【００１５】一般にポリシリコン膜は種々の方位に成長
する為、Ｓｉ膜より成長速度は遅い。例えば、図２に示
すＳｉ膜の成長条件領域、すなわち点ＡＢＣで囲まれた
領域では、Ｓｉエピタキシャル膜の成長速度（実線）が
ポリシリコン膜の成長速度（破線）より速いため、ソー
ス、ドレイン領域において所望の膜厚のエピタキシャル
膜を得るまでに形成されるゲート電極上へのポリシリコ
ン膜の膜厚が薄くなる。従って、図２の上記成長条件領
域以外の条件で形成した場合と比較して、ゲート電極と
ソースもしくはドレイン領域上のＳｉ膜との距離を長く
保つことができる。また、シリコン膜の成長前処理とし
て、上記のエッチング液を使用することにより、サイド
ウォールの上部のエッチングによる後退量を抑制するこ
とができ、ゲート電極とソースもしくはドレイン領域上
のＳｉ膜との距離を長く保つことができる。このため、
ゲート電極とソースもしくはドレイン間のリーク電流を
低減させることができる。
する為、Ｓｉ膜より成長速度は遅い。例えば、図２に示
すＳｉ膜の成長条件領域、すなわち点ＡＢＣで囲まれた
領域では、Ｓｉエピタキシャル膜の成長速度（実線）が
ポリシリコン膜の成長速度（破線）より速いため、ソー
ス、ドレイン領域において所望の膜厚のエピタキシャル
膜を得るまでに形成されるゲート電極上へのポリシリコ
ン膜の膜厚が薄くなる。従って、図２の上記成長条件領
域以外の条件で形成した場合と比較して、ゲート電極と
ソースもしくはドレイン領域上のＳｉ膜との距離を長く
保つことができる。また、シリコン膜の成長前処理とし
て、上記のエッチング液を使用することにより、サイド
ウォールの上部のエッチングによる後退量を抑制するこ
とができ、ゲート電極とソースもしくはドレイン領域上
のＳｉ膜との距離を長く保つことができる。このため、
ゲート電極とソースもしくはドレイン間のリーク電流を
低減させることができる。
【００１６】図３は排気速度５００ｌ／ｓｅｃ（窒素換
算）の能力を有するＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装
置を用いた場合について、図２のＢ点及びＣ点の基板温
度依存性を調べたものである。いずれの点も基板温度が
高くなるに伴い高Ｓｉ2 Ｈ6流量側に移動することがわ
かる。各々の基板温度について、Ｂ点及びＣ点を用いて
図２の成長領域が得られ、点ＡＢＣ領域、望ましくは点
ＡＢＤ領域で成長することによりゲート電極とソースも
しくはドレイン間のリーク電流を低減することができ
る。
算）の能力を有するＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装
置を用いた場合について、図２のＢ点及びＣ点の基板温
度依存性を調べたものである。いずれの点も基板温度が
高くなるに伴い高Ｓｉ2 Ｈ6流量側に移動することがわ
かる。各々の基板温度について、Ｂ点及びＣ点を用いて
図２の成長領域が得られ、点ＡＢＣ領域、望ましくは点
ＡＢＤ領域で成長することによりゲート電極とソースも
しくはドレイン間のリーク電流を低減することができ
る。
【００１７】図２に示したＳｉ膜の成長条件領域につい
ては、Ｓｉエピタキシャル膜よりポリシリコン膜の成長
レートが遅くなる条件について述べてあるが、この条件
では、結晶方位の（３１１）、（１１１）面の成長レー
トが遅くなるために、そのような効果が見られる。つま
り、この条件で成長した場合、Ｓｉ膜においても（３１
１）（１１１）の成長が抑制されるので、この条件は、
ポリシリコン膜の成長レートが遅くなる条件であると同
時に、Ｓｉ膜にファセットが形成される成長条件でもあ
る。ファセットが形成されることにより、サイドウォー
ル及び、素子分離酸化膜と、選択Ｓｉ膜との間に空間が
生じるようになる。従って、ソース・ドレイン領域形成
のイオン注入及び活性化アニール処理工程で、非晶質化
したＳｉ膜が結晶回復する際、選択Ｓｉ膜でせり上げた
ソース・ドレイン部が、エッチングダメージや汚染の多
いサイドウォール及び素子分離酸化膜表面と接しなくな
るため、この領域での結晶回復に異常が生じ難くなり、
接合リーク電流の増大を抑制する効果が得られる。
ては、Ｓｉエピタキシャル膜よりポリシリコン膜の成長
レートが遅くなる条件について述べてあるが、この条件
では、結晶方位の（３１１）、（１１１）面の成長レー
トが遅くなるために、そのような効果が見られる。つま
り、この条件で成長した場合、Ｓｉ膜においても（３１
１）（１１１）の成長が抑制されるので、この条件は、
ポリシリコン膜の成長レートが遅くなる条件であると同
時に、Ｓｉ膜にファセットが形成される成長条件でもあ
る。ファセットが形成されることにより、サイドウォー
ル及び、素子分離酸化膜と、選択Ｓｉ膜との間に空間が
生じるようになる。従って、ソース・ドレイン領域形成
のイオン注入及び活性化アニール処理工程で、非晶質化
したＳｉ膜が結晶回復する際、選択Ｓｉ膜でせり上げた
ソース・ドレイン部が、エッチングダメージや汚染の多
いサイドウォール及び素子分離酸化膜表面と接しなくな
るため、この領域での結晶回復に異常が生じ難くなり、
接合リーク電流の増大を抑制する効果が得られる。
【００１８】
【００１９】
【発明の実施の形態】次に本発明について、図面を参照
して説明する。図１（ａ）〜（ｃ）は本発明の実施の形
態を説明する為の半導体チップの断面図である。
して説明する。図１（ａ）〜（ｃ）は本発明の実施の形
態を説明する為の半導体チップの断面図である。
【００２０】まず図１（ａ）に示すように、Ｓｉ基板１
上にＬＯＣＯＳ法により素子分離酸化膜２を形成した
後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。次に、フォトリソグラフィ技術によ
り、この酸化膜及びポリシリコン膜のパターンニングを
行い、ゲート酸化膜３とゲート電極４を形成する。
上にＬＯＣＯＳ法により素子分離酸化膜２を形成した
後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。次に、フォトリソグラフィ技術によ
り、この酸化膜及びポリシリコン膜のパターンニングを
行い、ゲート酸化膜３とゲート電極４を形成する。
【００２１】次に、全面にＣＶＤ法で５０ｎｍの酸化膜
を形成した後、異方性ドライエッチングによりこの酸化
膜をエッチバックし、サイドウォール５を形成する。
を形成した後、異方性ドライエッチングによりこの酸化
膜をエッチバックし、サイドウォール５を形成する。
【００２２】次に図１（ｂ）に示すように、高真空ＣＶ
Ｄ（ＵＨＶ−ＣＶＤ）装置により、ソース、ドレイン領
域６，７上及びゲート電極４上に選択的にＳｉ膜８（８
Ａ〜８Ｃ）を成長する。
Ｄ（ＵＨＶ−ＣＶＤ）装置により、ソース、ドレイン領
域６，７上及びゲート電極４上に選択的にＳｉ膜８（８
Ａ〜８Ｃ）を成長する。
【００２３】成長条件は以下のようにする。まず、成長
基板をＮＨ4 ＯＨ、Ｈ2 Ｏ2 、Ｈ2Ｏ混合液で洗浄した
後、３０秒間の０．５％ＨＦ溶液処理、２分間の純水リ
ンス、及び乾燥処理を施す。上記ＣＶＤ法で形成したサ
イドウォール５に対する０．５％ＨＦ溶液のエッチング
レートは、９ｎｍ／ｍｉｎであるので、サイドウォール
５の上部の後退量を抑えることができる。
基板をＮＨ4 ＯＨ、Ｈ2 Ｏ2 、Ｈ2Ｏ混合液で洗浄した
後、３０秒間の０．５％ＨＦ溶液処理、２分間の純水リ
ンス、及び乾燥処理を施す。上記ＣＶＤ法で形成したサ
イドウォール５に対する０．５％ＨＦ溶液のエッチング
レートは、９ｎｍ／ｍｉｎであるので、サイドウォール
５の上部の後退量を抑えることができる。
【００２４】次に、ＵＨＶ−ＣＶＤ装置に基板を導入
し、成長チャンバー内で８００℃の高真空中アニール処
理を施し、基板表面の自然酸化膜を除去する。
し、成長チャンバー内で８００℃の高真空中アニール処
理を施し、基板表面の自然酸化膜を除去する。
【００２５】その後、図２の点ＡＢＤ領域の条件であ
る、基板温度６５０℃、Ｓｉ2 Ｈ6 ガス分圧１×１０-4
Ｔｏｒｒ（Ｓｉ2 Ｈ6 ガス流量５ｓｃｃｍ）の条件で原
料ガスを供給してソース、ドレイン領域６，７上にＳｉ
膜８Ｂ，８Ｃを、そしてゲート電極４上のみにポリシリ
コン膜８Ａを選択的に成長する。Ｓｉ膜８Ｂ，８Ｃとサ
イドウォール５及び素子分離酸化膜２との間には、ファ
セット１０が形成される。この時のＳｉ膜８Ｂ，８Ｃの
成長速度は１２ｎｍ／ｍｉｎであり、又ポリシリコン膜
８Ａの成長速度は６ｎｍ／ｍｉｎである。
る、基板温度６５０℃、Ｓｉ2 Ｈ6 ガス分圧１×１０-4
Ｔｏｒｒ（Ｓｉ2 Ｈ6 ガス流量５ｓｃｃｍ）の条件で原
料ガスを供給してソース、ドレイン領域６，７上にＳｉ
膜８Ｂ，８Ｃを、そしてゲート電極４上のみにポリシリ
コン膜８Ａを選択的に成長する。Ｓｉ膜８Ｂ，８Ｃとサ
イドウォール５及び素子分離酸化膜２との間には、ファ
セット１０が形成される。この時のＳｉ膜８Ｂ，８Ｃの
成長速度は１２ｎｍ／ｍｉｎであり、又ポリシリコン膜
８Ａの成長速度は６ｎｍ／ｍｉｎである。
【００２６】その後、イオン注入法を用い、ＢＦ2 イオ
ンを加速電圧３０ｋｅＶ、面積濃度１×１０15／ｃｍ2
の条件で注入した後、窒素雰囲気中で１０００℃のアニ
ール処理を施して注入イオンを活性化し、ソース領域６
及びドレイン領域７を形成する。
ンを加速電圧３０ｋｅＶ、面積濃度１×１０15／ｃｍ2
の条件で注入した後、窒素雰囲気中で１０００℃のアニ
ール処理を施して注入イオンを活性化し、ソース領域６
及びドレイン領域７を形成する。
【００２７】次に図１（ｃ）に示すように、全面にＴｉ
膜をスパッタ法により堆積した後、Ｔｉ膜とＳｉ膜８
（８Ａ〜８Ｃ）を反応させてＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成し、絶縁膜上の未反応のＴｉ膜を除去す
る。その後、周知のプロセスを用いて層間絶縁膜の形成
と配線工程を経て、ＭＯＳ Ｔｒ．を形成する。
膜をスパッタ法により堆積した後、Ｔｉ膜とＳｉ膜８
（８Ａ〜８Ｃ）を反応させてＴｉシリサイド膜９（９Ａ
〜９Ｃ）を形成し、絶縁膜上の未反応のＴｉ膜を除去す
る。その後、周知のプロセスを用いて層間絶縁膜の形成
と配線工程を経て、ＭＯＳ Ｔｒ．を形成する。
【００２８】本実施の形態では、ＰＭＯＳ Ｔｒ．につ
いて説明したが、本発明は、ＮＭＯＳ Ｔｒ．やＣＭＯ
Ｓ Ｔｒ．においても実施できることはいうまでもな
い。また、本実施の形態では、せり上げ後に形成する金
属としてＴｉを用いたが、Ｗ、Ｃｏ、Ｍｏ等を用いるこ
とも可能である。
いて説明したが、本発明は、ＮＭＯＳ Ｔｒ．やＣＭＯ
Ｓ Ｔｒ．においても実施できることはいうまでもな
い。また、本実施の形態では、せり上げ後に形成する金
属としてＴｉを用いたが、Ｗ、Ｃｏ、Ｍｏ等を用いるこ
とも可能である。
【００２９】また、本実施の形態では、ゲート電極とし
てポリシリコン膜を用いたが、ポリシリコンとＷの２層
膜などの積層構造を持つゲート電極を用いてもＷ膜上に
はポリシリコン膜が形成される為、同様の効果が得られ
る。
てポリシリコン膜を用いたが、ポリシリコンとＷの２層
膜などの積層構造を持つゲート電極を用いてもＷ膜上に
はポリシリコン膜が形成される為、同様の効果が得られ
る。
【００３０】また、本実施の形態では、ＵＨＶ−ＣＶＤ
法による成長例について説明したが、ＬＰＣＶＤ（減圧
気相成長法）を用いても本発明の実施は可能である。
法による成長例について説明したが、ＬＰＣＶＤ（減圧
気相成長法）を用いても本発明の実施は可能である。
【００３１】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法は、ゲート絶縁膜を介して形成されたゲ
ート電極の側壁に絶縁膜よりなるサイドウォールを形成
し、ソース及びドレイン領域上の成長速度がゲート電極
上の成長速度より速くなる成長条件で、ソース及びドレ
イン領域上とゲート電極上のみにＳｉ膜を選択的に形成
し、次で不純物のイオン注入によりソース・ドレイン領
域を形成することにより、せり上げプロセスを用いた従
来技術で問題となるゲートとソースもしくはドレイン間
の電気的ショートや接合リーク電流の増大の可能性を低
減できる。この結果、本発明の構造を持つ半導体装置の
特性・性能や信頼性を向上させることができる。
装置の製造方法は、ゲート絶縁膜を介して形成されたゲ
ート電極の側壁に絶縁膜よりなるサイドウォールを形成
し、ソース及びドレイン領域上の成長速度がゲート電極
上の成長速度より速くなる成長条件で、ソース及びドレ
イン領域上とゲート電極上のみにＳｉ膜を選択的に形成
し、次で不純物のイオン注入によりソース・ドレイン領
域を形成することにより、せり上げプロセスを用いた従
来技術で問題となるゲートとソースもしくはドレイン間
の電気的ショートや接合リーク電流の増大の可能性を低
減できる。この結果、本発明の構造を持つ半導体装置の
特性・性能や信頼性を向上させることができる。
【図１】本発明の実施の形態を説明する為の半導体チッ
プの断面図。
プの断面図。
【図２】本発明の実施の形態に係わるＳｉ膜の成長条件
を示す図。
を示す図。
【図３】本発明の実施の形態に係わる基板温度と原料ガ
ス流量との関係を示す図。
ス流量との関係を示す図。
【図４】従来のソース、ドレインおよびゲート電極せり
上げ構造を持つＭＯＳ Ｔｒ．の形成方法を説明する為
の半導体チップの断面図。
上げ構造を持つＭＯＳ Ｔｒ．の形成方法を説明する為
の半導体チップの断面図。
１ Ｓｉ基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４，４Ａ ゲート電極 ５ サイドウォール ６ ソース領域 ７ ドレイン領域 ８Ａ〜８Ｃ Ｓｉ膜 ９Ａ〜９Ｃ Ｔｉシリサイド膜 １０ ファセット
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、このゲート電極表面を含む
全面に絶縁膜を形成したのち異方性エッチングし、前記
ゲート電極の側壁に絶縁膜よりなるサイドウォールを形
成する工程と、このサイドウォールに対するエッチング
速度が１〜１０ｎｍ／ｍｉｎであるエッチング液を用い
前記半導体基板表面の自然酸化膜を除去する工程と、自
然酸化膜が除去された前記半導体基板表面上の成長速度
が前記ゲート電極上の成長速度より速くなる条件で基板
と前記ゲート電極上のみに選択的にシリコン膜を形成す
る工程と、基板上の前記シリコン膜にソース・ドレイン
形成用の不純物をイオン注入する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 エッチング液はＨＦ系溶液である請求項
１記載の半導体装置の製造方法。 - 【請求項３】 不純物をイオン注入したのち全面に金属
膜を形成し、アニールしてこの金属膜をシリサイド化す
る工程を含む請求項１又は請求項２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103094A JP3033518B2 (ja) | 1997-04-21 | 1997-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103094A JP3033518B2 (ja) | 1997-04-21 | 1997-04-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294457A true JPH10294457A (ja) | 1998-11-04 |
| JP3033518B2 JP3033518B2 (ja) | 2000-04-17 |
Family
ID=14345057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9103094A Expired - Fee Related JP3033518B2 (ja) | 1997-04-21 | 1997-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033518B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111414A (ja) * | 2009-01-05 | 2009-05-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2011087571A1 (en) * | 2009-12-23 | 2011-07-21 | Intel Corporation | Multi-gate semiconductor device with self-aligned epitaxial source and drain |
| JP2013546158A (ja) * | 2010-09-06 | 2013-12-26 | ユ−ジーン テクノロジー カンパニー．リミテッド | 半導体素子の製造方法 |
-
1997
- 1997-04-21 JP JP9103094A patent/JP3033518B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111414A (ja) * | 2009-01-05 | 2009-05-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2011087571A1 (en) * | 2009-12-23 | 2011-07-21 | Intel Corporation | Multi-gate semiconductor device with self-aligned epitaxial source and drain |
| CN102656672A (zh) * | 2009-12-23 | 2012-09-05 | 英特尔公司 | 具有自对准外延源和漏的多栅半导体器件 |
| US8313999B2 (en) | 2009-12-23 | 2012-11-20 | Intel Corporation | Multi-gate semiconductor device with self-aligned epitaxial source and drain |
| CN102656672B (zh) * | 2009-12-23 | 2015-08-19 | 英特尔公司 | 具有自对准外延源和漏的多栅半导体器件及其制造方法 |
| JP2013546158A (ja) * | 2010-09-06 | 2013-12-26 | ユ−ジーン テクノロジー カンパニー．リミテッド | 半導体素子の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3033518B2 (ja) | 2000-04-17 |
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