JPH1131659A

JPH1131659A - 半導体装置の製造方法

Info

Publication number: JPH1131659A
Application number: JP18512397A
Authority: JP
Inventors: Ichiro Mizushima; 一郎水島; Toshihiko Iinuma; 俊彦飯沼; Yoshitaka Tsunashima; 祥隆綱島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-07-10
Filing date: 1997-07-10
Publication date: 1999-02-02

Abstract

(57)【要約】【課題】選択性よく単結晶半導体を形成するとともに
ファセットによる特性劣化等を防止する。【解決手段】少なくとも上面に絶縁膜２２が形成され
た領域及びこの領域に囲まれ底部にシリコン基板２１が
露出した開口部を形成する工程と、絶縁膜２２上及び開
口部に非晶質シリコン膜２３を形成する工程と、熱処理
により絶縁膜２２上の非晶質シリコン膜２３を構成する
半導体材料を開口部に流動させるとともに非晶質半導体
膜２３を構成する半導体材料を結晶化して単結晶シリコ
ン膜２４を形成する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法、特に半導体基板表面が露出した開口部に単結晶半導
体を形成する方法に関する。

【０００２】

【従来の技術】ＭＯＳ型集積回路においては、ショート
チャネル効果を抑制するために、素子の微細化とともに
拡散層の深さを浅くする必要がある。拡散層の抵抗を低
く保つための方法としては、ソース・ドレイン領域のみ
シリコンを持ち上げた、エレベーティッドソース・ドレ
イン構造が有効な手法として考えられる。

【０００３】エレベーティッドソース・ドレイン構造
は、これまでにもいくつかの方法で試みられている。そ
の一つに、ジクロルシランなどを原料ガスとして用い、
ソース・ドレイン上にのみ選択的にシリコンをエピタキ
シャル成長させる方法がある。この方法は、比較的良好
な選択性が得られるというメリットを有しているが、単
結晶状態で堆積するために端部にファセットが形成され
てしまう。したがって、サリサイド構造と併用したと
き、端部のみ深くまでサリサイドが侵食してしまい、接
合特性に劣化をもたらしてしまう。

【０００４】他の方法としては、特願平６−２３３９３
４に記載されているように、シリコン基板以外の領域を
ハロゲン等の元素により表面処理し、アモルファスシリ
コンを選択成長させる方法がある。これは、堆積時にア
モルファス状態であるためファセットが形成されること
はないが、原料ガス自体にエッチング性がないため、選
択性が崩れやすいという問題がある。

【０００５】

【発明が解決しようとする課題】このように、エレベー
ティッドソース・ドレイン構造の作製等、絶縁膜によっ
て囲まれシリコン基板が露出した開口部に選択的に単結
晶シリコンを形成しようとした場合、開口部の端部にフ
ァセットが形成されてサリサイド構造形成等の際に接合
特性の劣化等が生じるといった問題や、十分な選択性を
保った状態で開口部にシリコンを形成することが困難で
あるといった問題があった。

【０００６】本発明の目的は、選択性よく単結晶半導体
を形成することができるとともに、ファセットによる特
性劣化等を防止することが可能な半導体装置の製造方法
を提供することにある。

【０００７】

【課題を解決するための手段】本発明における半導体装
置の製造方法は、少なくとも上面に絶縁膜が形成された
領域及びこの領域に囲まれ底部に半導体基板（特にシリ
コン基板）が露出した開口部を形成する工程と、前記絶
縁膜上及び前記開口部に非晶質半導体膜（特に非晶質シ
リコン膜、１００ｎｍ以下の膜厚が好ましい）を形成す
る工程と、熱処理（５００℃以上の温度が好ましい）に
より前記絶縁膜上の非晶質半導体膜を構成する半導体材
料を前記開口部に流動させるとともに前記非晶質半導体
膜を構成する半導体材料を結晶化する工程とを有するこ
とを特徴とする。

【０００８】また、前記少なくとも上面に絶縁膜が形成
された領域及びこの領域に囲まれ底部に半導体基板が露
出した開口部を形成する工程の後、前記開口部の底部に
露出した半導体基板の表面に単結晶半導体膜（特に単結
晶シリコン膜）を形成する工程をさらに有し、その後、
前記絶縁膜上及び前記単結晶半導体膜が形成された開口
部に非晶質半導体膜を形成するようにしてもよい。

【０００９】また、前記熱処理工程の後、この熱処理工
程で前記開口部に流動せずに前記絶縁膜上に残置した半
導体材料の少なくとも一部を酸化する工程と、この少な
くとも一部が酸化された半導体材料を除去する工程とを
さらに設けてもよい。

【００１０】また、前記非晶質半導体膜を形成する工程
の後、該非晶質半導体膜が形成された試料を大気に晒さ
ずに真空中或いは非酸化性雰囲気中で前記熱処理工程を
行うことが好ましい。

【００１１】前記発明によれば、非晶質半導体膜を全面
に形成した後、熱処理によって絶縁膜上の非晶質半導体
膜を開口部に流動させるとともに非晶質半導体膜を構成
する半導体材料を結晶化するので、開口部に選択的に単
結晶半導体膜を形成することができるとともに、ファセ
ットの形成が抑制されるので、例えばサリサイド構造形
成の際のリーク電流の低減等、素子の特性劣化等を防止
することができる。また、非晶質半導体膜の形成及び非
晶質半導体膜の流動化／結晶化を低温で行うことができ
るという効果もある。

【００１２】

【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。まず、本発明の第１の実施形態に
ついて説明する。図３（ａ）に示すように、開口部を有
する厚さ１００ｎｍのシリコン酸化膜２２が形成された
シリコン基板２１上に、減圧ＣＶＤ法によりアモルファ
スシリコン膜２３を５０ｎｍ堆積した。この後、試料を
大気中に晒すことなく真空中を搬送し、異なった減圧チ
ャンバー内において、ガスを流さない状態で６００℃、
３０分の熱処理を行い、アモルファスシリコンを結晶化
した。

【００１３】その結果、図３（ｂ）に示すように、開口
部に堆積されていたアモルファスシリコンの他、絶縁膜
２２上に堆積されていたアモルファスシリコンも開口部
に流動し、その結果、開口部にはあたかも選択成長させ
たかのように、シリコン基板２１と同じ面方位を有する
単結晶シリコン２４が得られた。

【００１４】このような現象の詳細を調べるため、堆積
膜厚、開口部径等をパラメータとした実験を行った。以
下、これらの実験結果について述べる。まず、アモルフ
ァスシリコン膜の堆積膜厚を１０〜２００ｎｍの範囲で
変化させ、同一の条件で熱処理を行い、熱処理後の状態
をＳＥＭ観察した。図４（ａ）〜図５（ｆ）に、堆積膜
厚をそれぞれ１０ｎｍ、３０ｎｍ、５０ｎｍ、１００ｎ
ｍ、１５０ｎｍ、２００ｎｍとしたときの熱処理後の断
面観察形状を示す。

【００１５】膜厚１００ｎｍまでの範囲では、図４
（ａ）〜図５（ｄ）に示すように、個々の開口部にアモ
ルファスシリコンが流動して単結晶シリコン２４が得ら
れた。これに対して、膜厚が１００ｎｍよりも厚い場合
には、図５（ｅ）、（ｆ）に示すように、絶縁膜２２上
の堆積膜の表面が凹凸になっただけで、個々に別れると
いうことは起こらず、絶縁膜２２上には多結晶シリコン
２５が形成された。

【００１６】以上の結果から、堆積膜厚は十分薄いこと
が好ましく、望ましくは１００ｎｍ以下にする必要があ
ることがわかった。また、図６（ａ）に示すように、開
口部径を０．１μｍ、０．３μｍ、１．０μｍとした膜
厚３００ｎｍのシリコン酸化膜４２が形成されたシリコ
ン基板４１上に、膜厚３０ｎｍのアモルファスシリコン
膜４３を堆積し、流動後の形状を調べた。その結果、図
６（ｂ）に示すように、開口部径が小さい場合には単結
晶シリコン４４の中央部が厚くなるのに対し、開口部径
が大きい場合には開口部中央は厚くならなかなった。

【００１７】また、このようにアモルファスシリコンが
流動する現象のメカニズムを調べるために、熱処理時間
をパラメータとした実験を行い、形状及び結晶化状態を
ＳＥＭ及びＴＥＭを用いて調べた。その結果を図７に示
す。シリコン基板５１上のシリコン酸化膜５２の膜厚は
２００ｎｍ、アモルファスシリコン膜５３の堆積膜厚は
１００ｎｍとした。

【００１８】堆積直後は、図７（ａ）に示すように、ア
モルファスシリコン膜５３が均一に堆積されていた。５
５０℃、１５分の熱処理後では、図７（ｂ）に示すよう
に、開口部のみ結晶化して単結晶シリコン５４が形成さ
れるが、モフォロジーの変化は見られなかった。５５０
℃、３０分の熱処理後では、図７（ｃ）に示すように、
開口部上の単結晶シリコン５４の膜厚が厚くなってお
り、絶縁膜上から開口部の結晶化した領域にアモルファ
スシリコンが流動したことがわかる。さらに熱処理を継
続したところ、５５０℃、４５分の熱処理後には、図７
（ｄ）に示すように、堆積膜全体が開口部に結晶化した
状態で凝集していることがわかった。

【００１９】これらの結果から、アモルファスシリコン
を流動させる駆動力は、アモルファス状態という準安定
な状態から結晶状態という安定な状態に移ることをきっ
かけとした、表面積を下げることによる表面エネルギー
を下げようとする力であることがわかった。また、本例
から明らかなように、本発明によれば、単結晶シリコン
の選択的な形成を５５０℃という温度で実現できる。ジ
クロルシラン（ＳｉＨ₂ Ｃｌ₂ ）等を用いた公知のシリ
コンの選択成長では概略８５０℃という温度が必要とさ
れており、本発明により選択的な単結晶シリコンの成長
を極めて低温で行うことができるようになった。

【００２０】なお、本例ではアモルファスシリコンの堆
積とその後の結晶化を異なったチャンバーで行ったが、
これらを同一のチャンバーで行った場合でも全く同様の
結果が得られた。また、結晶化のための熱処理を水素を
流した状態など非酸化性雰囲気で行った場合にも、同様
の結果が得られた。結晶化の熱処理は、アモルファスを
結晶化するため、５００℃以上の温度とする必要があ
る。

【００２１】一方、アモルファスシリコンを堆積した試
料を一旦大気中へ出した場合や熱処理を常圧で行った場
合には、このような流動現象は見られなかった。ただ
し、一旦大気中へ出した場合でも、熱処理直前に弗化水
素酸などで表面の自然酸化膜を除去し、その直後に真空
チャンバーに試料を導入し、減圧下で熱処理を行った場
合には、連続処理した場合と同様の流動現象が起こり、
選択的に単結晶膜を形成することができた。これらの結
果は、流動現象にとって、表面の自然酸化膜の存在が大
きな阻害要因であることを示している。

【００２２】次に、本発明の第２の実施形態について説
明する。図８（ａ）に示すように、開口部を有する厚さ
１００ｎｍのシリコン窒化膜６２が形成されたシリコン
基板６１上に、減圧ＣＶＤ法によりアモルファスシリコ
ン６３を５０ｎｍ堆積した。この後、試料を大気中に出
すことなく真空中を搬送し、異なった減圧チャンバー内
において、６００℃、３０分の熱処理によりアモルファ
スシリコンを結晶化した。

【００２３】その結果、図８（ｂ）に示すように、開口
部付近の絶縁膜６２上に堆積されていたアモルファスシ
リコンは開口部上に流動して基板と同じ面方位を有する
単結晶シリコン６４となったが、開口部から約１μｍ以
上離れたところでは孤立したシリコン単結晶粒６５が形
成された。

【００２４】この試料に対して酸素雰囲気中で９５０
℃、３０分の熱処理を行ったところ、結晶化した膜の表
面に厚さ約３０ｎｍの熱酸化膜が形成された。このとき
孤立した単結晶粒６５の周囲にも、図８（ｃ）に示すよ
うに、同程度の膜厚の熱酸化膜６６が形成された。その
後、弗化水素酸中での処理によって形成された熱酸化膜
を剥離したところ、シリコン窒化膜６２上に形成された
単結晶粒はすべて基板上から除去されていることが確認
された。これは、酸化膜の形成及びその剥離により、単
結晶粒と下地絶縁膜との接触面積が小さくなり、剥離さ
れやすくなったためと考えられる。なお、この単結晶粒
の除去においては、超音波等を用いた洗浄工程やブラシ
を用いた洗浄工程等の併用が有効である。また、場合に
よっては、酸化工程を行わずに洗浄工程のみでも除去す
ることが可能である。

【００２５】次に、本発明の第３の実施形態について、
図１及び図２に示した製造工程を参照して説明する。ま
ず、図１（ａ）に示すように、公知の素子分離法によ
り、シリコン基板１に素子分離絶縁膜２を形成した。続
いて、図１（ｂ）に示すように、膜厚５ｎｍのゲート絶
縁膜３、膜厚８０ｎｍのボロン添加のポリシリコン膜
４、膜厚６０ｎｍのＷＳｉ膜５及び膜厚４０ｎｍのシリ
コン窒化膜６を形成した。その後、反応性イオンエッチ
ング法により、これらの膜をゲート電極の形状にパター
ン形成した。

【００２６】次に、図１（ｃ）に示すように、エクステ
ンション領域形成のため、ゲート電極構造をマスクとし
てＢＦ₂ を５ｋｅＶで１×１０¹⁴ｃｍ^-2イオン注入し、
ＲＴＡにより８００℃、１０秒の熱処理を行い、ｐ型拡
散層７を形成した。さらに、ゲート電極側壁に厚さ５０
ｎｍ程度のシリコン窒化膜８を形成した。このシリコン
窒化膜８は、全面に７０ｎｍのシリコン窒化膜をＣＶＤ
法により堆積した後、異方性ドライエッチングにより全
面エッチングすることで得られる。

【００２７】次に、フッ化水素酸等によってソース・ド
レイン上の酸化膜を剥離した後、図２（ｄ）に示すよう
に、全面に膜厚５０ｎｍのアンドープアモルファスシリ
コン膜９をシラン（ＳｉＨ₄ ）を原料ガスとした熱ＣＶ
Ｄ法により堆積した。この試料を、アモルファスシリコ
ン膜９の堆積を行ったチャンバーから出すことなく、連
続して減圧雰囲気中で熱処理（５００℃以上の温度）し
た。その結果、図２（ｅ）に示すように、堆積されてい
たアモルファスシリコンがソース・ドレイン上の開口部
に流動して単結晶シリコン１０が形成され、ソース・ド
レイン上にのみ単結晶シリコンが存在する形状を得るこ
とができた。

【００２８】次に、ＢＦ₂ を１０ｋｅＶで５×１０¹⁴ｃ
ｍ^-2イオン注入し、ＲＴＡにより８００℃、１０秒の熱
処理を行い、ソース・ドレインを形成した。続いて、全
面にスパッタ法によってＣｏを２０ｎｍ堆積し、さらに
その上にＴｉＮを３０ｎｍ堆積した。その後、５００℃
で３０秒熱処理することにより、シリコンとＣｏとを反
応させてＣｏＳｉ₂ １１を形成した。続いて、ＴｉＮと
未反応のＣｏを剥離し、７００℃で３０秒の熱処理を行
った。その結果、図２（ｆ）に示すように、ソース・ド
レイン上のみに選択的にＣｏＳｉ₂ １１が存在する構造
が形成された。

【００２９】以上のようにして形成されたトランジスタ
の特性を調べるため、比較例としてソース・ドレインの
選択エピタキシャル成長をジクロルシラン等を原料ガス
として用いる方法で行った試料を併せて作製し、両者の
特性比較を行った。比較例における選択成長は、ジクロ
ルシラン、水素及び塩酸の混合ガスを用い、圧力５０Ｔ
ｏｒｒ、温度８５０℃の条件で行った。比較例として作
製した試料の構造を図９に示す。

【００３０】図１０に、Ｃｏの堆積膜厚に対するドレイ
ン／基板間の逆方向リーク電流を示す。測定に用いたト
ランジスタのゲート長は０．３５μｍ、ゲート幅は１０
μｍであり、ゲート電圧（０Ｖ）、ドレイン電圧（−
３．３Ｖ）の条件で測定を行った。

【００３１】本実施形態の方法でソース・ドレインを形
成した場合（Ａ）には、Ｃｏの堆積膜厚が５０ｎｍまで
リーク電流の増加が見られないのに対し、比較例の場合
（Ｂ）には、３０ｎｍ以上の堆積膜厚で接合リーク電流
の増加が生じている。これは、以下のように説明でき
る。すなわち、本実施形態の方法で作製したＭＯＳ型ト
ランジスタでは、ゲートエッジや素子分離領域端でシリ
コン膜厚が厚くなっている。これに対し、比較例の方法
で作製したＭＯＳ型トランジスタでは、ゲートエッジや
素子分離領域端でシリコン膜厚が逆に薄くなっている。
その結果、比較例では、ＣｏＳｉ₂ を形成したときにシ
リサイドが基板中に侵食する。そのため、基板内部に形
成したｐ型拡散層の接合位置とシリサイド界面が極めて
近くなり、例えばメタルの拡散によってｐｎ接合の逆方
向リーク電流が増加してしまう。これに対して、本実施
形態では、シリコン膜厚の薄いところが存在しないた
め、従来例のようなリーク電流の増加が起こらなかった
と考えられる。

【００３２】本実施形態によれば、ソース・ドレイン領
域の開口部の端部におけるシリコンの膜厚を厚くするこ
とができるため、ドーパントをイオン注入した際に、従
来のように局所的にドーパント深さが深くなってしまう
という現象を回避することができる。

【００３３】なお、本実施形態において、アモルファス
シリコンの流動／結晶化のための熱処理工程で素子分離
絶縁膜上やゲート構造のシリコン窒化膜上にシリコン単
結晶粒が形成される場合には、後述の第４の実施形態と
同様に、熱酸化によって単結晶粒の周囲に酸化膜を形成
した後、この酸化膜が形成された単結晶粒を除去するよ
うにしてもよい。

【００３４】また、本実施形態ではアモルファスシリコ
ンはアンドープの状態で堆積したが、ボロン等の不純物
ドープアモルファスを堆積してもよい。この場合、その
後のソース・ドレイン形成のためのイオン注入は不要と
なる。

【００３５】また、本実施形態ではアモルファスシリコ
ンの堆積及び結晶化を同一容器内で行ったが、これらは
それぞれ別に行ってもよい。ただし、アモルファスシリ
コンを結晶化する際に表面に酸化膜が形成されている
と、これが結晶化を妨げるため、結晶化のためのチャン
バーに試料を導入する前に表面の酸化膜を剥離しておく
必要がある。

【００３６】次に、本発明の第４の実施形態について、
図１１〜図１３に示した製造工程を参照して説明する。
まず、図１１（ａ）に示すように、公知の素子分離法に
より、シリコン基板１に素子分離絶縁膜２を形成した。
続いて、図１１（ｂ）に示すように、膜厚５ｎｍのゲー
ト絶縁膜３、膜厚８０ｎｍのボロン添加のポリシリコン
膜４、膜厚６０ｎｍのＷＳｉ膜５及び膜厚４０ｎｍのシ
リコン窒化膜６を形成した。その後、反応性イオンエッ
チング法により、これらの膜をゲート電極の形状にパタ
ーン形成した。

【００３７】次に、エクステンション領域形成のため、
ゲート電極構造をマスクとしてＢＦ₂ を５ｋｅＶで１×
１０¹⁴ｃｍ^-2イオン注入し、ＲＴＡにより８００℃、１
０秒の熱処理を行い、ｐ型拡散層７を形成した。続い
て、図１１（ｃ）に示すように、ゲート電極側壁に厚さ
５０ｎｍ程度のシリコン窒化膜８を形成した。このシリ
コン窒化膜８は、全面に７０ｎｍのシリコン窒化膜をＣ
ＶＤ法により堆積した後、異方性ドライエッチングによ
り全面エッチングすることで得られる。

【００３８】次に、図１２（ｄ）に示すように、フッ化
水素酸等によってソース・ドレイン上の酸化膜を剥離し
た後、ジクロルシランを原料ガスとした減圧ＣＶＤ法に
より、ソース・ドレイン上にのみ膜厚５０ｎｍのアンド
ープ単結晶シリコン膜１２を堆積した。ここで選択成長
は、ジクロルシラン、水素、塩酸の混合ガスを用い、圧
力５０Ｔｏｒｒ、温度８５０℃で行った。続いて、図１
２（ｅ）に示すように、試料を単結晶シリコン膜１２の
堆積を行ったチャンバーから出すことなく、連続して、
ジシランを原料とした減圧ＣＶＤ法により５５０℃で非
選択的にアモルファスシリコン膜９を３０ｎｍ堆積し
た。

【００３９】次に、同一反応炉中において、圧力を０．
０５Ｔｏｒｒまで下げるとともに７５０℃まで加熱を行
い、アモルファスシリコン膜を結晶化した。その結果、
図１２（ｆ）に示すように、単結晶シリコン１２直上の
アモルファスシリコンは形状を変えることなく単結晶シ
リコン１３となり、ソース・ドレイン領域に単結晶シリ
コン１０が形成された。一方、絶縁膜（素子分離絶縁膜
２及びシリコン窒化膜６）上のアモルファスシリコン膜
は結晶化に際して流動し、ソース・ドレイン領域近傍で
はその上に流れ込んで単結晶シリコン１３となり、ソー
ス・ドレイン領域から離れたところでは単結晶粒１４が
形成された。

【００４０】その後、図１３（ｇ）に示すように、熱酸
化によりシリコン酸化膜１５ａ及び１５ｂを１００ｎｍ
形成した。さらに、図１３（ｈ）に示すように、シリコ
ン酸化膜１５ａ及び１５ｂを希フッ酸によりエッチング
除去した。

【００４１】次に、ＢＦ₂ を１０ｋｅＶで５×１０¹⁴ｃ
ｍ^-2イオン注入し、ＲＴＡにより８００℃、１０秒の熱
処理を行い、ソース・ドレインを形成した。続いて、全
面にスパッタ法によってＣｏを２０ｎｍ堆積し、さらに
その上にＴｉＮを３０ｎｍ堆積した。その後、５００℃
で３０秒熱処理することにより、アモルファスシリコン
とＣｏとを反応させてＣｏＳｉ₂ １１を形成した。続い
て、ＴｉＮと未反応のＣｏを剥離し、７００℃で３０秒
の熱処理を行った。その結果、図１３（ｉ）に示すよう
に、ソース・ドレイン上のみに選択的にＣｏＳｉ₂ １１
が存在する構造が形成された。

【００４２】以上のようにして作製したトランジスタの
リーク電流特性を調べた結果、先に示した第３の実施形
態と同様、図１０に示すような結果が得られた。本実施
形態によれば、ソース・ドレイン領域の開口部の端部に
おけるシリコンの膜厚を厚くすることができるため、ド
ーパントをイオン注入した際に、従来のように局所的に
ドーパント深さが深くなってしまうという現象を回避す
ることができる。

【００４３】なお、本実施形態ではアモルファスシリコ
ンはアンドープの状態で堆積したが、ボロン等の不純物
ドープアモルファスを堆積してもよい。この場合、その
後のソース・ドレイン形成のためのイオン注入は不要と
なる。

【００４４】また、本実施形態ではアモルファスシリコ
ン堆積膜の膜厚を３０ｎｍとしたが、これより薄くても
よい。しかし、５０ｎｍより厚くすると、絶縁膜上の粒
化が起こりにくくなるため、実際的には１００ｎｍ以下
とすることが好ましい。

【００４５】また、本実施形態では、アモルファスシリ
コンの流動／結晶化のための熱処理の後、絶縁膜上に残
留した結晶粒を除去するための酸化を行ったが、このよ
うな結晶粒が絶縁膜上に残らない場合或いは残ったとし
ても素子動作上問題にならない場合には、この工程を省
略してもかまわない。

【００４６】また、本実施形態では、単結晶シリコンの
選択堆積、アモルファスシリコンの非選択堆積及び結晶
化を同一容器内で行ったが、これらはそれぞれ別に行っ
てもよい。ただし、アモルファスシリコンを結晶化する
際に表面に酸化膜が形成されていると、これが粒化を妨
げるため、結晶化のためのチャンバーに試料を導入する
前に表面の酸化膜を剥離しておく必要がある。

【００４７】以上、各実施形態について説明したが、本
発明はこれらの実施形態に限定されるものではなく、そ
の趣旨を逸脱しない範囲内において種々変形して実施可
能である。

【００４８】

【発明の効果】本発明によれば、開口部に選択的に単結
晶半導体膜を形成することができるとともに、ファセッ
トの形成が抑制されて素子の特性劣化等を防止すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の第３の実施形態に係る製造工程の一部
を示した図。

【図２】本発明の第３の実施形態に係る製造工程の一部
を示した図。

【図３】本発明の第１の実施形態に係る製造工程を示し
た図。

【図４】本発明の第１の実施形態においてアモルファス
シリコンの膜厚を変えた場合の状態を示した図。

【図５】本発明の第１の実施形態においてアモルファス
シリコンの膜厚を変えた場合の状態を示した図。

【図６】本発明の第１の実施形態において開口部の大き
さを変えた場合の状態を示した図。

【図７】本発明の第１の実施形態においてアモルファス
シリコン堆積後の熱処理時間を変えた場合の状態を示し
た図。

【図８】本発明の第２の実施形態に係る製造工程を示し
た図。

【図９】従来技術を用いてトランジスタを作製したとき
の構成を示した図。

【図１０】本発明の第３の実施形態によって作製された
トランジスタと従来技術を用いて作製されたトランジス
タのリーク電流特性を比較して示した図。

【図１１】本発明の第４の実施形態に係る製造工程の一
部を示した図。

【図１２】本発明の第４の実施形態に係る製造工程の一
部を示した図。

【図１３】本発明の第４の実施形態に係る製造工程の一
部を示した図。

【符号の説明】

１…シリコン基板２…素子分離絶縁膜３…ゲート絶縁膜４…ポリシリコン膜５…ＷＳｉ膜６…シリコン窒化膜９…アモルファスシリコン膜１０…単結晶シリコン膜１１…ＣｏＳｉ₂ 膜１２…単結晶シリコン膜１３…単結晶シリコン膜１４…単結晶粒１５ａ、１５ｂ…シリコン酸化膜２１、４１、５１、６１…シリコン基板２２、４２、５２、６２…絶縁膜２３、４３、５３、６３…アモルファスシリコン膜２４、４４、５４、６４…単結晶シリコン膜６５…単結晶粒６６…シリコン酸化膜

Claims

【特許請求の範囲】

【請求項１】少なくとも上面に絶縁膜が形成された領
域及びこの領域に囲まれ底部に半導体基板が露出した開
口部を形成する工程と、前記絶縁膜上及び前記開口部に
非晶質半導体膜を形成する工程と、熱処理により前記絶
縁膜上の非晶質半導体膜を構成する半導体材料を前記開
口部に流動させるとともに前記非晶質半導体膜を構成す
る半導体材料を結晶化する工程とを有することを特徴と
する半導体装置の製造方法。
【請求項２】前記少なくとも上面に絶縁膜が形成され
た領域及びこの領域に囲まれ底部に半導体基板が露出し
た開口部を形成する工程の後、前記開口部の底部に露出
した半導体基板の表面に単結晶半導体膜を形成する工程
をさらに有し、その後、前記絶縁膜上及び前記単結晶半
導体膜が形成された開口部に非晶質半導体膜を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
【請求項３】前記熱処理工程の後、この熱処理工程で
前記開口部に流動せずに前記絶縁膜上に残置した半導体
材料の少なくとも一部を酸化する工程と、この少なくと
も一部が酸化された半導体材料を除去する工程とをさら
に有することを特徴とする請求項１又は２に記載の半導
体装置の製造方法。
【請求項４】前記非晶質半導体膜を形成する工程の
後、該非晶質半導体膜が形成された試料を大気に晒さず
に前記熱処理工程を行うことを特徴とする請求項１又は
２に記載の半導体装置の製造方法。
【請求項５】素子分離絶縁膜と、ゲート絶縁膜、ゲー
ト電極及び少なくともゲート電極上に形成された絶縁膜
からなるゲート構造と、前記素子分離絶縁膜及び前記ゲ
ート構造に囲まれ底部に半導体基板が露出した開口部と
を形成する工程と、前記素子分離絶縁膜上、前記ゲート
構造上及び前記開口部に非晶質半導体膜を形成する工程
と、熱処理により前記素子分離絶縁膜上及び前記ゲート
構造上の非晶質半導体膜を構成する半導体材料を前記開
口部に流動させるとともに前記非晶質半導体膜を構成す
る半導体材料を結晶化する工程と、この熱処理工程で前
記開口部に流動せずに前記素子分離絶縁膜上及び前記ゲ
ート構造上に残置した半導体材料の少なくとも一部を酸
化する工程と、この少なくとも一部が酸化された半導体
材料を除去する工程とを有することを特徴とする半導体
装置の製造方法。
【請求項６】前記素子分離絶縁膜、ゲート構造及び開
口部を形成する工程の後、前記開口部の底部に露出した
半導体基板の表面に単結晶半導体膜を形成する工程をさ
らに有し、その後、前記素子分離絶縁膜上、前記ゲート
構造上及び前記開口部に非晶質半導体膜を形成すること
を特徴とする請求項５に記載の半導体装置の製造方法。