JPH10294663A

JPH10294663A - Ｍｏｓ論理回路及びこのｍｏｓ論理回路を備えた半導体装置

Info

Publication number: JPH10294663A
Application number: JP9102059A
Authority: JP
Inventors: Yuichi Sato; 雄一佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-18
Filing date: 1997-04-18
Publication date: 1998-11-04
Anticipated expiration: 2017-04-18
Also published as: KR19980081498A; EP0872958B1; JP3178799B2; EP1191695B1; EP1191695A2; TW451554B; KR100324940B1; EP1191695A3; DE69833231D1; DE69809623D1; US6320423B1; DE69809623T2; EP0872958A3; DE69833231T2; US6144227A; EP0872958A2

Abstract

(57)【要約】【課題】信号本数を低減し、配線面積が小さく、信号
変化が少ない、低消費電力化を実現しうるＭＯＳ論理回
路を提供する。【解決手段】ＮＤＴＭＯＳ１、ＰＤＴＭＯＳ２及びイ
ンバータ３を備えてなり、ＮＤＴＭＯＳ１とＰＤＴＭＯ
Ｓ２でパス・トランジスタ・ロジック回路を構成する。
信号が”Ｈ”レベルのとき有効な論理にはＮＭＯＳ１を
用いる一方、信号が”Ｌ”レベルのとき有効な論理には
ＰＭＯＳ２を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ論理回路に
関し、より詳しくは、素子数が少なく、かつ回路面積が
小さく、しかも低消費電力で動作可能になったＭＯＳ論
理回路及びこのＭＯＳ論理回路を備えた半導体装置に関
する。

【０００２】

【従来の技術】論理回路として、最近では、パス・トラ
ンジスタ・ロジック回路が注目されている。その理由
は、パス・トランジスタ・ロジック回路は、ＣＭＯＳス
タティック回路に比べて、トランジスタの数、即ち素子
数が少なく、動作速度が速いというメリットを有するか
らである。

【０００３】図８はパス・トランジスタ・ロジック回路
を備えた２入力ＡＮＤ（ＮＡＮＤ）回路の従来例を示
す。この２入力ＡＮＤ（ＮＡＮＤ）回路は、４個のＮＭ
ＯＳ（Ｎチャネル電界効果型ＭＯＳトランジスタ）１１
−１〜１１−４からなるパス・トランジスタ・ロジック
回路と、ＣＭＯＳ（相補型ＭＯＳトランジスタ）ラッチ
回路１４で構成されている。

【０００４】ここで、２入力ＡＮＤ（ＮＡＮＤ）回路の
入力信号は、一般にＡ，Ｂの２信号であるが、図示例の
パス・トランジスタ・ロジック回路の入力信号として
は、Ａ、Ｂの２信号と、それぞれの反転信号であるＡ
Ｘ、ＢＸ信号の合わせて４信号が必要である。

【０００５】また、ＮＭＯＳパス・トランジスタは論
理”０”のＧＮＤレベル、即ち”Ｌｏｗ”（以後”Ｌ”
と記す）レベルの信号はそのままの電圧を通すが、論
理”１”のＶＤＤ（電源電圧）レベル、即ち”Ｈｉｇ
ｈ”（以後”Ｈ”と記す）レベルの信号を通すと、”
Ｈ”レベルがＮＭＯＳトランジスタ１１−１〜１１−４
の閾値電圧だけ下がる。そのため、ＣＭＯＳラッチ回路
１４は、下がった”Ｈ”レベルをもとに戻すと共に負荷
の駆動力を増強するために設けられている。

【０００６】なお、”Ｈ”レベルをＶＤＤレベルまで引
き上げるために、ＰＭＯＳ（Ｐチャネル電界効果型ＭＯ
Ｓトランジスタ）でプルアップした例も知られている。

【０００７】図９はパス・トランジスタ・ロジック回路
として、それぞれ２個のＮＭＯＳ１１−１、１１−２と
ＰＭＯＳ１２−１、１２−２の両方を用いた従来の回路
例を示す。この従来例では、入力信号が”Ｈ”レベルで
有効な論理では、ＮＭＯＳ１１−１を採用し、入力信号
が”Ｌ”レベルで有効な論理では、ＰＭＯＳ１２−１を
採用している。

【０００８】この結果、この論理回路によれば、反転信
号を必要としないが、ＮＭＯＳパス・トランジスタ、即
ちＮＭＯＳ１１−１は”Ｌ”レベルの信号はそのままの
電圧を通すが、”Ｈ”レベルの信号を通すと、”Ｈ”レ
ベルがＮＭＯＳ１１−１の閾値電圧だけ下がる。一方、
ＰＭＯＳパス・トランジスタ１２−１は”Ｈ”レベルの
信号はそのままの電圧を通すが、”Ｌ”レベルの信号を
通すと、”Ｌ”レベルがＰＭＯＳ１２−１の閾値電圧だ
け上がる。

【０００９】このため、図示例の回路では、パス・トラ
ンジスタ・ロジック回路の出力をＶＤＤレベルに引き上
げるためのＰＭＯＳ１２−２と、ＧＮＤレベルに引き下
げるためのＮＭＯＳ１１−２が設けられている。なお、
図中の符号１３はインバータを示す。

【００１０】図１０（ａ）は従来のＣＭＯＳ回路を示
す。このＣＭＯＳ回路は、入力反転信号を用いた図１０
（ｂ）に示す論理回路を入力反転信号を用いずに実現し
た回路例を示す。

【００１１】同図（ａ），（ｂ）を比較してみれば明ら
かなように、このＣＭＯＳ回路は、同図（ｂ）に示す論
理回路で必要であったインバータ１３−１、インバータ
１３−２が不要であり、また入力反転信号ＡＸ、ＢＸが
不要なため配線面積も低減できる利点がある。

【００１２】しかしながら、上記で説明したのと同様
に、”Ｈ”レベル出力はＮＭＯＳ１１−１〜１１−４の
閾値電圧だけ下がり、”Ｌ”レベル出力はＰＭＯＳ１２
−１〜１２−４の閾値電圧だけ上がる。

【００１３】

【発明が解決しようとする課題】ところで、図８に示す
従来のパス・トランジスタ・ロジック回路においては、
上記のようにＣＭＯＳスタティック回路に比べてトラン
ジスタの数が少なくてすむメリットはあるものの、以下
に示す問題点がある。

【００１４】（１）反転信号を必要とするため、信号数
がＣＭＯＳスタティック回路に比べ２倍必要となり、信
号線の本数が増える。このため、配線領域が拡大する。

【００１５】（２）信号の”Ｈ”レベル，”Ｌ”レベル
の遷移が信号数が増えた分２倍となるため、その分、配
線容量を充放電する電流が増え、消費電力が増える。

【００１６】（３）正信号と負信号のレベルが変わると
き、過渡的に正信号と負信号が共に”Ｈ”レベルとな
り、ＮＭＯＳがＯＮし、パス・トランジスタ・ロジック
回路にＶＤＤとＧＮＤ間に直流パスができ、貫通電流が
流れる。

【００１７】（４）パス・トランジスタ・ロジック回路
で”Ｈ”レベルを出力する場合は、ＶＤＤレベルよりＮ
ＭＯＳの閾値電圧Ｖ_thnだけ下がるため、この電圧ＶＤ
Ｄ−Ｖ_thnがゲートに印加されているＰＭＯＳの閾値電
圧Ｖ_thpが、Ｖ_thn＞｜Ｖ_thp｜であるならば、ＰＭＯＳ
はＯＮし、ＶＤＤ−Ｖ_thnがゲートに印加され、ＯＮし
ているＮＭＯＳを通してＶＤＤとＧＮＤ間にＣＭＯＳラ
ッチ回路１４が反転するまでの間、貫通電流が流れる。

【００１８】また、図９に示す論理回路では、出力が変
化するたびに回路に貫通電流が流れるという問題点があ
る。以下にその理由について説明する。

【００１９】まず、この回路おいて、出力Ｙ１が与えら
れるＣＭＯＳラッチ１２、即ちＰＭＯＳ１２−２、ＮＭ
ＯＳ１１−２は、上述のように、出力Ｙ１の電位を”
Ｈ”レベルの場合はＶＤＤレベルまで引き上げ、”Ｌ”
レベルの場合はＧＮＤレベルまで引き下げるために設け
られている。

【００２０】ここで、ＮＭＯＳ１１−１がＯＮし、Ｂ信
号の”Ｈ”レベルを出力Ｙ１に導出したとき、ＮＭＯＳ
１１−１の閾値電圧だけ”Ｈ”レベルが下がっている。
このとき、出力Ｙ１の電位は、Ｂ信号、ＮＭＯＳ１１−
１のパスによる”Ｈ”レベルとＮＭＯＳ１１−２がＯＮ
していることによるＧＮＤ及びＮＭＯＳ１１−２の”
Ｌ”レベルのパスとのレシオで決定される。

【００２１】このため、ＮＭＯＳ１１−１がＯＮし、Ｂ
信号の”Ｈ”レベルを出力Ｙ１に導出したとき、出力Ｙ
１の電位がＣＭＯＳラッチのインバータ１３の反転電圧
より高くなるように、ＮＭＯＳ１１−２のインピーダン
スを高くしてある。このことにより、出力Ｙの”Ｈ”レ
ベルの電位がインバータ１３の反転電圧を越えると、イ
ンバータ１３の出力Ｙ２は”Ｌ”レベルになる。

【００２２】そして、出力Ｙ２が”Ｌ”レベルになる
と、ＮＭＯＳ１１−２はＯＦＦし、ＰＭＯＳ１１−２は
ＯＮする。ＮＭＯＳ１１−２がＯＦＦすることにより、
Ｂ信号、ＮＭＯＳ１１−１、ＮＭＯＳ１１−２及びＧＮ
Ｄ間の直流パスは遮断され、貫通電流は流れなくなる。
一方、ＰＭＯＳ１２−２がＯＮすることにより、出力Ｙ
の”Ｈ”レベルはＶＤＤレベルまで引き上げられる。

【００２３】次に、Ａ信号が”Ｌ”レベルとなって、Ｐ
ＭＯＳ１２−１がＯＮし、”Ｌ”レベルを出力Ｙ１に導
出したときは、ＰＭＯＳ１２−１の閾値電圧だけＧＮＤ
レベルより”Ｌ”レベルが上がっている。このとき、出
力Ｙ１の電位は、ＧＮＤ、ＰＭＯＳ１２−１のパスによ
る”Ｌ”レベルとＰＭＯＳ１２−２がＯＮしていること
によるＶＤＤ及びＰＭＯＳ１２−２の”Ｈ”レベルのパ
スとのレシオで決定される。

【００２４】従って、ＰＭＯＳ１２−１がＯＮし、”
Ｌ”レベルを出力Ｙ１に導出したときは、出力Ｙ１の電
位がＣＭＯＳラッチ１２のインバータ１３の反転電圧よ
り低くなるように、ＰＭＯＳ１２−２のインピーダンス
を高くしてある。このことにより、出力Ｙｌが”Ｈ”レ
ベルから”Ｌ”レベルに変わり、出力Ｙ１の電位がイン
バータ１３の反転電圧を越えて低くなると、インバータ
１３の出力Ｙ２は反転し”Ｈ”レベルになる。そして、
出力Ｙ２が”Ｈ”レベルになると、ＰＭＯＳ１２−２は
ＯＦＦし、ＮＭＯＳ１２−２はＯＮする。ＰＭＯＳ１２
−２がＯＦＦすることにより、ＧＮＤ、ＰＭＯＳ１２−
１、ＰＭＯＳ１２−２及びＶＤＤ間の直流パスは遮断さ
れ、貫通電流は流れなくなる。

【００２５】一方、ＮＭＯＳ１１−２がＯＮすることに
より、出力Ｙの”Ｌ”レベルはＧＮＤレベルまで引き下
げられる。また、インバータ１３が反転するまでの間
は、インバータ１３を構成しているＮＭＯＳ及びＰＭＯ
Ｓ共にＯＮしており、インバータ１３を介してＶＤＤか
らＧＮＤに貫通電流が流れる。

【００２６】以上のように、図９に示す回路では、出力
が変化するたびに、回路に貫通電流が流れるという問題
があった。

【００２７】ところで、最近ＬＳＩの低消費電力化技術
も注目され、低消費電力化を達成するためには、低電圧
で回路を動作させることが有効である。パス・トランジ
スタ・ロジック回路を低電圧で動作させるには、トラン
ジスタの閾値電圧を小さくする必要がある。

【００２８】今、ＮＭＯＳの閾値電圧をＶ_thn、ＰＭＯ
Ｓの閾値電圧をＶ_thpとすると、例えば、図１１に示す
回路例において、入力（Ａ、Ｂ、Ｃ、ＡＸ、ＢＸ、Ｃ
Ｘ）が（１、０、０、０、１、１）から（１、１、０、
０、０、ｌ）に変わったとき、出力Ｙ１の電位は０Ｖか
らＶＤＤ−Ｖ_thnに変化する。そして、この電圧ＶＤＤ
−Ｖ_thnがＣＭＯＳラッチ１２のＮＭＯＳの閾値電圧Ｖ
_thnを越える必要がある。

【００２９】従って、そのためには、下記（１）式の条
件を満足する必要がある。

【００３０】ＶＤＤ−Ｖ_thn＞Ｖ_thn …（１）上記（１）式を変形すると、下記（２）式のようにな
る。

【００３１】ＶＤＤ＞２Ｖ_thn …（２）従って、上記（２）式より、例えばＶ_thnを０．６Ｖと
すると、この回路はＶＤＤ＝１．２Ｖ以下では動作しな
いことになる。

【００３２】また、図９に示す回路では、ＰＭＯＳの閾
値Ｖ_thpだけ”Ｌ”レベルの浮き上がりもあるため、下
記（３）式の条件を同時に満足する必要がある。

【００３３】ＶＤＤ＞２Ｖ_thn，ＶＤＤ＞２｜Ｖ_thp｜ …（３）ところで、実際には、パス・トランジスタの縦積段数が
増えると、バックゲート効果により見かけ上の閾値電圧
は大きくなるため、ＶＤＤは更に高くする必要がある。
或いは、ＶＤＤを高くしないように、パス・トランジス
タの縦積段数を２段程度に抑えなければならず、増幅回
路が増える問題もある。

【００３４】また、消費電力を小さくするため、ＶＤＤ
＝１Ｖで動作させようとすると、閾値電圧Ｖ_thnのバラ
ツキを考慮すると、Ｖ_thn及び｜Ｖ_thp｜はおおよそ０．
３Ｖ以下にする必要がある。

【００３５】しかるに、閾値電圧をこのように小さくす
ると、トランジスタがＯＦＦしたときのリーク電流が大
きくなり、貫通電流も増大するという新たな問題があ
る。

【００３６】このような理由により、素子数が少なく、
かつ占有面積が小さく、しかも低消費電力で動作可能な
論理回路の実現が切に要請されているのが現状である。

【００３７】本発明はこのような現状に鑑みてなされた
ものであり、低消費電力で動作可能な新しいタイプのＭ
ＯＳ論理回路及びこのようなＭＯＳ論理回路を備えた半
導体装置を提供することを目的とする。

【００３８】本発明の他の目的は、定常的な貫通電流が
流れることがないＭＯＳ論理回路及びこのようなＭＯＳ
論理回路を備えた半導体装置を提供することにある。

【００３９】

【課題を解決するための手段】本発明のＭＯＳ論理回路
は、ゲートとウエルがそれぞれ接続されたＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタを備え、信号が”Ｈ
ｉｇｈ”レベルのとき有効な論理に該ＮＭＯＳトランジ
スタを用いる一方、信号が”Ｌｏｗ”レベルのとき有効
な論理に該ＰＭＯＳトランジスタを用いるパス・トラン
ジスタ・ロジック回路と、ゲートとウエルがそれぞれ接
続されたＮＭＯＳトランジスタ及びＰＭＯＮトランジス
タを備え、該パス・トランジスタ・ロジック回路の出力
信号の駆動力を高める増幅回路とで構成されており、そ
のことにより上記目的が達成される。

【００４０】また、本発明のＭＯＳ論理回路は、ゲート
とウエルが接続されたＮＭＯＳトランジスタからなるパ
ス・トランジスタ・ロジック回路と、ゲートとウエルが
接続されたＭＯＳトランジスタからなる増幅回路とで構
成されており、そのことにより上記目的が達成される。

【００４１】また、本発明のＭＯＳ論理回路は、ゲート
とウエルが接続されたＰＭＯＳトランジスタからなるパ
ス・トランジスタ・ロジック回路と、ゲートとウエルが
接続されたＭＯＳトランジスタからなる増幅回路とで構
成されており、そのことにより上記目的が達成される。

【００４２】また、本発明のＭＯＳ論理回路は、ＭＯＳ
トランジスタからなるパス・トランジスタ・ロジック回
路と、ＭＯＳトランジスタからなる増幅回路とを備え、
該パス・トランジスタ・ロジック回路を構成する該ＭＯ
Ｓトランジスタの閾値の絶対値よりも該増幅回路を構成
する該ＭＯＳトランジスタの閾値の絶対値を大きくして
あり、そのことにより上記目的が達成される。

【００４３】また、本発明のＭＯＳ論理回路は、ＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタを備え、信号
が”Ｈｉｇｈ”レベルのとき有効な論理に該ＮＭＯＳト
ランジスタを用いる一方、信号が”Ｌｏｗ”レベルのと
き有効な論理に該ＰＭＯＳトランジスタを用いるパス・
トランジスタ・ロジック回路と、ＮＭＯＳトランジスタ
及びＰＭＯＮトランジスタを備え、該パス・トランジス
タ・ロジック回路の出力信号の駆動力を高める増幅回路
とを備え、該パス・トランジスタ・ロジック回路を構成
する該ＮＭＯＳトランジスタ及び該ＰＭＯＳトランジス
タの閾値の絶対値よりも該増幅回路を構成する該ＮＭＯ
Ｓトランジスタ及び該ＰＭＯＳトランジスタの閾値の絶
対値を大きくしてあり、そのことにより上記目的が達成
される。

【００４４】また、本発明のＭＯＳ論理回路は、ゲート
とウエルが接続されたプリチャ一ジ用のＭＯＳトランジ
スタと、ゲートとウエルが接続されたＭＯＳトランジス
タからなり、入力信号によりプリチャージした電荷をデ
ィスチャージするか、或いはホールドするかにより論理
を決定する評価回路と、ゲートとウエルが接続された
ＭＯＳトランジスタからなり、該評価回路の出力を増幅
する増幅回路とで構成されており、そのことにより上記
目的が達成される。

【００４５】また、本発明のＭＯＳ論理回路は、ＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタを備え、反転
した入力信号が必要なＭＯＳ論理回路に代わるＭＯＳ論
理回路であって、反転した信号がゲートに入っている該
反転した入力信号が必要なＭＯＳ論理回路の該ＮＭＯＳ
トランジスタの代わりにゲートとウェルが接続されたＰ
ＭＯＳトランジスタを用い、かつ反転していない信号を
該ＰＭＯＳトランジスタのゲートに与える一方、反転し
た信号がゲートに入っている該反転した入力信号が必要
なＭＯＳ論理回路の該ＰＭＯＳトランジスタの代わりに
ゲートとウェルが接続されたＮＭＯＳトランジスタを用
い、かつ反転していない信号を該ＮＭＯＳトランジスタ
のゲートに与えるように構成してなり、そのことにより
上記目的が達成される。

【００４６】また、本発明の半導体装置は、請求項１〜
請求項７のいずれかに記載のＭＯＳ論理回路を有してお
り、そのことにより上記目的が達成される。

【００４７】なお、以下では、ゲートとウエルを接続し
たＭＯＳトランジスタをＤＴＭＯＳと称し、ゲートとウ
エルを接続したＮＭＯＳトランジスタをＮＤＴＭＯＳ、
ゲートとウエルを接続したＰＭＯＳトランジスタをＰＤ
ＴＭＯＳと称する。

【００４８】以下に本発明の作用を説明する。

【００４９】ＮＤＴＭＯＳとＰＤＴＭＯＳでパス・トラ
ンジスタ・ロジック回路を形成し、増幅回路を備え、信
号が”Ｈ”レベルのとき有効な論理にＮＤＴＭＯＳを用
いる一方、信号が”Ｌ”レベルのとき有効な論理にＰＤ
ＴＭＯＳを用いる構成によれば、従来必要であった反転
信号を入力することなく論理回路を構成できるので、信
号数を低減できる。この結果、配線面積を低減できる。

【００５０】また、反転信号が不要になった分、信号変
化も減り、その分、配線容量の充放電電流が減少するの
で、低消費電力化が図れる。

【００５１】また、正信号と負信号が共に”Ｈ”レベル
の期間に流れる貫通電流も、正信号だけで回路を構成で
きるので、ＣＭＯＳスタッティック回路と同様、電源Ｖ
ＤＤとＧＮＤ間の直流パスが遮断されるので、貫通電流
を低減できる。このため、プルアップ用及びプルダウン
用の素子が不要になるので、その分、素子数を低減で
き、回路面積を小さくできる利点がある。

【００５２】ここで、上記の構成では、パス・トランジ
スタ・ロジック回路として、ＮＤＴＭＯＳ及びＰＤＴＭ
ＯＳを併用しているが、ＮＤＴＭＯＳだけで又はＰＤＴ
ＭＯＳだけでパス・トランジスタ・ロジック回路を構成
することも可能である。即ち、図２又は図３にそれぞれ
示すように、ＮＤＴＭＯＳ及びＰＤＴＭＯＳをそれぞれ
２個ずつ配設した構成のパス・トランジスタ・ロジック
回路とし、一方のＮＤＴＭＯＳ１−２のゲートに反転信
号バーＡを入力し（図２参照）、又は一方のＰＤＴＭＯ
Ｓ２−１のゲートに反転信号バーＡを入力する（図３参
照）構成によれば、上記構成のＭＯＳ論理回路と同様の
論理のＭＯＳ論理回路を構成することができる。

【００５３】この構成によれば、素子数が少なく、回路
面積が小さく、しかも低消費電力化を図ることができる
ＭＯＳ論理回路を実現できる。

【００５４】また、ＭＯＳトランジスタからなるパス・
トランジスタ・ロジック回路と、ＭＯＳトランジスタか
らなる増幅回路とを備え、パス・トランジスタ・ロジッ
ク回路を構成するＭＯＳトランジスタの閾値の絶対値よ
りも増幅回路を構成するＭＯＳトランジスタの閾値の絶
対値を大きくする構成によれば、プルアップ用及びプル
ダウン用のトランジスタがなくても定常的に貫通電流が
流れることがないので、その分、素子数を低減できる。
この結果、回路面積の小さな低消費電力化を図ることが
できるＭＯＳ論理回路を実現できる。

【００５５】ここで、上記のＭＯＳトランジスタは、Ｎ
ＭＯＳトランジスタ単独、ＰＭＯＳトランジスタ単独又
はＮＭＯＳトランジスタとＰＭＯＳトランジスタの相補
型のいずれのタイプにも適用可能であり、本発明はこれ
ら３タイプのいずれをも対象としている。

【００５６】また、プリチャ一ジ用のＤＴＭＯＳトラン
ジスタと、ＤＴＭＯＳトランジスタからなり、入力信号
によりプリチャージした電荷をディスチャージするか、
或いはホールドするかにより論理を決定する評価回路
と、ＤＴＭＯＳトランジスタからなり、該評価回路の出
力を増幅する増幅回路とでＭＯＳ論理回路を構成すれ
ば、後述の実施形態で具体的に説明するように、論理に
よってプリチャージされた電荷がディスチャージされる
場合でも、ディスチャージされる電荷を少なくできるの
で、消費される電荷は少なくてすむ。

【００５７】よって、この構成によっても、低消費電力
化を図ることができる。

【００５８】また、反転した信号がゲートに入っている
反転した入力信号が必要なＭＯＳ論理回路のＮＭＯＳト
ランジスタの代わりにゲートとウェルが接続されたＰＭ
ＯＳトランジスタを用い、かつ反転していない信号をＰ
ＭＯＳトランジスタのゲートに与える一方、反転した信
号がゲートに入っている反転した入力信号が必要なＭＯ
Ｓ論理回路のＰＭＯＳトランジスタの代わりにゲートと
ウェルが接続されたＮＭＯＳトランジスタを用い、かつ
反転していない信号をＮＭＯＳトランジスタのゲートに
与える構成にすれば、従来必要であった負信号発生回路
を不要にすることが可能になる。

【００５９】加えて、従来のＣＭＯＳ回路では必要であ
った負信号が不要になった分、配線面積の低減が図れ
る。また、信号変化による容量の充放電電流の低減が図
れるので、その分、低消費電力化を図ることが可能にな
る。

【００６０】また、上記のＭＯＳ論理回路を一部に備え
る構成とすれば、上記した作用を奏する各種の半導体装
置を実現する事が可能になる。

【００６１】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００６２】（実施形態１）図１は本発明ＭＯＳ論理回
路の実施形態１を示す。本実施形態１は本発明を２入力
ＮＡＮＤ回路に適用した例を示す。この２入力ＮＡＮＤ
回路は、ＮＤＴＭＯＳ１、ＰＤＴＭＯＳ２及びインバー
タ３を備えてなり、ＮＤＴＭＯＳ１とＰＤＴＭＯＳ２で
パス・トランジスタ・ロジック回路が構成されている。
なお、インバータ３はＤＴＭＯＳで構成されている。

【００６３】この２入力ＮＡＮＤ回路の入力はＡ信号と
Ｂ信号の２つである。２入力ＮＡＮＤの論理は、２入力
信号Ａ、Ｂが共に”Ｈ”レベルのときに出力Ｙ２は”
Ｌ”レベルとなり、それ以外の入力の組み合わせでは、
出力Ｙ２は”Ｈ”レベルである。

【００６４】図１でＡ信号及びＢ信号が共に”Ｈ”レベ
ルの状態では、Ａ信号が”Ｈ”レベルであるため、ＮＤ
ＴＭＯＳ１がＯＮし、ＰＤＴＭＯＳ２はＯＦＦする。こ
のため、出力Ｙ１にはＢ信号の”Ｈ”レベルが導出され
る。

【００６５】また、Ａ信号が”Ｈ”レベルで、Ｂ信号
が”Ｌ”レベルの状態では、同様にＮＤＴＭＯＳ１がＯ
Ｎし、ＰＤＴＭＯＳ２はＯＰＦするため、出力Ｙ１には
Ｂ信号の”Ｌ”レベルが導出される。

【００６６】一方、Ａ信号が”Ｌ”レベルの状態では、
ＮＤＴＭＯＳ１がＯＦＦし、ＰＤＴＭＯＳ２がＯＮする
ため、Ｂ信号の状態にかかわらず出力Ｙ１には”Ｌ”レ
ベルが導出される。出力Ｙ２はインバータ３によりＹ１
の反転信号バーＹ１が出力される。

【００６７】ここで、本実施形態１のＭＯＳトランジス
タ、即ちＮＤＴＭＯＳ１及びＰＤＴＭＯＳ２は、ＯＮ時
には、その閾値電圧が小さくなり、ＯＦＦ時には閾値電
圧が高くなる特性を有するＤＴＭＯＳで構成されてい
る。

【００６８】なお、ＤＴＭＯＳはゲートとチャネル部が
形成されるウエルを短絡することで実現できる。一例と
して、閾値電圧が０．４ＶになるようにＭＯＳトランジ
スタを形成し、そのゲートとウエルを短絡しておくこと
により、ＯＮ時には閾値電圧が０．２Ｖ程度に下がり、
ＯＦＦ時には閾値電圧が０．４Ｖとなり、ＶＤＤ＝０．
６Ｖの低電圧で回路を動作させることができる。

【００６９】ＤＴＭＯＳはＮＭＯＳ及びＰＭＯＳ両方に
適用可能である。ＤＴＭＯＳを採用することは、ＯＮ時
の閾値電圧が低いため、パス・トランジスタの縦積み段
数の制限も少ないし、バックゲート効果による見かけ上
の閾値の増大は起こらないので、それによるパス・トラ
ンジスタの縦積み段数の制限はない、換言すれば増幅回
路が少なくてすむ利点がある。

【００７０】パス・トランジスタ・ロジック回路の出力
Ｙ１は、ＮＤＴＭＯＳ１で”Ｈ”レベルを導出した場合
は、ＮＤＴＭＯＳ１のＯＮ時の閾値をＶ_thnonとする
と、Ｙ１＝ＶＤＤ−Ｖ_thnonとなるが、本実施形態１で
は、増幅回路を構成するインバータ３もＤＴＭＯＳで構
成されているため、ＰＤＴＭＯＳ２のＯＦＦ時の閾値を
Ｖ_thpoffとすると、｜Ｖ_thpoff｜＞Ｖ_thnonとすること
が可能である。このため、定常的な貫通電流はインバー
タ３に流れないので、従来必要であった”Ｈ”レベルを
引き上げるためのＰＭＯＳが不要となる。

【００７１】一方、パス・トランジスタ・ロジック回路
の出力Ｙ１が”Ｌ”レベルを導出した場合は、ＰＤＴＭ
ＯＳ２のＯＮ時の閾値をＶ_thponとすると、Ｙ１＝ＧＮ
Ｄ−Ｖ_thponとなるが、本実施形態１では、増幅回路を
構成するインバータ３もＤＴＭＯＳで構成されているた
め、ＮＤＴＭＯＳ１のＯＦＦ時の閾値をＶ_thnoffとする
と、Ｖ_thnoff＞｜Ｖ_thpon｜とすることが可能である。
このため、定常的な貫通電流はインバータ３に流れない
ので、従来必要であった”Ｌ”レベルを引き下げるため
のＮＭＯＳも不要となる。

【００７２】加えて、ＯＦＦしているＤＴＭＯＳの閾値
電圧はＯＮ時のそれに比べて大きいため、ＯＦＦリーク
が少ない。このため、パス・トランジスタ・ロジック回
路での貫通電流はほとんどない。

【００７３】この結果、本実施形態１のＭＯＳ論理回路
によれば、素子数、信号数が共に少なくてすむので、回
路面積及び配線面積を小さくでき、しかも低消費電力化
を図ることができるＭＯＳ論理回路を実現できる。

【００７４】（実施形態２）図２は本発明ＭＯＳ論理回
路の実施形態２を示す。本実施形態２のパス・トランジ
スタ・ロジック回路は、ＮＤＴＭＯＳだけで構成されて
いる。

【００７５】即ち、本実施形態２のＭＯＳ論理回路は、
ＮＤＴＭＯＳ１−１、ＮＤＴＭＯＳ１−２及びインバー
タ３を備えてなり、ＮＤＴＭＯＳ１−１とＮＤＴＭＯＳ
１−２でパス・トランジスタ・ロジック回路が構成され
ている。なお、このインバータ３はＮＤＴＭＯＳで構成
されている。

【００７６】本実施形態２のパス・トランジスタ・ロジ
ック回路は、上記実施形態１のパス・トランジスタ・ロ
ジック回路と同じ論理で、出力を導出する。但し、本実
施形態２では、入力信号はＡ、バーＡ及びＢの３つであ
る。

【００７７】本実施形態２のＭＯＳ論理回路も、実施形
態１同様に、従来必要であった”Ｈ”レベルを引き上げ
るためのＰＭＯＳ及び”Ｌ”レベルを引き下げるための
ＮＭＯＳが不要であるので、素子数が少なく、回路面積
が小さく、しかも低消費電力化を図ることができるＭＯ
Ｓ論理回路を実現できる。

【００７８】（実施形態３）図３は本発明ＭＯＳ論理回
路の実施形態３を示す。本実施形態３のパス・トランジ
スタ・ロジック回路は、ＰＤＴＭＯＳだけで構成されて
いる。

【００７９】即ち、本実施形態３のＭＯＳ論理回路は、
ＰＤＴＭＯＳ２−１、ＰＤＴＭＯＳ２−２及びインバー
タ３を備えてなり、ＰＤＴＭＯＳ２−１とＰＤＴＭＯＳ
２−２でパス・トランジスタ・ロジック回路が構成され
ている。なお、このインバータ３はＰＤＴＭＯＳで構成
されている。

【００８０】本実施形態３のパス・トランジスタ・ロジ
ック回路は、上記実施形態１のパス・トランジスタ・ロ
ジック回路と同じ論理で、出力を導出する。但し、本実
施形態３では、入力信号はバーＡ、Ｂ及びＡの３つであ
る。

【００８１】本実施形態３のＭＯＳ論理回路も、実施形
態１同様に、従来必要であった”Ｈ”レベルを引き上げ
るためのＰＭＯＳ及び”Ｌ”レベルを引き下げるための
ＮＭＯＳが不要であるので、実施形態２同様の効果を奏
することができる。

【００８２】（実施形態４）図４は本発明ＭＯＳ論理回
路の実施形態４を示す。本実施形態４のＭＯＳ論理回路
は、ＮＭＯＳ１’、ＰＭＯＳ２’及びインバータ３’を
備えてなり、ＮＭＯＳ１’とＰＭＯＳ２’でパス・トラ
ンジスタ・ロジック回路が構成されている。なお、この
インバータ３’はＮＭＯＳとＰＭＯＳで構成されてい
る。

【００８３】このパス・トランジスタ・ロジック回路の
入力信号は、実施形態１同様のＡ信号及びＢ信号の２つ
であり、実施形態１同様の論理で出力Ｙ１を導出する。

【００８４】ここで、本実施形態４においては、ＮＭＯ
Ｓ１’及びＰＭＯＳ２’の閾値電圧より、増幅回路を構
成するインバータ３’のＮＭＯＳ及びＰＭＯＳの閾値電
圧を高く設定する構成をとっている。

【００８５】以下にその動作を説明する。図４におい
て、出力Ｙ１にＮＭＯＳ１’の閾値電圧Ｖ_thn1'だけＶ
ＤＤより下がった”Ｈ”レベルが導出したとき、出力Ｙ
１の電位はＶＤＤ−Ｖ_thn1'になり、インバータ３’の
ＰＭＯＳの閾値電圧Ｖ_thp3'とＮＭＯＳ１’の閾値電圧
Ｖ_thn1'の関係は｜Ｖ_thp3'｜＞Ｖ_thn1'であるため、出
力Ｙ１の電位ＶＤＤ−Ｖ_thn1'ではインバータ３’のＰ
ＭＯＳはＯＮせず、インバータ３’のＮＭＯＳがＯＮす
るだけである。

【００８６】この結果、本実施形態４のＭＯＳ論理回路
においては、プルアップ用ＰＭＯＳトランジスタがなく
ても、インバータ３’に定常的に貫通電流が流れること
はない。

【００８７】また、出力Ｙ１にＰＭＯＳ２’の閾値電圧
Ｖ_thp2'だけＧＮＤレベルより上がった”Ｌ”レベルが
導出したときも、インバータ３’のＮＭＯＳの閾値電圧
Ｖ_thn3'とＰＭＯＳ２’の閾値電圧Ｖ_thp2'の関係はＶ
_thn3'＞｜Ｖ_thp2'｜であるため、出力Ｙ１の電位０一Ｖ
_thp2'ではインバータ３’のＮＭＯＳはＯＮせず、イン
バータ３’のＰＭＯＳがＯＮするだけである。

【００８８】この結果、プルダウン用ＮＭＯＳトランジ
スタがなくても、インバータ３’に定常的に貫通電流が
流れることはない。

【００８９】よって、本実施形態４においても、素子数
が少なく、回路面積が小さく、しかも低消費電力化を図
ることができるＭＯＳ論理回路を実現できる。

【００９０】（実施形態５）図５は本発明ＭＯＳ論理回
路の実施形態５を示す。本実施形態５は、本発明をイン
ストラクションデコーダによく使われる回路に適用した
例を示す。このＭＯＳ論理回路は、ＮＤＴＭＯＳ１−１
〜１−６、ＰＤＴＭＯＳ２−１〜２−６、ＮＤＴＭＯＳ
１及びインバータ３で構成されている。

【００９１】次に、本実施形態５のＭＯＳ論理回路の利
点を図１２に示す従来のインストラクションデコーダに
よく使われる回路と対比して説明する。なお、図１２の
従来の回路は、ＮＭＯＳ１１−１〜１１−１２、ＰＭＯ
Ｓ１２−１及びインバータ１３−１〜１３−５で構成さ
れており、インバータ１３−２〜１３−５により、反転
入力信号ＡＸ、ＢＸ、ＣＸ及びＤＸを生成している。

【００９２】これに対して、本実施形態５のＭＯＳ論理
回路は、図５からわかるように反転信号を使用していな
い。即ち、本実施形態５のＭＯＳ論理回路では、正信号
だけで論理をとる構成になっている。従って、本実施形
態５のＭＯＳ論理回路によれば、図１２の従来例に比べ
て配線本数が少なくてすむ。また、負信号生成回路も不
要である。

【００９３】加えて、プリチャージされる電圧は、ＮＤ
ＴＭＯＳ１のＯＮ時の閾値をＶ_thnonとすると、ＶＤＤ
−Ｖ_thnonであり、論理によってプリチャージされた電
荷がディスチャージされる場合でも、ＰＤＴＭＯＳ２−
１〜２−６のＯＮ時の閾値をＶ_thponとすると、０−Ｖ
_thponまでしかディスチャージされない。このため、消
費される電荷は少なくてすむ。

【００９４】また、増幅回路であるインバータ３にも図
１の回路例と同様な閾値の関係を持たせることにより、
定常的な貫通電流は流れない。

【００９５】（実施形態６）図６は本発明ＭＯＳ論理回
路の実施形態６を示す。本実施形態６のＭＯＳ論理回路
は、図１０（ａ）に示す従来の回路を改良したものであ
る。

【００９６】まず、本実施形態６のＭＯＳ論理回路は、
ＮＤＴＭＯＳ１−１〜１−４及びＰＤＴＭＯＳ２−１〜
２−４で構成されている。以下に本実施形態６のＭＯＳ
論理回路と図１０（ａ）、（ｂ）に示す従来の回路例と
の効果上の相違について説明する。

【００９７】上述のように、図１０（ａ）に示す従来の
回路例では、出力のレベルダウンにより次の段の、例え
ば増幅回路に定常的に貫通電流が流れる不具合があった
が、本実施形態６のＭＯＳ論理回路によれば、ＤＴＭＯ
Ｓ、即ちＮＤＴＭＯＳ１−１〜１−４及びＰＤＴＭＯＳ
２−１〜２−４の閾値を上記実施形態１で説明したよう
な閾値電圧に設定すれば、定常的な貫通電流は流れな
い。

【００９８】また、図１０（ｂ）に示す従来の回路例と
比べると、反転信号が不要であるため、信号数が少なく
てすむ。このため、配線面積が小さく、低消費電力化が
図れるＭＯＳ論理回路を実現できる利点がある。

【００９９】このように、本実施形態６のＭＯＳ論理回
路によれば、従来困難であった、定常的な貫通電流の発
生防止及び配線面積が小さく、低消費電力化が図れると
いった異質の効果を同時に達成できるＭＯＳ論理回路を
実現できる利点がある。

【０１００】（実施形態７）図７は本発明ＭＯＳ論理回
路の実施形態７を示す。本実施形態７のＭＯＳ論理回路
は、図１１に示す従来の回路を改良したものである。

【０１０１】まず、本実施形態７のＭＯＳ論理回路は、
ＮＤＴＭＯＳ１−１〜１−３、ＰＤＴＭＯＳ２−１〜２
−３及びインバータ３で構成されている。以下に本実施
形態７のＭＯＳ論理回路と図１１に示す従来の回路例と
の効果上の相違について説明する。

【０１０２】上述のように、図１１に示す従来の回路例
では、例えば入力信号Ａ，Ｂが共に”Ｈ”レベルの場
合、ＮＭＯＳパストランジスタがＯＮし、出力Ｙ１には
ＶＤＤが導出されるが、ＮＭＯＳパストランジスタの閾
値電圧をＶ_thnとすると、ＮＭＯＳパストランジスタで
レベルダウンし、出力Ｙ１はＶＤＤ−Ｖ_thnとなる。

【０１０３】一方、出力Ｙ２にはＧＮＤレベルが導出さ
れる。出力Ｙ２がＧＮＤレベルになると、出力Ｙ１、Ｙ
２が接続されているＣＭＯＳラッチ１２の出力Ｙ２がゲ
ートに接続されているＰＭＯＳがＯＮし、出力Ｙ２がゲ
ートに接続されているＮＭＯＳはＯＦＦするため、出力
Ｙ１はＶＤＤレベルまで引き上げられる。

【０１０４】しかし、ＣＭＯＳラッチ１２のＰＭＯＳの
閾値電圧をＶ_thpとすると、Ｖ_thn＞｜Ｖ_thp｜の場合、
出力Ｙ１がＶＤＤ−｜Ｖ_thp｜まで引き上げられるまで
の間、出力Ｙ１がゲートに接続されているＣＭＯＳラッ
チのＮＭＯＳ、ＰＭＯＳが共にＯＮし、ＶＤＤとＧＮＤ
問に貫通電流が流れるという問題があった。

【０１０５】また、図１１に示す回路例では、信号Ａ、
Ｂ、Ｃ、Ｙ２の反転信号ＡＸ、ＢＸ、ＣＸ、Ｙ１が必要
であり、配線面積が大きく、また、それらの信号変化に
より消費電力も大きいという問題もあった。また、トラ
ンジスタ数が多く、回路構成が複雑になり、コストアッ
プを招来するという問題もあった。

【０１０６】これに対して、本実施形態７のＭＯＳ論理
回路によれば、ＮＤＴＭＯＳ１−１〜１−３及びＰＤＴ
ＭＯＳ２−１〜２−３の閾値を実施形態１で説明したよ
うな閾値電圧に設定すれば、回路に貫通電流は流れな
い。

【０１０７】また、信号Ａ、Ｂ、Ｙの反転信号も不要で
あるし、トランジスタ数も少なくてすむ。従って、本実
施形態７のＭＯＳ論理回路によれば、回路面積が小さ
く、低消費電力化が図れるＭＯＳ論理回路を実現できる
利点がある。

【０１０８】なお、上記実施形態１〜実施形態７のＭＯ
Ｓ論理回路を一部に含む構成とすれば、そのような利点
を享受できる各種の半導体装置を実現することができ、
本発明はこのような半導体装置も適用対象としている。

【０１０９】

【発明の効果】請求項１記載の本発明ＭＯＳ論理回路に
よれば、従来必要であった反転信号を入力することなく
論理回路を構成できるので、信号数を低減できる。この
結果、配線面積を低減できる。

【０１１０】また、反転信号が不要になった分、信号変
化も減り、その分、配線容量の充放電電流が減少するの
で、低消費電力化が図れる。

【０１１１】また、正信号と負信号が共に”Ｈ”レベル
の期間に流れる貫通電流も、正信号だけで回路を構成で
きるので、ＣＭＯＳスタッティック回路と同様、電源Ｖ
ＤＤとＧＮＤ間の直流パスが遮断されるので、貫通電流
を低減できる。このため、プルアップ用及びプルダウン
用の素子が不要になるので、その分、素子数を低減で
き、回路面積を小さくできる利点がある。

【０１１２】また、請求項２又は請求項３記載のＭＯＳ
論理回路によっても、請求項１記載のＭＯＳ論理回路と
同様の論理で、素子数が少なく、回路面積が小さく、し
かも低消費電力化を図ることができるＭＯＳ論理回路を
実現できる。

【０１１３】また、特に請求項４又は請求項５記載の本
発明ＭＯＳ論理回路によれば、ＭＯＳトランジスタから
なるパス・トランジスタ・ロジック回路と、ＭＯＳトラ
ンジスタからなる増幅回路とを備え、パス・トランジス
タ・ロジック回路を構成するＭＯＳトランジスタの閾値
の絶対値よりも増幅回路を構成するＭＯＳトランジスタ
の閾値の絶対値を大きくする構成をとるので、プルアッ
プ用及びプルダウン用のトランジスタがなくても定常的
に貫通電流が流れることがない。このため、その分、素
子数を低減できる。この結果、回路面積の小さな低消費
電力化を図ることができるＭＯＳ論理回路を実現でき
る。

【０１１４】また、特に請求項６記載の本発明ＭＯＳ論
理回路によれば、プリチャ一ジ用のＤＴＭＯＳトランジ
スタと、ＤＴＭＯＳトランジスタからなり、入力信号に
よりプリチャージした電荷をディスチャージするか、或
いはホールドするかにより論理を決定する評価回路と、
ＤＴＭＯＳトランジスタからなり、該評価回路の出力を
増幅する増幅回路とでＭＯＳ論理回路を構成するので、
論理によってプリチャージされた電荷がディスチャージ
される場合でも、ディスチャージされる電荷を少なくで
きるので、消費される電荷は少なくてすむ。よって、こ
のＭＯＳ論理回路によっても、低消費電力化を図ること
ができる。

【０１１５】また、特に請求項７記載のＭＯＳ論理回路
によれば、反転した信号がゲートに入っている反転した
入力信号が必要なＭＯＳ論理回路のＮＭＯＳトランジス
タの代わりにゲートとウェルが接続されたＰＭＯＳトラ
ンジスタを用い、かつ反転していない信号をＰＭＯＳト
ランジスタのゲートに与える一方、反転した信号がゲー
トに入っている反転した入力信号が必要なＭＯＳ論理回
路のＰＭＯＳトランジスタの代わりにゲートとウェルが
接続されたＮＭＯＳトランジスタを用い、かつ反転して
いない信号をＮＭＯＳトランジスタのゲートに与える構
成をとるので、従来必要であった負信号発生回路を不要
にすることが可能になる。

【０１１６】加えて、従来のＣＭＯＳ回路では必要であ
った負信号が不要になった分、配線面積の低減が図れ
る。また、信号変化による容量の充放電電流の低減が図
れるので、その分、低消費電力化を図ることが可能にな
る。

【０１１７】また、特に請求項８記載の半導体装置によ
れば、上記した効果を享受できる各種の半導体装置を実
現できる利点がある。

【図面の簡単な説明】

【図１】本発明ＭＯＳ論理回路の実施形態１を示す回路
図。

【図２】本発明ＭＯＳ論理回路の実施形態２を示す回路
図。

【図３】本発明ＭＯＳ論理回路の実施形態３を示す回路
図。

【図４】本発明ＭＯＳ論理回路の実施形態４を示す回路
図。

【図５】図１２に示す従来のインストラクションデコー
ダによく使われる回路の改良に相当する、本発明ＭＯＳ
論理回路の実施形態５を示す回路図。

【図６】図１０（ａ）に示す従来の回路の改良に相当す
る、本発明ＭＯＳ論理回路の実施形態６を示す回路図。

【図７】図１１に示す従来の回路の改良に相当する、本
発明ＭＯＳ論理回路の実施形態７を示す回路図。

【図８】従来の２入力ＡＮＤ（ＮＡＮＤ）回路を示す回
路図。

【図９】ＮＭＯＳとＰＭＯＳでパス・トランジスタ・ロ
ジック回路を構成した従来の論理回路を示す回路図。

【図１０】（ａ）は（ｂ）の回路の改良に相当する従来
の回路例を示す回路図、（ｂ）は入力反転信号を用いた
従来の論理回路を示す回路図。

【図１１】従来の論理回路を示す回路図。

【図１２】インストラクションデコーダによく使われる
従来の回路例を示す回路図。

【符号の説明】

１、１−１〜１−６ＮＤＴＭＯＳ２、２−１〜２−６ＰＤＴＭＯＳ３、３’ インバータ

Claims

【特許請求の範囲】

【請求項１】ゲートとウエルがそれぞれ接続されたＮ
ＭＯＳトランジスタ及びＰＭＯＳトランジスタを備え、
信号が”Ｈｉｇｈ”レベルのとき有効な論理に該ＮＭＯ
Ｓトランジスタを用いる一方、信号が”Ｌｏｗ”レベル
のとき有効な論理に該ＰＭＯＳトランジスタを用いるパ
ス・トランジスタ・ロジック回路と、ゲートとウエルがそれぞれ接続されたＮＭＯＳトランジ
スタ及びＰＭＯＮトランジスタを備え、該パス・トラン
ジスタ・ロジック回路の出力信号の駆動力を高める増幅
回路とで構成されたＭＯＳ論理回路。
【請求項２】ゲートとウエルが接続されたＮＭＯＳト
ランジスタからなるパス・トランジスタ・ロジック回路
と、ゲートとウエルが接続されたＭＯＳトランジスタからな
る増幅回路とで構成されたＭＯＳ論理回路。
【請求項３】ゲートとウエルが接続されたＰＭＯＳト
ランジスタからなるパス・トランジスタ・ロジック回路
と、ゲートとウエルが接続されたＭＯＳトランジスタからな
る増幅回路とで構成されたＭＯＳ論理回路。
【請求項４】ＭＯＳトランジスタからなるパス・トラ
ンジスタ・ロジック回路と、ＭＯＳトランジスタからなる増幅回路とを備え、該パス
・トランジスタ・ロジック回路を構成する該ＭＯＳトラ
ンジスタの閾値の絶対値よりも該増幅回路を構成する該
ＭＯＳトランジスタの閾値の絶対値を大きくしたＭＯＳ
論理回路。
【請求項５】ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタを備え、信号が”Ｈｉｇｈ”レベルのとき有効
な論理に該ＮＭＯＳトランジスタを用いる一方、信号
が”Ｌｏｗ”レベルのとき有効な論理に該ＰＭＯＳトラ
ンジスタを用いるパス・トランジスタ・ロジック回路
と、ＮＭＯＳトランジスタ及びＰＭＯＮトランジスタを備
え、該パス・トランジスタ・ロジック回路の出力信号の
駆動力を高める増幅回路とを備え、該パス・トランジス
タ・ロジック回路を構成する該ＮＭＯＳトランジスタ及
び該ＰＭＯＳトランジスタの閾値の絶対値よりも該増幅
回路を構成する該ＮＭＯＳトランジスタ及び該ＰＭＯＳ
トランジスタの閾値の絶対値を大きくしたＭＯＳ論理回
路。
【請求項６】ゲートとウエルが接続されたプリチャ一
ジ用のＭＯＳトランジスタと、ゲートとウエルが接続されたＭＯＳトランジスタからな
り、入力信号によりプリチャージした電荷をディスチャ
ージするか、或いはホールドするかにより論理を決定す
る評価回路と、ゲートとウエルが接続されたＭＯＳトランジスタからな
り、該評価回路の出力を増幅する増幅回路とで構成され
たＭＯＳ論理回路。
【請求項７】ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタを備え、反転した入力信号が必要なＭＯＳ論理
回路に代わるＭＯＳ論理回路であって、反転した信号がゲートに入っている該反転した入力信号
が必要なＭＯＳ論理回路の該ＮＭＯＳトランジスタの代
わりにゲートとウェルが接続されたＰＭＯＳトランジス
タを用い、かつ反転していない信号を該ＰＭＯＳトラン
ジスタのゲートに与える一方、反転した信号がゲートに
入っている該反転した入力信号が必要なＭＯＳ論理回路
の該ＰＭＯＳトランジスタの代わりにゲートとウェルが
接続されたＮＭＯＳトランジスタを用い、かつ反転して
いない信号を該ＮＭＯＳトランジスタのゲートに与える
ように構成したＭＯＳ論理回路。
【請求項８】請求項１〜請求項７のいずれかに記載の
ＭＯＳ論理回路を有する半導体装置。