JPH10294666A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH10294666A JPH10294666A JP10288197A JP10288197A JPH10294666A JP H10294666 A JPH10294666 A JP H10294666A JP 10288197 A JP10288197 A JP 10288197A JP 10288197 A JP10288197 A JP 10288197A JP H10294666 A JPH10294666 A JP H10294666A
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- signal
- digital
- analog
- circuit
- clock signal
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Abstract
(57)【要約】
【課題】 ディジタルローパスフィルタを用いることで
プリ／ポストフィルタの高性能化、小型化および低コス
ト化が図れる信号処理回路を実現する。 【解決手段】 アナログローパスフィルタ１０により、
入力アナログ信号ＳINのナイキスト周波数以上の帯域成
分を減衰し、ｎ倍速ＡＤＣ２０に入力し、逓倍クロック
信号ＣＬＫｎａに応じてディジタル／アナログ変換回路
２０２によりディジタル信号に変換し、急峻な遮断特性
を持つディジタルローパスフィルタフィルタにより高域
のノイズを減衰し、ディジタル信号処理回路３０に入力
する。ディジタル信号処理回路３０の処理結果をｎ倍速
ＤＡＣ４０に入力し、ディジタルローパスフィルタ４０
２により高調波成分を減衰し、ディジタル／アナログ変
換回路４０３によりアナログ信号に変換し、アナログロ
ーパスフィルタ５０により高調波成分を減衰して、処理
結果ＳOUT として出力する。
プリ／ポストフィルタの高性能化、小型化および低コス
ト化が図れる信号処理回路を実現する。 【解決手段】 アナログローパスフィルタ１０により、
入力アナログ信号ＳINのナイキスト周波数以上の帯域成
分を減衰し、ｎ倍速ＡＤＣ２０に入力し、逓倍クロック
信号ＣＬＫｎａに応じてディジタル／アナログ変換回路
２０２によりディジタル信号に変換し、急峻な遮断特性
を持つディジタルローパスフィルタフィルタにより高域
のノイズを減衰し、ディジタル信号処理回路３０に入力
する。ディジタル信号処理回路３０の処理結果をｎ倍速
ＤＡＣ４０に入力し、ディジタルローパスフィルタ４０
２により高調波成分を減衰し、ディジタル／アナログ変
換回路４０３によりアナログ信号に変換し、アナログロ
ーパスフィルタ５０により高調波成分を減衰して、処理
結果ＳOUT として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理回路、例
えば、アナログ／ディジタル変換回路およびディジタル
／アナログ変換回路を用いて、アナログ信号をディジタ
ル信号に変換して処理し、処理結果をアナログ信号に変
換して出力する信号処理回路に関するものである。
えば、アナログ／ディジタル変換回路およびディジタル
／アナログ変換回路を用いて、アナログ信号をディジタ
ル信号に変換して処理し、処理結果をアナログ信号に変
換して出力する信号処理回路に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ技術の進歩に伴い、様々な
ディジタル信号処理回路が超ＬＳＩ回路により実現さ
れ、小型で安価な信号処理回路が普及してきた。例え
ば、映像信号（ビデオ信号）処理装置も多くの従来のア
ナログ回路はディジタル化されている。このようなディ
ジタル化した信号処理回路は、小型化と低コスト化を実
現できるのみではなく、回路の高性能化も従来のアナロ
グ式の信号処理回路に較べて、容易に達成できる。
ディジタル信号処理回路が超ＬＳＩ回路により実現さ
れ、小型で安価な信号処理回路が普及してきた。例え
ば、映像信号（ビデオ信号）処理装置も多くの従来のア
ナログ回路はディジタル化されている。このようなディ
ジタル化した信号処理回路は、小型化と低コスト化を実
現できるのみではなく、回路の高性能化も従来のアナロ
グ式の信号処理回路に較べて、容易に達成できる。
【０００３】従来のアナログ式の信号処理回路の中で、
高性能が要求される例として放送用ビデオ信号処理回路
が挙げられる。ビデオ信号処理回路の中に、アナログ／
ディジタル変換回路（以下、ＡＤＣという）およびディ
ジタル／アナログ変換回路（以下、ＤＡＣという）に使
われているアナログ式のプリフィルタまたはポストフィ
ルタは、高性能な平坦な通過特性および急峻な遮断特
性、さらに平坦な群遅延特性が要求される。
高性能が要求される例として放送用ビデオ信号処理回路
が挙げられる。ビデオ信号処理回路の中に、アナログ／
ディジタル変換回路（以下、ＡＤＣという）およびディ
ジタル／アナログ変換回路（以下、ＤＡＣという）に使
われているアナログ式のプリフィルタまたはポストフィ
ルタは、高性能な平坦な通過特性および急峻な遮断特
性、さらに平坦な群遅延特性が要求される。
【０００４】図１１は従来のＡＤＣおよびＤＡＣを用い
た信号処理回路の構成例を示している。図示のように、
本例の信号処理回路はプリフィルタとしてのアナログロ
ーパスフィルタＬＰＦａ１、アナログ／ディジタル変換
回路ＡＤＣ１、ディジタル信号処理回路ＰＤＣ、ディジ
タル／アナログ変換回路ＤＡＣ１およびポストフィルタ
としてのアナログローパスフィルタＬＰＦａ２により構
成されている。
た信号処理回路の構成例を示している。図示のように、
本例の信号処理回路はプリフィルタとしてのアナログロ
ーパスフィルタＬＰＦａ１、アナログ／ディジタル変換
回路ＡＤＣ１、ディジタル信号処理回路ＰＤＣ、ディジ
タル／アナログ変換回路ＤＡＣ１およびポストフィルタ
としてのアナログローパスフィルタＬＰＦａ２により構
成されている。
【０００５】図示のように、ＡＤＣ１の変換周波数ｆａ
は、例えば、１８ＭＨｚで、ＤＡＣ１の変換周波数ｆｄ
は、ｆａと異なって、例えば、１３．５ＭＨｚである。
入力信号ＳINはプリフィルタＬＰＦａ１を介して、ナイ
キスト周波数以上の高調波成分が減衰された後、ＡＤＣ
１に入力され、ディジタル信号ＤINに変換され、ディジ
タル信号処理回路ＤＰＣに入力される。信号処理回路Ｄ
ＰＣにより、入力信号ＤINに対して所望の処理が行わ
れ、処理結果をディジタル信号ＤOUT として出力され
る。出力信号ＤOUT はＤＡＣ１により、再びアナログ信
号ＳO に変換され、ポストフィルタとしてのアナログロ
ーパスフィルタＬＰＦａ２に入力される。そして、アナ
ログローパスフィルタＬＰＦａ２によりＤＡＣ１の変換
により生じた高調波ノイズ成分が減衰され、出力信号Ｓ
OUT として出力される。
は、例えば、１８ＭＨｚで、ＤＡＣ１の変換周波数ｆｄ
は、ｆａと異なって、例えば、１３．５ＭＨｚである。
入力信号ＳINはプリフィルタＬＰＦａ１を介して、ナイ
キスト周波数以上の高調波成分が減衰された後、ＡＤＣ
１に入力され、ディジタル信号ＤINに変換され、ディジ
タル信号処理回路ＤＰＣに入力される。信号処理回路Ｄ
ＰＣにより、入力信号ＤINに対して所望の処理が行わ
れ、処理結果をディジタル信号ＤOUT として出力され
る。出力信号ＤOUT はＤＡＣ１により、再びアナログ信
号ＳO に変換され、ポストフィルタとしてのアナログロ
ーパスフィルタＬＰＦａ２に入力される。そして、アナ
ログローパスフィルタＬＰＦａ２によりＤＡＣ１の変換
により生じた高調波ノイズ成分が減衰され、出力信号Ｓ
OUT として出力される。
【０００６】プリフィルタとしてのローパスフィルタＬ
ＰＦａ１は、ナイキスト周波数ｆａ／２以上の周波数成
分を減衰させて、折り返し成分を除去し、これによって
ＡＤＣ１によりサンプリングして得たディジタル信号Ｄ
INには折り返し成分によるノイズの発生が防止される。
図１２（ａ）はプリフィルタとしてのローパスフィルタ
ＬＰＦａ１の利得（ゲイン）特性を示している。図示の
ように、プリフィルタのカットオフ周波数はｆａ／２で
あり、プリフィルタのゲインは、０〜ｆａ／２の周波数
帯域において平坦に保たれ、ｆａ／２以上の周波数帯域
において急に減衰し、急峻な遮断特性を有する。ポスト
フィルタとしてのローパスフィルタＬＰＦａ２は、ＤＡ
Ｃ１の出力信号ＳO に含まれているディジタル／アナロ
グ変換で生じた高調波ノイズ成分を減衰させ、正確な信
号生成を実現する。図１２（ｂ）はポストフィルタとし
てのローパスフィルタＬＰＦａ２のゲイン特性を示して
いる。図示のように、ポストフィルタのカットオフ周波
数はｆｂ／２であり、ポストフィルタのゲインは、０〜
ｆｂ／２の周波数帯域において平坦に保たれ、ｆｂ／２
以上の周波数帯域において急に減衰し、急峻な遮断特性
を有する。
ＰＦａ１は、ナイキスト周波数ｆａ／２以上の周波数成
分を減衰させて、折り返し成分を除去し、これによって
ＡＤＣ１によりサンプリングして得たディジタル信号Ｄ
INには折り返し成分によるノイズの発生が防止される。
図１２（ａ）はプリフィルタとしてのローパスフィルタ
ＬＰＦａ１の利得（ゲイン）特性を示している。図示の
ように、プリフィルタのカットオフ周波数はｆａ／２で
あり、プリフィルタのゲインは、０〜ｆａ／２の周波数
帯域において平坦に保たれ、ｆａ／２以上の周波数帯域
において急に減衰し、急峻な遮断特性を有する。ポスト
フィルタとしてのローパスフィルタＬＰＦａ２は、ＤＡ
Ｃ１の出力信号ＳO に含まれているディジタル／アナロ
グ変換で生じた高調波ノイズ成分を減衰させ、正確な信
号生成を実現する。図１２（ｂ）はポストフィルタとし
てのローパスフィルタＬＰＦａ２のゲイン特性を示して
いる。図示のように、ポストフィルタのカットオフ周波
数はｆｂ／２であり、ポストフィルタのゲインは、０〜
ｆｂ／２の周波数帯域において平坦に保たれ、ｆｂ／２
以上の周波数帯域において急に減衰し、急峻な遮断特性
を有する。
【０００７】また、本例においてディジタル信号処理回
路ＤＰＣは入出力クロックの異なるマルチレート処理回
路である。
路ＤＰＣは入出力クロックの異なるマルチレート処理回
路である。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来のアナログ／ディジタル変換回路およびディジタル／
アナログ変換回路を用いた信号処理回路では、ＡＤＣ１
の前およびＤＡＣ１の後に高調波成分除去に使用されて
いるプリフィルタおよびポストフィルタは、アナログ式
のフィルタである。例えば、放送用ビデオ信号処理など
では、高性能なフィルタ特性、即ち、平坦な通過帯域特
性、急峻な遮断特性および平坦な群遅延特性などが要求
され、アナログフィルタによりこれらの特性を実現しよ
うとする場合、高次なフィルタが必要であるため、大型
な装置となり、フィルタが高価なものになるという不利
益がある。
来のアナログ／ディジタル変換回路およびディジタル／
アナログ変換回路を用いた信号処理回路では、ＡＤＣ１
の前およびＤＡＣ１の後に高調波成分除去に使用されて
いるプリフィルタおよびポストフィルタは、アナログ式
のフィルタである。例えば、放送用ビデオ信号処理など
では、高性能なフィルタ特性、即ち、平坦な通過帯域特
性、急峻な遮断特性および平坦な群遅延特性などが要求
され、アナログフィルタによりこれらの特性を実現しよ
うとする場合、高次なフィルタが必要であるため、大型
な装置となり、フィルタが高価なものになるという不利
益がある。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は高性能化、小型化および低コスト
化を実現できる信号処理回路を提供することにある。
のであり、その目的は高性能化、小型化および低コスト
化を実現できる信号処理回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の信号処理回路は入力アナログ信号をディジ
タル信号に変換して処理する信号処理回路であって、外
部クロック信号を所定の逓倍比で逓倍し、逓倍クロック
信号を供給する逓倍回路と、上記逓倍クロック信号に応
じて上記入力アナログ信号をディジタル信号に変換する
アナログ／ディジタル変換回路と、上記アナログ／ディ
ジタル変換回路から出力されるディジタル信号の高調波
成分を減衰させ、上記外部クロック信号に応じて周波数
を変換して出力するディジタルフィルタとを有する。
め、本発明の信号処理回路は入力アナログ信号をディジ
タル信号に変換して処理する信号処理回路であって、外
部クロック信号を所定の逓倍比で逓倍し、逓倍クロック
信号を供給する逓倍回路と、上記逓倍クロック信号に応
じて上記入力アナログ信号をディジタル信号に変換する
アナログ／ディジタル変換回路と、上記アナログ／ディ
ジタル変換回路から出力されるディジタル信号の高調波
成分を減衰させ、上記外部クロック信号に応じて周波数
を変換して出力するディジタルフィルタとを有する。
【００１１】また、本発明の信号処理回路は、入力アナ
ログ信号をディジタル信号に変換して処理し、処理結果
をアナログ信号に変換して出力する信号処理回路であっ
て、外部クロック信号を所定の逓倍比で逓倍し、逓倍ク
ロック信号を供給する逓倍回路と、上記ディジタル信号
処理の結果に対して周波数変換処理を行って、上記逓倍
クロック信号に応じて上記周波数変換処理後の信号にお
ける高調波成分を減衰させて出力するディジタルフィル
タと、上記ディジタルフィルタの出力信号をアナログ信
号に変換するディジタル／アナログ変換回路とを有す
る。
ログ信号をディジタル信号に変換して処理し、処理結果
をアナログ信号に変換して出力する信号処理回路であっ
て、外部クロック信号を所定の逓倍比で逓倍し、逓倍ク
ロック信号を供給する逓倍回路と、上記ディジタル信号
処理の結果に対して周波数変換処理を行って、上記逓倍
クロック信号に応じて上記周波数変換処理後の信号にお
ける高調波成分を減衰させて出力するディジタルフィル
タと、上記ディジタルフィルタの出力信号をアナログ信
号に変換するディジタル／アナログ変換回路とを有す
る。
【００１２】また、本発明の信号処理回路は、入力アナ
ログ信号をディジタル信号に変換して処理し、処理結果
をアナログ信号に変換して出力する信号処理回路であっ
て、入力クロック信号を所定の逓倍比で逓倍し、逓倍ク
ロック信号を供給する逓倍回路と、上記逓倍クロック信
号に基づき、上記入力アナログ信号をディジタル信号に
変換するアナログ／ディジタル変換回路と、上記アナロ
グ／ディジタル変換回路から出力されたディジタル信号
の高調波成分を減衰させ、上記外部クロック信号に応じ
て周波数変換処理を行って出力するる第１のディジタル
フィルタと、上記第１のディジタルフィルタの出力信号
に対して、上記外部クロック信号に応じて所定の処理を
行う信号処理回路と、上記外部クロック信号および上記
逓倍クロック信号に応じて、上記信号処理回路の処理結
果に対して周波数変換処理を行って、上記逓倍クロック
信号に応じて上記周波数変換処理後の信号における高調
波成分を減衰させて出力する第２のディジタルフィルタ
と、上記第２のディジタルフィルタの出力信号をアナロ
グ信号に変換するディジタル／アナログ変換回路とを有
する。
ログ信号をディジタル信号に変換して処理し、処理結果
をアナログ信号に変換して出力する信号処理回路であっ
て、入力クロック信号を所定の逓倍比で逓倍し、逓倍ク
ロック信号を供給する逓倍回路と、上記逓倍クロック信
号に基づき、上記入力アナログ信号をディジタル信号に
変換するアナログ／ディジタル変換回路と、上記アナロ
グ／ディジタル変換回路から出力されたディジタル信号
の高調波成分を減衰させ、上記外部クロック信号に応じ
て周波数変換処理を行って出力するる第１のディジタル
フィルタと、上記第１のディジタルフィルタの出力信号
に対して、上記外部クロック信号に応じて所定の処理を
行う信号処理回路と、上記外部クロック信号および上記
逓倍クロック信号に応じて、上記信号処理回路の処理結
果に対して周波数変換処理を行って、上記逓倍クロック
信号に応じて上記周波数変換処理後の信号における高調
波成分を減衰させて出力する第２のディジタルフィルタ
と、上記第２のディジタルフィルタの出力信号をアナロ
グ信号に変換するディジタル／アナログ変換回路とを有
する。
【００１３】また、本発明では、好適には上記アナログ
信号の高調波成分を減衰させて上記アナログ／ディジタ
ル変換回路に入力する第１のアナログフィルタを有し、
当該第１のアナログフィルタは、上記第１のディジタル
フィルタに較べて緩やかな遮断特性を有し、さらに、上
記ディジタル／アナログ変換回路から出力されるアナロ
グ信号の高調波成分を減衰させる第２のアナログフィル
タを有し、当該第２のアナログフィルタは、上記第２の
ディジタルフィルタに較べて緩やかな遮断特性を有す
る。
信号の高調波成分を減衰させて上記アナログ／ディジタ
ル変換回路に入力する第１のアナログフィルタを有し、
当該第１のアナログフィルタは、上記第１のディジタル
フィルタに較べて緩やかな遮断特性を有し、さらに、上
記ディジタル／アナログ変換回路から出力されるアナロ
グ信号の高調波成分を減衰させる第２のアナログフィル
タを有し、当該第２のアナログフィルタは、上記第２の
ディジタルフィルタに較べて緩やかな遮断特性を有す
る。
【００１４】さらに、本発明の信号処理回路は、入力ア
ナログ信号をディジタル信号に変換して処理し、処理結
果をアナログ信号に変換して出力する信号処理回路であ
って、第１の入力クロック信号を第１の逓倍比で逓倍
し、第１の逓倍クロック信号を供給する第１の逓倍回路
と、第２の入力クロック信号を第２の逓倍比で逓倍し、
第２の逓倍クロック信号を供給する第２の逓倍回路と、
上記第１の逓倍クロック信号に基づき、上記入力アナロ
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路と、上記アナログ／ディジタル変換回路から
出力されたディジタル信号の高調波成分を減衰させ、上
記第１の入力クロック信号に応じて周波数を変換して出
力する第１のディジタルフィルタと、上記第１のディジ
タルフィルタの出力信号に対して所定の処理を行い、さ
らに上記第１および第２のクロック信号の周波数に基づ
き、周波数変換を行うディジタル処理回路と、上記第２
の逓倍クロック信号に応じて上記ディジタル処理回路の
処理結果に対して周波数変換を行って、高調波成分を減
衰させる第２のディジタルフィルタと、上記第２のディ
ジタルフィルタの出力信号をアナログ信号に変換するデ
ィジタル／アナログ変換回路とを有する。
ナログ信号をディジタル信号に変換して処理し、処理結
果をアナログ信号に変換して出力する信号処理回路であ
って、第１の入力クロック信号を第１の逓倍比で逓倍
し、第１の逓倍クロック信号を供給する第１の逓倍回路
と、第２の入力クロック信号を第２の逓倍比で逓倍し、
第２の逓倍クロック信号を供給する第２の逓倍回路と、
上記第１の逓倍クロック信号に基づき、上記入力アナロ
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路と、上記アナログ／ディジタル変換回路から
出力されたディジタル信号の高調波成分を減衰させ、上
記第１の入力クロック信号に応じて周波数を変換して出
力する第１のディジタルフィルタと、上記第１のディジ
タルフィルタの出力信号に対して所定の処理を行い、さ
らに上記第１および第２のクロック信号の周波数に基づ
き、周波数変換を行うディジタル処理回路と、上記第２
の逓倍クロック信号に応じて上記ディジタル処理回路の
処理結果に対して周波数変換を行って、高調波成分を減
衰させる第２のディジタルフィルタと、上記第２のディ
ジタルフィルタの出力信号をアナログ信号に変換するデ
ィジタル／アナログ変換回路とを有する。
【００１５】本発明によれば、入力アナログ信号は、例
えば緩やかな遮断特性を持つアナログフィルタにより高
調波成分が減衰された後、入力クロック信号が所定の逓
倍比で逓倍して得られた逓倍クロック信号に応じて、ア
ナログ／ディジタル変換回路によりディジタル信号に変
換され、さらに周波数が変換されてディジタル処理回路
に出力される。ディジタル処理回路により所定の処理が
行われて、処理結果が周波数変換され、逓倍クロック信
号に応じてディジタル／アナログ変換回路によりアナロ
グ信号に変換される。変換の結果は緩やかな遮断特性を
持つアナログフィルタにより高調波成分が減衰され、出
力される。この結果、入力および出力部に設けられてい
るアナログフィルタが緩やかな遮断特性を持つもので十
分であり、小型で安価なものを使用できることにより、
回路の規模を増加させることなく、等価的に急峻な遮断
特性、平坦な通過特性および平坦な群遅延特性を持つ高
性能なフィルタを実現できる。
えば緩やかな遮断特性を持つアナログフィルタにより高
調波成分が減衰された後、入力クロック信号が所定の逓
倍比で逓倍して得られた逓倍クロック信号に応じて、ア
ナログ／ディジタル変換回路によりディジタル信号に変
換され、さらに周波数が変換されてディジタル処理回路
に出力される。ディジタル処理回路により所定の処理が
行われて、処理結果が周波数変換され、逓倍クロック信
号に応じてディジタル／アナログ変換回路によりアナロ
グ信号に変換される。変換の結果は緩やかな遮断特性を
持つアナログフィルタにより高調波成分が減衰され、出
力される。この結果、入力および出力部に設けられてい
るアナログフィルタが緩やかな遮断特性を持つもので十
分であり、小型で安価なものを使用できることにより、
回路の規模を増加させることなく、等価的に急峻な遮断
特性、平坦な通過特性および平坦な群遅延特性を持つ高
性能なフィルタを実現できる。
【００１６】また、入力側と出力側がそれぞれ異なる周
波数を有するクロック信号に応じて動作する場合には、
それぞれの逓倍比を持つ第１および第２の逓倍回路によ
り、第１および第２の逓倍クロック信号が生成され、入
力部のアナログ／ディジタル変換回路およびディジタル
フィルタが第１の逓倍クロック信号に応じて動作し、出
力部のディジタルフィルタおよびディジタル／アナログ
変換回路は第２の逓倍クロック信号に応じて動作する。
さらに、この場合に信号処理回路において、入力側およ
び出力側のクロック信号の周波数に応じてマルチレート
処理が行われ、ディジタル信号に対して周波数変換処理
が行われる。なお、このマルチレート処理は、入力側の
ディジタルフィルタまたは出力側のディジタルフィルタ
処理の段階で行われることもできる。
波数を有するクロック信号に応じて動作する場合には、
それぞれの逓倍比を持つ第１および第２の逓倍回路によ
り、第１および第２の逓倍クロック信号が生成され、入
力部のアナログ／ディジタル変換回路およびディジタル
フィルタが第１の逓倍クロック信号に応じて動作し、出
力部のディジタルフィルタおよびディジタル／アナログ
変換回路は第２の逓倍クロック信号に応じて動作する。
さらに、この場合に信号処理回路において、入力側およ
び出力側のクロック信号の周波数に応じてマルチレート
処理が行われ、ディジタル信号に対して周波数変換処理
が行われる。なお、このマルチレート処理は、入力側の
ディジタルフィルタまたは出力側のディジタルフィルタ
処理の段階で行われることもできる。
【００１７】
【発明の実施の形態】第１実施形態 図１は本発明に係る信号処理回路の第１の実施形態を示
す回路図である。本実施形態の信号処理回路は、アナロ
グローパスフィルタ１０（ＬＰＦ１）、ｎ倍速アナログ
／ディジタル変換回路（以下、ｎ倍速ＡＤＣという）２
０、ディジタル信号処理回路３０、ｎ倍速ディジタル／
アナログ変換回路（以下、ｎ倍速ＤＡＣという）４０お
よびアナログローパスフィルタ５０（ＬＰＦ４）により
構成されている。
す回路図である。本実施形態の信号処理回路は、アナロ
グローパスフィルタ１０（ＬＰＦ１）、ｎ倍速アナログ
／ディジタル変換回路（以下、ｎ倍速ＡＤＣという）２
０、ディジタル信号処理回路３０、ｎ倍速ディジタル／
アナログ変換回路（以下、ｎ倍速ＤＡＣという）４０お
よびアナログローパスフィルタ５０（ＬＰＦ４）により
構成されている。
【００１８】アナログローパスフィルタ１０は、簡易型
のアナログフィルタにより構成されており、緩やかな遮
断特性を有する。図２（ａ）はこのローパスフィルタＬ
ＰＦ１のゲイン特性を示している。図示のように、ＬＰ
Ｆ１のゲインは、０〜ｆａ／２の帯域内に平坦に保た
れ、ｆａ／２以上の周波数帯域では、緩やかに低減して
いく。なお、ここで、周波数ｆａはｎ倍速ＡＤＣに入力
されるクロック信号ＣＬＫａの周波数である。このよう
なゲイン特性を持つローパスフィルタは、一般的なアナ
ログ回路により簡単に構成でき、小型で低コストのフィ
ルタ回路が実現できる。
のアナログフィルタにより構成されており、緩やかな遮
断特性を有する。図２（ａ）はこのローパスフィルタＬ
ＰＦ１のゲイン特性を示している。図示のように、ＬＰ
Ｆ１のゲインは、０〜ｆａ／２の帯域内に平坦に保た
れ、ｆａ／２以上の周波数帯域では、緩やかに低減して
いく。なお、ここで、周波数ｆａはｎ倍速ＡＤＣに入力
されるクロック信号ＣＬＫａの周波数である。このよう
なゲイン特性を持つローパスフィルタは、一般的なアナ
ログ回路により簡単に構成でき、小型で低コストのフィ
ルタ回路が実現できる。
【００１９】ｎ倍速ＡＤＣ２０は、逓倍回路としてのク
ロックｎ倍速ＰＬＬ回路２０１、アナログ／ディジタル
変換器２０２およびディジタルローパスフィルタ２０３
（ＬＰＦ２）により構成され、ｎ倍速ＤＡＣ４０は、デ
ィジタルローパスフィルタ４０２（ＬＰＦ３）およびデ
ィジタル／アナログ変換回路４０３により構成されてい
る。
ロックｎ倍速ＰＬＬ回路２０１、アナログ／ディジタル
変換器２０２およびディジタルローパスフィルタ２０３
（ＬＰＦ２）により構成され、ｎ倍速ＤＡＣ４０は、デ
ィジタルローパスフィルタ４０２（ＬＰＦ３）およびデ
ィジタル／アナログ変換回路４０３により構成されてい
る。
【００２０】ｎ倍速ＡＤＣ２０において、逓倍回路とし
てクロックｎ倍速ＰＬＬ回路２０１が設けられ、入力ク
ロック信号ＣＬＫａの周波数を逓倍比ｎで逓倍して、周
波数ｎｆａの逓倍クロック信号ＣＬＫｎａを生成し、ｎ
倍速ＡＤＣ２０およびｎ倍速ＤＡＣ４０にそれぞれ供給
する。
てクロックｎ倍速ＰＬＬ回路２０１が設けられ、入力ク
ロック信号ＣＬＫａの周波数を逓倍比ｎで逓倍して、周
波数ｎｆａの逓倍クロック信号ＣＬＫｎａを生成し、ｎ
倍速ＡＤＣ２０およびｎ倍速ＤＡＣ４０にそれぞれ供給
する。
【００２１】アナログ／ディジタル変換回路２０２は逓
倍クロック信号ＣＬＫｎａに応じて動作し、アナログロ
ーパスフィルタ１０からのアナログ信号をディジタル信
号に変換して、ディジタルローパスフィルタ２０３に出
力する。ディジタルローパスフィルタ２０３は逓倍クロ
ック信号ＣＬＫｎａおよびクロック信号ＣＬＫａに応じ
て動作し、入力信号の高調波ノイズを低減させ、さらに
マルチレート処理により周波数を変換して、ディジタル
信号処理回路３０に出力する。
倍クロック信号ＣＬＫｎａに応じて動作し、アナログロ
ーパスフィルタ１０からのアナログ信号をディジタル信
号に変換して、ディジタルローパスフィルタ２０３に出
力する。ディジタルローパスフィルタ２０３は逓倍クロ
ック信号ＣＬＫｎａおよびクロック信号ＣＬＫａに応じ
て動作し、入力信号の高調波ノイズを低減させ、さらに
マルチレート処理により周波数を変換して、ディジタル
信号処理回路３０に出力する。
【００２２】ディジタルローパスフィルタ２０３（ＬＰ
Ｆ２）のゲイン特性を図２（ｂ）に示している。図示の
ように、ＬＰＦ２は０〜ｆａ／２の帯域において平坦な
通過特性を持ち、ｆａ／２以上の帯域では、ゲインが急
に低下する。即ち、ＬＰＦ２は通過帯域では平坦な通過
特性を持ち、且つ急峻な遮断特性を持っている。
Ｆ２）のゲイン特性を図２（ｂ）に示している。図示の
ように、ＬＰＦ２は０〜ｆａ／２の帯域において平坦な
通過特性を持ち、ｆａ／２以上の帯域では、ゲインが急
に低下する。即ち、ＬＰＦ２は通過帯域では平坦な通過
特性を持ち、且つ急峻な遮断特性を持っている。
【００２３】ディジタル信号処理回路３０は、クロック
信号ＣＬＫａに応じて動作し、入力したディジタル信号
に対して信号処理を行い、処理結果をｎ倍速ＤＡＣ４０
に出力する。
信号ＣＬＫａに応じて動作し、入力したディジタル信号
に対して信号処理を行い、処理結果をｎ倍速ＤＡＣ４０
に出力する。
【００２４】ｎ倍速ＤＡＣ４０において、ディジタルロ
ーパスフィルタ４０２とディジタル／アナログ変換回路
４０３が設けられている。ディジタルローパスフィルタ
４０２はクロック信号ＣＬＫａおよび逓倍クロック信号
ＣＬＫｎａに応じて動作し、ディジタル信号処理回路３
０の処理結果の高調波成分を減衰させて、さらにマルチ
レート処理により周波数変換を行い、ディジタル／アナ
ログ変換回路４０３に出力する。図２（ｃ）はディジタ
ルローパスフィルタ４０３（ＬＰＦ３）のゲイン特性を
示している。図示のように、ＬＰＦ３はＬＰＦ２とほぼ
同様なゲイン特性を有し、０〜ｆａ／２の帯域において
平坦な通過特性を持ち、ｆａ／２以上の帯域では、ゲイ
ンが急に低下する。即ち、ＬＰＦ３は通過帯域では平坦
な通過特性を持ち、且つ急峻な遮断特性を持っている。
ディジタル／アナログ変換回路４０３は、逓倍クロック
信号ＣＬＫｎａに応じて動作し、ＬＰＦ３の出力信号を
アナログ信号に変換して出力する。
ーパスフィルタ４０２とディジタル／アナログ変換回路
４０３が設けられている。ディジタルローパスフィルタ
４０２はクロック信号ＣＬＫａおよび逓倍クロック信号
ＣＬＫｎａに応じて動作し、ディジタル信号処理回路３
０の処理結果の高調波成分を減衰させて、さらにマルチ
レート処理により周波数変換を行い、ディジタル／アナ
ログ変換回路４０３に出力する。図２（ｃ）はディジタ
ルローパスフィルタ４０３（ＬＰＦ３）のゲイン特性を
示している。図示のように、ＬＰＦ３はＬＰＦ２とほぼ
同様なゲイン特性を有し、０〜ｆａ／２の帯域において
平坦な通過特性を持ち、ｆａ／２以上の帯域では、ゲイ
ンが急に低下する。即ち、ＬＰＦ３は通過帯域では平坦
な通過特性を持ち、且つ急峻な遮断特性を持っている。
ディジタル／アナログ変換回路４０３は、逓倍クロック
信号ＣＬＫｎａに応じて動作し、ＬＰＦ３の出力信号を
アナログ信号に変換して出力する。
【００２５】図２（ｂ）および（ｃ）に示しているディ
ジタルローパスフィルタＬＰＦ２，ＬＰＦ３は、例え
ば、線型位相式であり多タップの高次フィルタを採用す
ることにより急峻な遮断特性と理想的な群遅延特性を実
現できる。
ジタルローパスフィルタＬＰＦ２，ＬＰＦ３は、例え
ば、線型位相式であり多タップの高次フィルタを採用す
ることにより急峻な遮断特性と理想的な群遅延特性を実
現できる。
【００２６】アナログローパスフィルタ５０はディジタ
ル／アナログ変換回路４０３の出力信号の高調波成分を
減衰させて、フィルタリング処理結果を出力する。図２
（ｄ）はアナログローパスフィルタ５０（ＬＰＦ４）の
ゲイン特性を示している。図示のように、ＬＰＦ４は０
〜ｆａ／２の帯域内に平坦なゲイン特性を持ち、ｆａ／
２以上の周波数帯域では、ゲインが緩やかに低下してい
く。このため、アナログローパスフィルタ５０は、一般
的なアナログ回路により簡単に構成でき、小型で低コス
トのフィルタ回路が実現できる。
ル／アナログ変換回路４０３の出力信号の高調波成分を
減衰させて、フィルタリング処理結果を出力する。図２
（ｄ）はアナログローパスフィルタ５０（ＬＰＦ４）の
ゲイン特性を示している。図示のように、ＬＰＦ４は０
〜ｆａ／２の帯域内に平坦なゲイン特性を持ち、ｆａ／
２以上の周波数帯域では、ゲインが緩やかに低下してい
く。このため、アナログローパスフィルタ５０は、一般
的なアナログ回路により簡単に構成でき、小型で低コス
トのフィルタ回路が実現できる。
【００２７】以下、図１を参照しながら、本実施形態の
信号処理回路の動作について説明する。本実施形態の信
号処理回路において、アナログ信号ＳINはアナログロー
パスフィルタ１０に入力され、ナイキスト周波数ｆａ／
２以上の帯域にある高調波成分が減衰させられ、ｎ倍速
ＤＡＣ２０に入力される。ｎ倍速ＤＡＣ２０において入
力クロック信号ＣＬＫａが逓倍比ｎを持つクロックｎ倍
速ＰＬＬ回路により、周波数がｎ逓倍され、周波数ｎｆ
ａの逓倍クロック信号ＣＬＫｎａが生成される。アナロ
グ／ディジタル変換回路２０２において逓倍クロック信
号ＣＬＫｎａに応じてアナログローパスフィルタ１０の
出力信号がディジタル信号に変換され、さらに急峻な遮
断特性を有するディジタルローパスフィルタ２０３によ
り、周波数ｆａ／２以上の帯域にある高調波成分が減衰
させられ、ディジタル信号処理回路３０に出力される。
信号処理回路の動作について説明する。本実施形態の信
号処理回路において、アナログ信号ＳINはアナログロー
パスフィルタ１０に入力され、ナイキスト周波数ｆａ／
２以上の帯域にある高調波成分が減衰させられ、ｎ倍速
ＤＡＣ２０に入力される。ｎ倍速ＤＡＣ２０において入
力クロック信号ＣＬＫａが逓倍比ｎを持つクロックｎ倍
速ＰＬＬ回路により、周波数がｎ逓倍され、周波数ｎｆ
ａの逓倍クロック信号ＣＬＫｎａが生成される。アナロ
グ／ディジタル変換回路２０２において逓倍クロック信
号ＣＬＫｎａに応じてアナログローパスフィルタ１０の
出力信号がディジタル信号に変換され、さらに急峻な遮
断特性を有するディジタルローパスフィルタ２０３によ
り、周波数ｆａ／２以上の帯域にある高調波成分が減衰
させられ、ディジタル信号処理回路３０に出力される。
【００２８】ディジタル信号処理回路３０において、入
力されたディジタル信号に対して、所定の処理が行わ
れ、処理結果がｎ倍速ＤＡＣ４０に出力される。ｎ倍速
ＤＡＣ４０において、急峻な遮断特性を持つディジタル
ローパスフィルタ４０２により、高調波のノイズ成分が
減衰され、フィルタリングの結果がディジタル／アナロ
グ変換回路４０３に出力される。ディジタル／アナログ
変換回路４０３により入力されたディジタル信号がアナ
ログ信号に変換され、さらにアナログローパスフィルタ
５０により高調波ノイズ成分が減衰させられ、処理結果
ＳOUT として出力される。
力されたディジタル信号に対して、所定の処理が行わ
れ、処理結果がｎ倍速ＤＡＣ４０に出力される。ｎ倍速
ＤＡＣ４０において、急峻な遮断特性を持つディジタル
ローパスフィルタ４０２により、高調波のノイズ成分が
減衰され、フィルタリングの結果がディジタル／アナロ
グ変換回路４０３に出力される。ディジタル／アナログ
変換回路４０３により入力されたディジタル信号がアナ
ログ信号に変換され、さらにアナログローパスフィルタ
５０により高調波ノイズ成分が減衰させられ、処理結果
ＳOUT として出力される。
【００２９】なお、本実施形態においては、入力側と出
力側の動作クロック信号は同じである。即ち、クロック
ｎ倍速ＰＬＬ回路により、入力クロック信号ＣＬＫａの
周波数をｎ逓倍して逓倍クロック信号ＣＬＫｎａを入力
側のｎ倍速ＡＤＣ２０および出力側のｎ倍速ＤＡＣ４０
の動作クロック信号として供給する。ｎ倍速ＡＤＣ２０
において、ディジタルローパスフィルタ２０３はアナロ
グ／ディジタル変換回路２０２からのディジタル信号を
逓倍クロック信号ＣＬＫｎａに応じて処理した後、サン
プリング点を１／ｎに間引いて、もとのクロック信号Ｃ
ＬＫａに応じて出力する。また、ｎ倍速ＤＡＣ４０にお
いて、ディジタルローパスフィルタ４０２はディジタル
信号処理回路３０からの処理結果に対する補間処理、例
えば、零挿入により周波数変換を行ってから、逓倍クロ
ック信号ＣＬＫｎａに応じてローパスフィルタ処理を行
い、ディジタル／アナログ変換回路４０３に出力する。
力側の動作クロック信号は同じである。即ち、クロック
ｎ倍速ＰＬＬ回路により、入力クロック信号ＣＬＫａの
周波数をｎ逓倍して逓倍クロック信号ＣＬＫｎａを入力
側のｎ倍速ＡＤＣ２０および出力側のｎ倍速ＤＡＣ４０
の動作クロック信号として供給する。ｎ倍速ＡＤＣ２０
において、ディジタルローパスフィルタ２０３はアナロ
グ／ディジタル変換回路２０２からのディジタル信号を
逓倍クロック信号ＣＬＫｎａに応じて処理した後、サン
プリング点を１／ｎに間引いて、もとのクロック信号Ｃ
ＬＫａに応じて出力する。また、ｎ倍速ＤＡＣ４０にお
いて、ディジタルローパスフィルタ４０２はディジタル
信号処理回路３０からの処理結果に対する補間処理、例
えば、零挿入により周波数変換を行ってから、逓倍クロ
ック信号ＣＬＫｎａに応じてローパスフィルタ処理を行
い、ディジタル／アナログ変換回路４０３に出力する。
【００３０】このような入力と出力側が同じ逓倍クロッ
ク信号により駆動されるオーバードライブ方式では、デ
ィジタルローパスフィルタＬＰＦ２，ＬＰＦ３がマルチ
処理するものの、整数倍のローパスフィルタ処理である
ため、係数は固定係数でよく、一般的なマルチレート処
理における係数時変式の処理に較べて簡素である。
ク信号により駆動されるオーバードライブ方式では、デ
ィジタルローパスフィルタＬＰＦ２，ＬＰＦ３がマルチ
処理するものの、整数倍のローパスフィルタ処理である
ため、係数は固定係数でよく、一般的なマルチレート処
理における係数時変式の処理に較べて簡素である。
【００３１】以上説明したように、本実施形態によれ
ば、アナログローパスフィルタ１０により、入力アナロ
グ信号ＳINのナイキスト周波数以上の帯域成分を減衰
し、ｎ倍速ＡＤＣ２０に入力し、逓倍クロック信号ＣＬ
Ｋｎａに応じてディジタル／アナログ変換回路２０２に
よりディジタル信号に変換し、さらに急峻な遮断特性を
持つディジタルローパスフィルタにより高域のノイズを
減衰し、ディジタル信号処理回路３０に入力する。ディ
ジタル信号処理回路３０による信号処理の結果をｎ倍速
ＤＡＣ４０に入力し、ディジタルローパスフィルタ４０
２により高調波成分を減衰し、ディジタル／アナログ変
換回路４０３によりアナログ信号に変換し、アナログロ
ーパスフィルタ５０により高調波成分を減衰して、処理
結果ＳOUT として出力するので、アナログローパスフィ
ルタは緩やかなゲイン特性を持つ簡易型のフィルタによ
り構成でき、小型で安価な回路で実現でき、ディジタル
フィルタにより、等価的に高性能な特性を持つローパス
フィルタを実現でき、信号処理回路全体の小型化、低コ
スト化を実現できる。
ば、アナログローパスフィルタ１０により、入力アナロ
グ信号ＳINのナイキスト周波数以上の帯域成分を減衰
し、ｎ倍速ＡＤＣ２０に入力し、逓倍クロック信号ＣＬ
Ｋｎａに応じてディジタル／アナログ変換回路２０２に
よりディジタル信号に変換し、さらに急峻な遮断特性を
持つディジタルローパスフィルタにより高域のノイズを
減衰し、ディジタル信号処理回路３０に入力する。ディ
ジタル信号処理回路３０による信号処理の結果をｎ倍速
ＤＡＣ４０に入力し、ディジタルローパスフィルタ４０
２により高調波成分を減衰し、ディジタル／アナログ変
換回路４０３によりアナログ信号に変換し、アナログロ
ーパスフィルタ５０により高調波成分を減衰して、処理
結果ＳOUT として出力するので、アナログローパスフィ
ルタは緩やかなゲイン特性を持つ簡易型のフィルタによ
り構成でき、小型で安価な回路で実現でき、ディジタル
フィルタにより、等価的に高性能な特性を持つローパス
フィルタを実現でき、信号処理回路全体の小型化、低コ
スト化を実現できる。
【００３２】第２実施形態 図３は本発明に係る信号処理回路の第２の実施形態を示
す回路図である。図示のように、本実施形態の信号処理
回路においては、入力側のアナログローパスフィルタ１
０およびｎ倍速ＤＡＣ２０は、前述した本発明の第１の
実施形態と同様であり、ディジタル信号処理回路３０
ａ、ｍ倍速ＤＡＣ４０ａは第１の実施形態のものと異な
る。また、本実施形態においては、入力側と出力側が異
なるクロック信号ＣＬＫａとＣＬＫｄにより駆動され、
このため、本実施形態では、入力側でサンプリングして
得られたディジタル信号に対して、マルチレート処理を
行い、信号の周波数を出力側の動作クロック信号ＣＬＫ
ｄに合わせる必要がある。なお、本実施形態では、この
マルチレート処理はディジタル信号処理回路３０ａによ
り行われる。以下、ディジタル信号処理回路３０ａおよ
びｍ倍速ＤＡＣ４０ａを中心に本実施形態を説明する。
す回路図である。図示のように、本実施形態の信号処理
回路においては、入力側のアナログローパスフィルタ１
０およびｎ倍速ＤＡＣ２０は、前述した本発明の第１の
実施形態と同様であり、ディジタル信号処理回路３０
ａ、ｍ倍速ＤＡＣ４０ａは第１の実施形態のものと異な
る。また、本実施形態においては、入力側と出力側が異
なるクロック信号ＣＬＫａとＣＬＫｄにより駆動され、
このため、本実施形態では、入力側でサンプリングして
得られたディジタル信号に対して、マルチレート処理を
行い、信号の周波数を出力側の動作クロック信号ＣＬＫ
ｄに合わせる必要がある。なお、本実施形態では、この
マルチレート処理はディジタル信号処理回路３０ａによ
り行われる。以下、ディジタル信号処理回路３０ａおよ
びｍ倍速ＤＡＣ４０ａを中心に本実施形態を説明する。
【００３３】本実施形態にあるディジタル信号処理回路
３０ａは、通常のディジタル信号処理を行う以外、上述
のようにマルチレート処理を行い、ディジタル信号の周
波数変換を行う。図示のように、ディジタル信号処理回
路３０ａは、入力側のクロック信号ＣＬＫａおよび出力
側のクロック信号ＣＬＫｄ両方を受けて、これらのクロ
ック信号に応じてマルチレート処理を行う。
３０ａは、通常のディジタル信号処理を行う以外、上述
のようにマルチレート処理を行い、ディジタル信号の周
波数変換を行う。図示のように、ディジタル信号処理回
路３０ａは、入力側のクロック信号ＣＬＫａおよび出力
側のクロック信号ＣＬＫｄ両方を受けて、これらのクロ
ック信号に応じてマルチレート処理を行う。
【００３４】本実施形態の入力側では、サンプリング周
波数ｆａでサンプリングしてディジタル信号が得られ
て、ディジタル信号処理回路３０ａに入力される。そし
て、ディジタル信号処理回路３０ａにより、入力したデ
ィジタル信号に対して通常の信号処理の他、マルチレー
ト処理が行われ、ディジタル信号の周波数が出力側の駆
動周波数ｆｄに変換されて、出力側に供給される。
波数ｆａでサンプリングしてディジタル信号が得られ
て、ディジタル信号処理回路３０ａに入力される。そし
て、ディジタル信号処理回路３０ａにより、入力したデ
ィジタル信号に対して通常の信号処理の他、マルチレー
ト処理が行われ、ディジタル信号の周波数が出力側の駆
動周波数ｆｄに変換されて、出力側に供給される。
【００３５】図４はマルチレート処理の概念を示してい
る。なお、図４においては左側は信号の周波数スペクト
ラム、右側は信号の波形をそれぞれ示している。ここ
で、入力アナログ信号は、例えば、ｆａ＝１８ＭＨｚの
サンプリング周波数でサンプリングされ、マルチレート
処理により、サンプリング周波数ｆｄ＝１３．５ＭＨｚ
のディジタル信号に変換される。入出力側のサンプリン
グ周波数の最小公倍数として、共通のクロック周波数５
４ＭＨｚが算出できる。そして、入力側のクロック信号
ＣＬＫａを３倍速、出力側のクロック信号ＣＬＫｄを４
倍速することで共通のクロック周波数に達成する。
る。なお、図４においては左側は信号の周波数スペクト
ラム、右側は信号の波形をそれぞれ示している。ここ
で、入力アナログ信号は、例えば、ｆａ＝１８ＭＨｚの
サンプリング周波数でサンプリングされ、マルチレート
処理により、サンプリング周波数ｆｄ＝１３．５ＭＨｚ
のディジタル信号に変換される。入出力側のサンプリン
グ周波数の最小公倍数として、共通のクロック周波数５
４ＭＨｚが算出できる。そして、入力側のクロック信号
ＣＬＫａを３倍速、出力側のクロック信号ＣＬＫｄを４
倍速することで共通のクロック周波数に達成する。
【００３６】図４（ａ）に示すように、サンプリング周
波数ｆａでアナログ信号がサンプリングされる。そし
て、図４（ｂ）のように、サンプリングで得た各データ
の間に零挿入により３倍のサンプリング点が得られ、等
価的に３倍のサンプリング周波数でアナログ信号をサン
プリングした結果となる。そして、零挿入などにより生
じた高調波ノイズ成分をディジタルローパスフィルタに
より減衰し、図４（ｃ）に示す信号波形が得られる。こ
れは等価的に５４ＭＨｚでサンプリングした信号とな
る。これに対して１／４間引きしてサンプリング点数を
１／４に減らした結果、等価的にサンプリング周波数ｆ
ｄ＝１３．５ＭＨｚでサンプリングしたデータ系列が得
られる。このようなマルチレート処理により、ディジタ
ル信号処理の領域において、零挿入とディジタルローパ
スフィルタなどのディジタル信号処理手段により等価的
にディジタル信号のサンプリング周波数を変換でき、入
出力側がそれぞれ異なる周波数のクロック信号で駆動さ
れた場合には有用である。
波数ｆａでアナログ信号がサンプリングされる。そし
て、図４（ｂ）のように、サンプリングで得た各データ
の間に零挿入により３倍のサンプリング点が得られ、等
価的に３倍のサンプリング周波数でアナログ信号をサン
プリングした結果となる。そして、零挿入などにより生
じた高調波ノイズ成分をディジタルローパスフィルタに
より減衰し、図４（ｃ）に示す信号波形が得られる。こ
れは等価的に５４ＭＨｚでサンプリングした信号とな
る。これに対して１／４間引きしてサンプリング点数を
１／４に減らした結果、等価的にサンプリング周波数ｆ
ｄ＝１３．５ＭＨｚでサンプリングしたデータ系列が得
られる。このようなマルチレート処理により、ディジタ
ル信号処理の領域において、零挿入とディジタルローパ
スフィルタなどのディジタル信号処理手段により等価的
にディジタル信号のサンプリング周波数を変換でき、入
出力側がそれぞれ異なる周波数のクロック信号で駆動さ
れた場合には有用である。
【００３７】図３に示すように、本実施形態における出
力側のｍ倍速ＤＡＣ４０ａは、クロックｍ倍速ＰＬＬ回
路４０１、ディジタルローパスフィルタ４０２およびデ
ィジタル／アナログ変換回路４０３により構成されてい
る。クロックｍ倍速ＰＬＬ回路４０１は、入力したクロ
ック信号ＣＬＫｄを基準クロック信号として、クロック
信号ＣＬＫｄの周波数をｍ逓倍して、逓倍クロック信号
ＣＬＫｍｄを生成する。ｍ逓倍クロック信号ＣＬＫｍｄ
はそれぞれディジタルローパスフィルタ４０２およびデ
ィジタル／アナログ変換回路４０３に供給される。ディ
ジタルローパスフィルタ４０２はディジタル信号処理回
路３０ａからの処理結果を零挿入データにて周波数変換
処理を行ってから、逓倍クロック信号ＣＬＫｍｄに応じ
てローパスフィルタ処理を行い、ディジタル／アナログ
変換回路４０３に出力する。なお、ディジタルローパス
フィルタ４０２は、図５（ｃ）に示すように、ローパス
フィルタ４０２は０〜ｆｄ／２の帯域において平坦な通
過特性を持ち、ｆｄ／２以上の帯域では、ゲインが急に
低下する。即ち、ローパスフィルタ４０２は通過帯域で
は平坦な通過特性を持ち、且つ急峻な遮断特性を持って
いる。
力側のｍ倍速ＤＡＣ４０ａは、クロックｍ倍速ＰＬＬ回
路４０１、ディジタルローパスフィルタ４０２およびデ
ィジタル／アナログ変換回路４０３により構成されてい
る。クロックｍ倍速ＰＬＬ回路４０１は、入力したクロ
ック信号ＣＬＫｄを基準クロック信号として、クロック
信号ＣＬＫｄの周波数をｍ逓倍して、逓倍クロック信号
ＣＬＫｍｄを生成する。ｍ逓倍クロック信号ＣＬＫｍｄ
はそれぞれディジタルローパスフィルタ４０２およびデ
ィジタル／アナログ変換回路４０３に供給される。ディ
ジタルローパスフィルタ４０２はディジタル信号処理回
路３０ａからの処理結果を零挿入データにて周波数変換
処理を行ってから、逓倍クロック信号ＣＬＫｍｄに応じ
てローパスフィルタ処理を行い、ディジタル／アナログ
変換回路４０３に出力する。なお、ディジタルローパス
フィルタ４０２は、図５（ｃ）に示すように、ローパス
フィルタ４０２は０〜ｆｄ／２の帯域において平坦な通
過特性を持ち、ｆｄ／２以上の帯域では、ゲインが急に
低下する。即ち、ローパスフィルタ４０２は通過帯域で
は平坦な通過特性を持ち、且つ急峻な遮断特性を持って
いる。
【００３８】なお、図５（ａ）、（ｂ）はそれぞれ本実
施形態における入力側のアナログローパスフィルタ１０
およびｎ倍速ＤＡＣ２０のディジタルローパスフィルタ
２０３のゲインを特性を示しており、図５（ｄ）は出力
側におけるアナログローパスフィルタ５０のゲイン特性
を示している。
施形態における入力側のアナログローパスフィルタ１０
およびｎ倍速ＤＡＣ２０のディジタルローパスフィルタ
２０３のゲインを特性を示しており、図５（ｄ）は出力
側におけるアナログローパスフィルタ５０のゲイン特性
を示している。
【００３９】本実施形態では、例えば、入力側のクロッ
ク信号ＣＬＫａの周波数ｆａは１８．０ＭＨｚ、これに
対して出力側のクロック信号ＣＬＫｄの周波数ｆｄは１
３．５ＭＨｚである。入力側では入力アナログ信号ＳIN
はアナログローパスフィルタ１０を介してナイキスト周
波数（ｆａ／２）以上の帯域成分が減衰され、ｎ倍速Ａ
ＤＣ２０に入力される。ｎ倍速ＡＤＣ２０において、逓
倍クロック信号ＣＬＫｎａに応じてサンプリングが行わ
れ、アナログ信号がディジタル信号に変換される。そし
て、急峻な遮断特性を持つディジタルローパスフィルタ
２０３により高調波成分が減衰され、ナイキスト周波数
以下の帯域成分のみが残され、信号処理回路３０ａに出
力される。
ク信号ＣＬＫａの周波数ｆａは１８．０ＭＨｚ、これに
対して出力側のクロック信号ＣＬＫｄの周波数ｆｄは１
３．５ＭＨｚである。入力側では入力アナログ信号ＳIN
はアナログローパスフィルタ１０を介してナイキスト周
波数（ｆａ／２）以上の帯域成分が減衰され、ｎ倍速Ａ
ＤＣ２０に入力される。ｎ倍速ＡＤＣ２０において、逓
倍クロック信号ＣＬＫｎａに応じてサンプリングが行わ
れ、アナログ信号がディジタル信号に変換される。そし
て、急峻な遮断特性を持つディジタルローパスフィルタ
２０３により高調波成分が減衰され、ナイキスト周波数
以下の帯域成分のみが残され、信号処理回路３０ａに出
力される。
【００４０】信号処理回路３０ａにより、所望のディジ
タル信号処理が行われ、さらに入力側および出力側のク
ロック信号ＣＬＫａ、ＣＬＫｄの周波数に応じてマルチ
レート処理が行われ、入力側でサンプリングして得たデ
ータ系列のサンプリング周波数が出力側のサンプリング
周波数にあわせられる。ディジタル信号処理回路の出力
信号はｍ倍速ＤＡＣ４０ａに入力され、ディジタルロー
パスフィルタ４０２により高域ノイズが減衰させられ、
ディジタル／アナログ変換回路４０３によりアナログ信
号に変換される。さらに、アナログローパスフィルタ５
０により、高調波成分が減衰させられ、処理結果として
信号ＳOUT が出力される。
タル信号処理が行われ、さらに入力側および出力側のク
ロック信号ＣＬＫａ、ＣＬＫｄの周波数に応じてマルチ
レート処理が行われ、入力側でサンプリングして得たデ
ータ系列のサンプリング周波数が出力側のサンプリング
周波数にあわせられる。ディジタル信号処理回路の出力
信号はｍ倍速ＤＡＣ４０ａに入力され、ディジタルロー
パスフィルタ４０２により高域ノイズが減衰させられ、
ディジタル／アナログ変換回路４０３によりアナログ信
号に変換される。さらに、アナログローパスフィルタ５
０により、高調波成分が減衰させられ、処理結果として
信号ＳOUT が出力される。
【００４１】以上説明したように、本実施形態によれ
ば、入出力側をそれぞれ異なるクロック信号により駆動
し、入力信号ＳINをアナログローパスフィルタ１０を介
してｎ倍速ＡＤＣ２０に入力し、逓倍クロック信号ＣＬ
Ｋｎａに応じてサンプリングし、ディジタルローパスフ
ィルタ２０３により高調波成分を減衰し、間引き処理に
より周波数を変換してディジタル信号処理回路３０ａに
出力する。ディジタル信号処理回路３０ａにより所望の
ディジタル信号処理が行われ、さらに入出力クロック信
号に応じてマルチレート処理を行い、ｍ倍速ＤＡＣ４０
ａに出力し、ディジタルローパスフィルタ４０２により
周波数変換した後、逓倍クロック信号ＣＬＫｍｄに応じ
て高調波成分を減衰して、ディジタル／アナログ変換回
路４０３によりアナログ信号に変換して、アナログロー
パスフィルタ５０により高調波成分を減衰して出力す
る。
ば、入出力側をそれぞれ異なるクロック信号により駆動
し、入力信号ＳINをアナログローパスフィルタ１０を介
してｎ倍速ＡＤＣ２０に入力し、逓倍クロック信号ＣＬ
Ｋｎａに応じてサンプリングし、ディジタルローパスフ
ィルタ２０３により高調波成分を減衰し、間引き処理に
より周波数を変換してディジタル信号処理回路３０ａに
出力する。ディジタル信号処理回路３０ａにより所望の
ディジタル信号処理が行われ、さらに入出力クロック信
号に応じてマルチレート処理を行い、ｍ倍速ＤＡＣ４０
ａに出力し、ディジタルローパスフィルタ４０２により
周波数変換した後、逓倍クロック信号ＣＬＫｍｄに応じ
て高調波成分を減衰して、ディジタル／アナログ変換回
路４０３によりアナログ信号に変換して、アナログロー
パスフィルタ５０により高調波成分を減衰して出力す
る。
【００４２】なお、上述した本実施形態では、入力クロ
ック信号ＣＬＫａと出力クロック信号ＣＬＫｄは同期化
（例えば、周波数５４ＭＨｚの共通のクロック信号から
入出力側用の１８ＭＨｚおよび１３．５ＭＨｚのクロッ
ク信号ＣＬＫａ、ＣＬＫｄが作られている場合など）さ
れている必要がある。もし、入出力側のクロック信号が
非同期ならば、適当な経路にＦＩＦＯ回路を入れてタイ
ミングを制御する必要がある。このように、入出力クロ
ック信号の周波数が異なるものの、これらのクロック信
号が同期化している場合にディジタル信号処理回路で適
当なマルチレート処理を行うことによりアナログ／ディ
ジタル変換回路およびディジタル／アナログ変換回路で
は同様な同様な動作を行う。
ック信号ＣＬＫａと出力クロック信号ＣＬＫｄは同期化
（例えば、周波数５４ＭＨｚの共通のクロック信号から
入出力側用の１８ＭＨｚおよび１３．５ＭＨｚのクロッ
ク信号ＣＬＫａ、ＣＬＫｄが作られている場合など）さ
れている必要がある。もし、入出力側のクロック信号が
非同期ならば、適当な経路にＦＩＦＯ回路を入れてタイ
ミングを制御する必要がある。このように、入出力クロ
ック信号の周波数が異なるものの、これらのクロック信
号が同期化している場合にディジタル信号処理回路で適
当なマルチレート処理を行うことによりアナログ／ディ
ジタル変換回路およびディジタル／アナログ変換回路で
は同様な同様な動作を行う。
【００４３】第３実施形態 図６および図７は本発明に係る信号処理回路の第３の実
施形態を示す回路図である。本実施形態においては、入
力および出力側のディジタルローパスフィルタの係数が
時変係数であり、これに伴いマルチレート処理が入力側
のｎ倍速ＡＤＣ、または出力側のｍ倍速ＤＡＣにて行わ
れる。
施形態を示す回路図である。本実施形態においては、入
力および出力側のディジタルローパスフィルタの係数が
時変係数であり、これに伴いマルチレート処理が入力側
のｎ倍速ＡＤＣ、または出力側のｍ倍速ＤＡＣにて行わ
れる。
【００４４】ディジタル信号の周波数変換は、例えば、
ビデオ信号処理では、水平解像度の高いＣＣＤ（クロッ
ク信号周波数ｆａ＝１８ＭＨｚ）からの信号を１３．５
ＭＨｚの信号へ変換するなどの場合に必要である。周波
数変換の原理は図４により説明される。例えば、周波数
ｆａのクロック信号によりサンプリングされたディジタ
ル信号を出力用周波数ｆｄに変換するには、まず、図４
（ｂ）に示すように、零挿入方法でその最小公倍数の周
波数に上げ、さらに図４（ｃ）のようにローパスフィル
タにより高調波成分を減衰させて信号成分のみを残し、
次に図４（ｄ）のように、間引きサンプリングを行うこ
とにより周波数変換が実現できる。
ビデオ信号処理では、水平解像度の高いＣＣＤ（クロッ
ク信号周波数ｆａ＝１８ＭＨｚ）からの信号を１３．５
ＭＨｚの信号へ変換するなどの場合に必要である。周波
数変換の原理は図４により説明される。例えば、周波数
ｆａのクロック信号によりサンプリングされたディジタ
ル信号を出力用周波数ｆｄに変換するには、まず、図４
（ｂ）に示すように、零挿入方法でその最小公倍数の周
波数に上げ、さらに図４（ｃ）のようにローパスフィル
タにより高調波成分を減衰させて信号成分のみを残し、
次に図４（ｄ）のように、間引きサンプリングを行うこ
とにより周波数変換が実現できる。
【００４５】この場合、実際には零挿入データの計算を
省略してローパスフィルタ演算は出力レートで係数時変
式に計算される。即ち、入力サンプリング周波数ｆａお
よびｆｄが与えられれば、その最小公倍数ｆｏ＝ＬＣＭ
（ｆａ，ｆｄ）とすれば、周波数ｆｏが必要なオーバー
サンプリング周波数となる。ここで、オーバーサンプリ
ング倍率は（Ｋｏ＝ｆｏ／ｆａ）であり、間引き率は
（Ｋｓ＝ｆｄ／ｆｏ）であり、オーバーサンプリング変
換倍率は（Ｋ＝Ｋｏ／Ｋｓ＝ｆｄ／ｆａ）である。オー
バーサンプリング時には零挿入箇所計算不要なためにそ
の箇所のローパスフィルタの係数が省略でき、ローパス
フィルタのクロック信号を出力側のクロック信号ＣＬＫ
ｄに同期して処理する場合には、オーバーサンプリング
倍率Ｋｏ回の係数切り替え計算の繰り返しで変換値を出
力できる。いわゆるＫｏ回の係数切り替えが巡回するロ
ーパスフィルタとなる。
省略してローパスフィルタ演算は出力レートで係数時変
式に計算される。即ち、入力サンプリング周波数ｆａお
よびｆｄが与えられれば、その最小公倍数ｆｏ＝ＬＣＭ
（ｆａ，ｆｄ）とすれば、周波数ｆｏが必要なオーバー
サンプリング周波数となる。ここで、オーバーサンプリ
ング倍率は（Ｋｏ＝ｆｏ／ｆａ）であり、間引き率は
（Ｋｓ＝ｆｄ／ｆｏ）であり、オーバーサンプリング変
換倍率は（Ｋ＝Ｋｏ／Ｋｓ＝ｆｄ／ｆａ）である。オー
バーサンプリング時には零挿入箇所計算不要なためにそ
の箇所のローパスフィルタの係数が省略でき、ローパス
フィルタのクロック信号を出力側のクロック信号ＣＬＫ
ｄに同期して処理する場合には、オーバーサンプリング
倍率Ｋｏ回の係数切り替え計算の繰り返しで変換値を出
力できる。いわゆるＫｏ回の係数切り替えが巡回するロ
ーパスフィルタとなる。
【００４６】なお、図４の例ではサンプリング周波数１
８ＭＨｚから１３．５ＭＨｚに変換する、いわゆるダウ
ンレート変換であるが、アップレート変換の場合にも基
本原理は同じであるが、回路構造ではアップレート変換
とダウンレート変換では若干異なり、通常ではアップレ
ート変換では周波数の高い方のクロック信号によりロー
パスフィルタの出力が得られるためにタイミング制御と
しては、入力データがあるタイミングにて２度読みまた
はホールドされるように制御される、そのような制御に
適する構造の回路が選ばれる。一方、ダウンレート変換
の場合には、入力信号は飛ばし読みされてローパスフィ
ルタ処理され、タイミング制御構造と回路がアップレー
ト変換とは異なる。これらは係数時変処理であるために
複雑でややゲート規模も大きく、従来は専用変換回路の
ゲートアレイを起こし回路に組み込むことが通例であ
る。これらの回路はＡＤＣまたはＤＡＣに組み込みチッ
プすることは容易であり、これにより回路のバラツキを
抑制でき、非常に小型で安価で、且つ高性能な信号処理
回路を実現できる。
８ＭＨｚから１３．５ＭＨｚに変換する、いわゆるダウ
ンレート変換であるが、アップレート変換の場合にも基
本原理は同じであるが、回路構造ではアップレート変換
とダウンレート変換では若干異なり、通常ではアップレ
ート変換では周波数の高い方のクロック信号によりロー
パスフィルタの出力が得られるためにタイミング制御と
しては、入力データがあるタイミングにて２度読みまた
はホールドされるように制御される、そのような制御に
適する構造の回路が選ばれる。一方、ダウンレート変換
の場合には、入力信号は飛ばし読みされてローパスフィ
ルタ処理され、タイミング制御構造と回路がアップレー
ト変換とは異なる。これらは係数時変処理であるために
複雑でややゲート規模も大きく、従来は専用変換回路の
ゲートアレイを起こし回路に組み込むことが通例であ
る。これらの回路はＡＤＣまたはＤＡＣに組み込みチッ
プすることは容易であり、これにより回路のバラツキを
抑制でき、非常に小型で安価で、且つ高性能な信号処理
回路を実現できる。
【００４７】図６は出力側のｍ倍速ＤＡＣ４０ａにより
周波数変換を行う信号処理回路の一例を示している。本
例の信号処理回路において、入力側のアナログローパス
フィルタ１０、ｎ倍速ＤＡＣ２０およびディジタル信号
処理回路３０は、図１に示す第１の実施形態のものと同
じである。出力側のｍ倍速ＤＡＣ４０ａは、第１の実施
形態とは異なる。
周波数変換を行う信号処理回路の一例を示している。本
例の信号処理回路において、入力側のアナログローパス
フィルタ１０、ｎ倍速ＤＡＣ２０およびディジタル信号
処理回路３０は、図１に示す第１の実施形態のものと同
じである。出力側のｍ倍速ＤＡＣ４０ａは、第１の実施
形態とは異なる。
【００４８】図６に示すように、本例のｍ倍速ＤＡＣ４
０ａは、クロックｍ倍速ＰＬＬ回路４０１、ディジタル
ローパスフィルタ４０２ａおよびディジタル／アナログ
変換回路４０３により構成されている。クロックｍ倍速
ＰＬＬ回路４０１は入力されるクロック信号ＣＬＫｄを
ｍ逓倍して、逓倍クロック信号ＣＬＫｍｄを生成し、そ
れぞれディジタルローパスフィルタ４０２およびディジ
タル／アナログ変換回路４０３に供給する。ディジタル
ローパスフィルタ４０２ａは、入力側のクロック信号Ｃ
ＬＫａおよび逓倍クロック信号ＣＬＫｍｄを受けて、こ
れらののクロック信号に応じて、ディジタル信号処理回
路３０からのディジタル信号に対して周波数変換を行
う。ここで、ディジタル信号処理回路３０からのディジ
タル信号は、例えば、サンプリング周波数は、入力側の
クロック信号ＣＬＫａと同じく、ｆａ＝１８ＭＨｚであ
る。出力側のクロック信号ＣＬＫｄの周波数ｆｄ＝１
３．５ＭＨｚとし、さらにこのクロック信号ＣＬＫｄに
対して４逓倍して５４ＭＨｚの逓倍クロック信号ＣＬＫ
ｍｄが生成されるとする。
０ａは、クロックｍ倍速ＰＬＬ回路４０１、ディジタル
ローパスフィルタ４０２ａおよびディジタル／アナログ
変換回路４０３により構成されている。クロックｍ倍速
ＰＬＬ回路４０１は入力されるクロック信号ＣＬＫｄを
ｍ逓倍して、逓倍クロック信号ＣＬＫｍｄを生成し、そ
れぞれディジタルローパスフィルタ４０２およびディジ
タル／アナログ変換回路４０３に供給する。ディジタル
ローパスフィルタ４０２ａは、入力側のクロック信号Ｃ
ＬＫａおよび逓倍クロック信号ＣＬＫｍｄを受けて、こ
れらののクロック信号に応じて、ディジタル信号処理回
路３０からのディジタル信号に対して周波数変換を行
う。ここで、ディジタル信号処理回路３０からのディジ
タル信号は、例えば、サンプリング周波数は、入力側の
クロック信号ＣＬＫａと同じく、ｆａ＝１８ＭＨｚであ
る。出力側のクロック信号ＣＬＫｄの周波数ｆｄ＝１
３．５ＭＨｚとし、さらにこのクロック信号ＣＬＫｄに
対して４逓倍して５４ＭＨｚの逓倍クロック信号ＣＬＫ
ｍｄが生成されるとする。
【００４９】マルチレート処理はディジタルローパスフ
ィルタ４０２ａにより行われる。ディジタル信号処理回
路３０からのディジタル信号が逓倍クロック信号ＣＬＫ
ｍｄの周波数に応じてレートが変換される。ディジタル
ローパスフィルタ４０２ａにより、入力信号にある高調
波ノイズ成分が減衰させられ、さらにレートが変換され
る。そして、変換後の信号がディジタル／アナログ変換
回路４０３に出力され、アナログ信号に変換される。デ
ィジタル／アナログ変換回路４０３から出力されるアナ
ログ信号はアナログローパスフィルタ５０により高域の
ノイズ成分が減衰させられ、出力される。
ィルタ４０２ａにより行われる。ディジタル信号処理回
路３０からのディジタル信号が逓倍クロック信号ＣＬＫ
ｍｄの周波数に応じてレートが変換される。ディジタル
ローパスフィルタ４０２ａにより、入力信号にある高調
波ノイズ成分が減衰させられ、さらにレートが変換され
る。そして、変換後の信号がディジタル／アナログ変換
回路４０３に出力され、アナログ信号に変換される。デ
ィジタル／アナログ変換回路４０３から出力されるアナ
ログ信号はアナログローパスフィルタ５０により高域の
ノイズ成分が減衰させられ、出力される。
【００５０】図７はマルチレート処理は入力側のｎ倍速
ＤＡＣ２０ａにより行われる信号処理回路の一例を示し
ている。図７の例では、ｎ倍速ＤＡＣ２０ａにおいて、
ディジタルローパスフィルタ２０３ａはクロックｎ倍速
ＰＬＬ回路２０１からの逓倍クロック信号ＣＬＫｎａお
よび出力側のクロック信号ＣＬＫｄを受けて、アナログ
／ディジタル変換回路２０２からのディジタル信号に対
して、高域ノイズ成分の低減および周波数変換が行われ
る。例えば、アナログ／ディジタル変換回路２０２から
のサンプリング周波数１８ＭＨｚのディジタル信号が入
力されるとすると、ディジタルローパスフィルタ２０３
ａは、入力信号の高域ノイズの低減とともに、出力側の
クロック信号ＣＬＫｄに応じて、クロック信号ＣＬＫｄ
の周波数、例えば、ｆｄ＝１３．５ＭＨｚのサンプリン
グ信号に変換される。
ＤＡＣ２０ａにより行われる信号処理回路の一例を示し
ている。図７の例では、ｎ倍速ＤＡＣ２０ａにおいて、
ディジタルローパスフィルタ２０３ａはクロックｎ倍速
ＰＬＬ回路２０１からの逓倍クロック信号ＣＬＫｎａお
よび出力側のクロック信号ＣＬＫｄを受けて、アナログ
／ディジタル変換回路２０２からのディジタル信号に対
して、高域ノイズ成分の低減および周波数変換が行われ
る。例えば、アナログ／ディジタル変換回路２０２から
のサンプリング周波数１８ＭＨｚのディジタル信号が入
力されるとすると、ディジタルローパスフィルタ２０３
ａは、入力信号の高域ノイズの低減とともに、出力側の
クロック信号ＣＬＫｄに応じて、クロック信号ＣＬＫｄ
の周波数、例えば、ｆｄ＝１３．５ＭＨｚのサンプリン
グ信号に変換される。
【００５１】ｎ倍速ＡＤＣ２０ａから出力された信号
は、ディジタル信号処理回路３０により、所望の処理が
行われ、さらに、出力側のｍ倍速ＤＡＣ４０ａおよびア
ナログローパスフィルタ５０により、アナログ信号Ｓ
OUT に変換され出力される。
は、ディジタル信号処理回路３０により、所望の処理が
行われ、さらに、出力側のｍ倍速ＤＡＣ４０ａおよびア
ナログローパスフィルタ５０により、アナログ信号Ｓ
OUT に変換され出力される。
【００５２】なお、上述した本実施形態の二つの例にお
いては、図６のディジタル信号処理回路３０は、入力側
のクロック信号ＣＬＫａに応じて動作するが、図７のデ
ィジタル信号処理回路３０は、出力側のクロック信号Ｃ
ＬＫｄに応じて動作することで異なる。
いては、図６のディジタル信号処理回路３０は、入力側
のクロック信号ＣＬＫａに応じて動作するが、図７のデ
ィジタル信号処理回路３０は、出力側のクロック信号Ｃ
ＬＫｄに応じて動作することで異なる。
【００５３】第４実施形態 図８〜図１０は上述した本発明の各実施形態に適用でき
るｎ倍速ＡＤＣ２０ａ、ｍ倍速ＤＡＣ４０ａおよびクロ
ックｎ（ｍ）倍速ＰＬＬ回路の回路例を示している。図
８に示すｎ倍速ＡＤＣ２０ａは、クロックｎ倍速ＰＬＬ
回路２０１、アナログ／ディジタル変換回路２０２、デ
ィジタルローパスフィルタ２０３ａおよびスイッチＳＷ
１により構成されている。クロックｎ倍速ＰＬＬ回路２
０１は、入力したクロック信号ＣＬＫａを所定の逓倍率
ｎで周波数逓倍して、逓倍クロック信号ＣＬＫｎａを生
成し、アナログ／ディジタル変換回路２０２およびディ
ジタルローパスフィルタ２０３ａにそれぞれ供給する。
アナログ／ディジタル変換回路２０２は、入力アナログ
信号を逓倍クロック信号ＣＬＫｎａに応じてディジタル
信号に変換し、ディジタルローパスフィルタ２０３ａに
出力する。ディジタルローパスフィルタ２０３ａは、外
部の設定入力に応じてマルチレート処理を行う。さら
に、スイッチＳＷ１により、ディジタルローパスフィル
タ２０３ａに入力されたクロック信号は、入力側のクロ
ック信号ＣＬＫａまたは出力側のクロック信号ＣＬＫｂ
の何れかを選択できる。ディジタルローパスフィルタ２
０３ａにより、アナログ／ディジタル変換回路２０２か
らのディジタル信号の高調波ノイズ成分が減衰させら
れ、さらに、入力した逓倍クロック信号ＣＬＫｎａおよ
びスイッチＳＷ１から選択されたクロック信号に応じて
外部からの設定入力で指定した係数や変換レート比に基
づき、マルチレート処理が行われ、周波数変換されたデ
ィジタル信号が出力される。
るｎ倍速ＡＤＣ２０ａ、ｍ倍速ＤＡＣ４０ａおよびクロ
ックｎ（ｍ）倍速ＰＬＬ回路の回路例を示している。図
８に示すｎ倍速ＡＤＣ２０ａは、クロックｎ倍速ＰＬＬ
回路２０１、アナログ／ディジタル変換回路２０２、デ
ィジタルローパスフィルタ２０３ａおよびスイッチＳＷ
１により構成されている。クロックｎ倍速ＰＬＬ回路２
０１は、入力したクロック信号ＣＬＫａを所定の逓倍率
ｎで周波数逓倍して、逓倍クロック信号ＣＬＫｎａを生
成し、アナログ／ディジタル変換回路２０２およびディ
ジタルローパスフィルタ２０３ａにそれぞれ供給する。
アナログ／ディジタル変換回路２０２は、入力アナログ
信号を逓倍クロック信号ＣＬＫｎａに応じてディジタル
信号に変換し、ディジタルローパスフィルタ２０３ａに
出力する。ディジタルローパスフィルタ２０３ａは、外
部の設定入力に応じてマルチレート処理を行う。さら
に、スイッチＳＷ１により、ディジタルローパスフィル
タ２０３ａに入力されたクロック信号は、入力側のクロ
ック信号ＣＬＫａまたは出力側のクロック信号ＣＬＫｂ
の何れかを選択できる。ディジタルローパスフィルタ２
０３ａにより、アナログ／ディジタル変換回路２０２か
らのディジタル信号の高調波ノイズ成分が減衰させら
れ、さらに、入力した逓倍クロック信号ＣＬＫｎａおよ
びスイッチＳＷ１から選択されたクロック信号に応じて
外部からの設定入力で指定した係数や変換レート比に基
づき、マルチレート処理が行われ、周波数変換されたデ
ィジタル信号が出力される。
【００５４】図９は出力側に設けられるｍ倍速ＤＡＣ４
０ａの構成を示している。図示のように、本例のｍ倍速
ＤＡＣは、クロックｍ倍速ＰＬＬ回路４０１、スイッチ
ＳＷ２、ディジタルローパスフィルタ４０２ａおよびデ
ィジタル／アナログ変換回路４０３により構成されてい
る。クロックｍ倍速ＰＬＬ回路４０１は、入力したクロ
ック信号ＣＬＫｄの周波数を外部から設定した逓倍比ｍ
で逓倍して、逓倍クロック信号ＣＬＫｍｄを生成し、そ
れぞれディジタルローパスフィルタ４０２ａおよびディ
ジタル／アナログ変換回路４０３に供給する。
０ａの構成を示している。図示のように、本例のｍ倍速
ＤＡＣは、クロックｍ倍速ＰＬＬ回路４０１、スイッチ
ＳＷ２、ディジタルローパスフィルタ４０２ａおよびデ
ィジタル／アナログ変換回路４０３により構成されてい
る。クロックｍ倍速ＰＬＬ回路４０１は、入力したクロ
ック信号ＣＬＫｄの周波数を外部から設定した逓倍比ｍ
で逓倍して、逓倍クロック信号ＣＬＫｍｄを生成し、そ
れぞれディジタルローパスフィルタ４０２ａおよびディ
ジタル／アナログ変換回路４０３に供給する。
【００５５】スイッチＳＷ２により、外部から入力され
たクロック信号ＣＬＫｅまたはＣＬＫｄの何れかを選択
して、ディジタルローパスフィルタ４０２ａに入力す
る。ディジタルローパスフィルタ４０２ａは入力された
ディジタル信号の高域ノイズ成分を減衰させるととも
に、マルチレート処理を行い、ディジタル信号のレート
を変換してディジタル／アナログ変換回路４０３に出力
する。なお、ディジタルローパスフィルタ４０２ａにお
ける周波数変換処理は、外部から設定された係数や変換
レート比に基づき、さらにスイッチＳＷ２から入力され
たクロック信号および逓倍クロック信号ＣＬＫｍｄに応
じて行われる。ディジタルローパスフィルタ４０２ａの
出力信号は、ディジタル／アナログ変換回路４０３によ
り、アナログ信号に変換され、出力される。
たクロック信号ＣＬＫｅまたはＣＬＫｄの何れかを選択
して、ディジタルローパスフィルタ４０２ａに入力す
る。ディジタルローパスフィルタ４０２ａは入力された
ディジタル信号の高域ノイズ成分を減衰させるととも
に、マルチレート処理を行い、ディジタル信号のレート
を変換してディジタル／アナログ変換回路４０３に出力
する。なお、ディジタルローパスフィルタ４０２ａにお
ける周波数変換処理は、外部から設定された係数や変換
レート比に基づき、さらにスイッチＳＷ２から入力され
たクロック信号および逓倍クロック信号ＣＬＫｍｄに応
じて行われる。ディジタルローパスフィルタ４０２ａの
出力信号は、ディジタル／アナログ変換回路４０３によ
り、アナログ信号に変換され、出力される。
【００５６】図１０は、入力クロック信号ＣＬＫをｎ
（ｍ）逓倍して逓倍クロック信号ＣＬＫを生成するクロ
ック倍速ＰＬＬ回路の構成を示している。図示のよう
に、本例のクロック倍速ＰＬＬ回路は、位相比較器２０
５、ローパスフィルタ２０６、電圧制御発振器（ＶＣ
Ｏ）２０７およびカウンタ２０８により構成されてい
る。
（ｍ）逓倍して逓倍クロック信号ＣＬＫを生成するクロ
ック倍速ＰＬＬ回路の構成を示している。図示のよう
に、本例のクロック倍速ＰＬＬ回路は、位相比較器２０
５、ローパスフィルタ２０６、電圧制御発振器（ＶＣ
Ｏ）２０７およびカウンタ２０８により構成されてい
る。
【００５７】位相比較器２０５には、基準クロック信号
として外部からのクロック信号ＣＬＫとカウンタ２０８
の出力信号が入力される。位相比較器２０５は入力信号
の位相を比較し、比較結果に応じた信号が出力する。ロ
ーパスフィルタ２０６は位相比較器２０５の出力信号の
高調波成分を減衰させて、制御信号として電圧制御発振
器２０７に出力する。電圧制御発振器２０７は入力信号
に応じて発振信号の発振周波数を制御し、発振信号をカ
ウンタ２０８に出力する。そしてカウンタ２０８は外部
からの設定入力に応じてカウント動作を行い、カウント
結果を位相比較器２０５に入力する。なお、クロックを
所定の逓倍率で逓倍するクロック倍速ＰＬＬ回路は、ア
ナログ式とディジタル式がある。本発明では、どれを用
いるかについては特に限定せず、アナログまたはディジ
タル式の何れかのＰＬＬ回路でも本発明に適用できるこ
とはいうまでもない。
として外部からのクロック信号ＣＬＫとカウンタ２０８
の出力信号が入力される。位相比較器２０５は入力信号
の位相を比較し、比較結果に応じた信号が出力する。ロ
ーパスフィルタ２０６は位相比較器２０５の出力信号の
高調波成分を減衰させて、制御信号として電圧制御発振
器２０７に出力する。電圧制御発振器２０７は入力信号
に応じて発振信号の発振周波数を制御し、発振信号をカ
ウンタ２０８に出力する。そしてカウンタ２０８は外部
からの設定入力に応じてカウント動作を行い、カウント
結果を位相比較器２０５に入力する。なお、クロックを
所定の逓倍率で逓倍するクロック倍速ＰＬＬ回路は、ア
ナログ式とディジタル式がある。本発明では、どれを用
いるかについては特に限定せず、アナログまたはディジ
タル式の何れかのＰＬＬ回路でも本発明に適用できるこ
とはいうまでもない。
【００５８】このように構成されたクロック倍速ＰＬＬ
回路は、逓倍器として動作し、外部からの設定値に応じ
て、入力クロック信号ＣＬＫの周波数を逓倍し、逓倍ク
ロック信号ＣＬＫｎ（ｍ）を生成する。
回路は、逓倍器として動作し、外部からの設定値に応じ
て、入力クロック信号ＣＬＫの周波数を逓倍し、逓倍ク
ロック信号ＣＬＫｎ（ｍ）を生成する。
【００５９】以上、本発明の信号処理回路に適用できる
ｎ倍速ＡＤＣ、ｍ倍速ＤＡＣおよびこれらの回路に用い
られているクロック倍速ＰＬＬ回路の構成例を示した
が、本発明はこれらの回路例に限定するものではなく、
同様な機能を有する回路により本発明が実現できること
はいうまでもない。
ｎ倍速ＡＤＣ、ｍ倍速ＤＡＣおよびこれらの回路に用い
られているクロック倍速ＰＬＬ回路の構成例を示した
が、本発明はこれらの回路例に限定するものではなく、
同様な機能を有する回路により本発明が実現できること
はいうまでもない。
【００６０】
【発明の効果】以上説明したように、本発明の信号処理
回路によれば、高性能なフィルタ特性を実現でき、回路
のバラツキが抑制できる利点がある。さらに、本発明に
よれば、従来の信号処理回路により小型化および低コス
ト化が実現できる。
回路によれば、高性能なフィルタ特性を実現でき、回路
のバラツキが抑制できる利点がある。さらに、本発明に
よれば、従来の信号処理回路により小型化および低コス
ト化が実現できる。
【図１】本発明に係る信号処理回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図２】第１の実施形態における各フィルタのゲイン特
性を示すグラフである。
性を示すグラフである。
【図３】本発明に係る信号処理回路の第２の実施形態を
示す回路図である。
示す回路図である。
【図４】マルチレート処理の概念を示す図である。
【図５】第２の実施形態における各フィルタのゲイン特
性を示すグラフである。
性を示すグラフである。
【図６】本発明に係る信号処理回路の第３の実施形態を
示す回路例であり、出力側でマルチレート処理を行う信
号処理回路の回路図である。
示す回路例であり、出力側でマルチレート処理を行う信
号処理回路の回路図である。
【図７】本発明に係る信号処理回路の第３の実施形態を
示す回路例であり、入力側でマルチレート処理を行う信
号処理回路の回路図である。
示す回路例であり、入力側でマルチレート処理を行う信
号処理回路の回路図である。
【図８】本発明に適用できるｎ倍速ＡＤＣの構成を示す
回路図である。
回路図である。
【図９】本発明に適用できるｍ倍速ＤＡＣの構成を示す
回路図である。
回路図である。
【図１０】クロック倍速ＰＬＬ回路の構成を示す回路図
である。
である。
【図１１】従来の信号処理回路の構成を示す回路図であ
る。
る。
【図１２】従来の信号処理回路のフィルタのゲイン特性
を示すグラフである。
を示すグラフである。
１０，５０…アナログローパスフィルタ、２０，２０ａ
…ｎ倍速ＡＤＣ、４０，４０ａ…ｍ倍速ＤＡＣ、３０，
３０ａ…ディジタル信号処理回路、２０１，４０１…ク
ロック倍速ＰＬＬ回路、２０２…アナログ／ディジタル
変換回路、２０３，２０３ａ…ディジタルローパスフィ
ルタ、４０２，４０２ａ…ディジタルローパスフィル
タ、４０３…ディジタル／アナログ変換回路。
…ｎ倍速ＡＤＣ、４０，４０ａ…ｍ倍速ＤＡＣ、３０，
３０ａ…ディジタル信号処理回路、２０１，４０１…ク
ロック倍速ＰＬＬ回路、２０２…アナログ／ディジタル
変換回路、２０３，２０３ａ…ディジタルローパスフィ
ルタ、４０２，４０２ａ…ディジタルローパスフィル
タ、４０３…ディジタル／アナログ変換回路。
Claims (14)
- 【請求項１】入力アナログ信号をディジタル信号に変換
して処理する信号処理回路であって、 外部クロック信号を所定の逓倍比で逓倍し、逓倍クロッ
ク信号を供給する逓倍回路と、 上記逓倍クロック信号に応じて上記入力アナログ信号を
ディジタル信号に変換するアナログ／ディジタル変換回
路と、 上記アナログ／ディジタル変換回路から出力されるディ
ジタル信号の高調波成分を減衰させ、上記外部クロック
信号に応じて周波数を変換して出力するディジタルフィ
ルタとを有する信号処理回路。 - 【請求項２】上記ディジタルフィルタは、上記高調波成
分を減衰させたディジタル信号に対して、上記外部クロ
ック信号に応じた間引き処理を行うことにより周波数を
変換する請求項１記載の信号処理回路。 - 【請求項３】入力アナログ信号をディジタル信号に変換
して処理し、処理結果をアナログ信号に変換して出力す
る信号処理回路であって、 外部クロック信号を所定の逓倍比で逓倍し、逓倍クロッ
ク信号を供給する逓倍回路と、 上記処理結果に対して周波数変換処理を行って、上記逓
倍クロック信号に応じて上記周波数変換処理後の信号に
おける高調波成分を減衰させて出力するディジタルフィ
ルタと、 上記ディジタルフィルタの出力信号をアナログ信号に変
換するディジタル／アナログ変換回路とを有する信号処
理回路。 - 【請求項４】上記ディジタルフィルタは、上記処理結果
に対して補間処理を行うことにより周波数を変換する請
求項３記載の信号処理回路。 - 【請求項５】上記ディジタルフィルタは、上記処理結果
に対して零挿入を行うことにより周波数を変換する請求
項３記載の信号処理回路。 - 【請求項６】入力アナログ信号をディジタル信号に変換
して処理し、処理結果をアナログ信号に変換して出力す
る信号処理回路であって、 入力クロック信号を所定の逓倍比で逓倍し、逓倍クロッ
ク信号を供給する逓倍回路と、 上記逓倍クロック信号に基づき、上記入力アナログ信号
をディジタル信号に変換するアナログ／ディジタル変換
回路と、 上記アナログ／ディジタル変換回路から出力されたディ
ジタル信号の高調波成分を減衰させ、上記外部クロック
信号に応じて周波数変換処理を行って出力するる第１の
ディジタルフィルタと、 上記第１のディジタルフィルタの出力信号に対して、上
記外部クロック信号に応じて所定の処理を行うディジタ
ル処理回路と、 上記外部クロック信号および上記逓倍クロック信号に応
じて、上記ディジタル処理回路の処理結果に対して周波
数変換処理を行って、上記逓倍クロック信号に応じて上
記周波数変換処理後の信号における高調波成分を減衰さ
せて出力する第２のディジタルフィルタと、 上記第２のディジタルフィルタの出力信号をアナログ信
号に変換するディジタル／アナログ変換回路とを有する
信号処理回路。 - 【請求項７】上記アナログ信号の高調波成分を減衰させ
て上記アナログ／ディジタル変換回路に入力する第１の
アナログフィルタを有し、当該第１のアナログフィルタ
は、上記第１のディジタルフィルタに較べて緩やかな遮
断特性を有する請求項６記載の信号処理回路。 - 【請求項８】上記ディジタル／アナログ変換回路から出
力されるアナログ信号の高調波成分を減衰させる第２の
アナログフィルタを有し、当該第２のアナログフィルタ
は、上記第２のディジタルフィルタに較べて緩やかな遮
断特性を有する請求項６記載の信号処理回路。 - 【請求項９】上記逓倍回路は、上記入力クロック信号を
基準信号とするＰＬＬ回路により構成されている請求項
６記載の信号処理回路。 - 【請求項１０】入力アナログ信号をディジタル信号に変
換して処理し、処理結果をアナログ信号に変換して出力
する信号処理回路であって、 第１の入力クロック信号を第１の逓倍比で逓倍し、第１
の逓倍クロック信号を供給する第１の逓倍回路と、 第２の入力クロック信号を第２の逓倍比で逓倍し、第２
の逓倍クロック信号を供給する第２の逓倍回路と、 上記第１の逓倍クロック信号に基づき、上記入力アナロ
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路と、 上記アナログ／ディジタル変換回路から出力されたディ
ジタル信号の高調波成分を減衰させ、上記第１の入力ク
ロック信号に応じて周波数を変換して出力する第１のデ
ィジタルフィルタと、 上記第１のディジタルフィルタの出力信号に対して所定
の処理を行い、さらに上記第１および第２のクロック信
号の周波数に基づき、周波数変換を行うディジタル処理
回路と、 上記第２の逓倍クロック信号に応じて上記ディジタル処
理回路の処理結果に対して周波数変換を行って、高調波
成分を減衰させる第２のディジタルフィルタと、 上記第２のディジタルフィルタの出力信号をアナログ信
号に変換するディジタル／アナログ変換回路とを有する
信号処理回路。 - 【請求項１１】上記アナログ信号の高調波成分を減衰さ
せて上記アナログ／ディジタル変換回路に入力する第１
のアナログフィルタを有し、当該第１のアナログフィル
タは、上記第１のディジタルフィルタに較べて緩やかな
遮断特性を有する請求項１０記載の信号処理回路。 - 【請求項１２】上記ディジタル／アナログ変換回路から
出力されるアナログ信号の高調波成分を減衰させる第２
のアナログフィルタを有し、当該第２のアナログフィル
タは、上記第２のディジタルフィルタに較べて緩やかな
遮断特性を有する請求項１０記載の信号処理回路。 - 【請求項１３】入力アナログ信号をディジタル信号に変
換して処理し、処理結果をアナログ信号に変換して出力
する信号処理回路であって、 第１の入力クロック信号を第１の逓倍比で逓倍し、第１
の逓倍クロック信号を供給する第１の逓倍回路と、 第２の入力クロック信号を第２の逓倍比で逓倍し、第２
の逓倍クロック信号を供給する第２の逓倍回路と、 上記第１の逓倍クロック信号に基づき、上記入力アナロ
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路と、 上記アナログ／ディジタル変換回路から出力されたディ
ジタル信号の高調波成分を減衰させて、上記第１の逓倍
クロック信号および上記第２の入力クロック信号に応じ
て周波数変換処理を行って出力する第１のディジタルフ
ィルタと、 上記第１のディジタルフィルタの出力信号に対して、上
記第２の入力クロック信号に応じて所定の処理を行うデ
ィジタル処理回路と、 上記第２の逓倍クロック信号に応じて上記ディジタル処
理回路の処理結果に対して周波数変換処理を行って、高
調波成分を減衰させる第２のディジタルフィルタと、 上記第２のディジタルフィルタの出力信号をアナログ信
号に変換するディジタル／アナログ変換回路とを有する
信号処理回路。 - 【請求項１４】入力アナログ信号をディジタル信号に変
換して処理し、処理結果をアナログ信号に変換して出力
する信号処理回路であって、 第１の入力クロック信号を第１の逓倍比で逓倍し、第１
の逓倍クロック信号を供給する第１の逓倍回路と、 第２の入力クロック信号を第２の逓倍比で逓倍し、第２
の逓倍クロック信号を供給する第２の逓倍回路と、 上記第１の逓倍クロック信号に基づき、上記入力アナロ
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路と、 上記アナログ／ディジタル変換回路から出力されたディ
ジタル信号の高調波成分を減衰させ、上記第１の入力ク
ロック信号に応じて周波数変換処理を行う第１のディジ
タルフィルタと、 上記第１のディジタルフィルタの出力信号に対して、上
記第１の入力クロック信号に応じて所定の処理を行うデ
ィジタル処理回路と、 上記第１の入力クロック信号および上記第２の逓倍クロ
ック信号に応じて、上記ディジタル処理回路の処理結果
に対して周波数変換処理を行って、高調波成分を減衰さ
せる第２のディジタルフィルタと、 上記第２のディジタルフィルタの出力信号をアナログ信
号に変換するディジタル／アナログ変換回路とを有する
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288197A JPH10294666A (ja) | 1997-04-21 | 1997-04-21 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288197A JPH10294666A (ja) | 1997-04-21 | 1997-04-21 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294666A true JPH10294666A (ja) | 1998-11-04 |
Family
ID=14339221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10288197A Pending JPH10294666A (ja) | 1997-04-21 | 1997-04-21 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294666A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486458B1 (ko) * | 2002-07-16 | 2005-05-03 | 주식회사 현대오토넷 | 차량용 오디오 시스템의 음성처리회로 |
| JP2007325319A (ja) * | 2007-09-10 | 2007-12-13 | Sanyo Electric Co Ltd | アナログ−デジタル変換器 |
| JP2008002912A (ja) * | 2006-06-21 | 2008-01-10 | Matsushita Electric Works Ltd | 赤外線センサ装置 |
| WO2008041447A1 (en) * | 2006-10-04 | 2008-04-10 | Panasonic Corporation | Pulse conversion circuit, semiconductor integrated circuit and electronic device |
| JP2012044406A (ja) * | 2010-08-18 | 2012-03-01 | Kawasaki Microelectronics Inc | 半導体集積回路およびそのテスト方法 |
| JP2015130583A (ja) * | 2014-01-07 | 2015-07-16 | ローム株式会社 | Ａｄ変換回路 |
| CN116182923A (zh) * | 2021-11-29 | 2023-05-30 | 精工爱普生株式会社 | 振动整流误差校正装置、传感器模块及其方法 |
-
1997
- 1997-04-21 JP JP10288197A patent/JPH10294666A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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