JPH10294676A - 待ち受け回路 - Google Patents

待ち受け回路

Info

Publication number
JPH10294676A
JPH10294676A JP9114212A JP11421297A JPH10294676A JP H10294676 A JPH10294676 A JP H10294676A JP 9114212 A JP9114212 A JP 9114212A JP 11421297 A JP11421297 A JP 11421297A JP H10294676 A JPH10294676 A JP H10294676A
Authority
JP
Japan
Prior art keywords
signal
circuit
output
matched filter
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9114212A
Other languages
English (en)
Inventor
Nagaaki Shu
長明 周
Teruhei Shu
旭平 周
Kokuriyou Kotobuki
国梁 寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yozan Inc
Original Assignee
Yozan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yozan Inc filed Critical Yozan Inc
Priority to JP9114212A priority Critical patent/JPH10294676A/ja
Priority to EP98106808A priority patent/EP0874470A3/en
Priority to US09/061,097 priority patent/US6084922A/en
Publication of JPH10294676A publication Critical patent/JPH10294676A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/1607—Supply circuits
    • H04B1/1615—Switching on; Switching off, e.g. remotely
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W52/00—Power management, e.g. Transmission Power Control [TPC] or power classes
    • H04W52/02—Power saving arrangements
    • H04W52/0209—Power saving arrangements in terminal devices
    • H04W52/0261—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level
    • H04W52/0287—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level changing the clock frequency of a controller in the equipment
    • H04W52/029—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level changing the clock frequency of a controller in the equipment reducing the clock frequency of the controller
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Superheterodyne Receivers (AREA)

Abstract

(57)【要約】 【課題】 回路規模が小さく、低消費電力の待ち受け回
路を提供する。 【解決手段】 受信機１から出力されるハードリミット
された中間周波信号は、待ち受け回路１０の周波数変換
部１１において、第２中間周波信号に変換され、サンプ
リングされて、マッチドフィルタ１２および１３に入力
される。マッチドフィルタ１２および１３において、前
記サンプリングされた信号と自局へのメッセージに対応
する係数との相関がとられ、絶対値計算回路１４および
１５においてその絶対値が算出される。判定部１６は該
絶対値信号が所定のしきい値よりも大きいか否かを判定
し、しきい値よりも大きい相関出力が得られたとき、待
ち受け回路１７は、自局へのメッセージが受信されたと
して残りの回路に対し起動信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＨＳ等の移動通
信システムの携帯端末に用いられる待ち受け回路に関す
る。
【０００２】
【従来の技術】近年、パーソナルハンディホンシステム
（ＰＨＳ：Personal Handy-phone System）や自動車・
携帯電話システム等の移動通信システムが急速に普及し
ている。このような移動通信システムにおける携帯端末
においては、機器の小型化、軽量化とともに、低消費電
力化が重要な課題となっており、待ち受け受信が行われ
ている。
【０００３】例えばＰＨＳは、無線アクセス方式として
マルチキャリア４−ＴＤＭＡ（TimeDivision Multiple
Access）方式、伝送方式としてＴＤＤ（Time Division
Duplex）方式、変調方式としてπ／４シフトＱＰＳＫ
（Quadrature Phase Shift Keying）が採用されてお
り、各ユーザはそれぞれ異なるタイムスロットを使用し
て通信する仕組みになっている。
【０００４】ユーザは省電力のため、普段はスリープモ
ード（sleep mode）にあって電源を供給しないように
し、定期的（例えば、１．２ｓｅｃ毎）に一部の回路に
電源を供給して自分宛にメッセージが来ているかどうか
を検出する。そこでメッセージが来ていると判断すれ
ば、起動信号を出力し、残りの回路部分にも電源を供給
してその受信を行う。また、メッセージが来ていないと
判断すれば、引き続きスリープモードとされる。このよ
うな動作を行うために待ち受け回路が設けられている。
【０００５】図１２は、このような従来の携帯端末にお
ける受信機の要部の構成を示す図である。この図におい
て、１００は前述した動作を行う待ち受け回路、１１０
は図示しないアンテナに入力される信号を受信し、中間
周波信号に変換する受信機、１２０は該受信機１１０の
出力を復調する復調回路、１３０は該復調回路１２０か
らの復調信号が入力されるＴＤＭＡ制御部、１４０は該
ＴＤＭＡ制御部１３０および装置全体の動作を制御する
ＣＰＵである。また、１０１は、前記受信機１１０から
の中間周波信号が入力され、該受信信号中に自局に対す
るメッセージが含まれているか否かを検出する検出部、
１０２は該検出部１０１の出力に応じて前記ＴＤＭＡ制
御部１３０および前記ＣＰＵ１４０に対して起動信号を
出力する待ち受け制御回路１０２である。
【０００６】このように構成された携帯端末において、
スリープモード時には、例えば１．２秒毎に、前記受信
機１１０および前記待ち受け回路１００に電源が供給さ
れる。そして、前記検出部１０１により受信信号中に自
局に対するメッセージが含まれているか否かを検出す
る。この結果、自局に対するメッセージが検出されない
ときは前記受信機１１０および待ち受け回路１００への
電源を遮断し、スリープモードに戻る。そして、１．２
秒後に再び前記一部の回路に電源を供給して前述した動
作を繰り返す。一方、自局へのメッセージが検出された
ときは、前記待ち受け制御回路１０２が起動信号を出力
し、これに応じて、前記復調回路１２０、ＴＤＭＡ制御
部１３０およびＣＰＵ１４０などの他の回路にも電源が
供給され、当該メッセージの受信が行われる。このと
き、前記待ち受け回路１００はスリープ状態となる。
【０００７】ここで、前記検出部１０１において自局へ
のメッセージを検出する方法として、各種の方法が知ら
れており、その１つとして、マッチドフィルタ（整合フ
ィルタ）を用いる方法がある。図１３は、このマッチド
フィルタを用いる方法を採用した場合における概略構成
を示す図である。図示するように、この場合には、前記
待ち受け回路１００は、前記受信機１１０からの中間周
波信号を復調する復調回路１０３、該復調回路１０３か
らの復調出力と自局に対するメッセージに対応する係数
データとを積和演算してその相関を出力するマッチドフ
ィルタ１０４、該マッチドフィルタ１０４からの相関出
力が所定のしきい値よりも大きいか否かを判定する判定
部１０５および前述した待ち受け制御回路１０２により
構成されている。
【０００８】このように構成された待ち受け回路１００
において、前述した場合と同様に、前記受信機１１０お
よび待ち受け回路１００に定期的に電源が供給される。
このとき、前記受信機１１０からの中間周波信号が前記
復調回路１０３においてベースバンド信号に復調され、
前記マッチドフィルタ１０４に入力されて、当該携帯端
末に対するメッセージに対応する係数との相関がとられ
る。前記判定部１０５はこの相関出力が所定のしきい値
以上のレベルであるか否かを判定し、所定のレベル以上
であるときは対応する信号を出力する。前記待ち受け制
御回路１０２は、前記判定部１０５からの出力に応じ
て、前記ＴＤＭＡ制御部１３０および前記ＣＰＵ１４０
等に起動信号を出力する。これにより、残りの回路に対
しても電源が供給され、当該信号が受信される。一方、
前記相関出力のレベルがしきい値よりも小さいときは、
再びスリープモードに戻る。
【０００９】
【発明が解決しようとする課題】上述した待ち受け回路
によれば、マッチドフィルタを用いているため高速に自
局へのメッセージを検出することが可能となるが、待ち
受け回路内に復調回路を設けているため、待ち受け回路
の回路規模が大きくなり、また、待ち受け回路における
消費電力が大きくなると言う問題点がある。さらに、信
号を受信するための復調回路の出力を前記待ち受け回路
に入力するようにしたとしても、待ち受け時に該信号受
信用の復調回路にも電源を供給することが必要となり、
待ち受け時の電力消費が大きくなるという問題点があ
る。
【００１０】そこで本発明は、回路規模が小さくＬＳＩ
化に好適であるともに、消費電力の少ない待ち受け回路
を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の待ち受け回路は、ハードリミットされた中
間周波信号を第２の中間周波信号に変換する周波数変換
部と、該周波数変換部からの出力信号と検出すべき信号
に対応する係数との相関演算を実行するマッチドフィル
タと、該マッチドフィルタからの相関出力が所定のしき
い値以上であるか否かを判定する判定部と、該判定部の
出力に応じて起動信号を生成する待ち受け制御回路とを
有するものである。
【００１２】また、前記マッチドフィルタは、前記周波
数変換部から出力される第２の中間周波信号を当該シン
ボルレートの整数倍の周波数を有するサンプリングクロ
ックにより直接サンプリングするサブサンプリング回路
を有しており、前記サブサンプリング回路の出力と当該
検出すべき信号に対応する係数との相関演算を実行する
ようになされているものである。
【００１３】さらに、前記サブサンプリング回路は、前
記第２の中間周波信号を当該シンボルレートの整数倍の
周波数を有する第１のサンプリングクロックを用いてサ
ンプリングする手段と、前記第２の中間周波信号を前記
第１のサンプリングクロックを所定時間遅延した第２の
サンプリングクロックを用いてサンプリングする手段と
を有しており、前記第１のサンプリングクロックにより
サンプリングされた信号は、前記マッチドフィルタに設
けられた同相成分用受信信号レジスタに格納され、前記
第２のサンプリングクロックによりサンプリングされた
信号は、前記マッチドフィルタに設けられた直交成分用
受信信号レジスタに格納されるようになされているもの
である。さらにまた、前記マッチドフィルタは、前記検
出すべき信号に対応する係数として複数の係数が順次設
定されるようになされているものである。さらにまた、
前記周波数変換部には、前記中間周波信号を増幅するア
ナログ増幅器が設けられており、前記マッチドフィルタ
における加算器、および、前記判定部は、アナログ回路
により構成されているものである。
【００１４】
【発明の実施の形態】図１は、本発明の待ち受け回路の
一実施の形態の構成を示すブロック図である。この図に
おいて、１は受信機であり、図示しないアンテナで受信
した信号を、例えば、１０．８ＭＨｚの中間周波数帯の
信号に変換するともに、ハードリミットをかけて方形波
にされた中間周波数信号を出力する。２は該受信機１か
らの信号を復調する復調回路、３は該復調回路２の出力
が入力されるＴＤＭＡ制御部、４は各種制御を行うＣＰ
Ｕ、１０は本発明の待ち受け回路である。
【００１５】一般に、各ＰＨＳ端末は、基地局から制御
チャネルを介して送信される一斉呼出チャネル（ＰＣ
Ｈ：paging channel）を受信し、その中に自局を呼び出
す信号が含まれているか否かを検出している。図１中に
示すように、このＰＣＨスロットは、バースト送信信号
の立上りと立下りの過渡状態をなめらかにするために設
けられている４ビット分のバースト過渡応答時間Ｒ、バ
ースト情報の開始を示すための２ビットのスタートシン
ボルＳＳ（“１０”）、受信信号からクロック信号を再
生し、基地局・移動局間のビット同期を確立するための
６２ビットのプリアンブルＰＲ、バースト信号のワード
同期を確立するための３２ビットのユニークワードＵ
Ｗ、当該スロットがどのようなスロットであるかを示す
４ビットのチャネル識別ＣＩ、このＰＣＨスロットを送
信している基地局を識別するための４２ビットの発識別
符号ＣＳ−ＩＤ（ＣＳ：Cell Station）、６２ビットの
ＰＣＨ情報部および１６ビットのＣＲＣ部から構成され
ている。
【００１６】前記ＰＣＨ情報部には、３１ビットの第１
のデータ部ＤＡＴＡ１および２４ビットの第２のデータ
部ＤＡＴＡ２が含まれている。この第１のデータ部ＤＡ
ＴＡ１には、３ビットの呼出サービス種別と２８ビット
のＰＳ（Personal Station）番号が格納されている。ま
た、ＤＡＴＡ２には、任意に使用することのできる２４
ビットの情報が含まれている。
【００１７】ここで、前記ユニークワードＵＷおよび前
記チャネル識別ＣＩはシステムに固有の情報であり、固
定的なデータである。一方、前記ＤＡＴＡ１およびＤＡ
ＴＡ２は、各携帯端末に応じて設定される情報であり、
可変データである。本発明のこの実施の形態において
は、この固定的なデータと可変データとにそれぞれ対応
してマッチドフィルタを設け、それらを検出するように
している。
【００１８】図１に示す待ち受け回路１０において、１
１は前記１０．８ＭＨｚ帯のハードリミットされた中間
周波信号を増幅した後、例えば１．２ＭＨｚ帯の第２中
間周波信号に変換して出力する周波数変換部、１２は該
周波数変換部１１からの１．２ＭＨｚ帯の第２中間周波
信号と前記固定的なデータに対応する係数との相関を検
出する第１のマッチドフィルタ、１３は前記周波数変換
部１１からの１．２ＭＨｚ帯の第２中間周波信号と検出
すべき可変データに対応する係数との相関を検出する第
２のマッチドフィルタ、１４は前記マッチドフィルタ１
２の相関出力の絶対値を算出する絶対値計算回路、１５
は前記マッチドフィルタ１３からの相関出力の絶対値を
算出する絶対値計算回路、１６は前記絶対値計算回路１
４および１５から出力される相関出力の絶対値が所定の
しきい値より大きいか否かを判定する判定部、１７は、
前記判定部１６の判定結果に応じて、前記ＴＤＭＡ制御
部３や前記ＣＰＵ４等に起動信号を出力する待ち受け制
御回路である。
【００１９】このように、本発明の待ち受け回路１０に
おいては、前記周波数変換部１１から出力される１．２
ＭＨｚ帯の信号を復調することなく、直接マッチドフィ
ルタ１２および１３に入力し、該マッチドフィルタに設
けられたサンプルホールド回路において、前記１．２Ｍ
Ｈｚ帯の中間周波信号に対して直接サブサンプリングを
行い、該サブサンプリングされた信号とそれぞれ対応す
る係数との相関演算を実行している。これにより、待ち
受け回路内に復調部を設けることなく当該信号を検出す
ることが可能となり、回路規模を小さくすることができ
るとともに、消費電力を小さくすることが可能となる。
なお、前述したようにＤＡＴＡ１は３１ビット長とされ
ているが、実際の回路では、偶数ビットとすることが求
められるため、任意の１ビットを付加して３２ビットの
データとして相関演算を行うようにしている。
【００２０】なお、上記においては、固定データを検出
するマッチドフィルタと可変データを検出するマッチド
フィルタとを設けているが、各データ対応にそれぞれマ
ッチドフィルタを設けるようにしてもよい。以降の説明
では、ＵＷ、ＣＩ、ＤＡＴＡ１およびＤＡＴＡ２に対応
して、それぞれ独自のマッチドフィルタが設けられてい
るものとして説明する。
【００２１】ここで、前述した相関演算による信号の検
出について、図２を参照して説明する。前述したよう
に、ＰＨＳにおいては、π／４シフトＱＰＳＫ変調方式
が採用されており、図２の（ａ）は、π／４シフトＱＰ
ＳＫ変調方式における送信側装置の概略構成を示す図で
ある。この図において、２１はシリアル／パラレル変換
器、２２は差動符号化部、２３および２４は乗算器、２
５は搬送波発生器、２６はπ／２移相器、２７は加算器
である。
【００２２】入力シリアル信号ａ（ｋ）は、シリアル／
パラレル変換器２１において２つの系列ｐ1（ｎ），ｐ2
（ｎ）に分けられ、さらに差動符号化部２２において、
それぞれπ／４シフトＱＰＳＫ変調されて直交する２つ
の信号ｘI（ｎ），ｘQ（ｎ）に変換される。
【数１】 ここで、φ0は初期位相であり、また、Δnはπ／４シフ
トＱＰＳＫのルールによって定められる位相シフト量で
あり次のように表される。
【数２】
【００２３】前記直交信号ｘI（ｎ），ｘQ（ｎ）は、そ
れぞれ、乗算器２３、２４において、搬送波信号ｃｏｓ
ωcｔ、ｓｉｎωcｔと乗算され、各乗算器２３、２４の
出力信号は、加算器２７において合成され、変調信号ｓ
（ｔ）が出力される。この変調信号ｓ（ｔ）は次の式
（６）で表される。
【数３】 ここで、ｆcは搬送波周波数である。
【００２４】受信側装置においては、前記変調信号ｓ
（ｔ）を受信し、そのなかに前述した信号（ＵＷ、Ｃ
Ｉ、ＤＡＴＡ１およびＤＡＴＡ２）が含まれているか否
かを検出する。本発明の中間周波信号を直接にサンプリ
ングして相関検出する方法について説明する前に、ま
ず、受信信号をベースバンド信号に復調して相関検出す
る場合について説明する。
【００２５】図２の（ｂ）は、受信信号を復調した後マ
ッチドフィルタに入力して相関検出する場合の構成を示
すブロック図である。この図において、３１は入力され
る中間周波信号を直交復調する復調回路、３２は前記復
調回路３１からの同相成分および直交成分の各出力に対
してそれぞれ対応する係数との相関をとる複素型マッチ
ドフィルタ、３３は前記複素型マッチドフィルタ３２か
ら出力される相関出力信号の絶対値を計算する絶対値計
算回路である。
【００２６】このように構成された相関検出手段におい
て、前記復調回路３１への入力信号ｘ（ｔ）は次の式
（７）で表される。
【数４】 ここで、ｆIFは中間周波数であり、φ0は任意の値、φn
は前記式（３）により定義されている。
【００２７】前記復調回路３１により、この入力信号ｘ
（ｔ）から中間周波信号成分が除去されてベースバンド
信号ｘIとｘQが出力される。このベースバンド信号ｘI
とｘQに対して、周波数ｆS＝１９２ｋＨｚ（これは、シ
ンボルレートに等しい）のクロックでサブサンプリング
を行う。これにより、２倍サンプリング（１データシン
ボルの間Ｉ，Ｑそれぞれシングルサンプリング）が行わ
れることとなる。このサンプリング出力を前記複素型マ
ッチドフィルタ（Complex matched filter）３２に入力
し、マッチングをとる。
【００２８】すなわち、前記サブサンプリングされた同
相成分のベースバンド信号ｘI（ｎ）と直交成分のベー
スバンド信号ｘQ（ｎ）は、それぞれ、次の式（８）お
よび（９）で表される。
【数５】
【００２９】また、前記マッチドフィルタ３２における
相関に用いられる係数ｃI（ｎ），ｃQ（ｎ）は、次の式
（１０）および式（１１）のように表される。なお、こ
の係数ｃI（ｎ），ｃQ（ｎ）は予め算出することがで
き、それぞれ、０、±（２1/2）／２、±１の５値をと
る。
【数６】 ここで、φ0＝０である。また、対応するマッチドフィ
ルタのタップ数をＭとすると、ＵＷを検出する場合には
Ｍ＝１６、ＣＩの場合にはＭ＝２、ＤＡＴＡ１の場合に
はＭ＝１６、ＤＡＴＡ２の場合にはＭ＝１２となる。
【００３０】前記複素型マッチドフィルタ３２におい
て、前記式（８）および（９）に示した各タイミングの
ベースバンド信号ｘI（ｎ）とｘQ（ｎ）からなる複素数
ｘI（ｎ）＋ｊｘQ（ｎ）と、前記式（１０）および（１
１）に示した各係数ｃI（ｎ）とｃQ（ｎ）からなる複素
数ｃI（ｎ）＋ｊｃQ（ｎ）との相関演算が行われ、次の
式（１２）および（１３）に示す相関結果の同相成分ｙ
Iおよび直交成分ｙQが前記マッチドフィルタ３２から出
力される。
【数７】
【００３１】このマッチドフィルタ３２の出力は、絶対
値計算回路３３に入力され、該絶対値計算回路３３にお
いて、前記同相成分の相関出力ｙI（ｉ）と直交成分の
相関出力ｙQ（ｉ）からなる複素数の絶対値Ｅ（ｉ）が
出力される。
【数８】 この出力Ｅ（ｉ）は、前記サンプリングされたベースバ
ンド信号ｘI（ｎ）とｘQ（ｎ）の中に含まれるデータパ
ターン（ｐｎ（ｎ），ｐｎ（ｎ＋１），・・・）が、前
記係数ｃI（ｎ）とｃQ（ｎ）に含まれるデータパターン
と一致しているときにピーク値となる。これにより、係
数に対応する信号が受信されたことを検出することがで
きる。
【００３２】続いて、中間周波信号を直接サンプリング
して相関を検出する本発明の場合について説明する。図
２の（ｃ）は、この場合における相関検出部の概略構成
を示すブロック図である。この図において、４１は入力
される中間周波数をサンプリングするサブサンプリング
回路、４２は該サブサンプリング回路４１から出力され
る同相成分および直交成分それぞれのサンプリング出力
ｘIおよびｘQが入力され、それぞれ係数ｃIおよびｃQと
の相関演算を実行する複素型マッチドフィルタ、４３は
前記複素型マッチドフィルタ４２の出力の絶対値を計算
する絶対値計算回路である。
【００３３】このように構成された本発明の相関検出部
において、前記サブサンプリング回路４１に入力される
中間周波信号ｘ（ｔ）は、前述した周波数変換部１１に
より例えば１．２ＭＨｚ帯の信号とされている。前記サ
ブサンプリング回路４１は、この１．２ＭＨｚ帯のＩＦ
信号ｘ（ｔ）に対して、ｆS＝１９２×２ｋＨｚ（ＴS＝
１／ｆS）の周波数でサブサンプリングを行なう。これ
により、４倍サンプリング（１データシンボルの間、
Ｉ、Ｑそれぞれダブルサンプリング）が行なわれること
となる。
【００３４】なお、ｆS＝１９２ｋＨｚでサブサンプリ
ングして２倍サンプリング（Ｉ，Ｑそれぞれシングルサ
ンプリング）とすることもできるが、ここでは、雑音や
伝送歪みの影響を軽減するため、ここでは、４倍サンプ
リングを採用するものとしている。
【００３５】このＩ、Ｑ両成分のサンプリング出力は、
次の式（１５）および（１６）のように表される。
【数９】 ここで、ＴIF＝１／ｆIF、また、１データシンボルの間
はφが同じであるため、φ2n＝φ2n-1である。
【００３６】上記式（１５）と式（１６）より、ｘ
I（ｎ）のサンプリングタイミングはｘQ（ｎ）のサンプ
リングタイミングよりも、ＩＦ信号の１／４周期だけ遅
れていることがわかる。このサンプリングタイミングの
遅延は、ｘI（ｎ）のサンプリングクロックをＩＦ周波
数の１／４周期（１９．２ＭＨｚの４クロック分に相
当）だけ遅延させることで実現することができる。
【００３７】また、マッチドフィルタの係数ｃ
I（ｎ），ｃQ（ｎ）としては、次の式（１７）および式
（１８）で示される係数が用いられる。
【数１０】 ここで、φ0＝０、φ2n＝φ2n-1（ｎ＝１，２，…，Ｍ
／２）である。また、ＵＷを検出するときにはＭ＝３
２、ＣＩの場合はＭ＝４、ＤＡＴＡ１の場合はＭ＝３
２、ＤＡＴＡ２の場合はＭ＝２４となる。ここで、前記
ｃI（ｎ）およびｃQ（ｎ）は、０，±（２1/2）／２，
±１の５値をとり、これらの値は上記式（１７）および
（１８）により予め計算することができる。
【００３８】前記複素型マッチドフィルタ４２におい
て、上記式（１５）および（１６）で表されるＩ，Ｑ成
分を有する複素数ｘI（ｎ）＋ｊｘQ（ｎ）と、上記式
（１７）および（１８）で表されるＩ，Ｑ成分を有する
複素数ｃI（ｎ）＋ｊｃQ（ｎ）との相関演算が行われ、
その結果の複素数の同相成分ｙIと直交成分ｙQが出力さ
れる。
【００３９】この相関出力ｙIとｙQは、前記絶対値計算
回路４３に入力され、複素数ｙI（ｉ）＋ｊｙQ（ｉ）の
絶対値Ｅ（ｉ）が出力される。この絶対値出力Ｅ（ｉ）
は、理論上、前記図２の（ｂ）に示したベースバンドで
の相関検出の場合と同一の値となり、また、シミュレー
ションの結果も同一の値となっている。
【００４０】このように、中間周波信号をサブサンプリ
ングしたデータを用いた相関検出方法によっても、前記
図２の（ｂ）に示した復調後のベースバンド信号を用い
た場合と同様に信号を検出することができる。そして、
この場合には、前記図２の（ｂ）における復調回路３１
を省略することができ、回路規模を小さくすることが可
能となる。
【００４１】なお、以上においては、理想的な状況下で
のサブサンプリングモデルにおけるマッチドフィルタの
入出力関係を説明したが、実際のＰＨＳの回路において
は、前記１０．８ＭＨｚのＩＦ信号はハードリミットさ
れており、そのピークツウピーク電圧Ｖｐｐ＝０．３Ｖ
程度の方形波となっており、１ビットのデータで表わす
ことができるものとなっている。そして、前記マッチド
フィルタの入力信号は、周波数変換および増幅されて、
周波数１．２ＭＨｚで、０〜３ＶのＩＦ信号とされてい
る。この場合においても、前記マッチドフィルタの係数
ｃI、ｃQとしては、前記式（１７）および式（１８）に
示した理想的な正弦波に対して得られた係数を用いるこ
とができる。
【００４２】さて、このように構成された待ち受け回路
１０を有するＰＨＳ端末において、前記受信機１および
前記待ち受け回路１０は、スリープモードにあるときに
定期的（例えば、１．２秒毎）に起動され、制御チャネ
ルを受信する。前記周波数変換部１１は、前記受信機１
から出力されるハードリミットされた１０．８ＭＨｚの
中間周波信号を増幅した後、１．２ＭＨｚの第２中間周
波信号に周波数変換して出力する。そして、前記第１の
マッチドフィルタ１２において、該第２中間周波信号を
サンプリングし、前記ユニークワードＵＷおよび前記チ
ャネル識別ＣＩに対応する係数との相関を算出する。前
記絶対値計算回路１４において、この相関出力の絶対値
を算出し、判定部１６において、算出された相関出力の
絶対値が、前記ＵＷおよびＣＩに対応するしきい値より
も大きい値であるか否かを判定する。この判定の結果、
前記相関出力の絶対値が当該しきい値よりも大きい場合
には、当該スロットがＰＣＨスロットであると判定され
る。
【００４３】このときは、前記第２のマッチドフィルタ
１３を用いて、前記ＤＡＴＡ１およびＤＡＴＡ２の内容
が自局に向けられているものであるか否かを検出する。
すなわち、前記第２のマッチドフィルタ１３において、
サンプリングされた前記周波数変換部１１の出力と、前
記ＤＡＴＡ１およびＤＡＴＡ２に対応する係数との相関
演算を行う。そして、前記絶対値計算回路１５により、
前記第２のマッチドフィルタ１３からの相関出力の絶対
値を算出し、前記判定部１５において、該算出した絶対
値が、ＤＡＴＡ１およびＤＡＴＡ２に対応するしきい値
よりも大きい値であるか否かを判定する。
【００４４】この判定の結果、絶対値計算回路１５の出
力が当該しきい値よりも大きく、当該ＰＣＨスロット中
に自局に向けられたメッセージが含まれていると判定し
たときは、前記待ち受け制御回路１７から前記ＴＤＭＡ
制御部３およびＣＰＵ４に対して、起動信号を送出す
る。これにより、前述のように残りの回路が起動され
て、当該信号の受信が開始される。また、この待ち受け
回路１０自体は、スリープモードとされる。
【００４５】一方、前記判定部１６において、前記ＵＷ
およびＣＩ、または、自局向けの前記ＤＡＴＡ１および
ＤＡＴＡ２を検出することができなかったときは、スリ
ープモードに戻る。
【００４６】なお、上記可変データのうち、ＤＡＴＡ１
を検出したときに残りの回路を起動するようにする場合
と、ＤＡＴＡ１とＤＡＴＡ２の両方を検出したときに残
りの回路を起動する場合とを任意に切り替え設定するこ
とができるようになされている。さらに、前記待ち受け
制御回路１７は、前記ＵＷ信号を所定の回数（例えば３
回）連続して検出することができなかったときは、同期
がはずれているものとみなして、前記自局向けのメッセ
ージを検出したときに出力される起動信号とは異なる、
同期調整をやり直すための起動信号を出力するようにな
されている。
【００４７】次に、本発明の第２の実施の形態について
説明する。上述した実施の形態においては、ＵＷ、Ｃ
Ｉ、ＤＡＴＡ１およびＤＡＴＡ２の各信号に対してそれ
ぞれマッチドフィルタを設けていたが、この実施の形態
は、単一のマッチドフィルタを設け、前記ＵＷ、ＣＩ、
ＤＡＴＡ１およびＤＡＴＡ２の各信号に対応する係数を
順次時分割で前記単一のマッチドフィルタに供給して、
前記各信号の検出を行うようにしたものである。このよ
うに構成することにより、回路規模を小さくすることが
でき、ＬＳＩ化により好適である。
【００４８】図３は、この本発明の第２の実施の形態に
おける待ち受け回路の構成の一例を示すブロック図であ
る。この図において、１１は前記受信機１から出力され
るハードリミットされた１０．８ＭＨｚの中間周波信号
を１．２ＭＨｚ帯の信号に変換する周波数変換回路であ
る。また、５１は１９．２ＭＨｚの外部回路から供給さ
れるクロック信号を１／５０に分周して３８４ｋＨｚの
クロック信号ｃｌｋを生成するクロック分周器、５２は
前記周波数変換回路１１からの１．２ＭＨｚ帯のハード
リミットされた第２中間周波信号を前記クロック分周器
５１から出力されるクロック信号によりサンプリングし
て読み込む受信信号レジスタであり、例えば３２段構成
とされている。
【００４９】５４は検出すべき信号、すなわちＵＷ、Ｃ
Ｉ、ＤＡＴＡ１およびＤＡＴＡ２にそれぞれ対応する係
数を格納する係数レジスタ、５５は前記係数レジスタ５
４の出力を選択して出力する第１のマルチプレクサ（Ｍ
ＵＸ１）、５６はＤＡＴＡ２の検出を行うか否かを設定
するＤＡＴＡ２コントロールフラグを格納するＤＡＴＡ
２コントロールフラグレジスタである。なお、前記第１
のマルチプレクサ５５は、後述するように、それぞれＵ
Ｗ、ＣＩ、ＤＡＴＡ１およびＤＡＴＡ２を検出したとき
にそれぞれセットされる各フラグおよび前記ＤＡＴＡ２
コントロールフラグにより制御される。
【００５０】また、５３1〜５３32はそれぞれ前記受信
信号レジスタ５２の３２個のタップに接続された乗算器
であり、前記受信信号レジスタ５２の各タップの出力
と、第１のマルチプレクサ（ＭＵＸ１）５５から順次出
力されるＵＷ、ＣＩ、ＤＡＴＡ１およびＤＡＴＡ２に対
応する係数との乗算を行う。５７は前記各乗算器５３1
〜５３32の出力を加算する加算器である。
【００５１】煩雑さを避けるために、この図には詳細に
示していないが、前記受信信号レジスタ５２、乗算器５
３1〜５３32、加算器５７等により、前述した複素型マ
ッチドフィルタが構成されており、前記加算器５７か
ら、前述した相関出力の同相成分ｙIと直交成分ｙQとが
出力される。なお、この加算器５７はアナログ回路によ
り構成されている。
【００５２】また、５８は前記加算器５７から出力され
るｙIおよびｙQからなる複素数の絶対値Ｅ（＝（ｙI 2＋
ｙQ 2）1/2）を算出する絶対値計算回路、６２は、該絶
対値計算回路５８の出力Ｅが、デジタルアナログ変換器
６１から供給される対応するしきい値とを比較し、絶対
値計算回路５８からの出力Ｅが当該しきい値を超えてい
るか否かを判定する判定部である。なお、前記絶対値計
算回路５８および判定部６２はアナログ回路により構成
されている。
【００５３】５９は、検出すべき信号ＵＷ、ＣＩ、ＤＡ
ＴＡ１およびＤＡＴＡ２にそれぞれ対応するしきい値を
格納するしきい値レジスタ、６０は前記しきい値レジス
タ５９に格納されている信号ＵＷ、ＣＩ、ＤＡＴＡ１お
よびＤＡＴＡ２にそれぞれ対応するしきい値を選択して
出力する第２のマルチプレクサ（ＭＵＸ２）、６１は前
記第２のマルチプレクサ４０の出力をアナログ信号に変
換して前記判定部６２に出力するデジタルアナログ変換
器（Ｄ／Ａ変換器）である。なお、前記第２のマルチプ
レクサ６０は、前記第１のマルチプレクサ５５と同様
に、前述した各フラグにより制御される。
【００５４】６３は、前記判定部６２の判定の結果、Ｕ
Ｗに対応する相関出力が当該しきい値を超え、ＵＷが検
出されたときにセットされるＵＷフラグを格納するＵＷ
フラグレジスタ、６４は連続してＵＷが検出されなかっ
た回数をカウントするＵＷカウンタ、６５はＣＩが検出
されたときにセットされるＣＩフラグを格納するＣＩフ
ラグレジスタ、６６はＤＡＴＡ１が検出されたときにセ
ットされるＤＡＴＡ１フラグを格納するＤＡＴＡ１フラ
グレジスタ、６７はＤＡＴＡ２が検出されたときにセッ
トされるＤＡＴＡ２フラグを格納するＤＡＴＡ２フラグ
レジスタである。前記ＵＷカウンタ６４の計数値が所定
値以上となったときは、前述したように、起動信号１が
出力され、同期調整が行われることとなる。
【００５５】さらに、６８は、前記ＵＷフラグレジスタ
６３、ＣＩフラグレジスタ６５、ＤＡＴＡ１フラグレジ
スタ６６、ＤＡＴＡ２フラグレジスタ６７およびＤＡＴ
Ａ２コントロールフラグレジスタ５６の各出力に応じ
て、前記ＴＤＭＡ制御回路およびＣＰＵに対する起動信
号２を生成する起動信号２生成回路、６９は、前記ＵＷ
フラグレジスタ６３、ＣＩフラグレジスタ６５、ＤＡＴ
Ａ１フラグレジスタ６６およびＤＡＴＡ２コントロール
フラグレジスタ５６の各出力からセービング信号を生成
するセービング信号生成回路である。このセービング信
号は、自局に向けられたメッセージが検出されなかった
ときに、スリープモードとするための信号である。
【００５６】前述したように、複素型マッチドフィルタ
においては、同相成分および直交成分からなる複素数に
ついて相関演算が実行されるため、前記受信信号レジス
タ５２は、Ｉ成分およびＱ成分それぞれに対応する受信
信号レジスタから構成されている。図４は、この受信信
号レジスタ５２と前記周波数変換回路１１およびクロッ
ク分周器５１の部分の構成を示す図である。
【００５７】図４において、５２Iは同相成分の受信信
号がサンプリングされて入力される同相成分の受信信号
レジスタ、５２Qは直交成分の受信信号がサンプリング
されて入力される直交成分の受信信号レジスタである。
また、７０は、前記クロック分周器５１から出力される
３８４ｋＨｚのクロック信号を、１９．２ＭＨｚの４ク
ロック分だけ遅延させる遅延回路であり、この遅延回路
７０の出力は、前記同相成分の受信信号レジスタ５２I
にクロック信号として供給されている。なお、前記直交
成分の受信信号レジスタ５２Qには、前記クロック分周
器５１からの３８４ｋＨｚのクロック信号が直接供給さ
れている。
【００５８】前記式（１５）および（１６）に関して説
明したように、ｘI（ｎ）のサンプリングタイミングは
ｘQ（ｎ）のサンプリングタイミングよりもＩＦ周波数
（１．２ＭＨｚ）の１／４周期だけ遅れるため、このよ
うにｘI（ｎ）のサンプリングクロックを１９．２ＭＨ
ｚの４クロック（＝４／（１９．２×１０6）＝１／
（４×１．２×１０6））分だけ遅延させている。これ
により、同相成分の受信信号レジスタ５２Iには、Ｉ成
分の受信信号がサンプリングされて順次格納され、直交
成分の受信信号レジスタ５２QにはＱ成分の受信信号が
サンプリングされて順次格納されることとなる。
【００５９】前記同相成分の受信信号レジスタ５２Iの
各タップの出力は、図示しない第１および第２の乗算器
の一方の入力端子に入力され、該第１および第２の乗算
器の他方の入力端子には、それぞれ、後述する第１のマ
ルチプレクサＭＵＸ１を介して、検出すべき信号（Ｕ
Ｗ、ＣＩ、ＤＡＴＡ１またはＤＡＴＡ２）のＩ成分の係
数ｃI（ｎ）およびＱ成分の係数ｃQ（ｎ）が入力され
る。また、前記直交成分の受信信号レジスタ５２Qの各
タップの出力は、図示しない第３および第４の乗算器の
一方の入力端子に入力され、該第３および第４の乗算器
の他方の端子には、それぞれ、後述する第１のマルチプ
レクサＭＵＸ１を介して、それぞれ、検出すべき信号
（ＵＷ、ＣＩ、ＤＡＴＡ１またはＤＡＴＡ２）のＩ成分
およびＱ成分に対応する係数ｃI（ｎ）、ｃQ（ｎ）が入
力される。
【００６０】そして、前記第１の乗算器の出力と前記第
４の乗算器の出力とが前記Ｉ成分用の加算器において加
算されて相関出力の同相成分ｙIが出力され、また、前
記第３の乗算器の出力と前記第２の乗算器の出力が前記
Ｑ成分用の加算器において減算されて相関出力の直交成
分ｙQが出力されることとなる。このようにして、複素
数の相関処理が実行される。
【００６１】さて、前述したように、前記受信機１１か
ら入力される１０．８ＭＨｚの中間周波信号は、ピーク
ツウピーク電圧Ｖｐｐが約０．３Ｖ程度の方形波であ
り、１ビットで表すことができる。また、このままでは
信号のレベルが低いため、前記周波数変換器１１におい
て、１．２ＭＨｚ帯の信号に変換するとともに、０〜３
Ｖの電圧となるように、増幅を行う。
【００６２】図５は、このように構成された前記周波数
変換回路１１の構成の一例を示す図である。この図にお
いて、７１は前記受信機１１からの中間周波信号を増幅
する増幅回路、７２は外部回路から入力される１９．２
ＭＨｚのクロック信号を１／２分周する分周器、７３は
前記増幅回路７１から出力される１０．８ＭＨｚの信号
を、前記分周器７２から出力される９．６ＭＨｚのクロ
ック信号により１．２ＭＨｚの信号に周波数変換するデ
ジタルの周波数変換回路である。
【００６３】ここで、前記増幅回路７１には、アナログ
型の増幅回路が用いられている。図５の（ｂ）は、この
アナログ型の増幅回路７１の構成を示す図であり、この
図に示すように、この増幅回路７１は、３個のインバー
タが直列に接続された反転増幅器７５と入力キャパシタ
ンスＣ１およびフィードバックキャパシタンスＣ２とか
らなるアナログ増幅回路７４と、直列に接続されたイン
バータ７６、７７および７８から構成されている。ここ
で、前記入力キャパシタンスＣ１と前記フィードバック
キャパシタンスＣ２との容量比は、Ｃ１：Ｃ２＝５：１
となるように設定されている。これにより、入力信号を
５倍の電圧に増幅することができる。
【００６４】このアナログ型の増幅回路についてさらに
詳細に説明すると、前記反転増幅器７５の増幅度は非常
に大きく、また、反転増幅器７５の入力側の点ｂはフロ
ーティング状態とされているため、入力電圧Ｖｉｎが変
動しても、ｂ点を基準としてみた場合には、電荷保存則
が成立する。すなわち、次の式（１９）が成立する。
【数１１】 ここで、Ｖｂは、前記ｂ点の電圧である。これにより、
入力電圧Ｖｉｎと出力電圧Ｖｏとの間には、次の式（２
０）が成立する。
【数１２】
【００６５】ここで、前記点ｂにおける電位（基準電
位）Ｖｂを、例えば、電源電圧Ｖｄｄの１／２と設定し
ておき、前記入力信号Ｖｉｎとして前記基準電位Ｖｂを
基準とする電圧を入力することにより、前記入力キャパ
シタンスＣ１と前記フィードバックキャパシタンスＣ２
との容量比（Ｃ１／Ｃ２）に対応する増幅度で入力信号
Ｖｉｎを増幅することができる。なお、前記アナログ増
幅器７４からは極性が反転された信号が出力されるた
め、前述のように、インバータ７６〜７８が設けられて
いる。
【００６６】次に、前記係数レジスタ５４およびしきい
値レジスタ５９について説明する。前記図３において
は、前記係数レジスタ５４、しきい値レジスタ５９およ
びＤＡＴＡ２コントロールフラグレジスタ５６を別個に
設け、それぞれ対応するデータを格納しているように記
載しているが、実際には、これらの各種の係数データお
よびフラグは、シリアル入力、シリアル、パラレル出力
を有する単一のシフトレジスタに格納するように構成さ
れている。
【００６７】図６は、前述した単一のシフトレジスタ８
０に各種の係数およびフラグが格納されている様子を示
す図である。この図に示すように、このシフトレジスタ
８０は、合計１０個のブロックに分割されており、第１
〜第４のブロックには、前記ＵＷ係数、ＣＩ係数、ＤＡ
ＴＡ１係数およびＤＡＴＡ２係数が格納されており、前
記図３における係数レジスタ５４に対応している。ま
た、第５〜第８のブロックには、前記ＵＷに対応するし
きい値、ＣＩに対応するしきい値、ＤＡＴＡ１に対応す
るしきい値およびＤＡＴＡ２に対応するしきい値が格納
されており、前記しきい値レジスタ５９に対応してい
る。
【００６８】さらに、第８番目のブロックには１ビット
のＤＡＴＡ２コントロールフラグが格納されており、前
記ＤＡＴＡ２コントロールフラグレジスタ５６に対応し
ている。さらにまた、第１０番目のブロックには、８ビ
ットのＵＷタイミング信号が格納されている。このＵＷ
タイミング信号の詳細については後述するが、セービン
グ信号生成回路６９に入力されてＵＷ信号を検出するタ
イミングを規定するための信号である。
【００６９】このシフトレジスタ８０の各ブロックのデ
ータは、それぞれ対応するマルチプレクサ回路ＭＵＸ１
あるいはＭＵＸ２を介して、前記複素型マッチドフィル
タ内の対応する乗算器、前記判定回路６２、前記起動信
号２生成回路６８および前記セービング信号生成回路６
９に供給される。なお、シリアル出力はテスト用に用い
られる。
【００７０】次に、前記マルチプレクサＭＵＸ１および
ＭＵＸ２について説明する。図７に、前記マルチプレク
サＭＵＸ１およびＭＵＸ２の真理値表を示す。この図に
は、前記第１のマルチプレクサＭＵＸ１の真理値表を代
表して示しているが、前記第２のマルチプレクサＭＵＸ
２も同様の論理に従って動作するものであり、その場合
には、ＭＵＸ１出力の欄における「係数」を「しきい
値」と読み替えればよい。
【００７１】図７の真理値表に示すように、第１のマル
チプレクサＭＵＸ１は、ＵＷフラグレジスタ６３、ＣＩ
フラグレジスタ６５、ＤＡＴＡ１フラグレジスタ６６お
よびＤＡＴＡ２フラグレジスタ６７のいずれもがセット
されていないときには、ＵＷ係数（前記シフトレジスタ
８０の第１のブロック）を選択して出力する。そして、
その状態でＵＷフラグだけがセットされたときはＣＩ係
数を出力し、次にＵＷフラグとＣＩフラグとがセットさ
れた状態ではＤＡＴＡ１係数を出力する。さらに、ＤＡ
ＴＡ２コントロールフラグがセットされているときに
は、ＵＷフラグ、ＣＩフラグおよびＤＡＴＡ１フラグが
セットされたときに、ＤＡＴＡ２係数を出力する。この
ように、最初はＵＷ係数を選択出力し、順次、ＵＷフラ
グ、ＣＩフラグ、ＤＡＴＡ１フラグがセットされていく
に従って、ＣＩ係数、ＤＡＴＡ１係数およびＤＡＴＡ２
係数を選択出力していくように構成されている。なお、
しきい値を選択出力する前記第２のマルチプレクサＭＵ
Ｘ２も同様に動作する。
【００７２】図８は、前記起動信号２生成回路６８の構
成を示す図である。図８の（ａ）はこの起動信号２生成
回路６８の内部構成を示す図であり、同図（ｂ）はその
真理値表である。図８の（ａ）において、８１はＮＡＮ
Ｄ回路、８２はＯＲ回路である。ＮＡＮＤ回路８１に
は、前記ＵＷフラグレジスタ６３、ＣＩフラグレジスタ
６５、ＤＡＴＡ１フラグレジスタ６６および前記ＯＲ回
路８２の出力が入力されている。また、前記ＯＲ回路８
２には、前記ＤＡＴＡ２フラグレジスタ６７および前記
ＤＡＴＡ２コントロールフラグ（ＤＡＴＡ２ＣＴＬ）の
反転信号が入力されている。
【００７３】図８（ｂ）の真理値表に示すように、ＤＡ
ＴＡ２コントロールフラグが「１」にセットされている
ときには、前記ＵＷフラグ、ＣＩフラグ、ＤＡＴＡ１フ
ラグおよびＤＡＴＡ２フラグがすべて「１」となったと
きに、この起動信号２生成回路６８の出力は「０」とな
って、後段の回路が起動される。また、ＤＡＴＡ２コン
トロールフラグがセットされていないときには、前記Ｕ
Ｗフラグ、ＣＩフラグおよびＤＡＴＡ１フラグがすべて
「１」となったときに、出力が「０」となって、後段の
回路に起動信号が供給される。それ以外のときは、前記
ＮＡＮＤ回路８１の出力は「１」となり、後段の回路は
駆動されず、待ち受け状態が継続されることとなる。
【００７４】図９の（ａ）は、前記セービング信号生成
回路６９の内部構成を示す図である。この図において、
６３、６５および６６は、それぞれ、前述したＵＷフラ
グレジスタ、ＣＩフラグレジスタおよびＤＡＴＡ１フラ
グレジスタであり、５６は前述したＤＡＴＡ２コントロ
ールフラグ（現実には、前記シフトレジスタ８０に格納
されている）である。また、８３は前記ＵＷタイミング
データを格納する８ビット（可変）のＵＷタイミングレ
ジスタ、８４はＣＩタイミングデータ（この例において
は「６」）を格納するＣＩタイミングレジスタ、８５は
ＤＡＴＡ１タイミングデータ（この例においては「７
６」）を格納するＤＡＴＡ１タイミングレジスタ、８６
はＤＡＴＡ２タイミングデータ（この例においては「２
６」）を格納するＤＡＴＡ２タイミングレジスタであ
る。さらに、８７は、前記各フラグレジスタ６３、６５
およびＤＡＴＡ２コントロールフラグ５６の状態に従っ
て、前記各タイミングレジスタ８３〜８６の出力を選択
出力する第３のマルチプレクサＭＵＸ３である。
【００７５】また、８９は前記Ｑ成分のクロック信号ｃ
ｌｋＱを計数する８ビットのクロックカウンタ、９０
は、前記第３のマルチプレクサ８７を介して入力される
前記各タイミングデータ、前記クロックカウンタ８９の
計数値、前記起動信号１および前記起動信号２とが入力
され、セービング信号を出力するロジック回路である。
【００７６】このロジック回路９０の真理値表を図９の
（ｂ）に示す。この真理値表に示すように、このセービ
ング信号生成回路は、前記起動信号１あるいは起動信号
２のいずれかが「０」とされ、他の回路に対して電源が
供給されているときには、セービング信号を「０」とし
て、この待ち受け回路への電源供給を停止するようにな
されている。また、起動信号１および起動信号２がとも
に「１」であるときには、前記ＵＷ、ＣＩ、ＤＡＴＡ１
およびＤＡＴＡ２の各信号のいずれかがその受信される
べきタイミング内に受信されないときに、セービング信
号を「０」として、この待ち受け回路１０をスリープ状
態とするように動作する。
【００７７】このように構成されたセービング信号生成
回路の動作について説明する。アナログ部の電源がＯＮ
になると、まず、前記第３のマルチプレクサＭＵＸ３に
より、前記ＵＷタイミングレジスタ８３の内容が選択さ
れ、前記ロジック回路９０に入力され、ＵＷ信号を待ち
受ける。
【００７８】外部セービング制御信号は、前記ＵＷ信号
が受信されるべきタイミングよりも、０．３７５ｍｓ前
にハイ状態とされ、前記アナログ部（周波数変換回路１
１、前記加算器５７および受信機１等）の電源を起動す
る。前記ＵＷタイミングデータとしては、±１／３２ｋ
Ｈｚのタイミング誤差を考慮して、１８８（＝０．３７
５／（１／３８４）＋３２＋１２）という値が前記ＵＷ
タイミングレジスタ８３にセットされる。なお、この設
定は、電源起動時に行われる。
【００７９】前記８ビットのクロックカウンタ８９は、
前記３８４ｋＨｚのＱチャネルのクロックｃｌｋＱを計
数し、前記ＵＷタイミングデータ（１８８）と一致する
まで計数している間に、前記ＵＷフラグレジスタ６３の
出力が「１」にならない場合には、クロックカウンタ８
９の計数値が前記ＵＷタイミングデータと一致した時点
で、セービング信号を「０」とし、スリープ状態とす
る。
【００８０】一方、前記ＵＷフラグが「１」となったと
きには、前記ＯＲ回路８８を介してクロックカウンタ８
９をリセットするとともに、前記第３のマルチプレクサ
は、前記ＣＩタイミングレジスタ８４を選択して、前記
ＣＩタイミングデータを前記ロジック回路９０に供給し
て、ＣＩ信号を待ち受ける。このＣＩタイミングデータ
は、２クロックの余裕をとって、６＝４＋２とされてい
る。
【００８１】前記クロックカウンタ８９が６クロック計
数する間に、前記ＣＩフラグレジスタ６５がセットされ
ないときは、クロックカウンタ８９が６を計数したとき
に、セービング信号を「０」として、スリープ状態とす
る。
【００８２】一方、前記クロックカウンタ８９が６を計
数する前に前記ＣＩフラグが「１」となったときは、前
記クロックカウンタ８９をリセットするとともに、前記
第３のマルチプレクサＭＵＸ３は、ＤＡＴＡ１タイミン
グデータを選択し、ＤＡＴＡ１を待ち受ける。このＤＡ
ＴＡ１タイミングデータは、２クロックの余裕をとっ
て、７６（＝４２＋３２＋２）とされている。
【００８３】前記クロックカウンタ８９が７６クロック
計数する間に前記ＤＡＴＡ１フラグが「１」にセットさ
れないときは、クロックカウンタ８９が７６を計数した
ときに、セービング信号を「０」として、スリープ状態
となる。
【００８４】一方、前記クロックカウンタ８９が７６を
計数する前に、前記ＤＡＴＡ１フラグレジスタ６６がセ
ットされたときは、前記ＯＲ回路８８により前記クロッ
クカウンタ８９をリセットする。そして、前記ＤＡＴＡ
２コントロールフラグが「１」にセットされているとき
は、前記第３のマルチプレクサＭＵＸ３は前記ＤＡＴＡ
２タイミングレジスタ８６にセットされているＤＡＴＡ
２タイミングデータを選択して、前記ロジック回路９０
に供給し、ＤＡＴＡ２信号を待ち受ける。なお、このＤ
ＡＴＡ２タイミングデータは、２クロック分の余裕をと
って、２６（＝２４＋２）とされている。
【００８５】前記クロックカウンタ８９は、２６クロッ
ク計数する間に前記ＤＡＴＡ２信号が受信されず、前記
起動信号２が「０」とされなかったときは、前記セービ
ング信号を「０」として、スリープ状態となる。一方、
２６クロック計数する前に前記ＤＡＴＡ２信号が受信さ
れ、前記起動信号２が「０」とされたときは、起動信号
２が「０」となり、その他の回路に電源が供給されるた
め、セービング信号を「０」として、この待ち受け回路
の動作を停止させる。
【００８６】また、前記ＤＡＴＡ２コントロールフラグ
がセットされていないときは、前記ＤＡＴＡ１タイミン
グデータを計数する前に、前記起動信号２が「０」とさ
れたか否かにかかわらず、セービング信号は「０」とさ
れてスリープ状態となる。すなわち、前記起動信号２が
「０」とされたときは、他の回路に電源が供給されるた
め、この待ち受け回路は動作される必要がなく、一方、
前記起動信号２が「０」とされなかったときは、当該信
号が受信されなかったのであるから、この待ち受け回路
は、外部セービング制御信号により、１．２秒後に再び
起動されるまで、スリープ状態となる。
【００８７】このように構成された、本発明の第２の実
施の形態の待ち受け回路１０の動作について、図１０及
び図１１のフローチャートを参照して説明する。まず、
待ち受け回路１０の総電源が投入される（ステップＳ
１）。次に、ステップＳ２において、初期設定が行われ
る。すなわち、前述したすべてのレジスタおよびカウン
タをリセットしたのち、各係数やしきい値を当該レジス
タに格納する。
【００８８】次に、ステップＳ３において、外部セービ
ング制御信号SAVE_outが「１」（ハイレベル）であるか
否かを判定する。この外部セービング制御信号は、待ち
受け回路１０の外部から定期的に（例えば１．２秒毎
に）供給されるようになされている。この判定の結果、
外部セービング制御信号SAVE_outが「０」（ローレベ
ル）であれば、ステップＳ４に進み、スリープ状態とな
る。すなわち、アナログ回路部分（前記周波数変換回路
１１および前記加算器５７）への電源の供給をオフと
し、前記クロック分周器５１の動作を停止させる。な
お、デジタル回路部分への電源の供給は停止されない
が、前記クロック信号が停止されるため、デジタル回路
部分における電力消費は非常に少ない。
【００８９】一方、前記外部セービング制御信号SAVE_o
utが「１」であり、前記ステップＳ３における判定の結
果がＹＥＳのときは、ステップＳ５にすすみ、アナログ
回路部分に電源を供給するとともに、前記クロック分周
器５１の動作を開始させて、前記受信信号レジスタ５２
に対する３８４ｋＨｚのクロック信号の供給を開始す
る。これにより、前記ＩＦ信号がｆS＝３８４ｋＨｚ
（＝１９２×２ｋＨｚ）のクロック信号でサンプリング
されて、前記受信信号レジスタ５２に順次入力される。
【００９０】続いて、ステップＳ６において、前記第１
のマルチプレクサ（ＭＵＸ１）５５が制御されて前記Ｕ
Ｗ係数が複素型マッチドフィルタに設定されるととも
に、前記第２のマルチプレクサ（ＭＵＸ２）６０が制御
されて前記ＵＷに対応するしきい値が選択され、前記Ｄ
／Ａ変換器６１を介して前記判定部６２に設定される。
また、前記ＵＷカウンタをインクリメントする。
【００９１】このとき、前記複素型マッチドフィルタに
おいて、受信信号レジスタ５２の各タップの出力と前記
ＵＷ係数の対応するビットとの乗算が前記乗算器５３1
〜５３32において実行され、前記加算器５７から前記加
算の結果の総和ｙIおよびｙQが出力され、前記絶対値計
算回路５８においてその絶対値が算出される。前記判定
部６２は、前記絶対値計算回路５８の出力と前記ステッ
プＳ６において選択されたＵＷに対応するしきい値とを
比較し、前記絶対値計算回路５８の出力が前記ＵＷのし
きい値よりも大きいときに、出力Ｄｏｕｔをハイレベル
とする。
【００９２】ステップＳ７において、前記判定部６２の
出力Ｄｏｕｔがハイレベルであるか否かを判定し、Ｄｏ
ｕｔがハイレベルでないときは、ステップＳ８に進み、
前記ＵＷカウンタ６４の計数値が３以上であるか否かを
判定する。この判定の結果、ＵＷカウンタ６４の計数値
が２以下であるときは、ステップＳ９に進み、スリープ
状態となる。また、ＵＷカウンタの計数値が３以上であ
るときは、ステップＳ１０に進み、起動信号１を「０」
とし、続いてステップＳ１１において前記ＵＷカウンタ
６４をリセットする。前述したように、起動信号１が
「０」とされると、同期調整が行われる。また、このと
きセービング信号が「０」となり、この待ち受け回路１
０はスリープ状態となる。
【００９３】一方、Ｄｏｕｔがハイレベルであり、前記
ステップＳ７の判定結果がＹＥＳのときは、ステップＳ
１２に進み、ＵＷフラグレジスタ６３をセットし、ま
た、前記ＵＷカウンタ６４をリセットする。次に、ステ
ップＳ１３に進み、前記第１のマルチプレクサＭＵＸ１
および前記第２のマルチプレクサＭＵＸ２を制御して、
前記ＣＩ係数を前記マッチドフィルタの係数として設定
するとともに、前記ＣＩに対応するしきい値を前記判定
部５８に設定する。これにより、前記複素型マッチドフ
ィルタにおいて、受信信号をＣＩ信号とのマッチングが
とられ、相関出力の絶対値が前記絶対値計算回路５８か
ら出力されることとなる。また、前記ＣＩフラグレジス
タ６５をイネーブル状態とする。
【００９４】続いて、ステップＳ１４に進み、前記判定
部６２の出力Ｄｏｕｔがハイレベルであるか否かが判定
される。この判定の結果がＮＯであるときには、ステッ
プＳ１５に進み、スリープ状態となる。一方、判定の結
果がＹＥＳのときは、ステップＳ１６に進み、ＣＩフラ
グを「１」にセットする。
【００９５】続いて、図１１に示すステップＳ１７に進
み、前記マルチプレクサＭＵＸ１およびＭＵＸ２を制御
して、前記ＤＡＴＡ１係数を前記複素型マッチドフィル
タに設定するとともに、ＤＡＴＡ１に対応するしきい値
を前記判定部６２に設定する。さらに、ＤＡＴＡ１フラ
グレジスタ６６をイネーブル状態とする。
【００９６】そして、前述の場合と同様にして、ステッ
プＳ２０において、ＤＡＴＡ１係数と受信信号との相関
出力の絶対値を前記ＤＡＴＡ１に対応するしきい値との
比較結果である前記判定部６２の出力Ｄｏｕｔがハイレ
ベルとなったか否かを判定する。この判定の結果がＮＯ
のときは、前記ＤＡＴＡ１が検出されなかったのである
から、ステップＳ１９に進み、スリープ状態となる。
【００９７】一方、前記ステップＳ１８の判定結果がＹ
ＥＳのときは、ステップＳ２０に進み、ＤＡＴＡ１フラ
グを「１」にセットする。続いて、ステップＳ２１に進
み、前記ＤＡＴＡ２コントロールフラグ５６がセットさ
れているか否かを判定する。この判定の結果、ＤＡＴＡ
２コントロールフラグ５６がセットされていないとき
は、ステップＳ２６に進み、起動信号２を「０」とし
て、残りの回路に電源を供給する。
【００９８】一方、前記ＤＡＴＡ２コントロールフラグ
がセットされているときは、ＤＡＴＡ２の検出も行う。
このときは、ステップＳ２２に進み、前記マルチプレク
サＭＵＸ１およびＭＵＸ２を制御して、ＤＡＴＡ２係数
を前記複素型マッチドフィルタに設定し、ＤＡＴＡ２に
対応するしきい値を前記判定部６２に設定する。また、
ＤＡＴＡ２フラグレジスタ６７をイネーブルとする。そ
して、ステップＳ２３において、前記判定部６２の出力
Ｄｏｕｔがハイレベルとなっているか否かを判定する。
【００９９】このステップＳ２３の判定の結果がＮＯで
あるときには、前記ＤＡＴＡ２は検出されなかったので
あるから、ステップＳ２４でスリープ状態となる。ま
た、ステップＳ２３の判定結果がＹＥＳのときは、ＤＡ
ＴＡ２が検出されたのであるから、ステップＳ２５にお
いてＤＡＴＡ２フラグレジスタ６７をセットし、ステッ
プＳ２６において起動信号２を「０」とする。
【０１００】このように、この実施の形態においては、
一つのマッチドフィルタを用いて、前記ＵＷ、ＣＩ、Ｄ
ＡＴＡ１およびＤＡＴＡ２を順次検出することが可能と
なる。したがって、待ち受け回路の回路規模を小さくす
ることができる。なお、以上の説明においては、ＰＨＳ
における携帯端末を例にとって説明したが、本発明の待
ち受け回路は、これに限られることはなく、他の通信シ
ステムについても適用することができる。
【０１０１】
【発明の効果】以上説明したように、本発明の待ち受け
回路によれば、回路規模が少なく、低消費電力の待ち受
け回路を提供することができる。また、アナログ型の増
幅器および加算器を用いているため、低消費電力かつ高
速な演算が可能となる。
【図面の簡単な説明】
【図１】 本発明の待ち受け回路の一実施の形態の構成
を示すブロック図である。
【図２】 π／４シフトＱＰＳＫ信号の送信回路、ベー
スバンドレベルの相関検出および本発明の相関検出を説
明するための図である。
【図３】 本発明の待ち受け回路の他の実施の形態の構
成を示すブロック図である。
【図４】 図３に示した実施の形態における受信信号レ
ジスタの構成を示す図である。
【図５】 図３に示した実施の形態における周波数変換
回路の構成の一例を示す図である。
【図６】 各種係数およびフラグを格納するシフトレジ
スタの一例を説明するための図である。
【図７】 マルチプレクサの動作を説明するための図表
である。
【図８】 起動信号生成回路２の構成を示す図である。
【図９】 セービング信号生成回路の構成を示す図であ
る。
【図１０】 図３に示した実施の形態の動作を説明する
ためのフローチャートである。
【図１１】 図３に示した実施の形態の動作を説明する
ためのフローチャートである。
【図１２】 従来の携帯端末における要部の構成を示す
ブロック図である。
【図１３】 従来の待ち受け回路の一構成例を示すブロ
ック図である。
【符号の説明】
１、１１０ 受信機 ２、３１、１０３、１２０ 復調回路 ３、１３０ ＴＤＭＡ制御部 ４、１４０ ＣＰＵ １０、１００ 待ち受け回路 １１ 周波数変換部 １２、１３、３２、４２、１０４ 複素型マッチドフィ
ルタ １４、１５、３３、４３、５８ 絶対値計算回路 １６、６２、１０５ 判定部 １７、１０２ 待ち受け制御回路 ２１ シリアルパラレル変換回路 ２２ 差動符号化部 ２３、２４、５３1〜５３32 乗算器 ２５ 搬送波発生器 ２６ π／２移相器 ２７ 加算器 ５１ クロック分周器 ５２、５２I、５２Q 受信信号レジスタ ５４ 係数レジスタ ５５、６０、８７ マルチプレクサ ５６ ＤＡＴＡ２コントロールフラグレジスタ ５７ 加算器 ５９ しきい値レジスタ ６１ Ｄ／Ａ変換器 ６３ ＵＷフラグレジスタ ６４ ＵＷカウンタ ６５ ＣＩフラグレジスタ ６６ ＤＡＴＡ１フラグレジスタ ６７ ＤＡＴＡ２フラグレジスタ ６８ 起動信号２生成回路 ６９ セービング信号生成回路 ７０ 遅延回路 ７１、７４ 増幅回路 ７３ 周波数変換回路 ７５〜７８ インバータ ８０ シフトレジスタ ８１ ＮＡＮＤ回路 ８２、８８ ＯＲ回路 ８３ ＵＷタイミングレジスタ ８４ ＣＩタイミングレジスタ ８５ ＤＡＴＡ１タイミングレジスタ ８６ ＤＡＴＡ２タイミングレジスタ ８９ カウンタ ９０ ロジック回路 １０１ 検出部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ハードリミットされた中間周波信号を
    第２の中間周波信号に変換する周波数変換部と、 該周波数変換部からの出力信号と検出すべき信号に対応
    する係数との相関演算を実行するマッチドフィルタと、 該マッチドフィルタからの相関出力が所定のしきい値以
    上であるか否かを判定する判定部と、 該判定部の出力に応じて起動信号を生成する待ち受け制
    御回路とを有することを特徴とする待ち受け回路。
  2. 【請求項２】 前記マッチドフィルタは、前記周波数
    変換部から出力される第２の中間周波信号を当該シンボ
    ルレートの整数倍の周波数を有するサンプリングクロッ
    クにより直接サンプリングするサブサンプリング回路を
    有しており、前記サブサンプリング回路の出力と当該検
    出すべき信号に対応する係数との相関演算を実行するよ
    うになされていることを特徴とする前記請求項１記載の
    待ち受け回路。
  3. 【請求項３】 前記サブサンプリング回路は、前記第
    ２の中間周波信号を当該シンボルレートの整数倍の周波
    数を有する第１のサンプリングクロックを用いてサンプ
    リングする手段と、前記第２の中間周波信号を前記第１
    のサンプリングクロックを所定時間遅延した第２のサン
    プリングクロックを用いてサンプリングする手段とを有
    しており、 前記第２のサンプリングクロックによりサンプリングさ
    れた信号は、前記マッチドフィルタに設けられた同相成
    分用受信信号レジスタに格納され、 前記第１のサンプリングクロックによりサンプリングさ
    れた信号は、前記マッチドフィルタに設けられた直交成
    分用受信信号レジスタに格納されるようになされている
    ことを特徴とする前記請求項２記載の待ち受け回路。
  4. 【請求項４】 前記マッチドフィルタは、前記検出す
    べき信号に対応する係数として複数の係数が順次設定さ
    れるようになされていることを特徴とする前記請求項１
    から３のいずれか１項に記載の待ち受け回路。
  5. 【請求項５】 前記周波数変換部には、前記中間周波
    信号を増幅するアナログ増幅器が設けられており、 前記マッチドフィルタにおける加算器、および、前記判
    定部は、アナログ回路により構成されていることを特徴
    とする前記請求項１から４のいずれか１項に記載の待ち
    受け回路。
JP9114212A 1997-04-17 1997-04-17 待ち受け回路 Pending JPH10294676A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9114212A JPH10294676A (ja) 1997-04-17 1997-04-17 待ち受け回路
EP98106808A EP0874470A3 (en) 1997-04-17 1998-04-15 Power saving circuit
US09/061,097 US6084922A (en) 1997-04-17 1998-04-16 Waiting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9114212A JPH10294676A (ja) 1997-04-17 1997-04-17 待ち受け回路

Publications (1)

Publication Number Publication Date
JPH10294676A true JPH10294676A (ja) 1998-11-04

Family

ID=14632032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9114212A Pending JPH10294676A (ja) 1997-04-17 1997-04-17 待ち受け回路

Country Status (3)

Country Link
US (1) US6084922A (ja)
EP (1) EP0874470A3 (ja)
JP (1) JPH10294676A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003018653A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 移動無線端末および制御回路
JP2010166404A (ja) * 2009-01-16 2010-07-29 Hitachi Ltd バースト受信回路
US9203912B2 (en) 2007-11-14 2015-12-01 Qualcomm Incorporated Method and system for message value calculation in a mobile environment
US9392074B2 (en) 2007-07-07 2016-07-12 Qualcomm Incorporated User profile generation architecture for mobile content-message targeting
US9391789B2 (en) 2007-12-14 2016-07-12 Qualcomm Incorporated Method and system for multi-level distribution information cache management in a mobile environment
US9398113B2 (en) 2007-07-07 2016-07-19 Qualcomm Incorporated Methods and systems for providing targeted information using identity masking in a wireless communications device

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7515896B1 (en) 1998-10-21 2009-04-07 Parkervision, Inc. Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships
US6694128B1 (en) 1998-08-18 2004-02-17 Parkervision, Inc. Frequency synthesizer using universal frequency translation technology
US6061551A (en) 1998-10-21 2000-05-09 Parkervision, Inc. Method and system for down-converting electromagnetic signals
US7295826B1 (en) 1998-10-21 2007-11-13 Parkervision, Inc. Integrated frequency translation and selectivity with gain control functionality, and applications thereof
US6061555A (en) 1998-10-21 2000-05-09 Parkervision, Inc. Method and system for ensuring reception of a communications signal
US7039372B1 (en) 1998-10-21 2006-05-02 Parkervision, Inc. Method and system for frequency up-conversion with modulation embodiments
US6813485B2 (en) 1998-10-21 2004-11-02 Parkervision, Inc. Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same
US6049706A (en) 1998-10-21 2000-04-11 Parkervision, Inc. Integrated frequency translation and selectivity
US7236754B2 (en) 1999-08-23 2007-06-26 Parkervision, Inc. Method and system for frequency up-conversion
US6370371B1 (en) 1998-10-21 2002-04-09 Parkervision, Inc. Applications of universal frequency translation
US6542722B1 (en) 1998-10-21 2003-04-01 Parkervision, Inc. Method and system for frequency up-conversion with variety of transmitter configurations
US6560301B1 (en) 1998-10-21 2003-05-06 Parkervision, Inc. Integrated frequency translation and selectivity with a variety of filter embodiments
US7321735B1 (en) 1998-10-21 2008-01-22 Parkervision, Inc. Optical down-converter using universal frequency translation technology
US7006805B1 (en) 1999-01-22 2006-02-28 Parker Vision, Inc. Aliasing communication system with multi-mode and multi-band functionality and embodiments thereof, such as the family radio service
US6704558B1 (en) 1999-01-22 2004-03-09 Parkervision, Inc. Image-reject down-converter and embodiments thereof, such as the family radio service
US6704549B1 (en) 1999-03-03 2004-03-09 Parkvision, Inc. Multi-mode, multi-band communication system
US6853690B1 (en) 1999-04-16 2005-02-08 Parkervision, Inc. Method, system and apparatus for balanced frequency up-conversion of a baseband signal and 4-phase receiver and transceiver embodiments
US6873836B1 (en) 1999-03-03 2005-03-29 Parkervision, Inc. Universal platform module and methods and apparatuses relating thereto enabled by universal frequency translation technology
US6879817B1 (en) 1999-04-16 2005-04-12 Parkervision, Inc. DC offset, re-radiation, and I/Q solutions using universal frequency translation technology
US7110435B1 (en) 1999-03-15 2006-09-19 Parkervision, Inc. Spread spectrum applications of universal frequency translation
US7065162B1 (en) 1999-04-16 2006-06-20 Parkervision, Inc. Method and system for down-converting an electromagnetic signal, and transforms for same
US7110444B1 (en) 1999-08-04 2006-09-19 Parkervision, Inc. Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations
US7693230B2 (en) 1999-04-16 2010-04-06 Parkervision, Inc. Apparatus and method of differential IQ frequency up-conversion
US8295406B1 (en) 1999-08-04 2012-10-23 Parkervision, Inc. Universal platform module for a plurality of communication protocols
US7072390B1 (en) 1999-08-04 2006-07-04 Parkervision, Inc. Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments
US7054296B1 (en) 1999-08-04 2006-05-30 Parkervision, Inc. Wireless local area network (WLAN) technology and applications including techniques of universal frequency translation
DE19939365C2 (de) * 1999-08-19 2002-10-24 Siemens Ag Verfahren und Anordnung zum Identifizieren einer zu einer Basisstation gehörenden Mobilstation
US7082171B1 (en) 1999-11-24 2006-07-25 Parkervision, Inc. Phase shifting applications of universal frequency translation
US6963734B2 (en) 1999-12-22 2005-11-08 Parkervision, Inc. Differential frequency down-conversion using techniques of universal frequency translation technology
US7292835B2 (en) 2000-01-28 2007-11-06 Parkervision, Inc. Wireless and wired cable modem applications of universal frequency translation technology
US7010286B2 (en) 2000-04-14 2006-03-07 Parkervision, Inc. Apparatus, system, and method for down-converting and up-converting electromagnetic signals
US6947721B2 (en) * 2000-05-15 2005-09-20 Texas Instruments Incorporated Wireless communications with transceiver-integrated frequency shift control and power control
US7554508B2 (en) 2000-06-09 2009-06-30 Parker Vision, Inc. Phased array antenna applications on universal frequency translation
US7454453B2 (en) 2000-11-14 2008-11-18 Parkervision, Inc. Methods, systems, and computer program products for parallel correlation and applications thereof
US7010559B2 (en) 2000-11-14 2006-03-07 Parkervision, Inc. Method and apparatus for a parallel correlator and applications thereof
US7085335B2 (en) 2001-11-09 2006-08-01 Parkervision, Inc. Method and apparatus for reducing DC offsets in a communication system
US7072427B2 (en) 2001-11-09 2006-07-04 Parkervision, Inc. Method and apparatus for reducing DC offsets in a communication system
GB2387291B (en) * 2002-04-02 2005-10-19 Nec Technologies Correction of clock frequency
US6975848B2 (en) 2002-06-04 2005-12-13 Parkervision, Inc. Method and apparatus for DC offset removal in a radio frequency communication channel
US7321640B2 (en) 2002-06-07 2008-01-22 Parkervision, Inc. Active polyphase inverter filter for quadrature signal generation
US7379883B2 (en) 2002-07-18 2008-05-27 Parkervision, Inc. Networking methods and systems
US7460584B2 (en) 2002-07-18 2008-12-02 Parkervision, Inc. Networking methods and systems
JP2014131203A (ja) * 2012-12-28 2014-07-10 Toshiba Corp 受信装置および無線通信装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69331166T2 (de) * 1992-02-03 2002-08-22 Koninklijke Philips Electronics N.V., Eindhoven Übertragung von digitalen Breitbandsignalen
JPH0832087B2 (ja) * 1993-05-14 1996-03-27 日本電気株式会社 無線選択呼び出し信号受信機
ZA965340B (en) * 1995-06-30 1997-01-27 Interdigital Tech Corp Code division multiple access (cdma) communication system

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003018653A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 移動無線端末および制御回路
US9392074B2 (en) 2007-07-07 2016-07-12 Qualcomm Incorporated User profile generation architecture for mobile content-message targeting
US9398113B2 (en) 2007-07-07 2016-07-19 Qualcomm Incorporated Methods and systems for providing targeted information using identity masking in a wireless communications device
US9485322B2 (en) 2007-07-07 2016-11-01 Qualcomm Incorporated Method and system for providing targeted information using profile attributes with variable confidence levels in a mobile environment
US9497286B2 (en) 2007-07-07 2016-11-15 Qualcomm Incorporated Method and system for providing targeted information based on a user profile in a mobile environment
US9596317B2 (en) 2007-07-07 2017-03-14 Qualcomm Incorporated Method and system for delivery of targeted information based on a user profile in a mobile communication device
US9203912B2 (en) 2007-11-14 2015-12-01 Qualcomm Incorporated Method and system for message value calculation in a mobile environment
US9203911B2 (en) 2007-11-14 2015-12-01 Qualcomm Incorporated Method and system for using a cache miss state match indicator to determine user suitability of targeted content messages in a mobile environment
US9705998B2 (en) 2007-11-14 2017-07-11 Qualcomm Incorporated Method and system using keyword vectors and associated metrics for learning and prediction of user correlation of targeted content messages in a mobile environment
US9391789B2 (en) 2007-12-14 2016-07-12 Qualcomm Incorporated Method and system for multi-level distribution information cache management in a mobile environment
JP2010166404A (ja) * 2009-01-16 2010-07-29 Hitachi Ltd バースト受信回路

Also Published As

Publication number Publication date
EP0874470A2 (en) 1998-10-28
EP0874470A3 (en) 2003-04-16
US6084922A (en) 2000-07-04

Similar Documents

Publication Publication Date Title
JPH10294676A (ja) 待ち受け回路
US6044105A (en) Doppler corrected spread spectrum matched filter
US7545854B1 (en) Doppler corrected spread spectrum matched filter
US8050313B2 (en) Single chip low power fully integrated 802.15.4 radio platform
EP2959603B1 (en) Apparatus and method to perform a double correlation
WO2011051826A1 (en) Adaptive digital baseband receiver
JP3598938B2 (ja) 携帯無線システム及びそれに用いる携帯無線装置並びにそれらに用いる周波数誤差推定方法
US20040176147A1 (en) Power conservation in a mobile communication device utilizing variable reacquisition time in a discontinuous reception regime
US20180159679A1 (en) Apparatus for Radio-Frequency Receiver with Multiple Operational Modes and Associated Methods
US20020025006A1 (en) Digital quadrature demodulation and decimation without multipliers
US9634694B2 (en) Transmitter with a reduced complexity digital up-converter
US20020037030A1 (en) Digital matched filter despreading received signal and mobile wireless Terminal using digital matched filter
JP2655107B2 (ja) スペクトラム拡散受信機
US20180159706A1 (en) Radio-Frequency Apparatus with Digital Signal Arrival Detection and Associated Methods
JP3991684B2 (ja) 非巡回型ディジタルフィルタ及びこれを使用した無線受信機器
US20170288923A1 (en) Carrier-sensing method
US20170026168A1 (en) Method for the radio communication of digital data in a noisy environment
JPH09321687A (ja) 無線通信機器
KR100666492B1 (ko) 타이밍 생성기 및 그 동작 방법
US20250379610A1 (en) Duty-cycle-based receiver with listening power consumption reduction
CN101145834B (zh) 通信系统中估算信号误差的方法和系统
JP2006074276A (ja) タイミング検出方法および装置
JPWO2001045256A1 (ja) 非巡回型ディジタルフィルタ及びこれを使用した無線受信機器
JP2000278178A (ja) マッチドフィルタおよびマッチドフィルタにおける演算方法
JP2002101011A (ja) 初期同期回路および初期同期回路を用いた携帯無線端末

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040706