JPH07287699A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 内蔵回路モジュールの動作周波数と動作電圧
の切換えに際して生ずる虞のある回路の誤動作を未然に
防止する。 【構成】 マイクロコンピュータ１は、出力クロック信
号周波数が可変のクロック発生回路１２０と、出力動作
電圧可変の電源回路１１０とに対し、夫々の回路モジュ
ールに供給すべきクロック信号周波数と動作電圧をレジ
スタ１１４，１２４の内容に従って動的に変更可能にす
る。このとき、周波数を低減し且つ動作電圧を絶対値的
に小さくさせる指示のときは現在の動作周波数の変更に
先立って動作電圧が絶対値的に小さくされる状態を阻止
し、クロック信号周波数を増大させ且つ動作電圧を絶対
値的に大きくさせるときは動作電圧の絶対値的な増大に
先立って周波数の増加されたクロック信号が出力される
状態を阻止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号に同期動
作されるデータプロセッサやマイクロコンピュータさら
にはこれを搭載したデータ処理システムに係り、特にそ
の動作クロック信号の周波数を、また動作クロック信号
の周波数と動作電源の電圧との双方を切換えて低消費電
力を図る技術に関し、例えばマイクロコンピュータに適
用して有効な技術に関する。

【０００２】

【従来の技術】特開平３−６８００７号公報には、マイ
クロコンピュータのようにクロック信号に同期動作され
るものにおいて、その動作クロック信号の周波数を必要
に応じて切換えることによって低消費電力化に寄与する
技術が記載されている。また、特開平５−１０８１９３
号公報には、外部から供給される電源電圧とクロック信
号周波数とを内蔵レジスタの設定値によって変更し低消
費電力化を図るようにしたマイクロコンピュータについ
て記載されている。

【０００３】

【発明が解決しようとする課題】しかしながらマイクロ
コンピュータのような半導体集積回路の高機能化に伴
い、回路モジュールの動作頻度若しくは動作速度に従っ
て当該回路モジュールを、階層化された内部バスに結合
する場合、内部クロック信号周波数の切換えは階層化さ
れた回路モジュールの性質を考慮して行わなければなら
ない。例えばレジスタの値を書き換えて内部の動作周波
数を変更するとき、外部バスとのインタフェースを制御
するバスコントローラのような回路モジュールに対して
は、外部との関係を考慮してその動作クロック信号周波
数を制御しなければならないことが本発明者によって明
らかにされた。

【０００４】また、マイクロコンピュータなどを構成す
る回路モジュールの動作周波数と共に動作電圧を可変に
して低消費電力化する場合、特定の回路モジュールを低
消費電力で動作させるか否かは当該回路モジュールが周
辺回路か中央処理装置かというような一般的な機能の相
違だけでは一律に決定できないことを本発明者は見い出
した。例えば、中央処理装置において高速のデータ処理
を要しないタスクに対しては低消費電力を優先させ、ま
た、高速処理を要するタスクに対しては電力消費が増大
してもデータ処理の高速化を最優先しなければならず、
そのためには、回路モジュールの動作周波数と動作電圧
をタスク単位でも切換え可能な自由度が必要になる。す
なわち、回路モジュールのデータ処理性能やデータ処理
の軽重に応じて回路モジュールの動作電源電圧や動作周
波数を比較的自由に設定できるようにして、電力消費と
データ処理効率とを最適化できるようにする。相対的に
高速のデータ処理を要しないタスク若しくは回路モジュ
ールに対しては低消費電力を優先させ、相対的に処理の
高速性を要するタスク若しくは回路に対しては電力消費
量の増大を許容する。これによって全体としてのデータ
処理効率を向上させつつ低消費電力を実現する。

【０００５】そのように動作電源電圧と動作周波数を比
較的自由に設定できるようにする場合には、その設定を
変更するとき回路モジュールに誤動作を生じないように
し、また、その組合わせの態様によって誤動作を生じな
いように予じめ対処しておくことがシステムの信頼性を
増すために必要であることを本発明者は見い出した。例
えば、回路の動作電源電圧を低下させた場合、回路の駆
動能力が低下して信号遅延が増大するため、それによっ
て誤動作しないように周波数の変更を許容し、また、回
路の動作周波数を増大させる場合には誤動作しないよう
に電源電圧の変更を許容しなければならない。

【０００６】本発明の目的は、回路モジュールの動作周
波数と動作電圧をタスク単位でも切換え可能な自由度を
持たせ、このとき、回路モジュールの動作周波数と動作
電圧の切換えに際して生ずる虞のある回路の誤動作を未
然に防止できるデータ処理装置を提供することにある。
さらに、上記誤動作防止を比較的簡単に実現できるよう
にすることを目的とする。

【０００７】本発明の別の目的は内部バスが階層化され
ているような場合に外部バスとのインタフェースを考慮
して内蔵回路モジュールのクロック信号周波数を任意に
設定できるデータ処理装置を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】〔１〕回路モジュールの動作周波数と動作
電圧の双方を制御する発明によれば、データ処理装置
は、周波数の異なるクロック信号を選択的に出力可能な
クロック発生回路（１２０，３２０）と、上記回路モジ
ュールの動作電圧として選択的に異なる電圧を出力可能
な電源回路（１１０，３１０）とを設け、単数若しくは
複数個の回路モジュールに供給すべきクロック信号の周
波数と動作電圧の電圧を指定するための制御情報を記憶
手段（１１４，１２４，３０７）に書換え可能に格納
し、格納された制御情報に基づいて上記クロック発生回
路及び電源回路におけるクロック信号周波数の選択と動
作電圧の選択とを制御するようにする。このとき、上記
クロック信号周波数を低減し且つ動作電圧を絶対値的に
小さくさせる指示を検出したときは現在の動作周波数の
変更に先立って動作電圧が絶対値的に小さくされる状態
を阻止し、また、クロック信号の周波数を増大させ且つ
動作電圧を絶対値的に大きくさせる指示を検出したとき
は動作電圧の絶対値的な増大に先立って周波数の増加さ
れたクロック信号が出力される状態を阻止するように、
上記クロック発生回路と電源回路の出力状態の切換えを
制御する第１の制御手段（１３１，３３４１）を採用
し、周波数や動作電圧の切換え時若しくは切換え直後に
おける回路モジュールの誤動作を防止する。

【００１１】上記第１の制御手段による上記制御態様を
簡単に実現するには、周波数の出力切換えに際して上記
第１の制御手段からの指示に基づいてクロック信号の出
力を一定期間停止させる出力ゲート（１２０６，３２６
１，３２６２，３２６３）を上記クロック発生回路に設
けて対処できる。

【００１２】さらに、予じめ設定禁止にしておくことも
可能であるが、周波数と電源電圧の不所望な切換え態様
による誤動作の虞を予じめ防止するという観点において
は、上記記憶手段の書換え前後における制御情報に基づ
いて、動作電圧を絶対値的に大きくせずにクロック信号
の周波数を増大させる指示、又はクロック信号周波数を
低減させずに動作電圧を絶対値的に小さくさせる指示を
検出することによって、当該指示に基づくクロック発生
回路及び電源回路の出力状態変更を抑制する第２の制御
手段（１３２，３３４２）を更に採用する。

【００１３】複数個の回路モジュールに対して個別的に
クロック周波数と電源電圧を切換え制御するには、上記
記憶手段には所定の回路モジュール毎の制御情報を書換
え可能に格納する複数の記憶領域（３０７１，３０７
２）を設け、上記クロック発生回路には、上記記憶手段
における複数の記憶領域の夫々の制御情報に従って個別
的に対応回路モジュールに供給すべきクロック信号を選
択するための選択回路（３２５１，３２５２，３２５
３）を設け、更に、上記電源回路には、上記記憶手段に
おける複数の記憶領域の夫々の制御情報に従って個別的
に対応回路モジュールに供給すべき動作電圧を選択する
ための選択回路（３１４１，３１４２，３１４３）を設
けることで容易に対応できる。

【００１４】上記データ処理装置において、上記回路モ
ジュールは中央処理装置とされる一つの回路モジュール
とこの中央処理装置によってその動作が制御される別の
回路モジュールとされ、全体が１個の半導体基板に形成
されたシングルチップマイクロコンピュータ化して構成
できる。上記回路モジュール、上記記憶手段、第１の制
御手段、及び第２の制御手段を１チップの半導体集積回
路とし、上記クロック発生回路及び電源回路を当該半導
体集積回路の外部に設けてデータ処理装置を構成でき
る。上記回路モジュールを中央処理装置とされる一つの
回路モジュールとこの中央処理装置によってその動作が
制御される別の回路モジュールとし、当該中央処理装置
とされる回路モジュール、上記別の回路モジュールの内
の一部の回路モジュール、上記記憶手段、第１の制御手
段、及び第２の制御手段を１チップの半導体集積回路と
し、上記別の回路モジュールの内の残りの回路モジュー
ル、上記クロック発生回路、及び電源回路を当該半導体
集積回路の外部に設けられて、マルチチップ化されたマ
イクロコンピュータとしても構成できる。

【００１５】〔２〕内部バスが階層化されたデータ処理
装置に対する動作周波数切換えに係る発明によれば、デ
ータ処理装置は、中央処理装置（６１）が結合された第
１の内部バス（６０）と、入出力回路（７３）を介して
外部バスとインタフェースされ外部バスとのインタフェ
ース制御を行うバスコントローラ（７２）が結合された
第２の内部バス（７０）と、所定の周辺回路が結合され
た第３の内部バス（８０）と、第１の内部バスに結合さ
れた回路モジュールのための第１のクロック信号（９
１）、第２の内部バスに結合された回路モジュールのた
めの第２のクロック信号（９２）、及び第３の内部バス
に結合された回路モジュールのための第３のクロック信
号（９３）を出力するクロックパルスジェネレータ
（９）と、上記第１の内部バスに結合され、中央処理装
置にて設定された制御情報により上記第１及び第３のク
ロック信号の内の少なくとも一つの信号の周波数を可変
とするクロック制御回路（６５）と、を含んで１チップ
マイクロコンピュータ化されて成る。

【００１６】外部バスに接続され上記バスコントローラ
が制御するバスサイクルに従って動作される外部デバイ
ス（例えばシンクロナス・ダイナミック・ランダム・ア
クセス・メモリ）が、クロック信号に同期動作されるも
のである場合に、当該外部デバイスに同期動作用クロッ
ク信号を供給することを考慮するならば、データ処理装
置には外部クロック信号の出力端子（ＣＫＩＯ）を設
け、このとき上記クロック制御回路は、第２のクロック
信号の周波数を上記外部クロック信号の周波数に一致さ
せる。

【００１７】バスコントローラが結合された第２の内部
バスのための第２のクロック信号の周波数は、外部バス
に結合された外部デバイスの動作速度に応じた周波数に
されなければ内外でのバスサイクル若しくはバス動作を
同期させることができないということを考慮した場合、
中央処理装置が結合される第１の内部バスの回路モジュ
ールは必要に応じて高速動作可能であることが高速デー
タ処理上望ましい。したがって、データ処理装置にキャ
ッシュメモリ装置を内蔵させる場合には、キャッシュメ
モリ装置を上記第１の内部バスと第２の内部バスとのイ
ンタフェースに利用することが、データ処理効率を向上
させる上で好ましい。

【００１８】更に詳細な態様のデータ処理装置は、中央
処理装置（６１）が結合された第１の内部バス（６０）
と、入出力回路（７３）を介して外部バスとインタフェ
ースされ外部バスとのインタフェース制御を行うバスコ
ントローラ（７２）が結合された第２の内部バス（７
０）と、所定の周辺回路が結合された第３の内部バス
（８０）と、第１の内部バスに結合された回路モジュー
ルのための第１のクロック信号（９１）、第２の内部バ
スに結合された回路モジュールのための第２のクロック
信号（９２）、及び第３の内部バスに結合された回路モ
ジュールのための第３のクロック信号（９３）を出力す
るクロックパルスジェネレータ（９）と、上記第１乃至
第３のクロック信号周波数を各別に制御するためのクロ
ック制御回路（６５）とを含んでシングルチップマイク
ロコンピュータ化されている。そして、上記クロックパ
ルスジェネレータは、外部クロック源に結合可能な第１
の接続端子（ＸＴＡＬ，ＥＸＴＡＬ）に結合された第１
の周波数変更手段（９１０，９１１，９１２，９１３，
９１４）と、外部クロック源に結合可能な第２の接続端
子（ＣＫＩＯ）に結合された第２の周波数変更手段（９
２１）と、第１及び第２の周波数変更手段の内の何れか
一方の出力を選択する選択手段（９３０，９３１）と、
選択手段で選択されたクロック信号を受けて上記第１乃
至第３のクロック信号周波数を各別に変更可能にする第
３の周波数変更手段（９４０，９４１，９４２，９４
３）と、上記第１の周波数変更手段から出力されるクロ
ック信号を外部クロック信号として出力させるクロック
信号経路（９５１）とを含む。このとき上記クロック制
御回路（６５）は、外部クロックモード端子（ＭＤ０〜
ＭＤ２）に結合され、第３の周波数変更手段による第１
及び第３のクロック信号に対する周波数変更率を格別に
指定し且つ第２の周波数変更手段による周波数変更率を
指定するための制御情報が中央処理装置によって設定さ
れるクロック制御レジスタ（６５０）を供え、外部クロ
ックモード端子の状態に従って、第１の周波数変更手段
による周波数変更率を決定して第１の接続端子から第３
の周波数変更手段の入力にクロック信号を伝達可能にし
且つ第２のクロック信号周波数が第１の周波数変更手段
から出力されるクロック信号周波数に一致するように第
３の周波数変更手段を制御する第１の状態、又は第２の
接続端子から第３の周波数変更手段の入力にクロック信
号を伝達可能に制御する第２の状態を選択し、さらに、
上記クロック制御レジスタに設定された制御情報に従っ
て第２の周波数変更手段による周波数変更率と第３の周
波数変更手段による第１及び第３のクロック信号に対応
する周波数変更率とを可変に制御すると共に、クロック
モード端子にて指定された上記第２の状態においては上
記クロック制御レジスタに設定された制御情報に従って
第２にクロック信号の周波数が第２の接続端子から供給
されるクロック信号の周波数に一致するように第３の周
波数変更手段による第２のクロック信号に対する周波数
変更率を制御するものである。

【００１９】第１及び第２のクロック信号の周波数変更
可能幅を更に広げるには、クロックモード端子にて指定
される第１の状態において第１の周波数変更手段の出力
を第２の周波数変更手段の入力に接続する接続手段（９
２０）を設けるとよい。このとき、上述のように外部デ
バイス（例えばシンクロナス・ダイナミック・ランダム
・アクセス・メモリ）がクロック信号に同期動作される
ものである場合に、当該外部デバイスに同期動作用クロ
ック信号を供給することを考慮するならば、上記クロッ
ク信号経路を第２の接続端子に結合するとよい。

【００２０】第１の接続端子が振動子の接続端子と外部
クロック信号の入力端子に兼用される場合、第１の周波
数変更手段を、第１の接続端子に発振子が外付けされて
発振される発振器（９１０）からのクロック信号と第１
の接続端子から直接供給されるクロック信号との何れか
を選択し、選択したクロック信号をそれぞれ受ける分周
回路（９１３）とフェーズロックドループ回路（９１
２）を供え、その何れかの出力を基本クロック信号とし
て出力する選択手段（９１４）によって構成できる。第
３の周波数変更手段を分周器で構成する場合、第２の周
波数変更手段は逓倍手段としてのフェーズロックドルー
プ回路で構成すると、周波数変更可能幅を大きくするこ
とができる。

【００２１】

【作用】

〔１〕回路モジュールの動作周波数と動作電圧の双方を
制御するための上記手段によれば、クロック信号周波数
と動作電圧の切換え態様を指示する制御情報は中央処理
装置などによって書換え可能に上記レジスタ又は記憶手
段に設定されるから、回路モジュールのデータ処理性能
やデータ処理の軽重に応じて制御情報を必要に応じて書
換えることで、回路モジュールの動作電圧と動作周波数
に対する自由な切換えを許容する。このことは、相対的
に高速のデータ処理を要しないタスク若しくは回路モジ
ュールに対しては低消費電力を優先させ、相対的に処理
の高速性を要するタスク若しくは回路モジュールに対し
ては電力消費量の増大を許容し、これによって全体とし
てのデータ処理効率を向上させつつ低消費電力を実現す
る。所定の回路モジュール毎に個別的にクロック周波数
と動作電圧の切換えを可能にすることは、上記全体とし
てのデータ処理効率を向上させつつ低消費電力化を図る
制御を更にきめ細かく実現可能にする。

【００２２】クロック信号の周波数と動作電圧の双方を
減少させる場合、先に動作電圧を減少させると、クロッ
ク信号周波数が減少されるまでの間、動作状態におかれ
た回路の駆動能力が低下して不所望な信号遅延によって
誤動作を生ずる虞がある。この場合に上記第１の制御手
段は、現在の動作周波数の変更に先立って動作電圧が減
少される状態を阻止するように周波数と動作電圧の切換
え手順を制御する。また、クロック信号の周波数と動作
電圧とを増加させる場合、先にクロック信号周波数を増
加させると、動作電圧が増加されるまでの間、動作状態
におかれた回路の駆動能力は動作速度の向上に追従しき
れずに誤動作を生ずる虞がある。この場合に上記した第
１の制御手段は、動作電圧の増加に先立って周波数の増
加されたクロック信号が出力される状態を阻止するよう
に周波数と動作電圧の切換え手順を制御する。このよう
に、第１の制御手段はクロック信号周波数と動作電圧の
切換え手順の点における誤動作を防止する。

【００２３】クロック周波数と電源電圧の切換えにおい
て電源電圧を絶対値的に増加させずにクロック信号の周
波数を増加させることは、回路の動作が高速化されても
回路の駆動能力が向上されずに当該高速動作に不適応な
比較的大きな信号伝播遅延を生ずることになる。また、
クロック信号周波数を減少させずに電源電圧を絶対値的
に減少させることは、回路の駆動能力が低下されて信号
伝播遅延が増大されるにも拘らず依然として回路が高速
動作を行うことになる。上記した第２の制御手段はその
ような指示に対してはクロック周波数と電源電圧の切換
えを抑止し、これによって周波数と電源電圧の不所望な
切換え態様による誤動作の虞を未然に防止する。

【００２４】〔２〕内部バスが階層化されたデータ処理
装置に対する動作周波数切換えに係る上記手段によれ
ば、第１乃至第３の内部バスが階層化されたデータ処理
装置において、第２のクロック信号を、周波数可変とす
るクロック信号から除外している。上記具体的な態様の
手段においては、第１及び第３のクロック信号の周波数
が制御情報に従って動的に変化されるとき、クロック制
御回路は第２のクロック信号の周波数を一定に保つよう
に制御する。これは、バスコントローラが結合された第
２の内部バスのための第２のクロック信号の周波数は、
外部バスに結合された外部デバイスの動作速度に応じた
周波数にされなければ内外でのバスサイクル若しくはバ
ス動作を同期させることができない、という条件を満足
させる。第１のクロック信号周波数を制御情報にて動的
に可変制御可能にすることは、中央処理装置が結合され
る第１の内部バスの回路モジュールは必要に応じて高速
動作可能であることが高速データ処理上望ましい、とい
う点を満足させ、その逆に高速動作を要しないタスクを
実行するときにはクロック信号周波数を低くして低消費
電力を実現する。第３のクロック信号の周波数を制御情
報にて動的に可変制御可能にすることは、第３の内部バ
スに結合された回路モジュールが周辺回路モジュールで
あるという性質に鑑みてその機能や動作状態に応じて他
の回路モジュールとは独立的に動作速度を制御可能に
し、低消費電力化を促進させる。

【００２５】出力端子（ＣＫＩＯ）から出力される外部
クロック信号は第２のクロック信号の周波数と一致され
る。クロック信号に同期動作される外部デバイスはバス
コントローラ（第２のクロック信号を受け動作）の制御
を受け、そのような外部デバイスの同期動作用クロック
信号として上記外部端子（ＣＫＩＯ）から出力されるク
ロック信号を利用できる。

【００２６】

【実施例】

〔１〕先ず、回路モジュールの動作周波数と動作電圧の
双方を制御する発明に関する複数の実施例を図１から図
１４に基づいて説明する。

【００２７】図１には本発明の第１実施例に係るシング
ルチップマイクロコンピュータのブロック図が示され
る。本実施例のシングルチップマイクロコンピュータ１
は、クロック信号に同期動作される回路モジュールとし
て、中央処理装置（ＣＰＵとも記す）１００、乗算回路
（ＭＵＬＴとも記す）１０１、除算（ＤＩＶＵ）１０
２、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ
とも記す）１０３、タイマ（ＴＭＲ１とも記す）１０
４、及びタイマ（ＴＭＲ２とも記す）１０５を代表的に
備え、更に、図示しないＲＡＭ、ＲＯＭ、そして外部バ
スインタフェース回路などを備え、それらは図示しない
所定の内部バスを介して接続可能にされる。特に制限さ
れないが、上記乗算回路１０１及び除算１０２は共に中
央処理装置１００より発行されるコマンドを解読してデ
ータ処理を行うコプロセッサとして位置付けられる。上
記図示しないＲＯＭは中央処理装置１００の動作プログ
ラムなどを保有する。図示しないＲＡＭは中央処理装置
１００の作業領域又はデータの一時記憶領域とされる。

【００２８】図１に代表的に示された回路モジュール１
００〜１０５の動作電源は電源回路１１０から供給され
る。電源回路１１０は電源ピン１１１から５Ｖのような
電源電圧を受けると共にグランドピン１１２から０Ｖの
ような接地電圧を受け、上記回路モジュール１００〜１
０５の動作電源として選択的に異なる内部電圧１１３を
出力可能にされる。本実施例に従えば、その内部電圧１
１３は接地電位を基準に上記電源電圧又は該電源電圧を
降圧した電圧とされる。接地電位は各回路モジュールに
共通に供給される。

【００２９】図１に代表的に示された回路モジュール１
００〜１０５の動作クロック信号はクロック発生回路１
２０から供給される。クロック発生回路１２０は外部の
クロック入力ピン１２１から外部クロック信号若しくは
図示しない振動子を介して発生される発振出力を受け、
周波数の異なるクロック信号を内部クロック信号１２２
として選択的に出力可能にされる。

【００３０】図２にはクロック発生回路１２０の詳細な
一例が示される。同図に示されるクロック発生回路１２
０は、外部からのクロック信号を受けてその周波数を逓
倍して出力するＰＬＬ回路１２０１、及びＰＬＬ回路１
２０１の出力に直列に２段結合された分周回路１２０
２，１２０３を備える。分周回路１２０２，１２０３は
例えば入力の周波数を夫々１／４にして出力する。上記
ＰＬＬ回路１２０１そして分周回路１０２２，１０２３
の夫々の出力はセレクタ１２０５を介して選択され、選
択されたクロック信号がクロックドインバータのような
出力ゲート１２０６を介して各回路モジュール１００〜
１０５のクロック入力端子に供給される。同図において
セレクタ及び出力ゲートは１組みが代表的に図示されて
いるが、所定の回路モジュール毎に内部クロック信号の
周波数を設定する場合には当該所定の回路モジュール毎
にセレクタ１２０５及び出力ゲート１２０６が設けられ
るものと理解されたい。電源回路１１０で選択される内
部電圧１１３についても同様である。

【００３１】図１に示される電圧設定レジスタ１１４及
び周波数設定レジスタ１２４は、上記回路モジュール１
００〜１０５に供給すべき内部電圧１１３及び内部クロ
ック信号１２３の周波数を指定するための制御情報が書
換え可能に格納される記憶手段である。電圧設定レジス
タ１１４及び周波数設定レジスタ１２４は、例えば中央
処理装置１００の所定のアドレス空間に配置され、ＬＤ
Ｃ（ロード・コントロール・レジスタ）命令のような命
令を中央処理装置１００が実行することによって制御情
報の設定が行われる。したがって、電圧設定レジスタ１
１４及び周波数設定レジスタ１２４の書換えはマイクロ
コンピュータ１の動作プログラム次第で所望に行うこと
ができる。例えば、処理の軽重に従ってタスク毎に設定
することもできる。即ち、タスクの起動に際してＣＰＵ
１００のスタックポインタやステータスレジスタなどの
退避、初期設定、復帰などの対象にそれらレジスタ１１
４，１２４を含めるようにすればとい。

【００３２】図３には上記電圧設定レジスタ１１４及び
周波数設定レジスタ１２４の詳細な一例が示される。電
圧設定レジスタ１１４は特に制限されないが８ビットで
構成され、例えばＣＰＵ１００，ＭＵＬＴ１０１，ＤＩ
ＶＵ１０２，ＤＭＡＣ１０３に供給する内部電圧１１３
を夫々２ビットの値で決定するようになっている。夫々
の２ビットにおいて、”００”は最大の電圧レベル（Ｖ
ｍａｘ）、”０１”は（Ｖｍａｘ）×１／２、”１０”
は（Ｖｍａｘ）×１／４、”１１”は接地電位を意味す
る。周波数設定レジスタ１２４は特に制限されないが８
ビットで構成され、例えばＣＰＵ１００，ＭＵＬＴ１０
１，ＤＩＶＵ１０３，ＤＭＡＣ１０３に供給する内部ク
ロック信号周波数を夫々２ビットの値で決定するように
なっている。夫々の２ビットにおいて、”００”は最大
の周波数（Ｆｍａｘ）、”０１”は（Ｆｍａｘ）×１／
４、”１０”は（Ｆｍａｘ）×１／１６、”１１”は内
部クロック供給停止を意味する。なお、パワー・オン・
リセット時において双方のレジスタ１１４，１２４は全
ビット０に初期化される。尚、図３に示されるようなレ
ジスタ１１４，１２４の構成においてその他の回路モジ
ュールに供給すべき動作電源と内部クロック信号周波数
は所定の値に固定することができる。また、動作電圧と
クロック信号周波数の可変制御対象モジュールの数を増
やすには上記電圧設定レジスタ１１４及び周波数設定レ
ジスタ１２４のビット数を増やし、それに応じて電源回
路１１０及びクロック発生回路１２０における電圧及び
クロック信号周波数選択のための論理規模を増加すれば
よい。

【００３３】図１において１３０は上記電圧設定レジス
タ１１４及び周波数設定レジスタ１２４に格納された制
御情報に基づいて上記クロック発生回路１２０及び電源
回路１１０における内部クロック信号１２２の周波数選
択と内部電圧１１３のレベル選択とを制御する制御回路
である。上記電圧設定レジスタ１１２及び周波数設定レ
ジスタ１２４に格納された制御情報は制御回路１３０を
介して電源回路１００及びクロック発生回路１２０に与
えられることにより、電源回路１００及びクロック発生
回路１２０はその制御情報に従って内部クロック信号１
２２の周波数と内部電圧１１３を選択し対応する回路モ
ジュールに供給する。

【００３４】上記制御回路１３０は動作電圧及びクロッ
ク信号周波数の切換えに際して回路モジュールの誤動作
を未然に防止するために第１の制御手段１３１と第２の
制御手段１３２を備える。

【００３５】第１の制御手段１３１は内部クロック信号
１２２の周波数と内部電圧１１３の切換え手順の点にお
いて内部回路モジュールの誤動作を防止するための制御
を司る。すなわち、内部クロック信号１２２の周波数と
内部電圧１１３の双方を減少させる場合、先に内部電圧
１１３を減少させると、内部クロック信号１２２の周波
数が減少されるまでの間、動作状態におかれた回路モジ
ュール内回路の駆動能力が低下して不所望な信号遅延に
よって誤動作を生ずる虞がある。また、内部クロック信
号１２２の周波数と内部電圧１１３とを増加させる場
合、先に内部クロック信号１２２の周波数を増加させる
と、内部電圧１１３が増加されるまでの間、動作状態に
おかれた回路モジュール内回路の駆動能力は動作速度の
向上に追従しきれずに誤動作を生ずる虞がある。そこで
これらに対処するため、第１の制御手段１３１は、上記
クロック発生回路１２０及び電源回路１１０における内
部クロック信号１２２の周波数及び内部電圧１１３の変
更手順として、クロック信号１２２の周波数と内部電圧
１１３とを減少させる指示を検出したときには現在の動
作周波数の変更に先立って動作電圧１１３が減少される
状態を阻止し、また、内部クロック信号１２２の周波数
と内部電圧１１３とを増加させる指示を検出したときに
は当該電圧１１３の増加に先立って周波数の増加された
クロック信号１２２が回路モジュールに供給される状態
を阻止する。

【００３６】例えば、動作電圧と周波数の切換え態様を
判定し、内部クロック信号１２２の周波数と内部電圧１
１３の双方を減少させる場合には、変更された周波数設
定レジスタ１２４の値を先にクロック発生回路１２０に
供給して周波数を変更してから動作電圧を変更し、内部
クロック信号１２２の周波数と内部電圧１１３の双方を
増加させる場合には、変更された電圧設定レジスタ１１
４の値を先に電源回路１００に供給して動作電圧を上げ
てから周波数を変更するという手順を上記第１の制御手
段１３１に採用できる。又は、動作電圧と周波数の切換
え時には回路モジュールへのクロック信号１２２の供給
を上記出力ゲート１２０６を介して停止させ、回路動作
が安定する一定期間を経過後にクロック信号１２２の供
給を再開する手順を第１の制御手段１３１に採用でき
る。図１において第１の制御手段１３１は中央処理装置
１００とは独立のハードウェアとして図示されている
が、その機能を中央処理装置１００とその動作プログラ
ムによって実現できる。

【００３７】第２の制御手段１３２は、内部クロック信
号１２２の周波数と内部電圧１１３の不所望な切換え態
様による誤動作を防止するための制御を司る。すなわ
ち、内部クロック信号１２２の周波数と内部電圧１１３
の切換えにおいて内部電圧１１３を増加させずにクロッ
ク信号１２２の周波数を増加させると、回路の動作が高
速化されても回路の駆動能力が向上されずに当該高速動
作に不適応な比較的大きな信号伝播遅延を生ずることに
なる。また、クロック信号１２２の周波数を減少させず
に内部電圧１１３を減少させると、回路の駆動能力が低
下されて信号伝播遅延が増大されるにも拘らず依然とし
て回路が高速動作を行うことになる。そこで、第２の制
御手段１３２は、それらの態様で切換えられて誤動作を
生じないようにするために、上記電圧設定レジスタ１１
４及び周波数設定レジスタ１２４から成る記憶手段の書
換え前後における上記制御情報に基づいて、内部電圧１
１３を増加させずに内部クロック信号１２２の周波数を
増加させる指示、又は内部クロック信号１２２の周波数
を減少させずに内部電圧１１３を減少させる指示を検出
することによって、当該指示に基づくクロック発生回路
１２０及び電源回路１１０の出力状態変更を抑制する。

【００３８】例えば上記第２の制御手段は、上記電圧設
定レジスタ１１４，周波数設定レジスタ１２４に対する
書換えの指示を検出したとき、書換え直前のレジスタ１
１４，１２４値を保持し、保持された値と書換えられた
レジスタ１１４，１２４の値とを比較して上記不所望な
状態が指示されたか否かを判定する。当該不所望な指示
であることを検出したときは、変更されたレジスタ１１
４，１２４の値による周波数と電圧の選択状態更新を制
御回路１３０に抑制させ、更に、当該エラー状態を中央
処理装置１００に通知して当該レジスタ１１４，１２４
に対する再度の設定を促す。これによって周波数と電源
電圧の不所望な切換え態様による誤動作を防止できる。

【００３９】上記第２の制御手段１３２は図１において
中央処理装置１００とは独立のハードウェアによって構
成されているように図示されているが、その機能を中央
処理装置１００とその動作プログラムによって実現する
ことができる。すなわち、電圧設定レジスタ１１４，周
波数設定レジスタ１２４の変更処理ルーチンにおいて、
先ず当該レジスタ１１４，１２４の値を中央処理装置１
００が読み込み、読み込んだ値と変更すべき値とを比較
して上記不所望な指示状態であるかを判定し、不所望な
指示状態である場合には当該変更処理ルーチンを終了し
て所定の例外処理ルーチンを行うようにする。

【００４０】図４には制御回路１３０による動作電圧及
び周波数の切換え制御手順の一例が示される。動作電圧
及び周波数を下げる場合、所要の回路モジュールの周波
数を下げるような値を以ってＣＰＵ１００により周波数
設定レジスタ１２４が書換えられ（ステップＳ１０）、
当該所要の回路モジュールの動作電圧を下げるような値
を以ってＣＰＵ１００により電圧設定レジスタ１１４が
書換えられる（ステップＳ１１）。書換えられた値に対
して制御回路１３０及び論理回路１４０が設定状態をチ
ェックする（ステップＳ１２）。当該チェックの結果、
内部電圧１１３を増加させずに内部クロック信号１２２
の周波数を増加させる指示、又は内部クロック信号１２
２の周波数を減少させずに内部電圧１１３を減少させる
指示である場合には、その旨を中央処理装置１００に通
知して処理を終了する。それ以外の切換え態様の場合に
は、出力ゲート１２０６によって内部クロック信号１２
２の出力を停止したアイドリング状態において（ステッ
プＳ１３）上記周波数設定レジスタ１２４及び電圧設定
レジスタ１１４の設定値に従って内部電圧１１３，内部
クロック信号１２２の周波数が切換えられる。このアイ
ドリング状態は電源回路１１０及びクロック発生回路１
２０の状態が安定するまでの所定時間継続され、その
後、出力ゲート１２０６が内部クロック信号の出力を再
開することによって新しい電圧及び周波数での動作が可
能にされる（ステップＳ１４）。

【００４１】動作電圧及び周波数を上げる場合、所要の
回路モジュールの内部動作電圧を上げるような値を以っ
てＣＰＵ１００により電圧設定レジスタ１１４が書換え
られ（ステップＳ２０）、当該所要の回路モジュールの
動作周波数を上げるような値を以ってＣＰＵ１００によ
り周波数設定レジスタ１２４が書換えられる（ステップ
Ｓ２１）。書換えられた値に対して制御回路及び論理回
路が設定状態をチェックする（ステップＳ２２）。当該
チェックの結果、内部電圧１１３を増加させずに内部ク
ロック信号１２２の周波数を増加させる指示、又は内部
クロック信号１２２の周波数を減少させずに内部電圧１
１３を減少させる指示である場合には、その旨を中央処
理装置１００に通知して処理を終了する。それ以外の切
換え態様の場合には、出力ゲート１２０６によって内部
クロック信号１２２の出力を停止したアイドリング状態
において（ステップＳ２３）上記周波数設定レジスタ１
２４及び電圧設定レジスタ１１４の設定値に従って内部
電圧１１３，内部クロック信号１２２の周波数が切換え
られる。このアイドリング状態は電源回路１１０及びク
ロック発生回路１２０の状態が安定するまでの所定時間
継続され、その後、出力ゲート１２０６が内部クロック
信号の出力を再開することによって新しい電圧及び周波
数での動作が可能にされる（ステップＳ２４）。尚、そ
の他の切換え態様についても同様に制御される。

【００４２】図４の手順において内部クロック信号１２
２の出力を停止したアイドリング状態のときに内部クロ
ック信号周波数と内部電圧を切換え、その後一定時間経
過後に内部クロック信号の供給を再開するという手順
は、現在の動作周波数の変更に先立って電源電圧が減少
される状態を阻止し、また、電源電圧の増加に先立って
周波数の増加されたクロック信号が回路モジュールに供
給される状態を阻止する。特に切換え時における内部ク
ロック信号の供給停止という簡単な手法によってそれを
実現できる。アイドリング期間はタイマ１０５によって
制御できる。このタイマ１０５はその他の回路モジュー
ルとは別経路を介してクロック信号が供給され、その他
の回路モジュールに対してクロック信号の供給が停止さ
れていても当該タイマ１０５は計数若しくは計時動作を
維持できるようになっている。尚、第１の制御手段によ
る制御手順としては、電圧及び周波数を下げるときは先
ず周波数を下げる切換え動作を完了してから内部電圧を
下げる動作を行うように制御し、また、電圧及び周波数
を上げるときには最初に内部電圧を上げる切換えを完了
してから周波数を増加する動作を行うように制御するこ
ともできる。但し、その場合には切換え手順の制御が切
換え態様毎に個別化若しくは分類化されなければならな
い。

【００４３】上記第１の実施例によれば以下の作用効果
を有する。（１）クロック周波数と動作電圧の切換え態
様を指示する制御情報は中央処理装置によって書換え可
能に周波数設定レジスタ１２４，電圧設定レジスタ１１
４に設定されるから、シングルチップマイクロコンピュ
ータ１に内蔵された回路モジュールの性能やデータ処理
の軽重に応じて当該制御情報を必要に応じて書換えるこ
とで、回路モジュールの動作電圧と動作周波数に対する
自由な切換えを実現できる。したがって、相対的に高速
のデータ処理を要しないタスク若しくは回路モジュール
に対しては低消費電力を優先させ、相対的に処理の高速
性を要するタスク若しくは回路モジュールに対しては電
力消費量の増大を許容して、これによって全体としての
データ処理効率を向上させつつ低消費電力を実現するこ
とができる。所定の回路モジュール毎に個別的にクロッ
ク周波数と電源電圧の切換えを可能にすることにより、
上記全体としてのデータ処理効率を向上させつつ低消費
電力化を図る制御を更にきめ細かく実現できる。

【００４４】（２）クロック周波数と動作電圧の切換え
において動作電圧を上げずにクロック信号の周波数を上
げることは、回路の動作が高速化されても回路の駆動能
力が向上されずに当該高速動作に不適応な比較的大きな
信号伝播遅延を生ずることになる。また、クロック信号
周波数を下げずに電源電圧を低下させることは、回路の
駆動能力が低下されて信号伝播遅延が増大されるにも拘
らず依然として回路が高速動作を行うことになる。上記
した第２の制御手段１３２はそのような指示に対しては
クロック周波数と電源電圧の切換えを抑止し、これによ
って周波数と動作電圧の不所望な切換え態様による誤動
作を防止することができる。

【００４５】（３）クロック信号の周波数と動作電圧の
双方を低下させる場合、先に動作電圧を低下させると、
クロック信号周波数が低下されるまでの間、動作状態に
おかれた回路の駆動能力が低下して不所望な信号遅延に
よって誤動作を生ずる虞がある。この場合に上記第１の
制御手段１３１は、現在の動作周波数の変更に先立って
動作電圧が減少される状態を阻止するように周波数と動
作電圧の切換え手順を制御する。また、クロック信号の
周波数と動作電圧とを増加させる場合、先にクロック信
号周波数を増大させると、動作電圧が上昇されるまでの
間、動作状態におかれた回路の駆動能力は動作速度の向
上に追従しきれずに誤動作を生ずる虞がある。この場合
にも上記第１の制御手段１３１は、動作電圧の上昇に先
立って周波数の高くされたクロック信号が供給される状
態を阻止するように周波数と動作電圧の切換え手順を制
御する。したがって、クロック信号周波数と動作電圧の
切換え手順の点において回路モジュールが誤動作する虞
を未然にを防止することができる。

【００４６】図５には本発明に係るデータ処理装置の第
２実施例が示される。図１に示されるものと同一機能を
有る回路ブロックには同一符合を付してその詳細な説明
を省略する。図５に示される第２実施例は、図１に示さ
れる実施例に対して電源回路１１０とクロック発生回路
１２０をチップの外部に配置し、電源電圧の選択信号１
５０と周波数の選択信号１５１をマイクロコンピュータ
から受け取って、それにより指示される電圧の電源を電
源ピン１１１に、それにより指示される周波数のクロッ
ク信号をクロック入力ピン１２１に供給する。図１の実
施例と同様に所定の回路モジュール毎に内部電圧と動作
周波数を設定可能にする場合には電源ピン１１１やクロ
ック入力ピン１２１は夫々複数個必要とされる。また、
特に図示はしないが、図１の実施例において電圧設定レ
ジスタ１１４及び周波数設定レジスタ１２４の一部を外
部電源回路と外部クロック発生回路の動作選択のために
割り当て、これによって設定された値に応ずる制御信号
をチップの外部に出力可能にして、図１の実施例におい
て電源ピン１１１に供給される電源電圧とクロック入力
ピン１２１に供給される外部クロック信号の周波数をも
切換え可能にすることができる。

【００４７】図６には本発明に係るデータ処理装置の第
３実施例であるシングルチップマイクロコンピュータの
ブロック図が示される。本実施例のシングルチップマイ
クロコンピュータ３は、クロック信号に同期動作される
回路モジュールとして、中央処理装置（ＣＰＵとも記
す）３００、乗算回路（ＭＵＬＴとも記す）３０１、除
算（ＤＩＶＵ）３０２、メモリ３０３、及びタイマ３０
４を代表的に備え、更に、図示しない外部バスインタフ
ェース回路などを備え、それらは所定の内部バス３０５
を介して接続可能にされる。特に制限されないが、上記
乗算回路３０１及び除算回路３０２は共に中央処理装置
３００より発行されるコマンドを解読してデータ処理を
行うコプロセッサとして位置付けられる。上記メモリ３
０３は中央処理装置１００の動作プログラムなどを保有
するＲＯＭ、中央処理装置１００の作業領域又はデータ
の一時記憶領域とされるＲＡＭなどを構成する。

【００４８】図６において３０６は代表的に示された回
路モジュール３００〜３０４の動作電源と動作クロック
信号を形成して各部に出力する電圧・周波数制御部であ
る。３１１は３．３Ｖのような電源電圧Ｖｉｎが供給さ
れる電源ピン、３１２は０Ｖのような接地電位を受ける
グランドピン、３２１は外部クロック信号ＣＬＫｉｎが
供給されるクロック入力ピンである。３４０は電圧・周
波数制御部３０６から出力されて回路モジュール３００
〜３０３に供給される内部クロック信号、３４１はタイ
マ３０４に専用的に供給される内部クロック信号、３４
２はマイクロコンピュータの各部に供給される電源電圧
としての動作電圧である。

【００４９】ここで先ず上記電圧・周波数制御部３０６
を概略的に説明する。この電圧・周波数制御部３０６
は、クロック信号周波数と回路モジュールの動作電圧を
回路モジュール毎に夫々指定するためのモードレジスタ
３０７を有し、中央処理装置３００によって該モードレ
ジスタ３０７に書換え可能に設定された制御情報に従っ
て回路モジュールの動作電圧と動作クロック周波数を変
更して各部に供給する。モードレジスタ３０７へは中央
処理装置３００から内部バス３０５を介して制御情報が
書込まれ、不適当な内容の制御情報がモードレジスタ３
０７に設定された場合にはこれを中央処理装置３００に
通知し、動作電圧と動作周波数の切換え態様が誤動作の
虞のある場合にはその切換えを禁止させる。切換えが許
容される場合にはタイマ３０４で管理される一定時間ク
ロック信号の供給を停止し、切換えに伴う回路の不安定
な動作によって誤動作を生じないようにする。また、モ
ードレジスタ３０７の内容はタスク毎に切換え可能にさ
れ、タスク単位での消費電力とデータ処理性能を制御で
きるようになっている。

【００５０】図７には上記電圧・周波数制御部３０６の
詳細な一例が示される。この電圧・周波数制御部３０６
は、電源回路３１０、クロック発生回路３２０、及び制
御回路３３０から成る。電源回路３１０は電源ピン３１
１から電源電圧Ｖｉｎを受けると共にグランドピン３１
２から０Ｖのような接地電圧を受け、上記回路モジュー
ル３００〜３０４の動作電源として選択的に異なる内部
電圧３４２を出力可能にされる。本実施例に従えば、そ
の内部電圧３４２は接地電位を基準に上記電源電圧（Ｖ
ｉｎ＝３．３Ｖ）又は該電源電圧を降圧した電圧（２．
５Ｖ）とされる。接地電位は各回路モジュールに共通に
供給される。降圧された電圧はＤＣ／ＤＣ変換器３１３
によって形成される。双方の動作電圧はモジュール３０
０〜３０４毎に設けられた代表的に示されるセレクタ３
１４１〜３１４３の入力に供給され、夫々のセレクタ３
１４１〜３１４３の出力は対応する回路モジュールの電
源端子に結合される。代表的に示されたセレクタ３１４
１〜３１４３は、モードレジスタ３０７の後述する電圧
設定フィールドに格納された制御情報に従って各別に入
力電圧を選択して出力する。尚、電圧・周波数制御回路
などのその他の回路には特に制限されないが動作電源と
して３．３Ｖが供給される。

【００５１】上記ＤＣ／ＤＣ変換器３１３は図８に示さ
れるようにスイッチング素子３１３１、入力電圧Ｖｉｎ
から２．５Ｖの参照電位Ｖｒｅｆを形成する参照電位生
成回路３１３２、オペアンプ３１３３、ショットキーダ
イオード３１３４、コイル３１３５、平滑用コンデンサ
３１３６から成る降圧型スイッチングレギュレータとさ
れ、オペアンプ３１３３による負帰還動作によって２．
５Ｖに降圧された電圧Ｖｏｕｔを生成する。コイル３１
３５はチップの外付けとされ、ショットキーダイオード
３１３４はチップ内蔵又は外付け何れであってもよい。

【００５２】上記クロック発生回路３２０は、外部のク
ロック入力ピン３２１から外部クロック信号若しくは図
示しない振動子を介して発生される発振出力を受け、周
波数の異なるクロック信号を内部クロック信号３４０と
して選択的に出力可能にされる。すなわち、このクロッ
ク発生回路１２０は、外部からのクロック信号を受けて
その周波数を逓倍して出力するＰＬＬ回路３２２、及び
ＰＬＬ回路３２２の出力に直列に２段結合された分周回
路３２３，３２４を備える。分周回路３２３，３２４は
例えば入力の周波数を夫々１／４にして出力する。上記
ＰＬＬ回路３２２そして分周回路３２３，３２４の夫々
の出力は上記回路モジュール３００〜３０３単位に設け
られた代表的に示されるセレクタ３２５１〜３２５３の
入力に供給され、夫々のセレクタ３２５１〜３２５３の
出力はクロックドインバータのような出力ゲート３２６
１〜３２６３を介して対応する回路モジュールのクロッ
ク入力端子に結合される。代表的に示されたセレクタ３
２５１〜３２５３はモードレジスタ３０７の後述する周
波数設定フィールドに格納された制御情報に従って各別
に入力を選択して出力する。尚、タイマ３０４に専用化
されたクロック信号３４１は供給停止されないようにな
っている。

【００５３】図９には上記モードレジスタ３０７の詳細
な一例が示される。このモードレジスタ３０７は電圧設
定フィールド３０７１と周波数設定フィールド３０７２
より構成される。電圧設定フィールド３０７１は代表的
に示された回路モジュール３００〜３０３毎に１ビット
づつ割当てられ、その論理値”１”は２．５Ｖ、”０”
は３Ｖを意味し、それにしたがって対応回路モジュール
に供給すべき内部電圧が指定される。周波数設定フィー
ルド３０７２は代表的に示された回路モジュール３００
〜３０３毎に２ビットづつ割当てられ、その”００”は
１００ＭＨｚ、”０１”は２５ＭＨｚ、”１０”は６．
２５ＭＨｚ、”１１”はクロック停止を意味し、それに
従って対応回路モジュールに供給すべきクロック信号周
波数が指定される。図７の構成に従えば、電圧設定フィ
ールド３０７１の制御情報はラッチ回路３３１に所定の
タイミングでラッチされ、ラッチされた制御情報は対応
する回路モジュールのためのセレクタ３１４１〜３１４
３の選択端子に供給される。周波数設定フィールド３０
７２の制御情報はラッチ回路３３２に所定のタイミング
でラッチされ、ラッチされた制御情報はそれぞれ２ビッ
ト毎にデコーダ３３３でデコードされ、夫々デコードさ
れた選択信号が対応する回路モジュールのためのセレク
タ３２５１〜３２５３の選択端子に供給される。これに
より夫々の回路モジュール３００〜３０３には電圧設定
フィールド３０７１で指定された動作電圧と周波数設定
フィールド３０７２で指定された周波数のクロック信号
が各別に供給される。

【００５４】上記モードレジスタ３０７は、例えば中央
処理装置３００の所定のアドレス空間に配置され、ＬＤ
Ｃ（ロード・コントロール・レジスタ）命令のような命
令を中央処理装置３００が実行することによって制御情
報の設定が行われる。したがって、モードレジスタ３０
７の書換えはマイクロコンピュータ３の動作プログラム
次第で所望に行うことができる。例えば、処理の軽重に
従ってタスク毎に設定することもできる。即ち、タスク
の起動に際してＣＰＵ３００のスタックポインタやステ
ータスレジスタなどの退避、初期設定、復帰などの対象
に当該モードレジスタを含めるようにすればとい。尚、
パワー・オン・リセット時において双方のレジスタ１１
４，１２４は全ビット０に初期化される。

【００５５】上記制御回路３３０は、上記ラッチ回路３
３１，３３２及びデコーダ３３３を備えると共に、ラッ
チ回路３３１，３３２のラッチタイミングと出力ゲート
３２６１〜３２６３の動作制御などを行うシーケンス制
御部３３４を有し、モードレジスタ３０７に格納された
制御情報に基づく動作電圧と周波数の切換えを制御す
る。このシーケンス制御部３３４は動作電圧及びクロッ
ク信号周波数の切換えに際して回路モジュールの誤動作
を未然に防止するために第１の制御手段３３４１と第２
の制御手段３３４２を備える。

【００５６】第１の制御手段３３４１は内部クロック信
号３４０の周波数と内部電圧３４２の切換え手順の点に
おいて内部回路モジュールの誤動作を防止するための制
御を司る。すなわち、内部クロック信号３４０の周波数
と内部電圧３４２の双方を減少させる場合、先に内部電
圧３４２を減少させると、内部クロック信号３４０の周
波数が減少されるまでの間、動作状態におかれた回路モ
ジュール内回路の駆動能力が低下して不所望な信号遅延
によって誤動作を生ずる虞がある。また、内部クロック
信号３４０の周波数と内部電圧３４２とを増加させる場
合、先に内部クロック信号３４０の周波数を増加させる
と、内部電圧３４２が増加されるまでの間、動作状態に
おかれた回路モジュール内回路の駆動能力は動作速度の
向上に追従しきれずに誤動作を生ずる虞がある。そこで
これらに対処するため、第１の制御手段３３４１は、上
記クロック発生回路３２０及び電源回路３１０における
内部クロック信号３４０の周波数及び内部電圧３４２の
変更手順として、クロック信号３４０の周波数と内部電
圧３４２とを減少させる指示を検出したときには現在の
動作周波数の変更に先立って動作電圧３４２が減少され
る状態を阻止し、また、内部クロック信号３４０の周波
数と内部電圧３４２とを増加させる指示を検出したとき
には当該電圧３４２の増加に先立って周波数の増加され
たクロック信号３４０が供給される状態を阻止する。

【００５７】第２の制御手段３３４２は、内部クロック
信号３４０の周波数と内部電圧３４２の不所望な切換え
態様による誤動作を防止するための制御を司る。すなわ
ち、内部クロック信号３４０の周波数と内部電圧３４２
の切換えにおいて内部電圧３４２を増加させずにクロッ
ク信号３４０の周波数を増加させると、回路の動作が高
速化されても回路の駆動能力が向上されずに当該高速動
作に不適応な比較的大きな信号伝播遅延を生ずることに
なる。また、クロック信号３４０の周波数を減少させず
に内部電圧３４２を減少させると、回路の駆動能力が低
下されて信号伝播遅延が増大されるにも拘らず依然とし
て回路が高速動作を行うことになる。そこで、第２の制
御手段３３４２は、それらの態様で切換えられて誤動作
を生じないようにするために、上記モードレジスタ３０
７の書換え前後における上記制御情報に基づいて、内部
電圧３４２を増加させずに内部クロック信号３４０の周
波数を増加させる指示、又は内部クロック信号３４０の
周波数を減少させずに内部電圧３４２を減少させる指示
を検出することによって、当該指示に基づくクロック発
生回路３２０及び電源回路３１０の出力状態変更を禁止
させる。

【００５８】図１０には上記第１及び第２の制御手段３
３４１，３３４２による制御態様の一例が示される。す
なわち、第２の制御手段３３４２によって周波数と動作
電圧の切換えが禁止されるエラーの態様は、動作電圧を
変更しないで周波数を増加させる場合（ａ）、周波数を
変更しないで動作電圧を減少させる場合（ｄ）、及び周
波数を増加して動作電圧を減少させる場合（ｆ）とされ
る。第１の制御手段３３４１によって動作電圧と周波数
の切換え手順が規定されるべき態様は、周波数と動作電
圧が共に増加される場合（ｅ）、周波数と動作電圧が共
に減少される場合（ｈ）、及び周波数が減少され動作電
圧が増加される場合（ｇ）とされる。態様（ｅ）の場合
には動作電圧が増加される前に動作周波数の増加された
クロック信号にて回路モジュールが動作されてはならな
い。態様（ｇ），（ｈ）の場合には現在の動作周波数の
変更前に動作電圧が変化されてはならない。

【００５９】例えば上記第１の制御手段３３４１は、動
作電圧と周波数の切換え態様を判定し、図１０の
（ｇ），（ｈ）の場合には、周波数設定フィールド３０
７２の値を先にラッチ回路３３２にラッチさせて周波数
を変更し、次に電圧設定フィールドの値をラッチ回路３
３１にラッチさせて動作電圧を変更する。態様（ｅ）の
場合には、電圧設定フィールドの値をラッチ回路３３１
にラッチさせて動作電圧を変更し、その後に周波数設定
フィールド３０７２の値をラッチ回路３３２にラッチさ
せて周波数を変更する。その他の態様についてはラッチ
回路３３２，３３１のラッチタイミングは一切規定され
ない。また、第１の制御手段３３４１には、動作電圧と
周波数の切換え時は回路モジュールへのクロック信号３
４０の供給を上記出力ゲート３２６１〜３２６３を介し
て停止させ、回路動作が安定する一定期間を経過後にク
ロック信号３４０の供給を再開する手順を採用してもよ
い。図６において第１の制御手段３３４１は中央処理装
置３００とは独立のハードウェアとして図示されている
が、その機能を中央処理装置３００とその動作プログラ
ムによって実現できる。

【００６０】例えば上記第２の制御手段３３４２は、上
記モードレジスタ３０７に対する書換えの指示を検出し
たとき、書換え直前のレジスタ３０７の値を保持し、保
持した前の値と書換えられたモードレジスタ３０７の値
とを比較して上記エラーの態様（ａ），（ｄ），（ｆ）
が指示されたか否かを判定する。当該エラーの態様を検
出したときは、変更されたモードレジスタ３０７の値に
よる周波数と電圧の選択状態変更を抑制する。即ち、ラ
ッチ回路３３１，３３２によるラッチ動作を禁止する。
更に、当該エラーの態様が指示されたことを中央処理装
置１００に通知して当該モードレジスタ３０７に対する
再度の設定を促す。これによって周波数と電源電圧の不
所望な切換え態様による誤動作を防止できる。

【００６１】上記第２の制御手段３３４２は図６におい
て中央処理装置３００とは独立のハードウェアによって
構成されているように図示されているが、その機能を中
央処理装置３００とその動作プログラムによって実現す
ることができる。すなわち、モードレジスタ３０７の変
更処理ルーチンにおいて、先ず当該レジスタ３０７の値
を中央処理装置３００が読み込み、読み込んだ値と変更
すべき値とを比較して上記エラーの態様であるかを判定
し、そうである場合には当該変更処理ルーチンを終了し
て所定の例外処理ルーチンを行うようにする。

【００６２】図１１にはシーケンス制御部３３４による
動作電圧及び周波数の切換え制御手順の一例が示され
る。先ず中央処理装置３００によってモードレジスタ３
０７に制御情報が書込まれる（ステップＳ３０）。シー
ケンス制御部３３４は書換え前後の制御情報に基づいて
設定状態をチェックする（ステップＳ３１）。当該チェ
ックの結果、その設定状態が図１０の態様（ａ），
（ｄ），（ｆ）の何れかである場合を検出すると中央処
理装置３００にエラーを通知して処理を終了する（ステ
ップＳ３２）。切換えの態様がそれ以外の場合には出力
ゲート３２６１〜３２６３を高出力インピーダンス状態
に制御してクロック信号３４０の出力を停止し（ステッ
プＳ３４）、更にタイマ３０４によるタイマカウント動
作を起動させる（ステップＳ３４）。この状態において
は、クロック信号周波数と動作電圧の切換えが可能にさ
れる回路モジュールには動作クロック信号が供給されな
いので夫々の動作は停止される。このとき、シーケンス
制御部３３４はラッチ回路３３１，３３２のラッチ動作
を行い、これによって当該ラッチされた制御情報に従っ
て、セレクタ３２５１〜３２５３によるクロック信号の
選択状態が変更されると共に、セレクタ３１４１〜３１
４３による動作電圧の選択状態が変更されて、動作電圧
と周波数が切換えられる（ステップＳ３５）。次いで、
タイマ３０４によるタイマカウントがカウントアップし
たことを検出して（ステップＳ３６）、クロック信号３
４０の供給を再開する。タイマ３０４によるタイマカウ
ントがカウントアップするまでの時間は、電源回路３１
０及びクロック発生回路内３２０の状態が安定し、ま
た、切換えられた電圧が対応回路モジュール内で安定化
すまでに必要な時間とされる。これによって新しい動作
電圧及び周波数での動作が可能にされる。

【００６３】この制御手順において内部クロック信号３
４０の出力を停止した状態において内部クロック信号周
波数と内部電圧を切換え、その後一定時間経過後に内部
クロック信号の供給を再開するという手順は、現在の動
作周波数の変更に先立って電源電圧が減少される状態を
阻止し、また、電源電圧の増加に先立って周波数の増加
されたクロック信号が回路モジュールに供給される状態
を阻止する手順を実現している。特に切換え時における
内部クロック信号の供給停止という簡単な手法によって
それを実現できる。尚、タイマ３０４はその他の回路モ
ジュールとは別の専用的なクロック信号３４１が供給さ
れ、その他の回路モジュールに対してクロック信号の供
給が停止されていても当該タイマ３０４はタイマカウン
ト動作を維持できるようになっている。

【００６４】図１２にはシーケンス制御部３３４による
動作電圧及び周波数の切換え制御手順の別の例が示され
る。同図に示される手順においてはステップＳ３１の後
に、図１０の態様（ｇ），（ｈ）に相当する切換えかを
判定するステップＳ４０が介在され、当該態様の場合に
は、内部クロック信号を停止し（ステップＳ４１）且つ
タイマカウントを開始した（ステップＳ４２）状態で先
に周波数の変更を行い（ステップＳ４３）、タイマカウ
ント終了後に（ステップＳ４４）クロック信号の供給を
再開して（ステップＳ４５）、動作電圧を変更する（ス
テップＳ４６）ものである。

【００６５】上記第３の実施例によれば以下の作用効果
を有する。（１）クロック周波数と動作電圧の切換え態
様を指示する制御情報は中央処理装置によって書換え可
能にモードレジスタ３０７に設定されるから、シングル
チップマイクロコンピュータ３に内蔵された回路モジュ
ールの性能やデータ処理の軽重に応じて当該制御情報を
必要に応じて書換えることで、回路モジュールの動作電
圧と動作周波数に対する自由な切換えを実現できる。し
たがって、相対的に高速のデータ処理を要しないタスク
若しくは回路モジュールに対しては低消費電力を優先さ
せ、相対的に処理の高速性を要するタスク若しくは回路
モジュールに対しては電力消費量の増大を許容して、こ
れによって全体としてのデータ処理効率を向上させつつ
低消費電力を実現することができる。更に、所定の回路
モジュール毎に個別的にクロック周波数と電源電圧の切
換えを可能にすることにより、上記全体としてのデータ
処理効率を向上させつつ低消費電力化を図る制御を更に
きめ細かく実現できる。

【００６６】（２）第２の制御手段３３４２により、上
記第１実施例同様に周波数と動作電圧の不所望な切換え
態様による誤動作を防止することができる。

【００６７】（３）第１の制御手段３３４１により上記
第１実施例同様にクロック信号周波数と動作電圧の切換
え手順の点において回路モジュールが誤動作する虞を未
然にを防止することができる。

【００６８】図１３には本発明に係るデータ処理装置の
第４実施例が示される。図１に示されるものと同一機能
を有る回路ブロックには同一符合を付してその詳細な説
明を省略する。図１３に示される第４実施例は、図６に
示される実施例に対して電源回路３１０とクロック発生
回路３２０をシングルチップマイクロコンピュータ４の
外部に配置し、電源電圧の選択信号４００と周波数の選
択信号４０１をマイクロコンピュータ４から受け取っ
て、それにより指示される電圧の電源を複数個の電源ピ
ン４０２に、それにより指示される周波数のクロック信
号を複数個のクロック入力ピン４０３に供給する。ま
た、特に図示はしないが、図６の実施例においてモード
レジスタ３０７に外部電源回路と外部クロック発生回路
の動作選択のための制御情報指定フィールドを設け、こ
れによって設定された値に応ずる制御信号をチップの外
部に出力可能にして、図６の実施例において電源ピン３
１１に供給される電源電圧とクロック入力ピン３２１に
供給される外部クロック信号の周波数をも切換え可能に
することができる。

【００６９】図１４には本発明に係るデータ処理装置の
第５実施例が示される。同図に示されるものは回路基板
に形成されるようなマルチチップマイクロコンピュータ
とされ、夫々半導体集積回路化された中央処理装置５０
０、ディスプレイコントローラ５０１、メモリ５０２、
コプロセッサ５０３、及び入出力回路５０４などが外部
バスを共有して構成される。このシステムにおいて上記
中央処理装置５００、ディスプレイコントローラ５０
１、メモリ５０２、コプロセッサ５０３は、クロック信
号及び動作電源の電圧が個別的に切換え可能にされる。
そのために、上記クロック発生回路３２０、電源回路３
１０が設けられ、また、中央ｋ処理装置５００には上記
モードレジスタ３０７及び制御部３３０が内蔵されてい
る。この実施例においてモードレジスタには上記中央処
理装置５００、ディスプレイコントローラ５０１、メモ
リ５０２、コプロセッサ５０３の動作周波数と動作電圧
を個別的に設定するための記憶領域が割当てられてい
る。

【００７０】〔２〕次に、内部バスが階層化されたデー
タ処理装置に対する動作周波数切換えに係る発明の実施
例を図１５から図３２を参照して説明する。

【００７１】図１５には本発明の別の実施例に係るマイ
クロコンピュータ６が示される。同図に示されるマイク
ロコンピュータ６は、例えば公知の半導体集積回路製造
技術によって単結晶シリコンのような１個の半導体基板
に形成される。このマイクロコンピュータは、特に制限
されないが、ＣＰＵバス（第１の内部バス）６０、キャ
ッシュバス（第２の内部バス）７０、及び周辺バス（第
３の内部バス）８０から成るスリーバス構成を有する。
夫々のバス６０，７０，８０はデータ、アドレス、制御
信号の各信号線群を備えている。ＣＰＵバス６０には中
央処理装置（ＣＰＵ）６１、キャッシュメモリ装置６
２、アドレス変換バッファ（ＴＬＢ）６３、クロック制
御回路６５、及びブレークコントローラ６４が結合され
る。キャッシュメモリ装置６２は他方においてキャッシ
ュバス７０に結合され、当該キャッシュバス７０には周
辺バスインタフェース７１、バスコントローラ７２、及
び入出力回路７３が結合される。入出力回路７３は図示
しない外部バスに結合され、バスコントローラ７２は外
部バスに結合された回路モジュールとキャッシュバス７
０とのインタフェース制御を行う。周辺バスインタフェ
ース７１は周辺バス８０に接続されたタイマ８１、割り
込みコントローラ８２、シリアルインタフェース８３の
ような周辺回路モジュールに対するインタフェース制御
を行う。周辺バス８０にはバスマスタは結合されない。

【００７２】本実施例のマイクロコンピュータ６は論理
アドレス空間を論理ページと呼ばれる単位に分割し、そ
のページ単位に物理アドレスへのアドレス変換を行うた
めの仮想記憶をサポートする。上記アドレス変換バッフ
ァ６３はメモリ部とその制御部とを備える。メモリ部は
論理ページ番号と物理ページ番号とに関する変換対など
をＴＬＢエントリとして格納する連想メモリとされ、そ
の制御部は中央処理装置６１が出力する論理アドレスを
メモリ部を用いて物理アドレスに変換する制御を行う。
ＴＬＢミスの場合にはその論理アドレスに対応されるＴ
ＬＢエントリは制御部を介して外部のページテーブルか
ら読み込まれる。

【００７３】中央処理装置６１は例えば４ギガバイトの
論理アドレス空間をサポートするために３２ビットのア
ドレスを利用する。中央処理装置６１の回路ブロック内
には汎用レジスタや算術論理演算器などで代表される演
算部と、プログラムカウンタなどの制御用レジスタ群、
そして命令のフェッチや解読そして命令実行手順を制御
したり演算制御を行う制御部を供える。この中央処理装
置６１は入出力回路７３を介して図示しない外部メモリ
から命令をフェッチし、その命令記述に応じたデータ処
理を行う。

【００７４】キャッシュメモリ装置６２は、特に制限さ
れないが、連想メモリ部とキャッシュ制御部を備える。
メモリ部に対するインデックスは論理アドレスの一部を
用いて行われ、エントリのタグ部には物理アドレスが保
有され、インデックスされたタグ部はその論理アドレス
がアドレス変換バッファ６３で変換された物理アドレス
と比較され、その比較結果に応じてキャッシュミス／ヒ
ットを判定する。キャッシュミスの場合に当該キャッシ
ュミスに係るデータ又は命令はキャッシュ制御部がバス
コントローラ７２及び入出力回路７３を介して図示しな
い外部メモリから読み込み、読み込まれたデータ又は命
令は新たなキャッシュエントリとしてキャッシュメモリ
装置６２に格納されると共に、ＣＰＵバス６０に供給さ
れる。ＣＰＵバス６０とキャッシュバス７０とのインタ
フェースはキャッシュメモリ装置６２に含まれるキャッ
シュ制御部が行う。連想メモリ部のデータ入出力端子及
びアドレス入力端子はＣＰＵバス６０に結合されてい
る。

【００７５】クロックパルスジェネレータ９はＣＰＵク
ロック信号（第１のクロック信号）９１、バスクロック
信号（第２のクロック信号）９２、及び周辺クロック信
号（第３のクロック信号）９３を出力する。ＣＰＵクロ
ック信号９１はＣＰＵバス６０に結合された回路モジュ
ール（ＣＰＵ６１，キャッシュメモリ装置６２，ＴＬＢ
６３，ブレークコントローラ６４，クロック制御回路６
５）のための動作クロック信号とされる。バスクロック
信号９２は、キャッシュバス７０に結合された回路モジ
ュール（周辺バスインタフェース７１，バスコントロー
ラ７２，入出力回路７３）のための動作クロック信号と
される。周辺クロック信号９３は、周辺バス８０に結合
された回路モジュール（タイマ８１，割り込みコントロ
ーラ８２，シリアルインタフェース８３）のための動作
クロック信号とされる。クロック制御回路６５は、ＣＰ
Ｕバス６０を介して中央処理装置６１にて設定された制
御情報により上記ＣＰＵクロック信号９１と周辺クロッ
ク信号９３の周波数を動的に変更可能とする。

【００７６】ここで、ＣＰＵクロック信号９１は中央処
理装置６１、キャッシュメモリ装置６２、及びアドレス
変換バッファ６３などの高速動作されるべき回路モジュ
ール用のクロック信号とされる。周辺クロック信号９３
は高速動作不要な内蔵周辺回路モジュールとのためのク
ロック信号とされる。それらクロック信号９１，９３は
クロック制御回路６５に対する設定内容次第で信号周波
数が動的に変更可能にされる。バスクロック信号９２は
入出力回路７３を介して接続されるメモリなどの外部デ
バイスの動作速度に合わせたクロック信号とされるか
ら、信号周波数の動的な変更対象とはされない。上記ク
ロック信号９１，９３の周波数変更のためにクロックパ
ルスジェネレータ９の内部状態が変更されたときも、バ
スクロック信号９２の周波数を変更しないようにクロッ
クパルスジェネレータ９はクロック制御回路６にて制御
される。

【００７７】図１６にはクロックパルスジェネレータ９
及びクロック制御回路６５の詳細な一例ブロック図が示
される。上記クロックパルスジェネレータ９は、外部ク
ロック源に結合可能な第１の接続端子として振動子接続
用の端子ＸＴＡＬ及び振動子接続又は外部クロック信号
入力用の端子ＥＸＴＡＬ、別の外部クロック源に結合可
能な第２の接続端子として外部クロック入力又は出力用
の端子ＣＫＩＯを備える。

【００７８】水晶発振器９１０、セレクタ９１１、ＰＬ
Ｌ回路９１２、分周器９１３、セレクタ９１４は、端子
ＸＴＡＬ，ＥＸＴＡＬに結合された第１の周波数変更手
段を構成し、セレクタ９２０及びＰＬＬ回路９２１は端
子ＣＫＩＯに結合された第２の周波数変更手段を構成す
る。水晶発振器９１０は端子ＸＴＡＬ，ＥＸＴＡＬに接
続された水晶振動子の固有振動を利用した例えばオーバ
ートーン型やゲート型の回路で構成される。セレクタ９
１１は水晶発振器９１０の出力又は端子ＥＸＴＡＬから
直接供給されるクロック信号の一方を選択する。ＰＬＬ
回路９１２は端子ＣＡＰ２を介してＰＬＬ容量が結合さ
れ、入力クロック信号の同期と逓倍を行う。逓倍率は１
倍又は４倍とされる。分周器９１３は入力クロック信号
を１／２分周する。セレクタ９１４はＰＬＬ回路９１２
の出力又は分周器９１３の出力の一方を基本クロック信
号９１５として選択する。上記セレクタ９１４から出力
される基本クロック信号９１５はその動作が選択された
ときクロックバッファ９５０を介して端子ＣＫＩＯから
外部に出力可能にされる。９５１はそのためのクロック
信号出力経路である。上記セレクタ９２０はセレクタ９
１４からの基本クロック信号９１５又は端子ＣＫＩＯか
ら入力されたクロック信号を選択する。ＰＬＬ回路９２
１は端子ＣＡＰ１を介してＰＬＬ容量が結合され、セレ
クタ９２０からの入力クロック信号の同期と逓倍を行
う。逓倍率は１倍、２倍又は４倍とされる。セレクタ９
３０，９３１はセレクタ９１４から出力される基本クロ
ック信号９１５又はＰＬＬ回路９２１から出力されるク
ロック信号を選択する選択手段を構成する。分周器９４
０、分周器９４１、セレクタ９４２，９４３，９４４
は、セレクタ９３０，９３１で選択されたクロック信号
を受けて上記ＣＰＵクロック信号９１、周辺クロック信
号９３、及びバスクロック信号９２の周波数を各別に変
更可能にする第３の周波数変更手段を構成する。分周器
９４０はセレクタ９３０からのクロック信号を、分周比
１、１／２、１／４で分周し、その何れか一つをセレク
タ９４２が選択してＣＰＵクロック信号９１とする。分
周器９４１はセレクタ９３１からのクロック信号を、分
周比１、１／２、１／４で分周し、その何れか一つをセ
レクタ９４３が選択して周辺クロック信号９３とし、ま
たその何れか一つをセレクタ９４４が選択してバスクロ
ック信号９２とする。

【００７９】クロック制御回路６５はクロックパルスジ
ェネレータ９の動作を制御する。その制御態様は、モー
ド端子ＭＤ０，ＭＤ１，ＭＤ２に対する外部からの設定
状態と、中央処理装置６１によるクロック制御レジスタ
６５０に対する設定状態とに大別される。本実施例にお
いて外部クロック源は端子ＸＴＡＬ，ＥＸＴＡＬに結合
される水晶振動子、端子ＥＸＴＡＬからの外部クロック
信号、端子ＣＫＩＯからの外部クロック信号の３通りの
何れかとされる。どれを採用するかによってクロックパ
ルスジェネレータにおけるクロック信号の伝達経路が相
違されなければならず、少なくともセレクタ９１１と９
２０の選択状態が決定されなければ、ＣＰＵクロック信
号９１が発生されず中央処理装置６１は動作できないか
ら、その何れを採用しているかは中央処理装置６１によ
るクロック制御レジスタ６５０への制御情設定では対処
できない。この意味においてもモード端子ＭＤ０〜ＭＤ
２によるクロックパルスジェネレータ９の動作制御が必
要とされる。更に、クロック制御回路６５はモード端子
ＭＤ０，ＭＤ１，ＭＤ２の状態とクロック制御レジスタ
６５０の設定値とに従い、基本クロック信号９１５によ
ってクロック信号９１〜９３を生成する場合にはバスク
ロック信号９２の周波数が基本クロック信号９１５の周
波数に一致するようにセレクタ９４４の選択状態を制御
し、端子ＣＫＩＯから供給されるクロック信号によって
クロック信号９１〜９３を生成する場合にはバスクロッ
ク信号９２の周波数が端子ＣＫＩＯからのクロック信号
周波数に一致するようにセレクタ９４４の選択状態を制
御する。これは、バスクロック信号９２の周波数は外部
に接続される外部デバイスの許容動作速度に応じて一定
に保たれなければならないから、モード端子ＭＤ０〜Ｍ
Ｄ２によるクロックモードの選択状態やクロック制御レ
ジスタ６５０を介するＣＰＵクロック信号９１及び周辺
クロック信号９３の動的な周波数変更に際して、バスク
ロック信号９２の周波数を自動的に一定に保つためであ
る。

【００８０】図１７にはクロック制御レジスタの一例が
示される。ビットＰＬＬＥＮはＰＬＬ回路９２１のイネ
ーブルビットでありＰＬＬＥＮ＝１はイネーブル、ＰＬ
ＬＥＮ＝０はディスエーブルを指示する。ビットＰＬＬ
ＥＮ＝１にされるとセレクタ９３０，９３１は共にＰＬ
Ｌ回路９２１の出力を選択する状態に制御される。ビッ
トＳＴＣ１，ＳＴＣ０はＰＬＬ回路９２１の周波数逓倍
率を指示するビットであり例えば逓倍率１倍（ＳＴＣ１
＝０，ＳＴＣ０＝０）、２倍（ＳＴＣ１＝０，ＳＴＣ０
＝１）、４倍（ＳＴＣ１＝１，ＳＴＣ０＝１）を指示す
ることができる。ビットＣＦＣ１，ＣＦＣ０はＣＰＵク
ロック信号９１の分周率即ちセレクタ９４２による選択
を指示するビットであり、例えば分周率１（ＣＦＣ１＝
０，ＣＦＣ０＝０）、分周率１／２（ＣＦＣ１＝０，Ｃ
ＦＣ０＝１）、分周率１／４（ＣＦＣ１＝１，ＣＦＣ０
＝１）を選択することができる。ビットＰＦＣ１，ＰＦ
Ｃ０は周辺クロック信号９３の分周率即ちセレクタ９４
３による選択を指示するビットであり、例えば分周率１
（ＰＦＣ１＝０，ＰＦＣ０＝０）、分周率１／２（ＰＦ
Ｃ１＝０，ＰＦＣ０＝１）、分周率１／４（ＰＦＣ１＝
１，ＰＦＣ０＝１）を選択することができる。ビットＭ
ＳＴ１はタイマ８１への周辺クロック信号９３の供給を
選択的に停止させる為の制御ビットであり、例えばＭＳ
Ｔ１＝０で供給許容、ＭＳＴ＝１で供給停止を指示す
る。ビットＭＳＴ０はシリアルインタフェース８３への
周辺クロック信号９３の供給を選択的に停止させる為の
制御ビットであり、例えばＭＳＴ０＝０で供給許容、Ｍ
ＳＴ＝０で供給停止を指示する。上記クロック制御制御
レジスタ６５０は、パワーオンリセットやマニュアルリ
セットなどによるマイクロコンピュータの初期化に際し
て、その全ビットがハードウェアで（中央処理装置６１
による命令実行によらずに）論理値”０”に初期化され
る。上述の理由により、セレクタ９４４によるバスクロ
ック信号９２の周波数選択状態はクロック制御レジスタ
６５０を介して任意に行うようにはなっていない。

【００８１】図１８にはモード端子ＭＤ０〜ＭＤ２によ
って設定される７通りのクロックモードが示される。図
１８に示されるＮｏ．０とＮｏ．１のクロックモード
は、端子ＥＸＴＡＬをクロック供給源とし、それをＰＬ
Ｌ回路９１２で逓倍（クロックモードＮｏ．０は逓倍率
１倍、クロックモードＮｏ．１は逓倍率４倍）して得ら
れるクロック信号を基本クロック信号９１５とするよう
にセレクタ９１１，９１４の選択状態を制御する。それ
らクロックモードにおいてクロックバッファ９５０は出
力動作可能にされ、端子ＣＫＩＯはクロック出力に利用
され、セレクタ９２０は基本クロック信号９１５の選択
状態に制御される。上述のようにＰＬＬ回路９２１の動
作はクロック制御レジスタ６５０の初期状態において禁
止されている。セレクタ９３０，９３１はセレクタ９１
４から出力される基本クロックの選択状態にされる。セ
レクタ９４４は、バスクロック信号９２の周波数を基本
クロック信号９１５の周波数に一致させるようにクロッ
ク制御回路６５が自動的に制御する。マイクロコンピュ
ータのリセットに際してクロック制御レジスタ６５の状
態は中央処理装置６１の動作を介することなく一定の値
に初期化されるから、モード端子ＭＤ０〜ＭＤ２による
クロックモードが決定されれば、リセット時においてク
ロック信号９１〜９３はマイクロコンピュータの各部に
供給され、中央処理装置６１は命令を実行可能にされ
る。その後、中央処理装置６１がクロック制御レジスタ
６５０の値を書き換えることによってＣＰＵクロック信
号９１と周辺クロック信号９３の周波数は動的に変更可
能にされる。例えばＰＬＬ回路９２１の動作が可能にさ
れると（ＰＬＬＥＮ＝１）、セレクタ９３０，９３１は
ＰＬＬ回路９２１の出力を選択し、分周回路９４０，９
４１にはＰＬＬ回路９２１で逓倍されたクロック信号が
供給される。このときＰＬＬ回路９２１の逓倍率が２倍
ならばセレクタ９４４は分周比１／２を、逓倍率が４倍
ならばセレクタ９４４は分周比１／４を選択してバスク
ロック信号９２の周波数を一定に保つようにする。

【００８２】図１８に示されるＮｏ．２，Ｎｏ．３のク
ロックモードは、クロック供給源を水晶発振器９１０と
し、それをＰＬＬ回路９１２で逓倍（クロックモードＮ
ｏ．２は逓倍率４倍、クロックモードＮｏ．３は逓倍率
４倍逓倍率１倍）して得られるクロック信号を基本クロ
ックとするようにセレクタ９１１，９１４の選択状態を
制御する。その他の制御状態はクロックモードＮｏ．
０，Ｎｏ．１の場合と同様である。

【００８３】図１８に示されるＮｏ．４，Ｎｏ．５のク
ロックモードは、ＰＬＬ回路９１２を動作させずセレク
タ９１１，９１４にて分周器９１３を通る経路を選択さ
せて基本クロックを生成する。クロックモードＮｏ．４
におけるクロック源は端子ＥＸＴＡＬから供給される外
部クロック信号、クロックモードＮｏ．５におけるクロ
ック源は水晶発振器９１０とされる。その他の制御状態
はクロックモードＮｏ．０，Ｎｏ．１の場合と同様であ
る。

【００８４】図１８に示されるＮｏ．６のクロックモー
ドは、端子ＣＫＩＯから供給されるクロック信号をクロ
ック源とし、ＰＬＬ回路９２１の動作を選択し、当該Ｐ
ＬＬ回路９２１の出力をセレクタ９３０，９３１に選択
させる。当該クロックモードにおいてクロックバッファ
９５０は出力動作不可能にされる。当該動作クロックモ
ードにおいてはクロック制御レジスタ６５０のビットＰ
ＬＬＥＮによるＰＬＬ回路９２１の動作選択は無効にさ
れる。例えばクロック制御回路６５はクロックモードＮ
ｏ．６が設定されたときビッＰＬＬＥＮを論理値”１”
に強制する（ビットＰＬＬＥＮを強制的にプルアップす
るような回路が活性化される）。従って中央処理装置６
１による当該ビットＰＬＬＥＮの書き換えは実質的に不
可能にされる。その他のクロックモードにおいてＰＬＬ
回路９２１の動作はクロック制御レジスタ６５０のビッ
トＰＬＬＥＮによって任意に設定可能である。

【００８５】以上のように、クロック制御回路６５は、
モード端子ＭＤ０〜ＭＤ２の状態に従って、第１の周波
数変更手段に含まれるＰＬＬ回路９１２及び分周器９１
３による周波数変更率を決定して端子ＸＴＡＬ，ＥＸＴ
ＡＬから分周器９４０，９４１の入力にクロック信号を
伝達可能にし、且つバスクロック信号９２の周波数が基
本クロック信号の周波数に一致するようにセレクタ９４
４を制御する第１の状態、又は端子ＣＫＩＯからＰＬＬ
回路９２１にクロック信号を伝達可能に制御する第２の
状態を選択する。更に、上記クロック制御レジスタ６５
０に設定された制御情報に従ってＰＬＬ回路９２１によ
る周波数変更率とセレクタ９４２，９４３によるＣＰＵ
クロック信号９１及び周辺クロック信号９３の周波数選
択を可変に制御すると共に、クロック端子ＭＤ０〜ＭＤ
２にて指定された上記第２の状態においてはセレクタ９
４４で選択されるバスクロック信号９２の分周器９４１
による分周率と上記クロック制御レジスタ６５０にて指
定されたＰＬＬ回路９２１の逓倍率との積が１となる
（換言すればバスクロック信号９２の周波数が端子ＣＫ
ＩＯからの入力クロック信号周波数に一致する）ように
セレクタ９４４を選択制御する。

【００８６】図１９及び図２０にはクロック信号サイク
ルとバスサイクルの一例タイミングチャートが示され
る。図１９においてクロック信号の周波数比は、ＣＰＵ
クロック信号９１：周辺クロック信号９３：バスクロッ
ク信号９２＝１：１／２：１／４とされ、それに応じて
ＣＰＵバス６０、キャッシュバス７０及び外部バス、周
辺バス８０のバスサイクルが決定されている。この例は
中央処理装置６１のデータ処理速度を優先させるために
中央処理装置６１を高速動作せせる場合の一例とされ
る。図２０の例は、図１９に対し、バスクロック信号９
２及び周辺クロック信号９３の周波数を一定のままＣＰ
Ｕクロック信号９１の周波数を１／２に変更したときの
様子が示され、中央処理装置６１の性能よりも低消費電
力を優先させるときの設定例であり、周辺モジュールと
外部バスアクセスの速度を一定に保ちながら中央処理装
置６１の消費電力が半分に低減される。図１９及び図２
０において外部バスのバスサイクルはキャッシュバス７
０のバスサイクルと同じとされている。バスコントロー
ラ７２はバスクロック信号９２に同期動作され、そのよ
うなバスコントローラ７２が起動する外部バスサイクル
はやはり同様にバスクロック信号９２に同期されるから
である。

【００８７】図１６においてクロック制御回路６５はク
ロックドライバ制御信号６５１、タイマ８１へのクロッ
ク供給停止制御信号６５２、及びシリアルインタフェー
ス８３へのクロック供給停止制御信号６５３を生成す
る。クロックドライバ制御信号６５１は、クロック制御
レジスタ６５０の書き換えによって分周率や逓倍率など
のクロックパルスジェネレータ９の内部状態が変更され
たとき、クロック信号９１〜９３が安定化するまでそれ
らクロック信号９１〜９３によって回路モジュールが動
作されるのを禁止するための制御信号である。夫々の回
路モジュールは図２１の（Ａ）に例示的に示されるよう
にクロックドライバ１０００とロジック回路１１００を
備える。図２１の（Ｂ）にはクロックドライバ１０００
の一例が示される。この例に従えばクロックドライバ１
０００はそれを含む回路モジュールの種別に応じてＣＰ
Ｕクロック信号９１、周辺クロック信号９３、又はバス
クロック信号９２をクロックパルスジェネレータから受
け、これをノンオーバラップ２相のモジュール内クロッ
ク信号ＣＫ１，ＣＫ２としてロジック回路１１００に供
給する。２入力ナンドゲート１００１及び遅延回路（直
列８段のインバータ回路）１００２は一方のクロック信
号ＣＫ１における立ち上がり及び立ち下がりのノンオー
バラップ期間を決定し、２入力ナンドゲート１００３、
遅延回路（直列７段のインバータ回路）１００４及び２
入力ノアゲート１００５は他方のクロック信号ＣＫ２に
おける立ち上がり及び立ち下がりのノンオーバラップ期
間を決定する。クロックパルスジェネレータ９からのク
ロック信号９１、９２又は９３は２入力ノアゲート１０
０６の一方の入力端子に供給され、当該ノアゲート１０
０６の他方の入力端子には上記ノアゲート１００５の他
方の入力端子と共にクロックドライバ制御信号６５１が
供給され、当該クロックドライバ制御信号６５１が論理
値”１”にされると、双方のノアゲート１００５，１０
０６の出力が論理値”０”に固定され、これによってク
ロック信号ＣＫ２は論理値”０”に、クロック信号ＣＫ
１は論理値”１”に固定される。これにより、ロジック
回路１１００内部において内部ロック信号ＣＫ１，ＣＫ
２に同期動作される回路の動作は停止され、その内部状
態を保持することができる。クロック制御回路６５は、
例えばクロック制御レジスタ６５０に対する書込みサイ
クルの終了を検出したとき、クロックドライバ制御信号
６５１を一定期間論理値”０”から論理値”１”に変化
させる。その期間はクロックパルスジェネレータ９の内
部状態が変更されてからクロック信号９１，９２，９３
が安定化されるまでの期間とされ、その回路特性によっ
て決まる。当該期間の管理は、例えばクロックドライバ
制御信号６５１によっても、またタイマへのクロック供
給停止制御信号６５２によっても動作が停止されない図
示しないタイマで行うことができる。

【００８８】タイマへのクロック供給停止制御信号６５
２はクロック制御レジスタ６５０のビットＭＳＴ１によ
ってその論理値が決定され、シリアルインタフェースへ
のクロック供給停止制御信号６５３は同じくビットＭＳ
Ｔ０の論理値によって決定される。特に図示はしないが
タイマとシリアルインタフェースにおけるクロックドラ
イバにおいて図２１の（Ｂ）に示されるノアゲートは３
入力とされ、そのひとつの入力に対応してクロック供給
停止制御信号６５２又は６５３が供給され、それら回路
モジュールにおける内部クロック信号ＣＫ１，ＣＫ２を
任意に停止できるようになっている。

【００８９】図２２には本実施例のマイクロコンピュー
タ６と外部メモリとの接続態様が示される。同図におい
てマイクロコンピュータ６の外部インタフェース信号
は、アドレス信号Ａ２６−Ａ０、データＤ３１−Ｄ０、
チップセレクト信号ＣＳ０＃（記号＃はそれが付された
信号がローイネーブル信号であることを意味する）〜Ｃ
Ｓ４＃、リード信号ＲＤ＃、データネーブル信号ＤＱＭ
ＬＬ／ＷＥ０＃，ＤＱＭＬＵ／ＷＥ１＃，ＤＱＭＵＬ／
ＷＥ２＃，ＤＱＭＵＵ／ＷＥ３＃、リード・ライト信号
Ｒ／Ｗ＃、ロウアドレスストローブ信号ＲＡＳ＃／ＣＳ
＃、カラムアドレスストローブ信号ＣＡＳ＃／ＣＥ＃／
ＣＡＳＨＨ＃、カラムアドレスストローブ信号ＣＡＳＨ
Ｌ＃，ＣＡＳＬＨ，ＣＡＳＬＬ＃などとされる。上記ア
ドレス信号Ａ２６−Ａ０、書込み時におけるデータＤ３
１−Ｄ０、そしてチップセレクト信号ＣＳ０＃などの各
種アクセス制御信号の変化タイミングは上記バスコント
ローラ７２が制御し、それらはバスクロック信号９２に
同期して変化される。

【００９０】上記ロウアドレスストローブ信号ＲＡＳ＃
／ＣＳ＃は、ＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）及びＳＤＲＡＭ（シンクロナスＤＲＡ
Ｍ）に使用されるときそれらにとってのローアドレスス
トローブ信号とされ、ＰＳＲＡＭ（擬似スタティック・
ランダム・アクセス・メモリ）に使用するときはそれら
にとってのチップイネーブル信号とされる。カラムアド
レスストローブ信号ＣＡＳ＃／ＣＥ＃／ＣＡＳＨＨ＃
は、ＳＤＲＡＭに使用されるときそれにとってのカラム
アドレスストローブ信号とされ、ＤＲＡＭに使用すると
きはそれにとっての最上位バイト選択のカラムアドレス
ストローブ信号とされ、ＰＳＲＡＭに使用されるときそ
れにとってのアウトプットイネーブル信号とされる。カ
ラムアドレスストローブ信号ＣＡＳＨＬ＃はＤＲＡＭに
使用されるときそれにとって２バイト目のカラムアドレ
スストローブ信号とされ、カラムアドレスストローブ信
号ＣＡＳＬＨはＤＲＡＭに使用されるときそれにとって
３バイト目のカラムアドレスストローブ信号とされ、カ
ラムアドレスストローブ信号ＣＡＳＬＬ＃はＤＲＡＭに
使用されるときそれにとって４バイト目のカラムアドレ
スストローブ信号とされる。データネーブル信号ＤＱＭ
ＬＬ／ＷＥ０＃は、ＳＤＲＡＭに使用されるときそれに
とって最下位バイト選択を、その他のメモリに使用され
るときは最下位バイトの書込みを指示する。データネー
ブル信号ＤＱＭＬＵ／ＷＥ１＃は、ＳＤＲＡＭに使用さ
れるときそれにとって３バイト目選択を、その他のメモ
リに使用されるとき３バイト目の書込みを指示する。デ
ータネーブル信号ＤＱＭＵＬ／ＷＥ２＃は、ＳＤＲＡＭ
に使用されるときそれにとって２バイト目選択を、その
他のメモリに使用されるときは２バイト目の書込みを指
示する。データネーブル信号ＤＱＭＵＵ／ＷＥ３＃は、
ＳＤＲＡＭに使用されるときそれにとって最上位バイト
選択を、その他のメモリに使用されるときは最上位バイ
トの書込みを指示する。尚、図示はしないがその他に、
バススタート信号、バス権要求信号、バス使用許可信号
などを出力し、また、バス解放要求信号、ウェイト信号
などを入力する。また図１６に示される外部端子群は図
示を省略してある。

【００９１】図２２において夫々の信号は外部バス１２
００を介してＤＲＡＭ１３００〜１３０３やＳＲＡＭ１
３０４〜１３０６などのその他のメモリと接続される。
図２２に示されるＤＲＡＭ１３００〜１３０３はデータ
入出力が８ビット（バイト）単位で行われるもの（×８
ＤＲＡＭ）とされる。ＤＲＡＭ１３００〜１３０３やＳ
ＲＡＭ１３０４〜１３０６の端子Ａはアドレス入力端
子、Ｄはデータ入出力端子、ＲＡＳ＃はローアドレスス
トローブ信号入力端子、ＣＡＳ＃はカラムアドレススト
ローブ信号入力端子、ＷＥ＃はライトイネーブル信号入
力端子、ＣＳ＃はチップセレクト信号の端子、ＯＥ＃は
アウトプットイネーブル信号の入力端子である。

【００９２】図２３にはデータの並列入出力ビット数が
１６ビットのＤＲＡＭ１３０７，１３０８を採用した場
合の接続態様が示される。この例においてＤＲＡＭ１３
０７，１３０８の端子ＵＣＡＳ＃は上位側のカラムアド
レスストローブ信号入力端子、ＬＣＡＳ＃は下位側のカ
ラムアドレスストローブ信号入力端子であり、その他は
図２２と同様である。

【００９３】図２４にはデータの並列入出力ビット数が
８ビットのＳＤＲＡＭ１３１０〜１３１３を採用した場
合の接続態様が示される。ＳＤＲＡＭ１３１０〜１３１
３は、ＤＲＡＭに比べ、クロックに同期してデータ、ア
ドレス、及び制御信号を入出力できるため、ＤＲＡＭと
同様の大容量メモリをＳＲＡＭに匹敵する高速動作可能
に実現でき、従来のＤＲＡＭ以上の高速アクセスと大容
量を低価格で実現可能となるメモリである。マイクロコ
ンピュータ６はＳＤＲＡＭとのインタフェースのために
クロックイネーブル信号ＣＫＥを出力すると共に前記端
子ＣＫＩＯからクロック信号ＣＬＫを出力する。ＳＤＲ
ＡＭのＣＬＫはクロック信号ＣＬＫの入力端子、ＣＫＥ
はクロックイネーブル信号ＣＫＥ入力端子、ＣＳ＃はチ
ップセレクト信号入力端子、ＣＡＳ＃はカラムアドレス
ストローブ信号入力端子、ＲＡＳ＃はロウアドレススト
ローブ信号入力端子、ＷＥ＃はライトイネーブル信号入
力端子、Ａはアドレス信号入力端子、Ｄはデータ入出力
端子である。ＳＤＲＡＭの動作モード（ロウアドレス信
号の取り込み、カラムアドレス信号を取り込んで書込
み、カラムアドレス信号を取り込んで読み出しなど）は
外部からのメモリ制御信号及びアドレス信号の所定下位
ビットによって図示しないモードレジスタにコマンドが
書き込まれることによって決定される。クロック信号Ｃ
ＬＫはＳＤＲＡＭのマスタクロックとされ、その他の外
部入力信号は例えば当該クロック信号ＣＬＫの立ち上が
りエッジに同期して有意とされる。端子ＳＣ＃に与えら
れるチップセレクト信号はそのローレベルによってコマ
ンド入力サイクルの開始を指示する。クロックイネーブ
ル信号ＣＫＥは次のクロック信号の有効性を指示する信
号であり、当該信号ＣＫＥがハイレベルであれば次のク
ロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロ
ーレベルのときは無効とされる。

【００９４】図２５にはデータの並列入出力ビット数が
１６ビット（×１６）のＳＲＡＭ１３１４，１３１５を
採用した場合の接続態様が示される。この例においてＳ
ＤＲＡＭ１３１４，１３１５の端子ＤＱＭＵは上位側の
データイネーブル信号入力端子、ＤＱＭＬは下位側のデ
ータイネーブル信号入力端子であり、その他は図２４と
同様である。

【００９５】図２６から図３０には図２２又は図２３で
示されるＤＲＡＭのバスアクセスタイミングの一例がバ
スクロック信号９２の周波数を変えて示される。バスコ
ントローラはバスクロック信号９２に同期してロウアド
レスストローブ信号などの各種メモリアクセス制御信号
を生成すると共にデータの入出力を行う。各図において
Ｄ３１−Ｄ０はデータ、アドレス下位側ビットはＤＲＡ
Ｍに供給されて実際に使用されるアドレスビット、アド
レス上位側ビットはＤＲＡＭには供給されないアドレス
ビットを意味する。ＢＳ＃はバスサイクルの開始を示す
バススタート信号であり、マイクロコンピュータ６のバ
スコントローラ７２が出力する。図２６から図３０にお
いてＴｒ、Ｔｒ１、Ｔｒ２、Ｔｒ３はロウ系動作ステー
ト、Ｔｃ１、Ｔｃ２、Ｔｃ３はカラム系動作ステート、
Ｔｐはプリチャージ動作ステートである。図２６におい
てバスクロック信号９２の周波数φは１８．６ＭＨｚよ
りも小さい場合とされ、それにおけるＤＲＡＭのメモリ
サイクルは例えばＴｒ，Ｔｃ１，Ｔｃ２の３サイクルと
され、図２７において（１８．８ＭＨｚ≦φ≦２８．５
ＭＨｚ）ＤＲＡＭのメモリサイクルはＴｒ１，Ｔｒ２，
Ｔｃ１，Ｔｃ２，Ｔｐの５サイクルとされ、図２８にお
いて（２８．５ＭＨｚ＜φ≦３７．７ＭＨｚ）ＤＲＡＭ
のメモリサイクルはＴｒ１，Ｔｒ２，Ｔｃ１，Ｔｃ２，
Ｔｃ３，Ｔｐの６サイクルとされ、図２９において（３
７．７ＭＨｚ＜φ＜４７ＭＨｚ）ＤＲＡＭのメモリサイ
クルはＴｒ１，Ｔｒ２，Ｔｃ１，Ｔｃ２，Ｔｃ３，Ｔ
ｐ，Ｔｐの７サイクルとされ、図３０において（４７．
７ＭＨｚ≦φ≦５６ＭＨｚ）ＤＲＡＭのメモリサイクル
はＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｃ１，Ｔｃ２，Ｔｃ３，
Ｔｐ，Ｔｐの８サイクルとされる。このように１メモリ
アクセス期間（バスクロック信号９２のサイクル数）が
バスクロック信号９２の周波数によって変化されるの
は、ＤＲＡＭなどの外部デバイスの動作可能な速度とバ
スクロック信号９２の周期を考慮してＤＲＡＭなどの外
部デバイスの動作可能速度に見合う１メモリアクセス期
間をバスクロック信号９２のサイクル数によって決定し
ているためである。そのようなサイクル数は、マイクロ
コンピュータ６のユーザがどの程度の動作速度の外部デ
バイスを採用するかによって相違される性質のものであ
る。例えばＤＲＡＭを図２６のようなサイクルを以て許
容最高速度で動作させるシステムに対し、バスクロック
信号９の周波数をそれよりも高くした別のシステムにお
いてそれと同じＤＲＡＭを許容最高速度で動作させると
きには、アクセスサイクル数は図２７乃至図３０に示さ
れるように多くされなければならない。本実施例におい
てバスコントローラ７２による外部バスアクセスの基本
的なバスクロック信号サイクル数は任意に設定可能にさ
れている。そのようなサイクル数は、特に制限されない
が、外部端子によってバスコントローラ内部のレジスタ
に設定される。

【００９６】図３１及び図３２には図２４又は図２５で
示されるＳＤＲＡＭに対するリード、ライトのバスアク
セスタイミングの一例が示される。各図においてＤ３１
−Ｄ０はデータ、アドレス下位側ビットはＳＤＲＡＭの
メモリセルを選択するためのロウアドレス及びカラムア
ドレスとされる。アドレスＡ１２，Ａ１１，Ａ１０又は
Ａ９はＳＤＲＡＭにロウアドレスの取り込み、カラムア
ドレスを取り込んでリード動作、カラムアドレスを取り
込んでライト動作などの動作モードを指示するための信
号とされる。アドレス上位側ビットはＳＤＲＡＭには供
給されないアドレスビットを意味する。ＢＳ＃はバスサ
イクルの開始を示すバススタート信号であり、マイクロ
コンピュータ６のバスコントローラ７２が出力する。バ
スコントローラ７２はＳＤＲＡＭに割り当てられたアド
レスに対するアクセスに際して図３１及び図３２に示さ
れるようにバスクロック信号９２に同期したバス制御を
行う。ＳＤＲＡＭはマイクロコンピュータ６の端子ＣＫ
ＩＯから出力されるクロック信号ＣＬＫを受けてそれに
同期動作する。図３１から図３２においてＴｒはロウ系
動作ステート、ＴｒｗはＴｒを引き延ばすためのウェー
トステート、Ｔｃ１はカラム系動作ステート、Ｔｃｗは
Ｔｃ１を引き延ばすためのウェートステート、Ｔｄ１は
データ読み込みステートである。リード動作とライト動
作ではメモリサイクルを構成するはステート数（バスク
ロック信号サイクル数）が相違されている。図３１のス
テートＴｒではロウアドレスが取り込まれ、Ｔｃ１では
リードコマンドによってカラムアドレスが取り込まれ、
カラムアドレスストローブ信号ＣＡＳ＃の立ち下がりか
ら３サイクル（バスクロック信号即ち端子ＣＫＩＯから
出力される外部クロック信号ＣＬＫのサイクル数）後に
データが読出される。図３２のステートＴｒではロウア
ドレスが取り込まれ、Ｔｃ１ではライトコマンドによっ
てカラムアドレスが取り込まれ、データに書込みが行わ
れる。

【００９７】内部バスが階層化されたマイクロコンピュ
ータ６に対する動作周波数切換えに係る上記実施例によ
れば以下の作用効果がある。（１）ＣＰＵバス６０、キ
ャッシュバス７０及び周辺バス８０に階層化されたマイ
クロコンピュータ６において、バスクロック信号９２
は、動的に周波数可変のクロック信号から除外してい
る。すなわち、ＣＰＵクロック信号９１及び周辺クロッ
ク信号９３はクロック制御回路６５に対する設定内容次
第で信号周波数が動的に変更可能にされるが、バスクロ
ック信号９２は入出力回路７３を介して接続されるメモ
リなどの外部デバイスの動作速度に合わせたクロック信
号とされるべきであるから、信号周波数の動的な変更対
象とはされない。上記クロック信号９１，９３の周波数
変更のためにクロックパルスジェネレータ９の内部状態
が変更されたときも、クロック制御回路６はバスクロッ
ク信号９２の周波数を変更しないようにクロックパルス
ジェネレータ９を制御する。

【００９８】（２）ＣＰＵクロック信号９１周波数を制
御情報にて動的に可変制御可能にすることにより、中央
処理装置６１が結合されるＣＰＵバス６０の回路モジュ
ールを必要に応じて高速動作させて高速データ効率を向
上させることができ、その逆に高速動作を要しないタス
クを実行するときにはクロック信号周波数を低くして低
消費電力を実現することができる。

【００９９】（３）周辺クロック信号９３の周波数を制
御情報にて動的に可変制御可能にすることにより、周辺
バス８０に結合された回路モジュールが周辺回路モジュ
ールであるという性質に鑑みてその機能や動作状態に応
じ他の回路モジュールとは独立的に動作速度を制御して
低消費電力化を促進させることができる。

【０１００】（４）クロック制御回路６５はモード端子
ＭＤ０，ＭＤ１，ＭＤ２の状態とクロック制御レジスタ
６５０の設定値とに従い、基本クロック信号９１５によ
ってクロック信号９１〜９３を生成する場合にはバスク
ロック信号９２の周波数が基本クロック信号９１５の周
波数に一致するようにセレクタ９４４の選択状態を制御
し、端子ＣＫＩＯから供給されるクロック信号によって
クロック信号９１〜９３を生成する場合にはバスクロッ
ク信号９２の周波数が端子ＣＫＩＯからのクロック信号
周波数に一致するようにセレクタ９４４の選択状態を制
御する。これにより、バスクロック信号９２の周波数は
外部に接続される外部デバイスの許容動作速度に応じて
一定に保たれなければならないから、モード端子ＭＤ０
〜ＭＤ２によるクロックモードの選択状態やクロック制
御レジスタ６５０を介するＣＰＵクロック信号９１及び
周辺クロック信号９３の動的な周波数変更に際して、バ
スクロック信号９２の周波数を自動的に一定に保つこと
ができる。

【０１０１】（５）端子ＣＫＩＯから出力される外部ク
ロック信号はバスクロック信号９２の周波数と一致され
るから、クロック信号に同期動作されるＳＤＲＡＭのよ
うな外部デバイスはバスコントローラ（バスクロック信
号９２を受け動作）７２の制御を受け、そのような外部
デバイスの同期動作用クロック信号として上記外部端子
ＣＫＩＯから出力されるクロック信号を利用することが
できる。これにより、本実施例マイクロコンピュータ６
はＳＤＲＡＭのようなクロック同期型外部デバイスに対
するアクセス制御を容易化することができる。換言すれ
ばそのような外部デバイスを外部バスを介して直結して
アクセス制御することができる。

【０１０２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１０３】動作周波数と電源電圧の双方を可変制御す
る発明に関し、例えば、モードレジスタのような記憶手
段に対する制御情報の設定はＣＰＵが行うことに限定さ
れず、外部の回路がデータバスを介して行い、或は外部
の回路が所定の外部端子を介して行ってもよい。また、
回路の電源は負電源であってもよく、その場合の動作電
圧の大小若しくは増減は絶対値的な大小を考慮して本発
明を適用する。回路モジュールは上記実施例で説明した
ものに限定される適宜変更可能である。また上記実施例
では動作電圧の変更はその対象とされる回路モジュール
内部の全ての回路に及ぶものであってもいが、その他の
回路モジュールとの関係上若しくは共通バスを介する情
報転送に不都合を生ずる虞がある場合にはインタフェー
ス回路部分の動作電圧は変更対象から除外することがで
きる。特にマルチチップでデータ処理装置が構成される
場合には、外部バスに共通接続される各回路モジュール
のインタフェース部分の動作電圧はバスの情報伝送仕様
に合わせて一定にすることができる。また、回路モジュ
ールの動作周波数が相互に相違される場合にウェイト信
号、レディー信号、ビジー信号などを用いたハンドシェ
ーク制御で情報転送を行うことができる。また、特定の
回路モジュールに対して相互に設定可能な周波数に一定
の関係例えば１／２倍というような関係を維持させて周
波数の切換えを可能にすればハンドシェーク制御を要さ
ずに情報転送を行うことができる。また、タスク毎に周
波数や動作電圧を切換えられるので、当該タスクで利用
するリソースを考慮してその切換えを行うようにすれば
特別な制約を設けることなく回路モジュールを相互間で
同期的に動作させることができる。

【０１０４】階層化された内部バスを単位に内蔵回路モ
ジュールの動作周波数を制御する発明に関し、動的に動
作周波数を変更可能にする対象は、ＣＰＵクロック信号
だけであってもよい。或いは周辺クロック信号だけであ
ってもよい。データ処理性能を犠牲にすることなく電力
消費をきめ細かく制御するという点において、望ましく
は上記実施のようにＣＰＵクロック信号と周辺クロック
信号の双方を周波数可変制御の対象にするのがよい。

【０１０５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１０６】〔１〕回路モジュールの動作周波数と動作
電圧の双方を制御する発明に関しては、クロック信号周
波数と動作電圧の切換え態様を指示する制御情報は中央
処理装置などによって書換え可能にレジスタ又はその他
の記憶手段に設定されるから、回路モジュールのデータ
処理性能やデータ処理の軽重に応じて制御情報を必要に
応じて書換えることで、回路モジュールの動作電圧と動
作周波数に対する自由な切換えを許容することができ
る。したがって、相対的に高速のデータ処理を要しない
タスク若しくは回路モジュールに対しては低消費電力を
優先させ、相対的に処理の高速性を要するタスク若しく
は回路モジュールに対しては電力消費量の増大を許容
し、これによって全体としてのデータ処理効率を向上さ
せつつ低消費電力を実現できる。更に、所定の回路モジ
ュール毎に個別的にクロック周波数と動作電圧の切換え
を可能にすることは、上記全体としてのデータ処理効率
を向上させつつ低消費電力化を図る制御を更にきめ細か
く実現できる。

【０１０７】第１の制御手段を採用することによりクロ
ック信号周波数と動作電圧の切換え手順の点における誤
動作を防止することができる。

【０１０８】第２の制御手段を採用することにより、周
波数と電源電圧の不所望な切換え態様による誤動作の虞
を未然に防止することができる。

【０１０９】〔２〕階層化された内部バス単位に内蔵回
路モジュールの動作周波数を切換える発明に関し、バス
クロック信号のような第２のクロック信号を、周波数可
変の信号から除外すること、即ち、第１及び第３のクロ
ック信号の周波数が制御情報に従って動的に変化される
とき、クロック制御回路は第２のクロック信号の周波数
を一定に保つように制御することにより、バスコントロ
ーラが結合された第２の内部バスのための第２のクロッ
ク信号の周波数は、外部バスに結合された外部デバイス
の動作速度に応じた周波数にされなければ内外でのバス
サイクル若しくはバス動作を同期させることができな
い、という条件を満足させることができる。

【０１１０】第１のクロック信号周波数を制御情報にて
動的に可変制御可能にすることにより、中央処理装置が
結合される第１の内部バスの回路モジュールを必要に応
じて高速動作させてデータ処理効率を向上させ、その逆
に高速動作を要しないタスクを実行するときにはクロッ
ク信号周波数を低くして電力消費を抑える、ということ
を実現することができる。

【０１１１】第３のクロック信号周波数を制御情報にて
動的に可変制御可能にすることにより、第３の内部バス
に結合された回路モジュールが周辺回路モジュールであ
るという性質に鑑みてその機能や動作状態に応じ他の回
路モジュールとは独立的に動作速度を制御して低消費電
力化を促進させることができる。

【０１１２】クロック制御回路はモード端子の状態とク
ロック制御レジスタの設定値とに従い、第１の周波数変
更手段からの基本クロック信号によって第１乃至第３の
クロック信号を生成する場合には第２のクロック信号の
周波数が基本クロック信号の周波数に一致するように第
３の周波数変更手段を制御し、第２の接続端子（ＣＫＩ
Ｏ）から供給されるクロック信号によって第１乃至第３
のクロック信号を生成する場合には第２のクロック信号
の周波数が端子（ＣＫＩＯ）からのクロック信号周波数
に一致するように第３の周波数変更手段を制御する。こ
れにより、第２のクロック信号の周波数は外部に接続さ
れる外部デバイスの許容動作速度に応じて一定に保たれ
なければならないから、モード端子によるクロックモー
ドの選択状態やクロック制御レジスタを介する第１及び
第３のクロック信号の動的な周波数変更に際して、第２
のクロック信号の周波数を自動的に一定に保つことがで
きる。

【０１１３】端子（ＣＫＩＯ）から出力される外部クロ
ック信号は第２のクロック信号の周波数と一致されるか
ら、クロック信号に同期動作される外部デバイスはバス
コントローラ（第２のクロック信号を受けて動作）の制
御を受け、そのような外部デバイスの同期動作用クロッ
ク信号として上記端子（ＣＫＩＯ）から出力されるクロ
ック信号を利用することができる。

【図面の簡単な説明】

【図１】本発明による第１実施例に係るシングルチップ
マイクロコンピュータのブロック図である。

【図２】図１のクロック発生回路の一例を示すブロック
図である。

【図３】図１に示される電圧設定レジスタ及び周波数設
定レジスタの一例フォーマット説明図である。

【図４】内部クロック信号周波数と内部電圧の切換え制
御シーケンスの一例を示すフローチャートである。

【図５】本発明による第２実施例に係るデータ処理装置
のブロック図である。

【図６】本発明による第３実施例に係るシングルチップ
マイクロコンピュータのブロック図である。

【図７】図６の電圧・周波数制御部の詳細な一例回路図
である。

【図８】ＤＣ／ＤＣ変換器の一例回路図である。

【図９】図６のモードレジスタの詳細な一例フォーマッ
ト説明図である。

【図１０】第１及び第２の制御手段による制御態様の一
例説明図である。

【図１１】図７のシーケンス制御部による動作電圧及び
周波数の切換え制御手順の一例フローチャートである。

【図１２】図７のシーケンス制御部による動作電圧及び
周波数の切換え制御手順の別のフローチャートである。

【図１３】本発明による第４実施例に係るデータ処理装
置のブロック図である。

【図１４】本発明による第５実施例に係るデータ処理装
置のブロック図である

【図１５】本発明による第６実施例に係るマイクロコン
ピュータのブロック図である。

【図１６】クロックパルスジェネレータ及びクロック制
御回路の詳細な一例ブロック図である。

【図１７】クロック制御レジスタの一例フォーマット図
である。

【図１８】モード端子によって設定されるクロックモー
ドの説明図である。

【図１９】ＣＰＵクロック信号、バスクロック信号及び
周辺クロック信号のサイクルとバスサイクルの一例タイ
ミングチャートである。

【図２０】図１９に対してバスクロック信号及び周辺ク
ロック信号の周波数を一定のままＣＰＵクロック信号の
周波数を１／２に変更したときのタイミングチャートで
ある。

【図２１】回路モジュールに対するクロックドライバの
位置付けを（Ａ）で示し、クロックドライバの一例論理
を（Ｂ）で示す説明図である。

【図２２】本実施例のマイクロコンピュータの外部にＤ
ＲＡＭ（×８）などを接続したときの接続態様図であ
る。

【図２３】本実施例のマイクロコンピュータの外部にＤ
ＲＡＭ（×１６）などを接続したときの接続態様図であ
る。

【図２４】本実施例のマイクロコンピュータの外部にＳ
ＤＲＡＭ（×８）などを接続したときの接続態様図であ
る。

【図２５】本実施例のマイクロコンピュータの外部にＳ
ＤＲＡＭ（×１６）などを接続したときの接続態様図で
ある。

【図２６】バスクロック信号周波数φがφ＜１８．６Ｍ
Ｈｚのときにおける本実施例マイクロコンピュータによ
る外部ＤＲＡＭに対するアクセスタイミングチャートで
ある。

【図２７】バスクロック信号周波数φが１８．８ＭＨｚ
≦φ≦２８．５ＭＨｚのときにおける本実施例マイクロ
コンピュータによる外部ＤＲＡＭに対するアクセスタイ
ミングチャートである。

【図２８】バスクロック信号周波数φが２８．５ＭＨｚ
＜φ≦３７．７ＭＨｚのときにおける本実施例マイクロ
コンピュータによる外部ＤＲＡＭに対するアクセスタイ
ミングチャートである。

【図２９】バスクロック信号周波数φが３７．７ＭＨｚ
＜φ＜４７ＭＨｚのときにおける本実施例マイクロコン
ピュータによる外部ＤＲＡＭに対するアクセスタイミン
グチャートである。

【図３０】バスクロック信号周波数φが４７．７ＭＨｚ
≦φ≦５６ＭＨｚのときにおける本実施例マイクロコン
ピュータによる外部ＤＲＡＭに対するアクセスタイミン
グチャートである。

【図３１】本実施例マイクロコンピュータによるＳＤＲ
ＡＭに対するリードアクセスのタイミングチャートであ
る。

【図３２】本実施例マイクロコンピュータによるＳＤＲ
ＡＭに対するライトアクセスのタイミングチャートであ
る。

【符号の説明】

１ シングルチップマイクロコンピュータ １００ 中央処理装置 １１０ 電源回路 １１３ 内部電圧 １１４ 電圧設定レジスタ １２０ クロック発生回路 １２２ 内部クロック信号 １２０６ 出力ゲート １２４ 周波数設定レジスタ １３０ 制御回路 １３１ 第１の制御手段 １３２ 第２の制御手段 ３ シングルチップマイクロコンピュータ ３００ 中央処理装置 ３０４ タイマ ３０６ 電圧・周波数制御部 ３０７ モードレジスタ ３０７１ 電圧設定フィールド ３０７２ 周波数設定フィールド ３１０ 電源回路 ３１４１〜３１４３ セレクタ ３２０ クロック発生回路 ３２５１〜３２５３ セレクタ ３２６１〜３２６３ 出力ゲート ３３０ 制御回路 ３３４ シーケンス制御部 ３３４１ 第１の制御手段 ３３４２ 第２の制御手段 ３４０ 内部クロック信号 ３４２ 内部電圧 ６ マイクロコンピュータ ６０ ＣＰＵバス ６１ 中央処理装置 ６２ キャッシュメモリ装置 ６５ クロック制御回路 ６５０ クロック制御レジスタ ＭＤ０，ＭＤ１，ＭＤ２ クロックモード端子 ７０ キャッシュバス ７２ バスコントローラ ８０ 周辺バス ９ クロックパルスジェネレータ ９１ ＣＰＵクロック信号 ９２ バスクロック信号 ９３ 周辺クロック信号 ９１０ 水晶発振器 ９１２，９２１ ＰＬＬ回路 ９１１，９４０，９４１ 分周器 ９１１，９１４ セレクタ ９２０ セレクタ ９３０，９３１，９４２，９４３，９４４ セレクタ ＣＫＩＯ，ＸＴＡＬ，ＥＸＴＡＬ 外部クロック端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 成田 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久保 征治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期動作される回路モジ
   ュールと、 上記回路モジュールに供給すべきクロック信号の周波数
   及び上記回路モジュールに供給すべき動作電圧を指定す
   るための制御情報が書換え可能に格納される記憶手段
   と、 上記記憶手段の制御情報に応じた周波数のクロック信号
   を上記回路モジュールに出力可能なクロック発生回路
   と、 上記記憶手段の制御情報に応じたレベルの動作電圧を上
   記回路モジュールに出力可能な電源回路と、 上記制御情報に基づいて、上記クロック信号周波数を低
   減し且つ動作電圧を絶対値的に小さくさせる指示を検出
   したときは現在の周波数の変更に先立って動作電圧が絶
   対値的に小さくされる状態を阻止し、また、クロック信
   号周波数を増大させ且つ動作電圧を絶対値的に大きくさ
   せる指示を検出したときは動作電圧の絶対値的な増大に
   先立って周波数の増加されたクロック信号が出力される
   状態を阻止して、上記クロック発生回路と電源回路の出
   力状態の切換えを制御する第１の制御手段と、を含んで
   成るものであることを特徴とするデータ処理装置。
2. 【請求項２】 上記クロック発生回路は、出力すべきク
   ロック信号の周波数切換えに際して、上記第１の制御手
   段からの指示に基づいてクロック信号の出力を一定期間
   停止させる出力ゲートを備えて成るものであることを特
   徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 上記記憶手段の書換え前後における制御
   情報に基づいて、動作電圧を絶対値的に大きくせずにク
   ロック信号の周波数を増大させる指示、又はクロック信
   号周波数を低減させずに動作電圧を絶対値的に小さくさ
   せる指示を検出することによって、当該指示に基づくク
   ロック発生回路及び電源回路の出力状態変更を禁止させ
   る第２の制御手段を備えて成るものであることを特徴と
   する請求項１又は２記載のデータ処理装置。
4. 【請求項４】 上記回路モジュールは複数個とされ、上
   記記憶手段は所定の回路モジュール毎の制御情報を書換
   え可能に格納する複数の記憶領域を有し、 上記クロック発生回路は、上記記憶手段における複数の
   記憶領域の夫々の制御情報に従って個別的に対応回路モ
   ジュールに供給すべきクロック信号を選択するための選
   択回路を備え、 上記電源回路は、上記記憶手段における複数の記憶領域
   の夫々の制御情報に従って個別的に対応回路モジュール
   に供給すべき動作電圧を選択するための選択回路を備え
   て、成るものであることを特徴とする請求項１乃至３の
   何れか１項記載のデータ処理装置。
5. 【請求項５】 上記回路モジュールは中央処理装置とさ
   れる一つの回路モジュールとこの中央処理装置によって
   その動作が制御される別の回路モジュールとされ、全体
   が１個の半導体基板に形成されたシングルチップマイク
   ロコンピュータ化されて成るものであることを特徴とす
   る請求項１乃至４の何れか１項記載のデータ処理装置。
6. 【請求項６】 上記回路モジュール、記憶手段、第１の
   制御手段、及び第２の制御手段は１チップの半導体集積
   回路とされ、上記クロック発生回路及び電源回路は当該
   半導体集積回路の外部に設けられて成るものであること
   を特徴とする請求項３又は４記載のデータ処理装置。
7. 【請求項７】 上記回路モジュールは中央処理装置とさ
   れる一つの回路モジュールとこの中央処理装置によって
   その動作が制御される別の回路モジュールとされ、当該
   中央処理装置とされる回路モジュール、上記別の回路モ
   ジュールの内の一部の回路モジュール、上記記憶手段、
   第１の制御手段、及び第２の制御手段は１チップの半導
   体集積回路とされ、上記別の回路モジュールの内の残り
   の回路モジュール、上記クロック発生回路、及び電源回
   路は当該半導体集積回路の外部に設けられて、マルチチ
   ップ化されて成るものであることを特徴とする請求項３
   又は４記載のデータ処理装置。
8. 【請求項８】 上記記憶手段は上記中央処理装置によっ
   てアクセスされるレジスタであることを特徴とする請求
   項５乃至７の何れか１項記載のデータ処理装置。
9. 【請求項９】 中央処理装置が結合された第１の内部バ
   スと、入出力回路を介して外部バスとインタフェースさ
   れ外部バスとのインタフェース制御を行うバスコントロ
   ーラが結合された第２の内部バスと、所定の周辺回路が
   結合された第３の内部バスと、第１の内部バスに結合さ
   れた回路モジュールのための第１のクロック信号、第２
   の内部バスに結合された回路モジュールのための第２の
   クロック信号、及び第３の内部バスに結合された回路モ
   ジュールのための第３のクロック信号を出力するクロッ
   クパルスジェネレータと、上記第１の内部バスに結合さ
   れ、中央処理装置にて設定された制御情報により上記第
   １及び第３のクロック信号の内の少なくとも一つの信号
   の周波数を可変とするクロック制御回路と、を含んで１
   チップマイクロコンピュータ化されて成るものであるこ
   とを特徴とするデータ処理装置。
10. 【請求項１０】 上記外部バスに結合される回路モジュ
    ールに供給すべき外部クロック信号の出力端子を備え、
    上記クロック制御回路は、第２のクロック信号の周波数
    を上記外部クロック信号の周波数に一致させるものであ
    ることを特徴とする請求項９記載のデータ処理装置。
11. 【請求項１１】 上記第１の内部バスと第２の内部バス
    とはキャッシュメモリ装置を介してインタフェースされ
    て成るものであることを特徴とする請求項１０記載のデ
    ータ処理装置。
12. 【請求項１２】 中央処理装置が結合された第１の内部
    バスと、入出力回路を介して外部バスとインタフェース
    され外部バスとのインタフェース制御を行うバスコント
    ローラが結合された第２の内部バスと、所定の周辺回路
    が結合された第３の内部バスと、第１の内部バスに結合
    された回路モジュールのための第１のクロック信号、第
    ２の内部バスに結合された回路モジュールのための第２
    のクロック信号、及び第３の内部バスに結合された回路
    モジュールのための第３のクロック信号を出力するクロ
    ックパルスジェネレータと、上記第１乃至第３のクロッ
    ク信号周波数を各別に制御するためのクロック制御回路
    とを含んでシングルチップマイクロコンピュータ化され
    たデータ処理装置であって、 上記クロックパルスジェネレータは、外部クロック源に
    結合可能な第１の接続端子に接続された第１の周波数変
    更手段と、外部クロック源に結合可能な第２の接続端子
    に接続された第２の周波数変更手段と、第１及び第２の
    周波数変更手段の内の何れか一方の出力を選択する選択
    手段と、選択手段で選択されたクロック信号を受けて上
    記第１乃至第３のクロック信号周波数を各別に変更可能
    にする第３の周波数変更手段と、上記第１の周波数変更
    手段から出力されるクロック信号を外部クロック信号と
    して出力させるクロック信号出力経路とを含み、 上記クロック制御回路は、外部クロックモード端子に結
    合され第３の周波数変更手段による第１及び第３のクロ
    ック信号に対する周波数変更率を格別に指定し且つ第２
    の周波数変更手段による周波数変更率を指定するための
    制御情報が中央処理装置によって設定されるクロック制
    御レジスタを供え、外部クロックモード端子の状態に従
    って、第１の周波数変更手段による周波数変更率を決定
    して第１の接続端子から第３の周波数変更手段の入力に
    クロック信号を伝達可能にし且つ第２のクロック信号周
    波数が第１の周波数変更手段から出力されるクロック信
    号周波数に一致するように第３の周波数変更手段を制御
    する第１の状態、又は第２の接続端子から第３の周波数
    変更手段の入力にクロック信号を伝達可能に制御する第
    ２の状態を選択し、さらに、上記クロック制御レジスタ
    に設定された制御情報に従って第２の周波数変更手段に
    よる周波数変更率と第３の周波数変更手段による第１及
    び第３のクロック信号に対応する周波数変更率とを可変
    に制御すると共に、クロックモード端子にて指定された
    上記第２の状態においては上記クロック制御レジスタに
    設定された制御情報に従って第２のクロック信号の周波
    数が第２の接続端子から供給されるクロック信号の周波
    数に一致するように第３の周波数変更手段による第２の
    クロック信号に対する周波数変更率を制御するものであ
    ることを特徴とするデータ処理装置。
13. 【請求項１３】 上記クロックモード端子にて指定され
    る第１の状態において第１の周波数変更手段の出力を第
    ２の周波数変更手段の入力に接続する接続手段を更に設
    けたことを特徴とする請求項１２記載のデータ処理装
    置。
14. 【請求項１４】 上記クロック信号出力経路は第２の接
    続端子に結合されて成るものであることを特徴とする請
    求項１３記載のデータ処理装置。
15. 【請求項１５】 第１の周波数変更手段は、第１の接続
    端子に発振子が外付けされて発振される発振器からのク
    ロック信号と第１の接続端子から直接供給されるクロッ
    ク信号との何れかを選択し、選択したクロック信号をそ
    れぞれ受ける分周回路とフェーズロックドループ回路を
    供え、その何れかの出力を基本クロック信号として出力
    する選択手段とから成り、第２の周波数変更手段はフェ
    ーズロックドループ回路であることを特徴とする請求項
    １２乃至１４の何れか１項記載のデータ処理装置。