JPH10301843A - Information processor - Google Patents
Information processorInfo
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- JPH10301843A JPH10301843A JP9105496A JP10549697A JPH10301843A JP H10301843 A JPH10301843 A JP H10301843A JP 9105496 A JP9105496 A JP 9105496A JP 10549697 A JP10549697 A JP 10549697A JP H10301843 A JPH10301843 A JP H10301843A
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- bank
- data transfer
- storage device
- transfer request
- processors
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000010365 information processing Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は情報処理装置、特
に、複数の記憶装置からなる主記憶装置と、該主記憶装
置をアクセスする複数のプロセッサからなる情報処理装
置のバンク競合時間を計数する情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus, and more particularly, to information for counting a bank conflict time of an information processing apparatus comprising a plurality of storage devices and a plurality of processors accessing the main storage device. It relates to a processing device.
【０００２】[0002]
【従来の技術】従来の情報処理装置について図面を参照
して詳細に説明する。2. Description of the Related Art A conventional information processing apparatus will be described in detail with reference to the drawings.
【０００３】図３は従来の一例を示すブロック図であ
る。図３に示す情報処理装置は、バンク１１１−１〜１
１１−ｎに対するプロセッサ１０３−１〜１０３−ｍか
らのアクセスにおいて競合を検出するバンク競合検出回
路１２１と、バンク１１１−１〜１１１−ｎの競合時間
を計数するバンク競合時間計数回路１０４−１〜１０４
−ｍとを含んで構成される。（例えば、特開平０２−２
５０１３３号公報参照）プロレッサ１０３−１から記憶
部１０１へのアクセスにおいて、記憶制御部１０２のバ
ンク競合検出回路１２１でバンク１１１−１の競合が検
出されると、バンク競合検出回路１２１からプロレッサ
１０３−１に対して検出結果信号１００が出力される。FIG. 3 is a block diagram showing an example of the related art. The information processing device shown in FIG.
A bank conflict detection circuit 121 for detecting a conflict in the access from the processors 103-1 to 103-m to 11-n, and a bank conflict time counting circuit 104-1 for counting the conflict time of the banks 111-1 to 111-n. 104
-M. (See, for example,
In the access from the processor 103-1 to the storage unit 101, when a conflict between the banks 111-1 is detected by the bank conflict detection circuit 121 of the storage control unit 102, the bank conflict detection circuit 121 outputs the signal to the processor 103-101. For one, a detection result signal 100 is output.
【０００４】プロレッサ１０３−１のバンク競合時間計
数回路１０４−１ではバンク競合検出回路１２１からの
検出結果信号１００が入力されると、この検出結果信号
１００が論理“１”となっている期間、加算器によりバ
ンク競合時間レジスタの値を順次加算してゆく。When the detection result signal 100 from the bank contention detection circuit 121 is input to the bank contention time counting circuit 104-1 of the processor 103-1, while the detection result signal 100 is at logic "1", The value of the bank conflict time register is sequentially added by the adder.
【０００５】このバンク競合時間レジスタには命令制御
部からの命令で指定されたスカラレジスタの任意のレジ
スタからのデータが初期値としてセットされている。よ
ってバンク競合時間レジスタにセットされた初期値に
は、バンク１１１−１の競合によりプロレッサ１０３−
１から記憶部１１１−１へのアクセスが待たされた時
間、すなわちバンク競合時間が加算される。In this bank conflict time register, data from an arbitrary scalar register specified by an instruction from the instruction control unit is set as an initial value. Therefore, the initial value set in the bank contention time register includes the processor 103-
The time during which access from 1 to the storage unit 111-1 is waited, that is, the bank contention time is added.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来の情報処
理装置は、複数のプロセッサから記憶装置に対するデー
タ転送要求を単位データに分割する場合に対しては、バ
ンク競合時間を計数できないという欠点があった。The above-mentioned conventional information processing apparatus has a drawback that it is not possible to count the bank conflict time when a data transfer request from a plurality of processors to a storage device is divided into unit data. Was.
【０００７】[0007]
【課題を解決するための手段】第１の発明の情報処理装
置は、複数の記憶装置よりなる主記憶装置と、前記主記
憶装置に対して単位データに分割して複数のデータ転送
要求を出し、前記主記憶装置から送られてきたデータを
処理する複数のプロセッサとからなる情報処理装置にお
いて、前記複数の記憶装置は前記複数のプロセッサから
のデータ転送要求によって発生するバンク競合を検出し
前記複数のプロセッサに対してバンク競合信号を報告す
る手段と、前記複数のプロセッサにおいて前記バンク競
合信号によりバンク競合時間を計数するバンク競合時間
計数回路とを含んで構成される。According to a first aspect of the present invention, an information processing apparatus issues a plurality of data transfer requests by dividing a main storage device including a plurality of storage devices into unit data with respect to the main storage device. An information processing device comprising a plurality of processors for processing data sent from the main storage device, wherein the plurality of storage devices detect a bank conflict generated by a data transfer request from the plurality of processors, and Means for reporting a bank contention signal to the processor of the plurality of processors, and a bank contention time counting circuit for counting the bank contention time by the bank contention signal in the plurality of processors.
【０００８】第２の発明の情報処理装置は、記憶部とバ
ンク競合検出回路からなる複数の記憶装置を有する主記
憶装置と、要素数に分割したデータ転送要求を前記主記
憶装置に向けて発行する命令発行部と前記バンク競合検
出回路からバンク競合信号とこれに付随するデータ転送
要求が分割される元の命令のの内の一つであることを示
す命令区別を受信するバンク競合時間計数回路とを備え
る複数のプロセッサとを含んで構成される。According to a second aspect of the present invention, there is provided an information processing apparatus, comprising: a main storage device having a plurality of storage devices each including a storage unit and a bank conflict detection circuit; And a bank conflict time counting circuit for receiving a bank conflict signal from the bank conflict detection circuit and an instruction distinction indicating that the data transfer request accompanying the bank conflict signal is one of the original instructions to be divided. And a plurality of processors comprising:
【０００９】[0009]
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。Next, the present invention will be described in detail with reference to the drawings.
【００１０】図１は本発明の一実施形態を示すブロック
図、図２はその動作を説明するための模式図である。図
１および図２に示す情報処理装置は、記憶部２６とバン
ク競合検出回路２７からなる複数の記憶装置３−１〜３
−ｎを有する主記憶装置２と、要素数に分割したデータ
転送要求９を主記憶装置２に向けて発行する命令発行部
３０とバンク競合検出回路２７からバンク競合信号１３
とこれに付随するデータ転送要求９が分割される元の命
令の８の内の一つであることを示す命令区別２４を受信
するバンク競合時間計数回路２８からなるプロセッサ７
−１〜７−ｍとを含んで構成される。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a schematic diagram for explaining its operation. The information processing apparatus shown in FIGS. 1 and 2 includes a plurality of storage devices 3-1 to 3-3 each including a storage unit 26 and a bank conflict detection circuit 27.
−n, a command contention unit 30 that issues a data transfer request 9 divided into the number of elements to the main storage device 2, and a bank contention signal 13 from the bank contention detection circuit 27.
A processor 7 comprising a bank contention time counting circuit 28 receiving an instruction distinction 24 indicating that the data transfer request 9 accompanying the data transfer request 9 is one of the original instructions 8 to be divided.
-1 to 7-m.
【００１１】データ転送要求９は、ベクトルロードやベ
クトルストアのように当データ転送が行う処理動作を示
す命令種別１４，データ転送要求を発行したプロセッサ
を示す情報１５，データ転送要求を発行した順番を示す
情報１６，要素毎の任意のデータ転送要求９が分割され
る元の命令８のうちの一つであることを示す識別情報１
７，データ転送先のメモリアドレス１８とで構成され
る。The data transfer request 9 includes an instruction type 14 indicating a processing operation performed by the data transfer such as a vector load or a vector store, information 15 indicating a processor which has issued the data transfer request, and an order of issuing the data transfer request. Information 16 indicating that any data transfer request 9 for each element is one of the original instructions 8 to be divided.
7, a memory address 18 of a data transfer destination.
【００１２】次に、バンク競合時間を測定するまでの動
作について説明する。任意のプロセッサ７から主記憶装
置２に対して発行される命令８は、各要素数に対応する
ｊ個のデータ転送要求に分割される。ｊ個に分割された
データ転送要求のうち任意のデータ転送要求９は、前述
の如くベクトルロードやベクトルストアのように当デー
タ転送が行う処理動作を示す命令種別１４，データ転送
要求を発行したプロセッサを示す情報１５，データ転送
要求を発行した順番を示す情報１６，要素毎の任意のデ
ータ転送要求９が分割される元の命令８のうちの一つで
あることを示す識別情報１７，データ転送先のメモリア
ドレス１８とで構成されている。データ転送要求９は、
データ転送要求９の情報の一部であるメモリアドレス１
８によって各記憶装置へと振り分けられる。メモリアド
レス１８がｍ＋１からｈの範囲にあるデータ転送要求９
は記憶装置３へ出力される。Next, the operation until the bank contention time is measured will be described. An instruction 8 issued from any processor 7 to the main storage device 2 is divided into j data transfer requests corresponding to the number of elements. An arbitrary data transfer request 9 of the j divided data transfer requests is, as described above, an instruction type 14 indicating a processing operation performed by the data transfer, such as a vector load or a vector store, and a processor which has issued the data transfer request. 15, information 16 indicating the order in which the data transfer requests were issued, identification information 17 indicating that an arbitrary data transfer request 9 for each element is one of the original instructions 8 to be divided, and data transfer. And the previous memory address 18. The data transfer request 9 is
Memory address 1 which is a part of information of data transfer request 9
8 to each storage device. Data transfer request 9 whose memory address 18 is in the range from m + 1 to h
Is output to the storage device 3.
【００１３】記憶装置３では各プロセッサからのデータ
転送要求５をバンク競合検出回路２７で受け取り、デー
タ転送要求５の情報の一部である命令種別２１とメモリ
アドレス２５より、記憶部２６に格納されている記憶情
報へのアクセスであることを確認する。また他のプロセ
ッサから複数個のデータ転送要求を受け取った際、命令
種別２１とメモリアドレス２５から同一バンクをアクセ
スする競合を起した時の待ち合せ用にデータ転送要求５
を複数個設ける。さらに、どのプロセッサからのデータ
転送要求を優先するかを決めるプライオリテイ回路を設
け、記憶部２６へアクセスする。そしてバンク競合を検
出したと同時に、データ転送要求を発行したプロセッサ
に対し、命令区別２４の情報を付加して競合を起してか
ら解除さバンク競合信号１３を送出する。In the storage device 3, the data transfer request 5 from each processor is received by the bank conflict detection circuit 27, and is stored in the storage unit 26 based on the instruction type 21 and the memory address 25 which are a part of the information of the data transfer request 5. Confirm that the access is to the stored information. When a plurality of data transfer requests are received from another processor, the data transfer request 5 is used for waiting when a conflict occurs in accessing the same bank from the instruction type 21 and the memory address 25.
Are provided. Further, a priority circuit for determining which processor gives priority to the data transfer request is provided, and the storage unit 26 is accessed. At the same time that the bank conflict is detected, information of the instruction distinction 24 is added to the processor which has issued the data transfer request to cause a conflict, and then the released bank conflict signal 13 is transmitted.
【００１４】次に、プロセッサ７では、バンク競合信号
１３と付加されてきた命令区別２４をバンク競合時間計
数回路２８で受信し、特定のバンク競合時間係数回路２
８にバンク競合信号１３を振り分ける。各バンク競合時
間計数回路２８にて計数されたバンク競合時間をプログ
ラム単位に換算しソフトウエア上で認識できるようにす
る。Next, in the processor 7, the bank conflict signal 13 and the added instruction distinction 24 are received by the bank conflict time counting circuit 28, and the specific bank conflict time coefficient circuit 2
The bank conflict signal 13 is distributed to 8. The bank conflict time counted by each bank conflict time counting circuit 28 is converted into a program unit so that it can be recognized on software.
【００１５】[0015]
【発明の効果】本発明の情報処理装置は、各記憶装置毎
にバンク競合検出回路を設け、プロセッサ側に命令発行
部を追加したので、複数のプロセッサから記憶装置に対
するデータ転送要求を単位データに分割する場合に対し
ても、バンク競合時間を計数できるという効果がある。According to the information processing apparatus of the present invention, a bank conflict detection circuit is provided for each storage device, and an instruction issuing unit is added to the processor, so that a data transfer request from a plurality of processors to the storage device is converted into unit data. Even in the case of division, there is an effect that the bank conflict time can be counted.
【図１】本発明の一実施形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】本発明の一実施形態を説明するための模式図で
ある。FIG. 2 is a schematic diagram for explaining an embodiment of the present invention.
【図３】従来の一例を示すブロック図である。FIG. 3 is a block diagram showing an example of the related art.
２ 主記憶装置 ３ 記憶装置 ７ プロセッサ ２６ 記憶部 ２７ バンク競合検出回路 ２８ バンク競合時間計数回路 ３０ 命令発行部 2 Main storage device 3 Storage device 7 Processor 26 Storage unit 27 Bank conflict detection circuit 28 Bank conflict time counting circuit 30 Instruction issuing unit
Claims (2)
前記主記憶装置に対して単位データに分割して複数のデ
ータ転送要求を出し、前記主記憶装置から送られてきた
データを処理する複数のプロセッサとからなる情報処理
装置において、前記複数の記憶装置は前記複数のプロセ
ッサからのデータ転送要求によって発生するバンク競合
を検出し前記複数のプロセッサに対してバンク競合信号
を報告する手段と、前記複数のプロセッサにおいて前記
バンク競合信号によりバンク競合時間を計数するバンク
競合時間計数回路とを含むことを特徴とする情報処理装
置。A main storage device comprising a plurality of storage devices;
An information processing apparatus comprising: a plurality of processors that issue a plurality of data transfer requests by dividing the data into unit data to the main storage device and process data transmitted from the main storage device; Means for detecting a bank conflict generated by a data transfer request from the plurality of processors and reporting a bank conflict signal to the plurality of processors, and counting the bank conflict time in the plurality of processors based on the bank conflict signal. An information processing apparatus comprising: a bank contention time counting circuit.
数の記憶装置を有する主記憶装置と、要素数に分割した
データ転送要求を前記主記憶装置に向けて発行する命令
発行部と前記バンク競合検出回路からバンク競合信号と
これに付随するデータ転送要求が分割される元の命令の
の内の一つであることを示す命令区別を受信するバンク
競合時間計数回路とを備える複数のプロセッサとを含む
ことを特徴とする情報処理装置。2. A main storage device having a plurality of storage devices each including a storage unit and a bank conflict detection circuit; an instruction issuing unit for issuing a data transfer request divided into the number of elements to the main storage device; A plurality of processors comprising a bank contention signal from a detection circuit and a bank contention time counting circuit for receiving an instruction distinction indicating that the associated data transfer request is one of the original instructions to be divided. An information processing apparatus characterized by including.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105496A JPH10301843A (en) | 1997-04-23 | 1997-04-23 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105496A JPH10301843A (en) | 1997-04-23 | 1997-04-23 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10301843A true JPH10301843A (en) | 1998-11-13 |
Family
ID=14409216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9105496A Pending JPH10301843A (en) | 1997-04-23 | 1997-04-23 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10301843A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684170B2 (en) | 1999-06-29 | 2004-01-27 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
-
1997
- 1997-04-23 JP JP9105496A patent/JPH10301843A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684170B2 (en) | 1999-06-29 | 2004-01-27 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
| US6694274B2 (en) | 1999-06-29 | 2004-02-17 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
| US6704675B1 (en) | 1999-06-29 | 2004-03-09 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
| US6931336B2 (en) | 1999-06-29 | 2005-08-16 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |