JPH10301843A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH10301843A JPH10301843A JP9105496A JP10549697A JPH10301843A JP H10301843 A JPH10301843 A JP H10301843A JP 9105496 A JP9105496 A JP 9105496A JP 10549697 A JP10549697 A JP 10549697A JP H10301843 A JPH10301843 A JP H10301843A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- data transfer
- storage device
- transfer request
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000010365 information processing Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
Abstract
(57)【要約】
【課題】 複数のプロセッサから記憶装置に対するデー
タ転送要求を単位データに分割する場合に対しても、バ
ンク競合時間を計数できるようにする。 【解決手段】 記憶部２６とバンク競合検出回路２７か
らなる複数の記憶装置３−１〜３−ｎを有する主記憶装
置２と、要素数に分割したデータ転送要求９を主記憶装
置２に向けて発行する命令発行部３０とバンク競合検出
回路２７からバンク競合信号１３とこれに付随するデー
タ転送要求９が分割される元の命令の８の内の一つであ
ることを示す命令区別２４を受信するバンク競合時間計
数回路２８からなるプロセッサ７−１〜７−ｍとを含ん
で構成される。
タ転送要求を単位データに分割する場合に対しても、バ
ンク競合時間を計数できるようにする。 【解決手段】 記憶部２６とバンク競合検出回路２７か
らなる複数の記憶装置３−１〜３−ｎを有する主記憶装
置２と、要素数に分割したデータ転送要求９を主記憶装
置２に向けて発行する命令発行部３０とバンク競合検出
回路２７からバンク競合信号１３とこれに付随するデー
タ転送要求９が分割される元の命令の８の内の一つであ
ることを示す命令区別２４を受信するバンク競合時間計
数回路２８からなるプロセッサ７−１〜７−ｍとを含ん
で構成される。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置、特
に、複数の記憶装置からなる主記憶装置と、該主記憶装
置をアクセスする複数のプロセッサからなる情報処理装
置のバンク競合時間を計数する情報処理装置に関する。
に、複数の記憶装置からなる主記憶装置と、該主記憶装
置をアクセスする複数のプロセッサからなる情報処理装
置のバンク競合時間を計数する情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００３】図３は従来の一例を示すブロック図であ
る。図３に示す情報処理装置は、バンク１１１−１〜１
１１−ｎに対するプロセッサ１０３−１〜１０３−ｍか
らのアクセスにおいて競合を検出するバンク競合検出回
路１２１と、バンク１１１−１〜１１１−ｎの競合時間
を計数するバンク競合時間計数回路１０４−１〜１０４
−ｍとを含んで構成される。（例えば、特開平０２−２
５０１３３号公報参照）プロレッサ１０３−１から記憶
部１０１へのアクセスにおいて、記憶制御部１０２のバ
ンク競合検出回路１２１でバンク１１１−１の競合が検
出されると、バンク競合検出回路１２１からプロレッサ
１０３−１に対して検出結果信号１００が出力される。
る。図３に示す情報処理装置は、バンク１１１−１〜１
１１−ｎに対するプロセッサ１０３−１〜１０３−ｍか
らのアクセスにおいて競合を検出するバンク競合検出回
路１２１と、バンク１１１−１〜１１１−ｎの競合時間
を計数するバンク競合時間計数回路１０４−１〜１０４
−ｍとを含んで構成される。（例えば、特開平０２−２
５０１３３号公報参照）プロレッサ１０３−１から記憶
部１０１へのアクセスにおいて、記憶制御部１０２のバ
ンク競合検出回路１２１でバンク１１１−１の競合が検
出されると、バンク競合検出回路１２１からプロレッサ
１０３−１に対して検出結果信号１００が出力される。
【０００４】プロレッサ１０３−１のバンク競合時間計
数回路１０４−１ではバンク競合検出回路１２１からの
検出結果信号１００が入力されると、この検出結果信号
１００が論理“１”となっている期間、加算器によりバ
ンク競合時間レジスタの値を順次加算してゆく。
数回路１０４−１ではバンク競合検出回路１２１からの
検出結果信号１００が入力されると、この検出結果信号
１００が論理“１”となっている期間、加算器によりバ
ンク競合時間レジスタの値を順次加算してゆく。
【０００５】このバンク競合時間レジスタには命令制御
部からの命令で指定されたスカラレジスタの任意のレジ
スタからのデータが初期値としてセットされている。よ
ってバンク競合時間レジスタにセットされた初期値に
は、バンク１１１−１の競合によりプロレッサ１０３−
１から記憶部１１１−１へのアクセスが待たされた時
間、すなわちバンク競合時間が加算される。
部からの命令で指定されたスカラレジスタの任意のレジ
スタからのデータが初期値としてセットされている。よ
ってバンク競合時間レジスタにセットされた初期値に
は、バンク１１１−１の競合によりプロレッサ１０３−
１から記憶部１１１−１へのアクセスが待たされた時
間、すなわちバンク競合時間が加算される。
【０００６】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、複数のプロセッサから記憶装置に対するデー
タ転送要求を単位データに分割する場合に対しては、バ
ンク競合時間を計数できないという欠点があった。
理装置は、複数のプロセッサから記憶装置に対するデー
タ転送要求を単位データに分割する場合に対しては、バ
ンク競合時間を計数できないという欠点があった。
【０００７】
【課題を解決するための手段】第１の発明の情報処理装
置は、複数の記憶装置よりなる主記憶装置と、前記主記
憶装置に対して単位データに分割して複数のデータ転送
要求を出し、前記主記憶装置から送られてきたデータを
処理する複数のプロセッサとからなる情報処理装置にお
いて、前記複数の記憶装置は前記複数のプロセッサから
のデータ転送要求によって発生するバンク競合を検出し
前記複数のプロセッサに対してバンク競合信号を報告す
る手段と、前記複数のプロセッサにおいて前記バンク競
合信号によりバンク競合時間を計数するバンク競合時間
計数回路とを含んで構成される。
置は、複数の記憶装置よりなる主記憶装置と、前記主記
憶装置に対して単位データに分割して複数のデータ転送
要求を出し、前記主記憶装置から送られてきたデータを
処理する複数のプロセッサとからなる情報処理装置にお
いて、前記複数の記憶装置は前記複数のプロセッサから
のデータ転送要求によって発生するバンク競合を検出し
前記複数のプロセッサに対してバンク競合信号を報告す
る手段と、前記複数のプロセッサにおいて前記バンク競
合信号によりバンク競合時間を計数するバンク競合時間
計数回路とを含んで構成される。
【０００８】第２の発明の情報処理装置は、記憶部とバ
ンク競合検出回路からなる複数の記憶装置を有する主記
憶装置と、要素数に分割したデータ転送要求を前記主記
憶装置に向けて発行する命令発行部と前記バンク競合検
出回路からバンク競合信号とこれに付随するデータ転送
要求が分割される元の命令のの内の一つであることを示
す命令区別を受信するバンク競合時間計数回路とを備え
る複数のプロセッサとを含んで構成される。
ンク競合検出回路からなる複数の記憶装置を有する主記
憶装置と、要素数に分割したデータ転送要求を前記主記
憶装置に向けて発行する命令発行部と前記バンク競合検
出回路からバンク競合信号とこれに付随するデータ転送
要求が分割される元の命令のの内の一つであることを示
す命令区別を受信するバンク競合時間計数回路とを備え
る複数のプロセッサとを含んで構成される。
【０００９】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１０】図１は本発明の一実施形態を示すブロック
図、図２はその動作を説明するための模式図である。図
１および図２に示す情報処理装置は、記憶部２６とバン
ク競合検出回路２７からなる複数の記憶装置３−１〜３
−ｎを有する主記憶装置２と、要素数に分割したデータ
転送要求９を主記憶装置２に向けて発行する命令発行部
３０とバンク競合検出回路２７からバンク競合信号１３
とこれに付随するデータ転送要求９が分割される元の命
令の８の内の一つであることを示す命令区別２４を受信
するバンク競合時間計数回路２８からなるプロセッサ７
−１〜７−ｍとを含んで構成される。
図、図２はその動作を説明するための模式図である。図
１および図２に示す情報処理装置は、記憶部２６とバン
ク競合検出回路２７からなる複数の記憶装置３−１〜３
−ｎを有する主記憶装置２と、要素数に分割したデータ
転送要求９を主記憶装置２に向けて発行する命令発行部
３０とバンク競合検出回路２７からバンク競合信号１３
とこれに付随するデータ転送要求９が分割される元の命
令の８の内の一つであることを示す命令区別２４を受信
するバンク競合時間計数回路２８からなるプロセッサ７
−１〜７−ｍとを含んで構成される。
【００１１】データ転送要求９は、ベクトルロードやベ
クトルストアのように当データ転送が行う処理動作を示
す命令種別１４，データ転送要求を発行したプロセッサ
を示す情報１５，データ転送要求を発行した順番を示す
情報１６，要素毎の任意のデータ転送要求９が分割され
る元の命令８のうちの一つであることを示す識別情報１
７，データ転送先のメモリアドレス１８とで構成され
る。
クトルストアのように当データ転送が行う処理動作を示
す命令種別１４，データ転送要求を発行したプロセッサ
を示す情報１５，データ転送要求を発行した順番を示す
情報１６，要素毎の任意のデータ転送要求９が分割され
る元の命令８のうちの一つであることを示す識別情報１
７，データ転送先のメモリアドレス１８とで構成され
る。
【００１２】次に、バンク競合時間を測定するまでの動
作について説明する。任意のプロセッサ７から主記憶装
置２に対して発行される命令８は、各要素数に対応する
ｊ個のデータ転送要求に分割される。ｊ個に分割された
データ転送要求のうち任意のデータ転送要求９は、前述
の如くベクトルロードやベクトルストアのように当デー
タ転送が行う処理動作を示す命令種別１４，データ転送
要求を発行したプロセッサを示す情報１５，データ転送
要求を発行した順番を示す情報１６，要素毎の任意のデ
ータ転送要求９が分割される元の命令８のうちの一つで
あることを示す識別情報１７，データ転送先のメモリア
ドレス１８とで構成されている。データ転送要求９は、
データ転送要求９の情報の一部であるメモリアドレス１
８によって各記憶装置へと振り分けられる。メモリアド
レス１８がｍ＋１からｈの範囲にあるデータ転送要求９
は記憶装置３へ出力される。
作について説明する。任意のプロセッサ７から主記憶装
置２に対して発行される命令８は、各要素数に対応する
ｊ個のデータ転送要求に分割される。ｊ個に分割された
データ転送要求のうち任意のデータ転送要求９は、前述
の如くベクトルロードやベクトルストアのように当デー
タ転送が行う処理動作を示す命令種別１４，データ転送
要求を発行したプロセッサを示す情報１５，データ転送
要求を発行した順番を示す情報１６，要素毎の任意のデ
ータ転送要求９が分割される元の命令８のうちの一つで
あることを示す識別情報１７，データ転送先のメモリア
ドレス１８とで構成されている。データ転送要求９は、
データ転送要求９の情報の一部であるメモリアドレス１
８によって各記憶装置へと振り分けられる。メモリアド
レス１８がｍ＋１からｈの範囲にあるデータ転送要求９
は記憶装置３へ出力される。
【００１３】記憶装置３では各プロセッサからのデータ
転送要求５をバンク競合検出回路２７で受け取り、デー
タ転送要求５の情報の一部である命令種別２１とメモリ
アドレス２５より、記憶部２６に格納されている記憶情
報へのアクセスであることを確認する。また他のプロセ
ッサから複数個のデータ転送要求を受け取った際、命令
種別２１とメモリアドレス２５から同一バンクをアクセ
スする競合を起した時の待ち合せ用にデータ転送要求５
を複数個設ける。さらに、どのプロセッサからのデータ
転送要求を優先するかを決めるプライオリテイ回路を設
け、記憶部２６へアクセスする。そしてバンク競合を検
出したと同時に、データ転送要求を発行したプロセッサ
に対し、命令区別２４の情報を付加して競合を起してか
ら解除さバンク競合信号１３を送出する。
転送要求５をバンク競合検出回路２７で受け取り、デー
タ転送要求５の情報の一部である命令種別２１とメモリ
アドレス２５より、記憶部２６に格納されている記憶情
報へのアクセスであることを確認する。また他のプロセ
ッサから複数個のデータ転送要求を受け取った際、命令
種別２１とメモリアドレス２５から同一バンクをアクセ
スする競合を起した時の待ち合せ用にデータ転送要求５
を複数個設ける。さらに、どのプロセッサからのデータ
転送要求を優先するかを決めるプライオリテイ回路を設
け、記憶部２６へアクセスする。そしてバンク競合を検
出したと同時に、データ転送要求を発行したプロセッサ
に対し、命令区別２４の情報を付加して競合を起してか
ら解除さバンク競合信号１３を送出する。
【００１４】次に、プロセッサ７では、バンク競合信号
１３と付加されてきた命令区別２４をバンク競合時間計
数回路２８で受信し、特定のバンク競合時間係数回路２
８にバンク競合信号１３を振り分ける。各バンク競合時
間計数回路２８にて計数されたバンク競合時間をプログ
ラム単位に換算しソフトウエア上で認識できるようにす
る。
１３と付加されてきた命令区別２４をバンク競合時間計
数回路２８で受信し、特定のバンク競合時間係数回路２
８にバンク競合信号１３を振り分ける。各バンク競合時
間計数回路２８にて計数されたバンク競合時間をプログ
ラム単位に換算しソフトウエア上で認識できるようにす
る。
【００１５】
【発明の効果】本発明の情報処理装置は、各記憶装置毎
にバンク競合検出回路を設け、プロセッサ側に命令発行
部を追加したので、複数のプロセッサから記憶装置に対
するデータ転送要求を単位データに分割する場合に対し
ても、バンク競合時間を計数できるという効果がある。
にバンク競合検出回路を設け、プロセッサ側に命令発行
部を追加したので、複数のプロセッサから記憶装置に対
するデータ転送要求を単位データに分割する場合に対し
ても、バンク競合時間を計数できるという効果がある。
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明の一実施形態を説明するための模式図で
ある。
ある。
【図３】従来の一例を示すブロック図である。
２ 主記憶装置 ３ 記憶装置 ７ プロセッサ ２６ 記憶部 ２７ バンク競合検出回路 ２８ バンク競合時間計数回路 ３０ 命令発行部
Claims (2)
- 【請求項１】 複数の記憶装置よりなる主記憶装置と、
前記主記憶装置に対して単位データに分割して複数のデ
ータ転送要求を出し、前記主記憶装置から送られてきた
データを処理する複数のプロセッサとからなる情報処理
装置において、前記複数の記憶装置は前記複数のプロセ
ッサからのデータ転送要求によって発生するバンク競合
を検出し前記複数のプロセッサに対してバンク競合信号
を報告する手段と、前記複数のプロセッサにおいて前記
バンク競合信号によりバンク競合時間を計数するバンク
競合時間計数回路とを含むことを特徴とする情報処理装
置。 - 【請求項２】 記憶部とバンク競合検出回路からなる複
数の記憶装置を有する主記憶装置と、要素数に分割した
データ転送要求を前記主記憶装置に向けて発行する命令
発行部と前記バンク競合検出回路からバンク競合信号と
これに付随するデータ転送要求が分割される元の命令の
の内の一つであることを示す命令区別を受信するバンク
競合時間計数回路とを備える複数のプロセッサとを含む
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105496A JPH10301843A (ja) | 1997-04-23 | 1997-04-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105496A JPH10301843A (ja) | 1997-04-23 | 1997-04-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10301843A true JPH10301843A (ja) | 1998-11-13 |
Family
ID=14409216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9105496A Pending JPH10301843A (ja) | 1997-04-23 | 1997-04-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10301843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684170B2 (en) | 1999-06-29 | 2004-01-27 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
-
1997
- 1997-04-23 JP JP9105496A patent/JPH10301843A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684170B2 (en) | 1999-06-29 | 2004-01-27 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
| US6694274B2 (en) | 1999-06-29 | 2004-02-17 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
| US6704675B1 (en) | 1999-06-29 | 2004-03-09 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
| US6931336B2 (en) | 1999-06-29 | 2005-08-16 | Nec Corporation | Method of detecting an integrated circuit in failure among integrated circuits, apparatus of doing the same, and recording medium storing program for doing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |