JPH10301848A

JPH10301848A - 多重ページサイズを有する仮想記憶装置

Info

Publication number: JPH10301848A
Application number: JP9110637A
Authority: JP
Inventors: Toyohiko Kagimasa; 豊彦鍵政; Shunji Takubo; 俊二田窪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-28
Filing date: 1997-04-28
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】単一の仮想ページサイズでは、応用の要求に
応じることができず性能が低下する。単純な仮想ページ
サイズ種類の増加はハードウェアの実装量増大と性能低
下を招く。【解決手段】階層構成のアドレス変換テーブル（２
３、２４、２５、２６）で下位のテーブル段数、すなわ
ち仮想記憶領域に対する仮想ページサイズを指定する手
段を提供することと、拡張仮想ページ設定命令を提供す
ることによって、多重仮想ページサイズを可能にし、上
記課題を解決する。【効果】多重の仮想ページサイズを少ないＯＳオーバ
ヘッドで提供できるので、コンピュータシステムの性能
が向上するとともにメモリ資源やハードウェア量を削減
できる。また、さらに種類の多い拡張仮想ページサイズ
を提供でき、応用プログラムの実行が高速化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータシステ
ムの仮想記憶に関し、特にアプリケーションプログラム
が複数の仮想記憶ページサイズを効率良く利用可能にす
るための仮想記憶装置に関する。

【０００２】

【従来の技術】多くのコンピュータシステムにおいて、
仮想記憶は単一サイズのページ（仮想ページと呼ぶ）に
分割され、仮想ページサイズは４キロバイト（以降ＫＢ
と略す）であることが多い。例えば、文献「ＩＢＭＣ
ｏｒｐｏｒａｔｉｏｎ， “ＥｎｔｅｒｐｒｉｓｅＳ
ｙｓｔｅｍＡｒｃｈｉｔｅｃｔｕｒｅ／３９０Ｐｒ
ｉｎｃｉｐｌｅｓｏｆＯｐｅｒａｔｉｏｎ”，Ｉ
ＢＭＣｏｒｐｏｒａｔｉｏｎ，ｐｐ．３−１−３
−５１，１９９４」に記載のメインフレームの仮想記
憶アーキテクチャ（公知例１と呼ぶ）では、仮想記憶は
３１ビットアドレスが表わす２ギガバイト（以降ＧＢと
略す）の大きさを持ち、仮想記憶は４ＫＢの仮想ページ
に分割される。仮想ページは仮想記憶に実記憶を割り当
てる固定長の単位である。実記憶装置も４ＫＢの単位
（実ページと呼ぶ）に分割され、実ページごとにアクセ
ス保護のためのキーを含む情報を保持するキー記憶のエ
ントリを有する。仮想アドレスから実アドレスに変換す
るアドレス変換機構は、アドレス変換テーブルを用い
て、仮想ページを実記憶装置の任意の位置に置くことが
できるように仮想ページアドレスを実ページアドレスに
変換する。アドレス変換テーブルは仮想アドレスの部分
ビット列をインデクスとして用いるセグメントテーブル
とページテーブルの２段の階層構成になっている。３１
ビットのアドレスの上位１１ビットをセグメントテーブ
ルのインデクス、次の８ビットをページテーブルのイン
デクスとして用いる。従って、２ＧＢの一つのアドレス
空間はそれぞれ１メガバイト（以降ＭＢと略す）の大き
さを持つ２０４８個のセグメントに分割され、セグメン
トは２５６個のページに分割される。一つのセグメント
テーブルは２ＧＢのアドレス空間全体に対応し、２０４
８個のエントリを有する。セグメントテーブルの各エン
トリは、ページテーブルのアドレスを保持する。一つの
ページテーブルは一つのセグメントに対応し、２５６個
のエントリを有する。変換結果の実ページアドレスは、
ページテーブルエントリにのみ格納されるので、仮想ペ
ージサイズは４ＫＢの一種類のみである。ページテーブ
ルエントリの無効化命令は、アドレス変換テーブルのエ
ントリとともにアドレス変換バッファの対応するエント
リも無効化するという仕様になっている。

【０００３】特公平７−１０４８１８号公報（公知例２
と呼ぶ）は、公知例１の仮想記憶装置に対して、仮想ア
ドレスを４７ビットまたは６３ビットに拡張する装置と
方法を開示している。公知例１の３１ビットアドレスを
変換するアドレス変換テーブルの上位階層として、２段
または３段のアドレス変換テーブルを新たに設けてい
る。しかし、仮想ページサイズは公知例１と同様に４Ｋ
Ｂの一種類のみである。

【０００４】特開平４−３１９７４７号公報（公知例３
と呼ぶ）は、複数の仮想ページサイズを効率良く提供す
るためのアドレス変換機構を開示している。公知例３の
アドレス変換機構は、複数の仮想ページサイズのエント
リを索引できる単一の組のアドレス変換バッファを含
む。アドレス変換バッファは、本来主記憶上のアドレス
変換テーブルを参照して得られるアドレス変換情報を主
記憶より高速にアクセスできるメモリと回路にキャッシ
ュして、アドレス変換を高速化する機構である。しか
し、複数の仮想ページサイズを実現するためのアドレス
変換テーブルについては開示されていない。

【０００５】文献「ＳＰＡＲＣＩｎｔｅｒｎａｔｉｏ
ｎａｌ，Ｉｎｃ．， “ＴｈｅＳＰＡＲＣＡｒｃｈ
ｉｔｅｃｔｕｒｅＭａｎｕａｌＶｅｒｓｉｏｎ
８”，Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，Ｉｎｃ．，ｐ
ｐ．２４１−２５９，１９９２」に記載のＳＰＡＲＣ
のメモリマップドユニットのアーキテクチャ（公知例４
と呼ぶ）は、最大３段の階層構成のアドレス変換テーブ
ルを用いて仮想アドレスを実アドレスに変換する。しか
し、ルートポインタまたは１段目または２段目のテーブ
ルエントリから実ページアドレスを得て完了するアドレ
ス変換も可能になっている。ルートポインタ、１段目、
２段目、３段目のいずれかでアドレス変換が完了する
と、仮想ページサイズはそれぞれ４ＧＢ、１６ＭＢ、２
５６ＫＢ、４ＫＢとなる。各テーブルエントリは、当該
エントリに実ページアドレスが保持されているかどうか
を示す情報を持つ。従って、領域ごとにきめ細かく仮想
ページサイズを設定することができる。アドレス変換バ
ッファの無効化命令は、無効化する仮想アドレスと前記
３種類の仮想ページサイズのいずれかを指定する。無効
化命令はアドレス変換バッファ中の指定仮想アドレスと
仮想ペーサイズから定まる仮想記憶領域に対応するエン
トリを全て無効化する。しかし、指定できる仮想ページ
サイズはアドレス変換機構がサポートする４種類のサイ
ズである。

【０００６】

【発明が解決しようとする課題】公知例１のコンピュー
タシステムの仮想記憶アーキテクチャは、４ＫＢの単一
の仮想ページサイズのみをサポートしている。また、公
知例２もページサイズの拡張は特に開示されておらず、
ページサイズは４ＫＢである。これらの公知例には以下
の問題点がある。

【０００７】第１の問題点は、４ＫＢのような比較的小
さい単一ページサイズでは、アドレス変換テーブルに要
する実記憶量、仮想ページの管理に要するＣＰＵオーバ
ヘッド、ページングのＩ／Ｏオーバヘッドが増大するこ
とである。小ページサイズでは大ページサイズに比べて
ページ数が多くなるので、ページ数に比例して必要な資
源やオーバヘッドが増大する。特に公知例２の６４ビッ
トアーキテクチャのような大容量仮想記憶では、この問
題がより顕著となる。

【０００８】第２の問題点は、応用プログラムが扱うデ
ータのブロックサイズは単一ではなく多様であり、一つ
のページサイズではコンピュータシステム上で実行され
る各種の応用プログラムを効率的にまたは高速に処理で
きないことである。例えば、オンライントランザクショ
ン処理では、データベースのデータを仮想記憶に持って
くるブロックサイズは一般に８ＫＢ程度であり、しかも
仮想記憶のアクセスパターンはブロックとしてはほとん
どランダムアクセスとなる。この場合は、小ページサイ
ズが望ましい。小ページサイズであれば、アクセス中の
データブロックに必要な実記憶量は小さくでき、２次記
憶装置から実記憶装置へのデータ転送量も削減できるた
め処理性能が向上する。一方、科学技術計算では、仮想
記憶に置いた大きな配列をほぼシーケンシャルにアクセ
スすることが多い。この場合は、１ＭＢ以上の大ページ
サイズが望ましい。大ページサイズであれば、仮想記憶
のページフォールト割り込みにともなう２次記憶装置か
ら実記憶装置へのデータ転送の回数を削減でき、データ
転送の回数に比例して生じるオーバヘッドとデータ転送
待ち時間を削減できるため、処理性能が向上する。ま
た、最近のデータウェアハウスのようなデータベース処
理では、上記二例の中間的なサイズである数１０ＫＢ程
度から数１００ＫＢのブロックサイズを用いる。

【０００９】公知例３と公知例４は、複数の仮想ページ
サイズを一つの仮想記憶空間で実現して、応用プログラ
ムの仮想記憶利用の多様性に対応しようというものであ
る。公知例３は、複数の仮想ページサイズのためのアド
レス変換バッファを開示しているが、アドレス変換テー
ブルなどの仮想記憶装置に必要なその他の手段について
は開示していない。公知例４は、複数の仮想ページサイ
ズのためのアドレス変換テーブルを開示している。これ
らの公知例を組み合わせたとしても以下の問題点があ
る。

【００１０】第３の問題点は、公知例４の仮想ページサ
イズ指定の領域単位が細かすぎることからくるオペレー
ティングシステム（以降ＯＳと略す）の管理オーバヘッ
ド増大である。アドレス変換テーブル全ての有効エント
リに、当該エントリに実ページアドレスが保持されてい
るかどうかを示すフラグを設定しなければならず、ＯＳ
の管理オーバヘッドが増大する。ほとんどの応用では、
２ＧＢような大きな領域単位での一括した仮想ページサ
イズ指定ができれば十分なことが多い。例えば、単一の
仮想ページサイズがほとんどである既存の３２ビットア
ーキテクチャのコンピュータシステムを６４ビットに拡
張しようとした場合も、従来の３２ビットアーキテクチ
ャの仮想記憶容量である２ＧＢまたは４ＧＢ未満のアド
レスは従来仮想ページサイズの４ＫＢとし、その上の仮
想記憶領域のページサイズを拡張すると互換性と性能向
上の両立が図れる。

【００１１】第４の問題点は、公知例３と公知例４も仮
想ページサイズの種類が少なく、応用プログラムの多様
な要求に応えられないことである。公知例４でも、４Ｇ
Ｂ、１６ＭＢ、２５６ＫＢ、４ＫＢとページサイズの間
隔が離れすぎている。仮想ページサイズの種類を単純に
増やすと、性能にクリティカルなアドレス変換バッファ
での処理遅延や実装量の増大につながってしまう。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、階層構成の最下位の少なくとも２段以上
のｍ段の変換テーブルによって表わされる仮想記憶領域
の単位（リージョンと呼ぶ）ごとに、最上位のテーブル
から数えて(ｎ−ｍ＋１)段目からｎ段目のアドレス変換
テーブルのうち何段目のテーブルエントリから変換結果
の実記憶ページアドレスを読み出すか、すなわち変換テ
ーブルの段数によって定まる複数の仮想記憶ページサイ
ズのうちのいずれかを指定するページサイズ指定手段
と、前記ページサイズ指定手段に従って仮想アドレスを
実アドレスに変換するアドレス変換手段を提供すること
によって、多重ページサイズの仮想記憶装置がページサ
イズ指定のオーバヘッドが少なくでき、前記第１の問題
点と第３の問題点が解決される。

【００１３】また、本発明は、仮想アドレスを実アドレ
スに変換するためのアドレス変換テーブル手段と、前記
アドレス変換テーブル手段が提供する仮想記憶ページサ
イズの倍数であるサイズを持つ拡張仮想記憶ページのア
ドレス変換情報設定命令に応答して、前記命令が指定す
る一つの拡張仮想記憶ページのアドレスに対応する一つ
または複数のアドレス変換テーブルエントリに、前記命
令が指定するアドレス変換情報を設定する拡張仮想記憶
ページ設定手段を提供することによって、アドレス変換
機構の仮想ページサイズの種類を少なくしたまま、さら
に種類の多い拡張仮想ページサイズをプログラムに提供
でき、前記第２の問題点と第４の問題点が解決される。

【００１４】

【発明の実施の形態】以下、本発明の実施の一形態を、
図面を参照しながら説明する。なお、本明細書中では
「発明の実施の形態」を「実施例」と呼ぶことにする。

【００１５】図１から図５を用いて、本発明の一実施例
を説明する。本実施例は、従来の技術でも述べた文献
「ＩＢＭＣｏｒｐｏｒａｔｉｏｎ， “Ｅｎｔｅｒｐ
ｒｉｓｅＳｙｓｔｅｍＡｒｃｈｉｔｅｃｔｕｒｅ／
３９０ＰｒｉｎｃｉｐｌｅｓｏｆＯｐｅｒａｔｉｏ
ｎ”，ＩＢＭＣｏｒｐｏｒａｔｉｏｎ，ｐｐ．
３−１−３−５１，１９９４」に記載のメインフレー
ムの仮想記憶アーキテクチャをベースに、仮想アドレス
を６３ビットに、汎用レジスタを６４ビットに拡張し、
多重の仮想ページサイズをプログラムに提供するコンピ
ュータシステムの仮想記憶装置である。

【００１６】図２は、本実施例の仮想記憶と実記憶の構
成図である。まず、図２を用いて、本実施例がプログラ
ムに提供する多重仮想ページサイズの機能を説明する。

【００１７】仮想記憶空間１００は２の６３乗バイトの
容量を有し、２ＧＢの大きさの仮想記憶領域であるリー
ジョンごとにアドレス変換機構１０３がサポートする仮
想ページサイズを選択できる。アドレス変換機構１０３
がプログラムに提供する仮想ページサイズは、４ＫＢと
１ＭＢの２種類である。さらに、拡張ページ命令と呼ぶ
仮想記憶管理のための一連の制御命令がプログラムに提
供する拡張仮想ページサイズがある。拡張仮想ページサ
イズは拡張ページ命令のオペランドとして指定し、４Ｋ
Ｂの倍数の大きさが指定できる。拡張仮想ページは、４
ＫＢまたは１ＭＢの仮想ページを複数個まとめたもので
あり、拡張ページ命令によってアドレス変換テーブルの
拡張仮想ページに対応する複数個エントリを一命令で設
定することで実現される。図２の例では、リージョン１
１０とリージョン１１１の仮想ページサイズは４ＫＢ、
リージョン１１２の仮想ページサイズは１ＭＢである。
さらに、リージョン１１１は拡張ページ命令により３２
ＫＢの拡張仮想ページとして設定している。この例では
リージョン１１１全体を３２ＫＢとしているが、拡張ペ
ージ命令を用いれば、リージョン１１１内に３２ＫＢと
異なるサイズの拡張仮想ページを設定することもでき
る。実記憶装置１０１は、キー記憶装置１０２のエント
リを持つ単位、すなわち実ページサイズにより、４ＫＢ
ページ領域１１３と１ＭＢページ領域１１４の二つの領
域に分けられている。４ＫＢページ領域１１３は、実記
憶の４ＫＢごとに対応するエントリを持つキー記憶１１
５を備えており、１ＭＢページ領域１１３は、実記憶の
１ＭＢごとに対応するエントリを持つキー記憶１１６を
備えている。４ＫＢページ領域１１３と１ＭＢページ領
域１１３の実記憶量は、システムごとに可変とする。ア
ドレス変換機構１０３により、４ＫＢの仮想ページは４
ＫＢページ領域１１３の実ページに、１ＭＢの仮想ペー
ジは１ＭＢページ領域１１４の実ページにマッピングさ
れる。また、３２ＫＢサイズの拡張仮想ページは、ペー
ジテーブル２６の８個のエントリにより、４ＫＢページ
領域１１３の８個の実ページにマッピングされる。ペー
ジテーブル２６の８個のエントリは、一命令の拡張ペー
ジ命令により設定できる。

【００１８】次に、図１と図３を用いて本実施例のアド
レス変換機構１０３の構成と動作を説明する。図１の構
成を説明する。アドレス変換機構１０３の主な構成要素
は、命令の実行時に生成された仮想アドレスを保持する
仮想アドレスレジスタ１０、４ＫＢページ用と１ＭＢペ
ージ用の二つのアドレス変換バッファ（ＴＬＢ）２１，
２２、４段の階層構成のアドレス変換テーブルである第
１リージョンテーブル（ＦＲＴ）２３、第２リージョン
テーブル（ＳＲＴ）２４、セグメントテーブル（ＳＴ）
２５、ページテーブル（ＰＴ）２６、そして、実アドレ
スレジスタ３０である。ＴＬＢは、実記憶装置に格納さ
れるアドレス変換テーブルを参照して得られるアドレス
変換情報を実記憶装置より高速にアクセスできるメモリ
と回路にキャッシュして、アドレス変換を高速化する機
構である。図３は、第１リージョンテーブル・オリジン
・レジスタ（ＦＲＴＯＲ）２０、ＦＲＴエントリ（ＦＲ
ＴＥ）１５１、ＳＲＴエントリ（ＳＲＴＥ）１５２、Ｓ
Ｔエントリ（ＳＴＥ）１５３、ＰＴエントリ（ＰＴＥ）
１５４のフォーマットを示す。ＰＴＥ以外は下位のテ
ーブル・オリジン、すなわちテーブルの先頭アドレス１
５５，１５７，１５９，１６２とテーブル長１５６，１
５８，１６１，１６３を有する。ＦＲＴＯＲ１５０以
外はエントリの無効ビット（Ｉ）を有し、ＳＴＥ１５３
はセグメントが空間間の共通領域であることを示す共通
ビット（Ｃ）を有する。さらに、ＳＲＴＥ１５２は、対
応するリージョンのページサイズが１ＭＢであることを
示す大ページビット（Ｌ）１６０を有する。ＰＴＥ１
５４は実ページアドレス（ＰＦＲＡ）１６４を有する。
Ｌビット１６０がオンの場合は、ＳＴＥ１５３のフィー
ルド１６２がＰＦＲＡとなり、下位のＰＴ２６は存在し
ない。これらのアドレス変換テーブルは仮想アドレスの
部分ビット列をインデクスとして用いる。

【００１９】図１で動作を説明する。仮想アドレスレジ
スタ１０の上位５１ビットが表わす仮想ページアドレス
は、二つのアドレス変換バッファ（ＴＬＢ）２１，２２
に入力される。いずれかのＴＬＢにヒットすれば、仮想
ページアドレスの仮想ページに割り当てられている実ペ
ージの実ページアドレス（ＰＦＲＡ）がＡＮＤゲート４
０，４１のいずれかから出力され、ＯＲゲート４４を介
して実アドレスレジスタ３０の上位５１ビットに設定さ
れる。仮想アドレスレジスタ１０の変位（Ｄ）１２ビッ
トは、実アドレスレジスタ３０の下位１２ビットにその
まま設定される。このようにＴＬＢにヒットする場合
は、実記憶装置のアドレス変換テーブル２３，２４，２
５，２６へのアクセスはなく、高速にアドレス変換が完
了する。いずれのＴＬＢにもヒットしない場合は、実記
憶装置にあるアドレス変換テーブルを参照してアドレス
変換を行う。ＦＲＴＯＲ２０と仮想アドレスレジスタ
１０のＦＲＸからアドレスを求めてＦＲＴＥ１５１が読
み出され、ＳＲＴＯ１５７とＳＲＸからアドレスを求め
てＳＲＴＥ１５２が読み出される。ＳＴＯ１５９とＳ
Ｘからアドレスを求めてＳＴＥ１５３が読み出される。
Ｌビット１６０がオンの場合は１ＭＢページリージョン
であるので、ＳＴＥ１５３のフィールド１６２のＰＦＲ
Ａが実アドレスレジスタ３０の上位５１ビットに設定さ
れる。Ｉビットがオンならば、その時点でページ例外
を発生させる。Ｌビット１６０がオフの場合は４ＫＢペ
ージリージョンであるので、ＰＴＯ１６２とＰＸから
アドレスを求めてＰＴＥ１５がを読み出され、ＰＴＥ
１５のフィールド１６４のＰＦＲＡが実アドレスレジス
タ３０の上位５１ビットに設定される。Ｉビットがオ
ンならば、その時点でページ例外を発生させる。仮想ア
ドレスレジスタ１０の変位（Ｄ）１２ビットは、実アド
レスレジスタ３０の下位１２ビットにそのまま設定され
る。アクセスしたエントリ１５１，１５２のいずれかの
Ｉビットがオンであれば、その時点でアドレス変換例外
を発生させる。

【００２０】次に、図４と図５を用いて本実施例の拡張
ページ命令の構成と動作を説明する。図４は、拡張ペー
ジ設定命令および無効化命令の処理機構の構成図であ
る。

【００２１】拡張ページ設定命令（ＳＸＰＴＥ）は、拡
張仮想ページのアドレス変換情報を拡張仮想ページのア
ドレスに対応する一つまたは複数のＳＴＥ１５３または
ＰＴＥ１５４に設定する命令である。二つの汎用レジス
タ番号をオペランドとして指定する命令形式であるが、
Ｒ１レジスタとＲ２レジスタ、さらにＲ２の次の番号の
レジスタであるＲ２＋１レジスタと三つのオペランドを
指定する。Ｒ１レジスタ２００には拡張仮想ページのＰ
ＴＥ１５４データ、Ｒ２レジスタ２０１には設定対象の
ＳＴ２５、ＰＴ２６を指すＳＲＴＥ１５２データ、Ｒ２
＋１レジスタ２０２には拡張仮想ページアドレスを表わ
すＳＸ２０４とＰＸ２０５と拡張仮想ページサイズ（Ｐ
Ｓ）２０６を設定しておく。ＰＳ２０６は、４ＫＢの約
数で指定する。

【００２２】ＳＸＰＴＥの処理機構は、処理が開始され
ると、Ｒ２レジスタ２０１のＬビット２０３がオンな
らば、１ＭＢ仮想ページ用の処理を行うＳＸＰＴＥ１Ｍ
マイクロプログラム２１０が起動される。マイクロプロ
グラム２１０は、Ｒ２レジスタ２０１のＳＴＯとＲ２
＋１レジスタ２０２のＳＸ２０４から拡張仮想ページに
対応する先頭ＳＴＥ１５３のアドレスを求める。先頭Ｓ
ＴＥ１５３からＰＳ２０６が指定する範囲のＳＴＥま
で、Ｒ１レジスタ２００のＰＴＥ１５４データを書き込
んでいく。ただし、２番目以降のＳＴＥからは、ＰＦＲ
Ａを１ＭＢずつ増加させて書き込んでいく。こうするこ
とによって、拡張仮想ページのための一つのＰＴＥと同
じように、設定された複数のＳＴＥ１５３は拡張仮想ペ
ージ中の仮想アドレスを正しい実アドレスに変換でき
る。Ｒ２レジスタ２０１のＬビット２０３がオフなら
ば、４ＫＢ仮想ページ用の処理を行うＳＸＰＴＥ４Ｋマ
イクロプログラム２１１が起動される。マイクロプログ
ラム２１１は、Ｒ２レジスタ２０１のＳＴＯとＲ２＋
１レジスタ２０２のＳＸ２０４とＰＸ２０５から拡張仮
想ページに対応する先頭ＰＴＥ１５４のアドレスを求め
る。先頭ＰＴＥ１５４からＰＳ２０６が指定する範囲の
ＰＴＥまで、Ｒ１レジスタ２００のＰＴＥ１５４データ
を書き込んでいく。ただし、２番目以降のＰＴＥから
は、ＰＦＲＡを４ＫＢずつ増加させて書き込んでいく。

【００２３】拡張ページ無効化命令（ＩＸＰＴＥ）は、
拡張仮想ページのアドレスに対応する一つまたは複数の
ＳＴＥ１５３またはＰＴＥ１５４とＴＬＢ２１，２２エ
ントリを無効化する命令である。二つの汎用レジスタ番
号をオペランドとして指定する命令形式であるが、Ｓ
ＸＰＴＥとの対応をとるため、Ｒ２レジスタ、さらにＲ
２の次の番号のレジスタであるＲ２＋１レジスタという
二つのオペランドを指定する。Ｒ２レジスタ２０１に
は無効化対象のＳＴ２５、ＰＴ２６を指すＳＲＴＥ１５
２データ、Ｒ２＋１レジスタ２０２には拡張仮想ページ
アドレスを表わすＳＸ２０４とＰＸ２０５と拡張仮想ペ
ージサイズ（ＰＳ）２０６を設定しておく。ＰＳ２０６
は、４ＫＢの約数で指定する。

【００２４】ＩＸＰＴＥの処理機構は、処理が開始され
ると、Ｒ２レジスタ２０１のＬビット２０３がオンな
らば、１ＭＢ仮想ページ用の処理を行うＩＸＰＴＥ１Ｍ
マイクロプログラム２１２が起動される。マイクロプロ
グラム２１２は、Ｒ２レジスタ２０１のＳＴＯとＲ２
＋１レジスタ２０２のＳＸ２０４から拡張仮想ページに
対応する先頭ＳＴＥ１５３のアドレスを求める。先頭Ｓ
ＴＥ１５３からＰＳ２０６が指定する範囲のＳＴＥまで
ＳＴＥ１５３のＩビットをオンにし、かつ該当ＳＴＥの
仮想アドレスに対応する１ＭＢ用および４ＫＢ用ＴＬＢ
２２，２１のエントリを無効化していく。Ｒ２レジスタ
２０１のＬビット２０３がオフならば、４ＫＢ仮想ペー
ジ用の処理を行うＩＸＰＴＥ４Ｋマイクロプログラム２
１３が起動される。マイクロプログラム２１３は、Ｒ
２レジスタ２０１のＳＴＯとＲ２＋１レジスタ２０２の
ＳＸ２０４とＰＸ２０５から拡張仮想ページに対応する
先頭ＰＴＥ１５４のアドレスを求める。先頭ＰＴＥ１５
４からＰＳ２０６が指定する範囲のＰＴＥまでＩビット
をオンにして、かつ該当ＰＴＥの仮想アドレスに対応す
る１ＭＢ用および４ＫＢ用ＴＬＢ２２，２１のエントリ
を無効化しいく。

【００２５】図５は、拡張ページキー操作命令の構成図
である。

【００２６】拡張ページキー設定命令（ＳＸＳＫＥ）
は、拡張実ページのアクセス保護情報を拡張実ページの
アドレスに対応する一つまたは複数のキー記憶１１５，
１１６のエントリに設定する命令である。二つの汎用レ
ジスタ番号をオペランドとして指定する命令形式であ
り、Ｒ１レジスタとＲ２レジスタの二つのオペランドを
指定する。Ｒ１レジスタ２２０には拡張仮想ページのア
クセス保護情報（ＡＣＣＦＲＣ）２２３、Ｒ２レジスタ
２２１には設定対象のキー記憶エントリを指す拡張実ペ
ージアドレスを表わすＰＦＲＡ２２４と拡張実ページサ
イズ（ＰＦＳ）２２５を設定しておく。ＰＦＳ２２５
は、４ＫＢの約数で指定する。

【００２７】ＳＸＳＫＥの処理機構は、処理が開始され
ると、ＳＸＳＫＥマイクロプログラム２３２が起動され
る。マイクロプログラム２３２は、Ｒ２レジスタ２２
１のＰＦＲＡ２２４が指す先頭キー記憶エントリからＰ
ＦＳ２２５が指定する範囲のキー記憶エントリまで、Ｒ
１レジスタ２２０のアクセス保護情報２２３を書き込ん
でいく。設定対象のキー記憶エントリが、４ＫＢ領域キ
ー記憶１１５ならば設定するエントリ数はＰＦＳ２２５
と等しく、１ＭＢ領域キー記憶１１６ならば設定するエ
ントリ数はＰＦＳ２２５を２５６で割った数である。

【００２８】拡張ページキーリセット命令（ＲＸＲＢ
Ｅ）は、拡張実ページのアドレスに対応する一つまたは
複数のキー記憶１１５，１１６のエントリの参照ビット
（Ｒ）をリセットする命令である。二つの汎用レジスタ
番号をオペランドとして指定する命令形式であるが、Ｒ
２レジスタのオペランドのみを指定する。Ｒ２レジス
タ２２１には設定対象のキー記憶エントリを指す拡張実
ページアドレスを表わすＰＦＲＡ２２４と拡張実ページ
サイズ（ＰＦＳ）２２５を設定しておく。ＰＦＳ２２５
は、４ＫＢの約数で指定する。

【００２９】ＲＸＲＢＥの処理機構は、処理が開始され
ると、ＲＸＲＢＥマイクロプログラム２３３が起動され
る。マイクロプログラム２３３は、Ｒ２レジスタ２２
１のＰＦＲＡ２２４が指す先頭キー記憶エントリからＰ
ＦＳ２２５が指定する範囲のキー記憶エントリまで、ア
クセス保護情報２２３のＲビットをリセットしていく。
設定対象のキー記憶エントリが、４ＫＢ領域キー記憶１
１５ならば設定するエントリ数はＰＦＳ２２５と等し
く、１ＭＢ領域キー記憶１１６ならば設定するエントリ
数はＰＦＳ２２５を２５６で割った数である。

【００３０】拡張ページキー挿入命令（ＩＸＳＫＥ）
は、拡張実ページのアドレスに対応する一つまたは複数
のキー記憶１１５，１１６のエントリのアクセス保護情
報をレジスタに挿入する命令である。二つの汎用レジス
タ番号をオペランドとして指定する命令形式であり、Ｒ
１レジスタとＲ２レジスタの二つのオペランドを指定す
る。Ｒ１レジスタ２２０には１ＭＢ実ページ領域かどう
かを示すＬビット２２２と拡張仮想ページのアクセス保
護情報（ＡＣＣＦＲＣ）２２３が挿入される。Ｒ２レジ
スタ２２１には設定対象のキー記憶エントリを指す拡張
実ページアドレスを表わすＰＦＲＡ２２４と拡張実ペー
ジサイズ（ＰＦＳ）２２５を設定しておく。ＰＦＳ２２
５は、４ＫＢの約数で指定する。

【００３１】ＩＸＳＫＥの処理機構は、処理が開始され
ると、ＩＸＳＫＥマイクロプログラム２３０が起動され
る。マイクロプログラム２３０は、Ｒ２レジスタ２２
１のＰＦＲＡ２２４が指す先頭キー記憶エントリのアク
セス保護情報からアクセスキー（ＡＣＣ）とフェッチビ
ット（Ｆ）が読み出されＲ１レジスタ２２０に挿入され
る。参照ビット（Ｒ）と変更ビット（Ｃ）については、
先頭キー記憶エントリからＰＦＳ２２５が指定する範囲
のキー記憶エントリまでのすべてのＲビットの論理和と
すべてのＣビットの論理和がＲ１レジスタ２２０に挿入
される。対象のキー記憶エントリが、４ＫＢ領域キー記
憶１１５ならば読み出すエントリ数はＰＦＳ２２５と等
しく、１ＭＢ領域キー記憶１１６ならば読み出すエント
リ数はＰＦＳ２２５を２５６で割った数である。

【００３２】

【発明の効果】本発明の仮想記憶装置によれば、大ペー
ジサイズと小ページサイズが混在する多重ページサイズ
の仮想記憶装置が少ないＯＳオーバヘッドでプログラム
に提供できるので、大容量仮想記憶においてコンピュー
タシステムの性能が向上するとともに仮想記憶管理に要
するメモリ資源も削減できる。さらに、アドレス変換テ
ーブルの段数を減らすことで拡張ページサイズを実現す
るので、新たな変換テーブルを設けることがないので、
ハードウェア量を削減することができる。

【００３３】また、本発明の仮想記憶装置によれば、ア
ドレス変換機構の仮想ページサイズの種類を少なくした
まま、さらに種類の多い拡張仮想ページサイズをプログ
ラムに提供でき、応用の多様なページサイズの要求に対
応できるので、応用プログラムの実行が高速化される。

【図面の簡単な説明】

【図１】本発明の一実施例のアドレス変換機構の構成
図。

【図２】本発明の一実施例の仮想記憶と実記憶の構成を
示す図。

【図３】本発明の一実施例のアドレス変換テーブルのフ
ォーマットを示す図。

【図４】本発明の一実施例の拡張ページ設定命令および
無効化命令の処理機構の構成図。

【図５】本発明の一実施例の拡張ページキー操作命令の
処理機構の構成図。

【符号の説明】

１０仮想アドレスレジスタ２１，２２アドレス変換バッファ２３，２４，２５，２６アドレス変換テーブル３０実アドレスレジスタ１００仮想記憶空間１０１実記憶装置１０２キー記憶装置。

Claims

【特許請求の範囲】

【請求項１】コンピュータプログラムに対して仮想記憶
を提供し、仮想アドレスを実アドレスに変換するために
仮想アドレスの部分ビット列をインデクスとして用いる
少なくとも２段以上のｎ段の階層構成のアドレス変換テ
ーブル手段を有する仮想記憶装置であって、階層構成の最下位の少なくとも２段以上のｍ段の変換テ
ーブルによって表わされる仮想記憶領域の単位であるリ
ージョンごとに、最上位のテーブルから数えて(ｎ−ｍ
＋１)段目からｎ段目のアドレス変換テーブルのうち何
段目のテーブルエントリから変換結果の実記憶ページア
ドレスを読み出すかを指定する機能により変換テーブル
の段数によって定まる複数の仮想記憶ページサイズのう
ちのいずれかを指定するページサイズ指定手段と、前記ページサイズ指定手段に従って仮想アドレスを実ア
ドレスに変換するアドレス変換手段とを有することを特
徴とする仮想記憶装置。
【請求項２】前記リージョンは、３２ビットまたは３１
ビットで表わされるサイズである請求項１記載の仮想記
憶装置。
【請求項３】実記憶装置の領域ごとに、前記複数の仮想
記憶ページサイズのいずれかを選択し、選択したページ
サイズと等しいサイズを持つ実記憶ページごとにアクセ
ス保護情報を保持するエントリを有するキー記憶手段を
さらに有する請求項１記載の仮想記憶装置。
【請求項４】コンピュータプログラムに対して仮想記憶
を提供する仮想記憶装置であって、仮想アドレスを実アドレスに変換するためのアドレス変
換テーブル手段と、前記アドレス変換テーブル手段が提供する仮想記憶ペー
ジサイズの倍数であるサイズを持つ拡張仮想記憶ページ
のアドレス変換情報設定命令に応答して、前記命令が指
定する一つの拡張仮想記憶ページのアドレスに対応する
一つまたは複数のアドレス変換テーブルエントリに、前
記命令が指定するアドレス変換情報を設定する拡張仮想
記憶ページ設定手段とを有することを特徴とする仮想記
憶装置。
【請求項５】前記アドレス変換テーブル手段は、アドレ
ス変換情報のキャッシュを保持し主記憶より高速にアク
セスできるメモリ回路で構成されるアドレス変換バッフ
ァと、前記アドレス変換テーブル手段が提供する仮想記憶ペー
ジサイズの倍数であるサイズを持つ拡張仮想記憶ページ
のアドレス変換情報無効化命令に応答して、前記命令が
指定する一つの拡張仮想記憶ページのアドレスに対応す
る一つまたは複数のアドレス変換バッファエントリのア
ドレス変換情報を無効化する拡張仮想記憶ページ無効化
手段とをさらに有する請求項４記載の仮想記憶装置。
【請求項６】前記アドレス変換テーブル手段が提供する
仮想記憶ページと等しいサイズを持つ実記憶ページごと
にアクセス保護情報を保持するエントリを有するキー記
憶手段と、前記実記憶ページサイズの倍数であるサイズを持つ拡張
実記憶ページのアクセス保護情報設定命令に応答して、
前記命令が指定する一つの拡張実記憶ページのアドレス
に対応する一つまたは複数のキー記憶エントリに、前記
命令が指定するアクセス保護情報を設定する拡張実記憶
ページ設定手段とをさらに有する請求項４記載の仮想記
憶装置。
【請求項７】前記アドレス変換テーブル手段は複数の仮
想記憶ページサイズを提供する手段をさらに有する請求
項４記載の仮想記憶装置。
【請求項８】前記アドレス変換テーブル手段のアドレス
変換バッファは、複数の仮想記憶ページサイズを提供す
る手段を有し、前記拡張仮想記憶ページ無効化手段は、前記アドレス変
換バッファエントリがどの仮想記憶ページサイズのため
のものかには係らず、前記仮想記憶ページサイズの前記
アドレス変換情報無効化命令が指定する一つの拡張記憶
ページのアドレスに対応する全てのアドレス変換バッフ
ァエントリのアドレス変換情報を無効化する手段をさら
に有する請求項５記載の仮想記憶装置。