JPH10302480A - メモリの出力回路 - Google Patents
メモリの出力回路Info
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- JPH10302480A JPH10302480A JP10070114A JP7011498A JPH10302480A JP H10302480 A JPH10302480 A JP H10302480A JP 10070114 A JP10070114 A JP 10070114A JP 7011498 A JP7011498 A JP 7011498A JP H10302480 A JPH10302480 A JP H10302480A
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- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
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- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】
【課題】センスアンプの感知動作中に出力レベルを完全
なトリステート状態として、データの出力応答速度を迅
速にし出力ノイズを低減させたメモリの出力回路を提供
する。 【解決手段】出力イネーブル信号OES に応じてセンスア
ンプ出力信号SAO を出力する出力バッファー100 と、電
源電圧VCC と接地電圧VSS の間にインバータ形式で構成
されサイズの異なる２対のＭＯＳトランジスタPM11,NM1
1 及びPM12,NM12 が互いに並列に接続され、センスアン
プが感知動作を行う間には、出力端子の電圧をＭＯＳト
ランジスタPM12,NM12 のゲート端子にフィードバックし
てを駆動し、感知動作が終了すると、出力バッファー10
0 からの出力信号により２対のＭＯＳトランジスタPM1
1,NM11 及びPM12,NM12 を一緒に駆動して出力信号OUT
を出力する出力駆動機200 と、を備えて構成する。
なトリステート状態として、データの出力応答速度を迅
速にし出力ノイズを低減させたメモリの出力回路を提供
する。 【解決手段】出力イネーブル信号OES に応じてセンスア
ンプ出力信号SAO を出力する出力バッファー100 と、電
源電圧VCC と接地電圧VSS の間にインバータ形式で構成
されサイズの異なる２対のＭＯＳトランジスタPM11,NM1
1 及びPM12,NM12 が互いに並列に接続され、センスアン
プが感知動作を行う間には、出力端子の電圧をＭＯＳト
ランジスタPM12,NM12 のゲート端子にフィードバックし
てを駆動し、感知動作が終了すると、出力バッファー10
0 からの出力信号により２対のＭＯＳトランジスタPM1
1,NM11 及びPM12,NM12 を一緒に駆動して出力信号OUT
を出力する出力駆動機200 と、を備えて構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に用いられる出力回路に係るもので、詳しくは、データ
の出力速度を向上させて、出力ノイズを減少させること
のできるメモリの出力回路に関する。
に用いられる出力回路に係るもので、詳しくは、データ
の出力速度を向上させて、出力ノイズを減少させること
のできるメモリの出力回路に関する。
【０００２】
【従来の技術】従来のメモリの出力回路は、例えば、図
３に示したように、出力イネーブル信号OES に応じてセ
ンスアンプ出力信号SAO を出力する出力バッファー10
と、該出力バッファー10の出力状態を外部に伝達して外
部回路を駆動する出力駆動機20と、を備えて構成されて
いた。
３に示したように、出力イネーブル信号OES に応じてセ
ンスアンプ出力信号SAO を出力する出力バッファー10
と、該出力バッファー10の出力状態を外部に伝達して外
部回路を駆動する出力駆動機20と、を備えて構成されて
いた。
【０００３】前記出力バッファー10は、センスアンプ出
力信号SAO を反転するインバータIN1 と、該インバータ
IN1 の出力信号及び出力イネーブル信号OES の否定論理
積を演算するＮＡＮＤゲートNDと、インバータIN1 の出
力信号及びインバータIN2 で反転された出力イネーブル
信号OES の否定論理和を演算するＮＯＲゲートNRと、を
備えていた。
力信号SAO を反転するインバータIN1 と、該インバータ
IN1 の出力信号及び出力イネーブル信号OES の否定論理
積を演算するＮＡＮＤゲートNDと、インバータIN1 の出
力信号及びインバータIN2 で反転された出力イネーブル
信号OES の否定論理和を演算するＮＯＲゲートNRと、を
備えていた。
【０００４】また、上記出力駆動機20は、電源電圧Vcc
と接地電圧Vss との間に直列に接続され、ＮＡＮＤゲー
トND及びＮＯＲゲートNRの各出力信号がそれぞれゲート
端子に印加されるＰＭＯＳトランジスタPM1 及びＮＭＯ
ＳトランジスタNM1 と、該ＰＭＯＳトランジスタPM1 及
びＮＭＯＳトランジスタNM1 の共通ノードに接続する出
力ラインと接地端子との間に接続されたロードキャパシ
タンスCLと、を備えていた。
と接地電圧Vss との間に直列に接続され、ＮＡＮＤゲー
トND及びＮＯＲゲートNRの各出力信号がそれぞれゲート
端子に印加されるＰＭＯＳトランジスタPM1 及びＮＭＯ
ＳトランジスタNM1 と、該ＰＭＯＳトランジスタPM1 及
びＮＭＯＳトランジスタNM1 の共通ノードに接続する出
力ラインと接地端子との間に接続されたロードキャパシ
タンスCLと、を備えていた。
【０００５】さらに、上記センスアンプ出力信号SAO
は、感知されたメモリセルのデータに応じた信号であ
り、出力イネーブル信号OES は、アドレス遷移検出信号
ATD に基づいて生成された信号である。このように構成
された従来のメモリの出力回路の動作について説明す
る。図４(A) に示すように、アドレスADがハイレベルか
らローレベルに遷移すると、図４(B) に示すように、一
定のパルス幅を有するアドレス遷移検出信号ATD が生成
され、該アドレス遷移検出信号ATD のパルス幅が伸長さ
れ反転された出力イネーブル信号OES が生成される。
は、感知されたメモリセルのデータに応じた信号であ
り、出力イネーブル信号OES は、アドレス遷移検出信号
ATD に基づいて生成された信号である。このように構成
された従来のメモリの出力回路の動作について説明す
る。図４(A) に示すように、アドレスADがハイレベルか
らローレベルに遷移すると、図４(B) に示すように、一
定のパルス幅を有するアドレス遷移検出信号ATD が生成
され、該アドレス遷移検出信号ATD のパルス幅が伸長さ
れ反転された出力イネーブル信号OES が生成される。
【０００６】その後、アドレスADに従ってメモリセルか
らデータが出力され、図示されないセンスアンプは、そ
のデータを増幅した後にセンスアンプ出力信号SAO とし
て出力回路に印加する。出力回路は、センスアンプがデ
ータを感知する間には、出力イネーブル信号OES がロー
レベルになることで出力バッファー10をディスエーブル
させ、センスアンプがデータの感知を終了すると、出力
イネーブル信号OES がハイレベルになることで出力バッ
ファー10をイネーブルさせる。
らデータが出力され、図示されないセンスアンプは、そ
のデータを増幅した後にセンスアンプ出力信号SAO とし
て出力回路に印加する。出力回路は、センスアンプがデ
ータを感知する間には、出力イネーブル信号OES がロー
レベルになることで出力バッファー10をディスエーブル
させ、センスアンプがデータの感知を終了すると、出力
イネーブル信号OES がハイレベルになることで出力バッ
ファー10をイネーブルさせる。
【０００７】即ち、センスアンプが感知動作を終了し
て、ハイレベルの出力イネーブル信号OES が発生してい
る間には、ノードN1,N2 の各論理レベルが、センスアン
プ出力信号SAO に応じてハイレベルまたはローレベルに
なって、ＰＭＯＳトランジスタPM1 またはＮＭＯＳトラ
ンジスタNM1 がターンオンまたはターンオフされ、メモ
リセルのデータが出力信号OUT として出力される。
て、ハイレベルの出力イネーブル信号OES が発生してい
る間には、ノードN1,N2 の各論理レベルが、センスアン
プ出力信号SAO に応じてハイレベルまたはローレベルに
なって、ＰＭＯＳトランジスタPM1 またはＮＭＯＳトラ
ンジスタNM1 がターンオンまたはターンオフされ、メモ
リセルのデータが出力信号OUT として出力される。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
メモリの出力回路では、センスアンプが感知動作を行な
いローレベルの出力イネーブル信号OES が発生している
間には、ノードN1はハイレベルになり、ノードN2はロー
レベルになり、各ノードN1,N2 の論理レベルに応じてＰ
ＭＯＳトランジスタPM1 及びＮＭＯＳトランジスタNM1
がそれぞれターンオフされる。このため、出力駆動機20
の出力信号OUT は、出力ラインに接続された抵抗R1,R2
及びロードキャパシタンスCLの遅延により、図４(D) に
示すように、極めて遅くトリステート（Tri-state ）状
態になる。したがって、センスアンプが感知動作を終了
し、出力イネーブル信号OES がハイレベルになっても、
出力駆動機20の出力信号OUT は完全なトリステート状態
にならないため、出力信号OUT の応答速度が遅くなる。
これにより、出力ノイズが発生し、メモリの出力回路の
誤動作が発生するおそれがあるという不都合な点があっ
た。
メモリの出力回路では、センスアンプが感知動作を行な
いローレベルの出力イネーブル信号OES が発生している
間には、ノードN1はハイレベルになり、ノードN2はロー
レベルになり、各ノードN1,N2 の論理レベルに応じてＰ
ＭＯＳトランジスタPM1 及びＮＭＯＳトランジスタNM1
がそれぞれターンオフされる。このため、出力駆動機20
の出力信号OUT は、出力ラインに接続された抵抗R1,R2
及びロードキャパシタンスCLの遅延により、図４(D) に
示すように、極めて遅くトリステート（Tri-state ）状
態になる。したがって、センスアンプが感知動作を終了
し、出力イネーブル信号OES がハイレベルになっても、
出力駆動機20の出力信号OUT は完全なトリステート状態
にならないため、出力信号OUT の応答速度が遅くなる。
これにより、出力ノイズが発生し、メモリの出力回路の
誤動作が発生するおそれがあるという不都合な点があっ
た。
【０００９】本発明は上記の点に着目してなされたもの
で、センスアンプの感知動作中に出力レベルを完全なト
リステート状態とすることで、出力の応答動作を迅速に
行ない出力ノイズを低減させて誤動作を防止できるよう
にしたメモリの出力回路を提供することを目的とする。
で、センスアンプの感知動作中に出力レベルを完全なト
リステート状態とすることで、出力の応答動作を迅速に
行ない出力ノイズを低減させて誤動作を防止できるよう
にしたメモリの出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るメモリの出力回路は、アドレスの
遷移に対応した出力イネーブル信号に応じてセンスアン
プからの信号を出力する出力バッファー手段と、該出力
バッファー手段からの信号に応じて、出力端子から出力
信号を発生する出力駆動手段と、を備えて構成されたメ
モリの出力回路において、前記出力駆動手段が、電源端
子と接地端子の間にそれぞれ並列に接続された第１スイ
ッチ部及び第２スイッチ部と、前記センスアンプの感知
動作状態に応じて前記第１、第２スイッチ部のスイッチ
動作を制御するスイッチ制御部とを備え、前記第１スイ
ッチ部が、電源端子と接地端子の間に直列に接続された
１対のＭＯＳトランジスタを有し、前記第２スイッチ部
が、電源端子と接地端子の間に直列に接続され、前記第
１スイッチ部の１対のＭＯＳトランジスタよりもサイズ
の大きい１対のＭＯＳトランジスタを有し、前記スイッ
チ制御部が、前記センスアンプの感知動作中に、前記出
力端子の電圧に基づいて前記第２スイッチ部の１対のＭ
ＯＳトランジスタをスイッチ動作させて、前記出力端子
をトリステート状態に保ち、前記センスアンプの感知動
作が終了すると、前記出力バッファー手段からの出力信
号に基づいて前記第１、第２スイッチ部の各１対のＭＯ
Ｓトランジスタをスイッチ動作させて、前記センスアン
プの感知結果に対応した出力信号を前記出力端子から発
生させる構成としたものである。
るため、本発明に係るメモリの出力回路は、アドレスの
遷移に対応した出力イネーブル信号に応じてセンスアン
プからの信号を出力する出力バッファー手段と、該出力
バッファー手段からの信号に応じて、出力端子から出力
信号を発生する出力駆動手段と、を備えて構成されたメ
モリの出力回路において、前記出力駆動手段が、電源端
子と接地端子の間にそれぞれ並列に接続された第１スイ
ッチ部及び第２スイッチ部と、前記センスアンプの感知
動作状態に応じて前記第１、第２スイッチ部のスイッチ
動作を制御するスイッチ制御部とを備え、前記第１スイ
ッチ部が、電源端子と接地端子の間に直列に接続された
１対のＭＯＳトランジスタを有し、前記第２スイッチ部
が、電源端子と接地端子の間に直列に接続され、前記第
１スイッチ部の１対のＭＯＳトランジスタよりもサイズ
の大きい１対のＭＯＳトランジスタを有し、前記スイッ
チ制御部が、前記センスアンプの感知動作中に、前記出
力端子の電圧に基づいて前記第２スイッチ部の１対のＭ
ＯＳトランジスタをスイッチ動作させて、前記出力端子
をトリステート状態に保ち、前記センスアンプの感知動
作が終了すると、前記出力バッファー手段からの出力信
号に基づいて前記第１、第２スイッチ部の各１対のＭＯ
Ｓトランジスタをスイッチ動作させて、前記センスアン
プの感知結果に対応した出力信号を前記出力端子から発
生させる構成としたものである。
【００１１】また、前記出力バッファー手段は、前記セ
ンスアンプからの出力信号を反転する第１インバータ
と、該第１インバータの出力信号及び前記出力イネーブ
ル信号の否定論理積を演算するＮＡＮＤゲートと、前記
第１インバータの出力信号及び第２インバータで反転さ
れた前記出力イネーブル信号の否定論理和を演算するＮ
ＯＲゲートと、を備え、前記第１スイッチ部は、電源端
子と接地端子の間に直列に接続され、前記ＮＡＮＤゲー
ト及びＮＯＲゲートの各出力信号が各ゲート端子に印加
され、前記出力端子が中間点に接続された第１ＰＭＯＳ
トランジスタ及び第１ＮＭＯＳトランジスタを有し、前
記第２スイッチ部は、電源端子と接地端子の間に直列に
接続され、前記出力端子が中間点に接続された第２ＰＭ
ＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有
し、前記スイッチ制御部は、前記センスアンプが感知動
作していないときに、前記ＮＡＮＤゲート及び前記ＮＯ
Ｒゲートの各出力信号を前記第２ＰＭＯＳトランジスタ
及び前記第２ＮＭＯＳトランジスタの各ゲート端子に印
加する第１伝送ゲートと、前記センスアンプが感知動作
しているときに、前記出力端子の電圧を前記第２ＰＭＯ
Ｓトランジスタ及び前記第２ＮＭＯＳトランジスタのい
ずれかのゲート端子にフィードバックさせる第２伝送ゲ
ートと、を備えて構成されるようにしてもよい。
ンスアンプからの出力信号を反転する第１インバータ
と、該第１インバータの出力信号及び前記出力イネーブ
ル信号の否定論理積を演算するＮＡＮＤゲートと、前記
第１インバータの出力信号及び第２インバータで反転さ
れた前記出力イネーブル信号の否定論理和を演算するＮ
ＯＲゲートと、を備え、前記第１スイッチ部は、電源端
子と接地端子の間に直列に接続され、前記ＮＡＮＤゲー
ト及びＮＯＲゲートの各出力信号が各ゲート端子に印加
され、前記出力端子が中間点に接続された第１ＰＭＯＳ
トランジスタ及び第１ＮＭＯＳトランジスタを有し、前
記第２スイッチ部は、電源端子と接地端子の間に直列に
接続され、前記出力端子が中間点に接続された第２ＰＭ
ＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有
し、前記スイッチ制御部は、前記センスアンプが感知動
作していないときに、前記ＮＡＮＤゲート及び前記ＮＯ
Ｒゲートの各出力信号を前記第２ＰＭＯＳトランジスタ
及び前記第２ＮＭＯＳトランジスタの各ゲート端子に印
加する第１伝送ゲートと、前記センスアンプが感知動作
しているときに、前記出力端子の電圧を前記第２ＰＭＯ
Ｓトランジスタ及び前記第２ＮＭＯＳトランジスタのい
ずれかのゲート端子にフィードバックさせる第２伝送ゲ
ートと、を備えて構成されるようにしてもよい。
【００１２】さらに具体的には、前記第２ＰＭＯＳトラ
ンジスタ及び前記第２ＮＭＯＳトランジスタの各サイズ
が、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯ
Ｓトランジスタの各サイズの略２倍とするのが好まし
い。加えて、前記第１伝送ゲート及び前記第２伝送ゲー
トは、前記センスアンプの感知動作状態に対応した出力
フィードバック制御信号に従って、互いに相補の関係で
オン／オフ動作するようにしてもよい。
ンジスタ及び前記第２ＮＭＯＳトランジスタの各サイズ
が、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯ
Ｓトランジスタの各サイズの略２倍とするのが好まし
い。加えて、前記第１伝送ゲート及び前記第２伝送ゲー
トは、前記センスアンプの感知動作状態に対応した出力
フィードバック制御信号に従って、互いに相補の関係で
オン／オフ動作するようにしてもよい。
【００１３】
【発明の実施の形態】以下、本発明に係る実施形態につ
いて図面を用いて説明する。図１は、本実施形態のメモ
リの出力回路の構成を示す。なお、従来のメモリの出力
回路の構成と同一の部分には同一の符号が付してある。
図１において、本メモリの出力回路は、出力バッファー
手段としての出力バッファー100 と、出力駆動手段とし
ての出力駆動機200 と、を備えて構成される。ただし、
出力バッファー100 は、従来の出力バッファー10と同様
の構成である。
いて図面を用いて説明する。図１は、本実施形態のメモ
リの出力回路の構成を示す。なお、従来のメモリの出力
回路の構成と同一の部分には同一の符号が付してある。
図１において、本メモリの出力回路は、出力バッファー
手段としての出力バッファー100 と、出力駆動手段とし
ての出力駆動機200 と、を備えて構成される。ただし、
出力バッファー100 は、従来の出力バッファー10と同様
の構成である。
【００１４】出力駆動機200 は、電源電圧Vcc と接地電
圧Vss 間に直列に接続され、出力バッファー100 のＮＡ
ＮＤゲートND及びＮＯＲゲートNRの出力信号が各ゲート
端子に入力され、互いの共通接続点が出力ラインに連結
された、１対のＰＭＯＳトランジスタPM11及びＮＭＯＳ
トランジスタNM11、並びに、１対のＰＭＯＳトランジス
タPM12及びＮＭＯＳトランジスタNM12と、ＮＡＮＤゲー
トNDの出力端子とＰＭＯＳトランジスタPM12のゲート端
子との間に接続され、出力フィードバック制御信号OFS,
バーOFS により制御される伝送ゲートTG1 と、ＮＯＲゲ
ートNRの出力端子とＮＭＯＳトランジスタNM12のゲート
端子との間に接続され、出力フィードバック制御信号OF
S,バーOFS により制御される伝送ゲートTG2 と、ＰＭＯ
ＳトランジスタPM12のゲート端子及び出力ラインとの間
に接続され、出力フィードバック制御信号OFS,バーOFS
により制御される伝送ゲートTG3 と、ＮＭＯＳトランジ
スタNM12のゲート端子及び出力ラインとの間に接続さ
れ、出力フィードバック制御信号OFS,バーOFS により制
御される伝送ゲートTG4 と、を備えて構成される。
圧Vss 間に直列に接続され、出力バッファー100 のＮＡ
ＮＤゲートND及びＮＯＲゲートNRの出力信号が各ゲート
端子に入力され、互いの共通接続点が出力ラインに連結
された、１対のＰＭＯＳトランジスタPM11及びＮＭＯＳ
トランジスタNM11、並びに、１対のＰＭＯＳトランジス
タPM12及びＮＭＯＳトランジスタNM12と、ＮＡＮＤゲー
トNDの出力端子とＰＭＯＳトランジスタPM12のゲート端
子との間に接続され、出力フィードバック制御信号OFS,
バーOFS により制御される伝送ゲートTG1 と、ＮＯＲゲ
ートNRの出力端子とＮＭＯＳトランジスタNM12のゲート
端子との間に接続され、出力フィードバック制御信号OF
S,バーOFS により制御される伝送ゲートTG2 と、ＰＭＯ
ＳトランジスタPM12のゲート端子及び出力ラインとの間
に接続され、出力フィードバック制御信号OFS,バーOFS
により制御される伝送ゲートTG3 と、ＮＭＯＳトランジ
スタNM12のゲート端子及び出力ラインとの間に接続さ
れ、出力フィードバック制御信号OFS,バーOFS により制
御される伝送ゲートTG4 と、を備えて構成される。
【００１５】したがってここでは、ＰＭＯＳトランジス
タPM11及びＮＭＯＳトランジスタNM11が第１スイッチ部
の第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジ
スタとして機能し、ＰＭＯＳトランジスタPM12及びＮＭ
ＯＳトランジスタNM12が第２スイッチ部の第２ＰＭＯＳ
トランジスタ及び第２ＮＭＯＳトランジスタとして機能
する。また、伝送ゲートTG1,TG2 がスイッチ制御部の第
１伝送ゲートとして機能し、伝送ゲートTG3,TG4 がスイ
ッチ制御部の第２伝送ゲートとして機能する。
タPM11及びＮＭＯＳトランジスタNM11が第１スイッチ部
の第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジ
スタとして機能し、ＰＭＯＳトランジスタPM12及びＮＭ
ＯＳトランジスタNM12が第２スイッチ部の第２ＰＭＯＳ
トランジスタ及び第２ＮＭＯＳトランジスタとして機能
する。また、伝送ゲートTG1,TG2 がスイッチ制御部の第
１伝送ゲートとして機能し、伝送ゲートTG3,TG4 がスイ
ッチ制御部の第２伝送ゲートとして機能する。
【００１６】このとき、ＰＭＯＳトランジスタPM12のサ
イズ(W/L) は、ＰＭＯＳトランジスタPM11のサイズの約
２倍になり、ＮＭＯＳトランジスタNM12のサイズ(W/L)
もＮＭＯＳトランジスタNM11のサイズの約２倍になるよ
うに構成される。また、各伝送ゲートTG1 〜TG4 の動作
を制御する出力フィードバック制御信号OFS は、アドレ
ス遷移検出信号ATD のパルス幅を伸長させた信号であ
り、出力フィードバック制御信号バーOFS は、出力フィ
ードバック制御信号OFS が反転された信号である。
イズ(W/L) は、ＰＭＯＳトランジスタPM11のサイズの約
２倍になり、ＮＭＯＳトランジスタNM12のサイズ(W/L)
もＮＭＯＳトランジスタNM11のサイズの約２倍になるよ
うに構成される。また、各伝送ゲートTG1 〜TG4 の動作
を制御する出力フィードバック制御信号OFS は、アドレ
ス遷移検出信号ATD のパルス幅を伸長させた信号であ
り、出力フィードバック制御信号バーOFS は、出力フィ
ードバック制御信号OFS が反転された信号である。
【００１７】以下、このように構成されたメモリの出力
回路の動作を説明する。図２(A) に示すように、アドレ
スADがハイレベルからローレベルに遷移すると、図２
(B) に示すように、一定のパルス幅を有するアドレス遷
移検出信号ATD が生成される。このアドレス遷移検出信
号ATD に基づいて、図２(C) (D) に示すような出力フィ
ードバック制御信号OFS,バーOFS 、及び図２(E) に示す
ような出力イネーブル信号OES が生成される。
回路の動作を説明する。図２(A) に示すように、アドレ
スADがハイレベルからローレベルに遷移すると、図２
(B) に示すように、一定のパルス幅を有するアドレス遷
移検出信号ATD が生成される。このアドレス遷移検出信
号ATD に基づいて、図２(C) (D) に示すような出力フィ
ードバック制御信号OFS,バーOFS 、及び図２(E) に示す
ような出力イネーブル信号OES が生成される。
【００１８】出力イネーブル信号OES は、従来と同様
に、図示されないセンスアンプがデータを感知する間に
は、ローレベルになって出力バッファー100 をディスエ
ーブルさせ、センスアンプが感知動作を終了すると、ハ
イレベルになって出力バッファー100 をイネーブルさせ
る。しかし、本実施形態は、出力駆動機200 をＰＭＯＳ
トランジスタPM11,PM12 及びＮＭＯＳトランジスタNM1
1,NM12 を用いて２系統に分離して構成し、センスアン
プが感知動作を行う間には、一方のＰＭＯＳトランジス
タPM12及びＮＭＯＳトランジスタNM12が出力フィードバ
ック制御信号OFS,バーOFS により制御されることによ
り、出力レベルが完全なトリステート状態になるように
なっている。
に、図示されないセンスアンプがデータを感知する間に
は、ローレベルになって出力バッファー100 をディスエ
ーブルさせ、センスアンプが感知動作を終了すると、ハ
イレベルになって出力バッファー100 をイネーブルさせ
る。しかし、本実施形態は、出力駆動機200 をＰＭＯＳ
トランジスタPM11,PM12 及びＮＭＯＳトランジスタNM1
1,NM12 を用いて２系統に分離して構成し、センスアン
プが感知動作を行う間には、一方のＰＭＯＳトランジス
タPM12及びＮＭＯＳトランジスタNM12が出力フィードバ
ック制御信号OFS,バーOFS により制御されることによ
り、出力レベルが完全なトリステート状態になるように
なっている。
【００１９】つまり、ローレベルの出力イネーブル信号
OES が入力され、センスアンプが感知動作を行なってい
る間には、アドレス遷移検出信号ATD を遅延させて生成
したハイレベルの出力フィードバック制御信号OFS によ
り伝送ゲートTG3,TG4 が制御される。具体的には、図２
に示した時間t1において、ハイレベルの出力フィードバ
ック制御信号OFS が発生すると、伝送ゲートTG1,TG2 は
それぞれターンオフされ、伝送ゲートTG3,TG4 はそれぞ
れターンオンされる。
OES が入力され、センスアンプが感知動作を行なってい
る間には、アドレス遷移検出信号ATD を遅延させて生成
したハイレベルの出力フィードバック制御信号OFS によ
り伝送ゲートTG3,TG4 が制御される。具体的には、図２
に示した時間t1において、ハイレベルの出力フィードバ
ック制御信号OFS が発生すると、伝送ゲートTG1,TG2 は
それぞれターンオフされ、伝送ゲートTG3,TG4 はそれぞ
れターンオンされる。
【００２０】このとき、出力信号OUT の電位がローレベ
ルにあると、ＰＭＯＳトランジスタPM12がターオンする
ことで、出力信号OUT の電位は、迅速にハイレベル側に
変化してトリステート状態（ハイレベルとローレベルの
中間状態）になる。一方、出力信号OUT の電位がハイレ
ベルであると、ＮＭＯＳトランジスタNM12がターンオン
することで、出力信号OUT の電位は、迅速にローレベル
側に変化してトリステート状態になる。
ルにあると、ＰＭＯＳトランジスタPM12がターオンする
ことで、出力信号OUT の電位は、迅速にハイレベル側に
変化してトリステート状態（ハイレベルとローレベルの
中間状態）になる。一方、出力信号OUT の電位がハイレ
ベルであると、ＮＭＯＳトランジスタNM12がターンオン
することで、出力信号OUT の電位は、迅速にローレベル
側に変化してトリステート状態になる。
【００２１】またこのとき、ＰＭＯＳトランジスタPM12
のサイズがＰＭＯＳトランジスタPM11のサイズの約２倍
になっており、ＮＭＯＳトランジスタNM12のサイズもＮ
ＭＯＳトランジスタNM11のサイズの約2 倍になっている
ため、伝送ゲートTG3,TG4 がオン状態になるときに発生
するノイズが低減され、電源電圧VCC から接地電圧VSS
に流れる電流値が減少される。
のサイズがＰＭＯＳトランジスタPM11のサイズの約２倍
になっており、ＮＭＯＳトランジスタNM12のサイズもＮ
ＭＯＳトランジスタNM11のサイズの約2 倍になっている
ため、伝送ゲートTG3,TG4 がオン状態になるときに発生
するノイズが低減され、電源電圧VCC から接地電圧VSS
に流れる電流値が減少される。
【００２２】さらに、ハイレベルの出力フィードバック
制御信号OFS が入力する間には、伝送ゲートTG1,TG2 が
ターンオフされるため、各ノードN1,N2 の論理レベル
は、ＰＭＯＳトランジスタPM12及びＮＭＯＳトランジス
タNM12の動作に影響を与えない。次に、時間t2におい
て、出力フィードバック制御信号OFS がローレベルにな
ると、各伝送ゲートTG1,TG2 がターンオンされ、各伝送
ゲートTG3,TG4 がターンオフされる。このとき出力バッ
ファー100 はディスエーブルされているため、出力信号
OUT はトリステート状態を維持する。
制御信号OFS が入力する間には、伝送ゲートTG1,TG2 が
ターンオフされるため、各ノードN1,N2 の論理レベル
は、ＰＭＯＳトランジスタPM12及びＮＭＯＳトランジス
タNM12の動作に影響を与えない。次に、時間t2におい
て、出力フィードバック制御信号OFS がローレベルにな
ると、各伝送ゲートTG1,TG2 がターンオンされ、各伝送
ゲートTG3,TG4 がターンオフされる。このとき出力バッ
ファー100 はディスエーブルされているため、出力信号
OUT はトリステート状態を維持する。
【００２３】そして、時間t3において、センスアンプの
感知動作が終了して出力イネーブル信号OES がハイレベ
ルになると、ＰＭＯＳトランジスタPM11,PM12 及びＮＭ
ＯＳトランジスタNM11,NM12 の全てが、各ノードN1,N2
の論理レベルに応じてターンオンまたはターンオフされ
ることで、センスアンプの出力レベルに応じたデータが
出力信号OUT として迅速に出力される。
感知動作が終了して出力イネーブル信号OES がハイレベ
ルになると、ＰＭＯＳトランジスタPM11,PM12 及びＮＭ
ＯＳトランジスタNM11,NM12 の全てが、各ノードN1,N2
の論理レベルに応じてターンオンまたはターンオフされ
ることで、センスアンプの出力レベルに応じたデータが
出力信号OUT として迅速に出力される。
【００２４】即ち、出力駆動機200 が２つのＰＭＯＳト
ランジスタPM11,PM12 及び２つのＮＭＯＳトランジスタ
NM11,NM12 により２系統に分離して構成されているた
め、センスアンプが感知動作を行なう間は、フィードバ
ック制御信号OFS により一方のＰＭＯＳトランジスタPM
12及び一方のＮＭＯＳトランジスタNM12が制御されて出
力信号OUT を完全なトリステート状態にし、センスアン
プが感知動作を終了すると、出力バッファー100 の出力
状態に従って、各ＰＭＯＳトランジスタPM11,PM12 及び
ＮＭＯＳトランジスタNM11,NM12 がそれぞれ同時に制御
されて、センスアンプの出力レベルに応じたデータが出
力信号OUT として出力される。
ランジスタPM11,PM12 及び２つのＮＭＯＳトランジスタ
NM11,NM12 により２系統に分離して構成されているた
め、センスアンプが感知動作を行なう間は、フィードバ
ック制御信号OFS により一方のＰＭＯＳトランジスタPM
12及び一方のＮＭＯＳトランジスタNM12が制御されて出
力信号OUT を完全なトリステート状態にし、センスアン
プが感知動作を終了すると、出力バッファー100 の出力
状態に従って、各ＰＭＯＳトランジスタPM11,PM12 及び
ＮＭＯＳトランジスタNM11,NM12 がそれぞれ同時に制御
されて、センスアンプの出力レベルに応じたデータが出
力信号OUT として出力される。
【００２５】
【発明の効果】以上説明したように本発明に係るメモリ
の出力回路は、第１、第２スイッチ部及びスイッチ制御
部で出力駆動手段を構成して、センスアンプで感知動作
が行われる間に、出力端子の電圧レベルが迅速にトリス
テート状態となるようにしたことによって、出力信号の
応答速度が速くなり出力ノイズを低減できるため、出力
動作の正確なメモリの出力回路を提供することができる
という効果がある。
の出力回路は、第１、第２スイッチ部及びスイッチ制御
部で出力駆動手段を構成して、センスアンプで感知動作
が行われる間に、出力端子の電圧レベルが迅速にトリス
テート状態となるようにしたことによって、出力信号の
応答速度が速くなり出力ノイズを低減できるため、出力
動作の正確なメモリの出力回路を提供することができる
という効果がある。
【図１】本発明に係る実施形態のメモリの出力回路の構
成を示す図である。
成を示す図である。
【図２】同上実施形態の出力回路の各部における入出力
タイミングを示す図である。
タイミングを示す図である。
【図３】従来のメモリの出力回路の構成を示す図であ
る。
る。
【図４】従来の出力回路の各部における入出力タイミン
グを示す図である。
グを示す図である。
１００…出力バッファー ２００…出力駆動機 ＰＭ１１，ＰＭ１２…ＰＭＯＳトランジスタ ＮＭ１１，ＮＭ１２…ＮＭＯＳトランジスタ ＴＧ１〜ＴＧ４…伝送ゲート
Claims (4)
- 【請求項１】アドレスの遷移に対応した出力イネーブル
信号に応じてセンスアンプからの信号を出力する出力バ
ッファー手段と、該出力バッファー手段からの信号に応
じて、出力端子から出力信号を発生する出力駆動手段
と、を備えて構成されたメモリの出力回路において、 前記出力駆動手段が、電源端子と接地端子の間にそれぞ
れ並列に接続された第１スイッチ部及び第２スイッチ部
と、前記センスアンプの感知動作状態に応じて前記第
１、第２スイッチ部のスイッチ動作を制御するスイッチ
制御部とを備え、 前記第１スイッチ部が、電源端子と接地端子の間に直列
に接続された１対のＭＯＳトランジスタを有し、前記第
２スイッチ部が、電源端子と接地端子の間に直列に接続
され、前記第１スイッチ部の１対のＭＯＳトランジスタ
よりもサイズの大きい１対のＭＯＳトランジスタを有
し、前記スイッチ制御部が、前記センスアンプの感知動
作中に、前記出力端子の電圧に基づいて前記第２スイッ
チ部の１対のＭＯＳトランジスタをスイッチ動作させ
て、前記出力端子をトリステート状態に保ち、前記セン
スアンプの感知動作が終了すると、前記出力バッファー
手段からの出力信号に基づいて前記第１、第２スイッチ
部の各１対のＭＯＳトランジスタをスイッチ動作させ
て、前記センスアンプの感知結果に対応した出力信号を
前記出力端子から発生させる構成としたことを特徴とす
るメモリの出力回路。 - 【請求項２】前記出力バッファー手段は、前記センスア
ンプからの出力信号を反転する第１インバータと、該第
１インバータの出力信号及び前記出力イネーブル信号の
否定論理積を演算するＮＡＮＤゲートと、前記第１イン
バータの出力信号及び第２インバータで反転された前記
出力イネーブル信号の否定論理和を演算するＮＯＲゲー
トと、を備え、 前記第１スイッチ部は、電源端子と接地端子の間に直列
に接続され、前記ＮＡＮＤゲート及び前記ＮＯＲゲート
の各出力信号が各ゲート端子に印加され、前記出力端子
が中間点に接続された第１ＰＭＯＳトランジスタ及び第
１ＮＭＯＳトランジスタを有し、 前記第２スイッチ部は、電源端子と接地端子の間に直列
に接続され、前記出力端子が中間点に接続された第２Ｐ
ＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有
し、 前記スイッチ制御部は、前記センスアンプが感知動作し
ていないときに、前記ＮＡＮＤゲート及び前記ＮＯＲゲ
ートの各出力信号を前記第２ＰＭＯＳトランジスタ及び
前記第２ＮＭＯＳトランジスタの各ゲート端子に印加す
る第１伝送ゲートと、前記センスアンプが感知動作して
いるときに、前記出力端子の電圧を前記第２ＰＭＯＳト
ランジスタ及び前記第２ＮＭＯＳトランジスタのいずれ
かのゲート端子にフィードバックさせる第２伝送ゲート
と、を備えて構成されたことを特徴とする請求項１記載
のメモリの出力回路。 - 【請求項３】前記第２ＰＭＯＳトランジスタ及び前記第
２ＮＭＯＳトランジスタの各サイズが、前記第１ＰＭＯ
Ｓトランジスタ及び前記第１ＮＭＯＳトランジスタの各
サイズの略２倍であることを特徴とする請求項２記載の
メモリの出力回路。 - 【請求項４】前記第１伝送ゲート及び前記第２伝送ゲー
トは、前記センスアンプの感知動作状態に対応した出力
フィードバック制御信号に従って、互いに相補の関係で
オン／オフ動作することを特徴とする請求項２または３
記載のメモリ出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970009981A KR100246336B1 (ko) | 1997-03-22 | 1997-03-22 | 메모리의 출력회로 |
| KR9981/1997 | 1997-03-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302480A true JPH10302480A (ja) | 1998-11-13 |
Family
ID=19500533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10070114A Pending JPH10302480A (ja) | 1997-03-22 | 1998-03-19 | メモリの出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5841702A (ja) |
| JP (1) | JPH10302480A (ja) |
| KR (1) | KR100246336B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327431B1 (ko) * | 1999-10-18 | 2002-03-13 | 박종섭 | 반도체 장치의 출력 드라이버 회로 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137317A (en) * | 1998-07-01 | 2000-10-24 | Intel Corporation | CMOS driver |
| US6218857B1 (en) * | 1998-11-24 | 2001-04-17 | Vantis Corporation | Variable sized line driving amplifiers for input/output blocks (IOBs) in FPGA integrated circuits |
| US6392153B1 (en) * | 1998-12-18 | 2002-05-21 | Equistar Chemicals, Lp | Electrical conductive assembly |
| US6265915B1 (en) * | 1999-02-08 | 2001-07-24 | Texas Instruments Incorporated | Output edge control circuit |
| US6501293B2 (en) * | 1999-11-12 | 2002-12-31 | International Business Machines Corporation | Method and apparatus for programmable active termination of input/output devices |
| US6266284B1 (en) * | 2000-04-25 | 2001-07-24 | Advanced Micro Devices, Inc. | Output buffer for external voltage |
| US6362655B1 (en) | 2000-11-15 | 2002-03-26 | Intel Corporation | Linear active resistor and driver circuit incorporating the same |
| US6489809B2 (en) * | 2000-11-30 | 2002-12-03 | Infineon Technologies Ag | Circuit for receiving and driving a clock-signal |
| DE10146491B4 (de) * | 2001-09-21 | 2006-04-13 | Infineon Technologies Ag | Elektronische Schaltung mit einer Treiberschaltung |
| KR100752650B1 (ko) * | 2006-01-13 | 2007-08-29 | 삼성전자주식회사 | 데이터 버스라인의 부하를 감소시키기 위한 트라이스테이트 출력 드라이버 배치방법 및 이를 이용하는 반도체메모리장치 |
| US7639247B2 (en) * | 2006-07-06 | 2009-12-29 | Himax Technologies Limited | Output circuit in a driving circuit and driving method of a display device |
| US8786307B2 (en) * | 2011-06-28 | 2014-07-22 | Texas Instruments Incorporated | Bias temperature instability-resistant circuits |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| US5036222A (en) * | 1990-02-22 | 1991-07-30 | National Semiconductor Corporation | Output buffer circuit with output voltage sensing for reducing switching induced noise |
| JPH04192716A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
| JP3118472B2 (ja) * | 1991-08-09 | 2000-12-18 | 富士通株式会社 | 出力回路 |
| US5315172A (en) * | 1992-04-14 | 1994-05-24 | Altera Corporation | Reduced noise output buffer |
| JP2819951B2 (ja) * | 1992-07-28 | 1998-11-05 | 日本電気株式会社 | 半導体記憶装置 |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
| KR0127220B1 (ko) * | 1994-10-13 | 1998-04-02 | 문정환 | 메모리소자의 출력버퍼회로 |
-
1997
- 1997-03-22 KR KR1019970009981A patent/KR100246336B1/ko not_active Expired - Fee Related
- 1997-08-11 US US08/907,648 patent/US5841702A/en not_active Expired - Lifetime
-
1998
- 1998-03-19 JP JP10070114A patent/JPH10302480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327431B1 (ko) * | 1999-10-18 | 2002-03-13 | 박종섭 | 반도체 장치의 출력 드라이버 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100246336B1 (ko) | 2000-03-15 |
| KR19980074245A (ko) | 1998-11-05 |
| US5841702A (en) | 1998-11-24 |
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