JPH10303315A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10303315A JPH10303315A JP9108450A JP10845097A JPH10303315A JP H10303315 A JPH10303315 A JP H10303315A JP 9108450 A JP9108450 A JP 9108450A JP 10845097 A JP10845097 A JP 10845097A JP H10303315 A JPH10303315 A JP H10303315A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
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- H10D84/0172—Manufacturing their gate conductors
- H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 微細化が可能で、高いゲート信頼性を有する
とともに、高い耐圧を有する低閾値電圧（Ｖｔｈ）のｐ
ＭＯＳを提供する。 【解決手段】 シリコン半導体基板１上にゲート酸化膜
３を介して多結晶シリコ５ン膜を形成する工程と、ｎ型
多結晶シリコン膜が形成される領域以外をマスク６で覆
い多結晶シリコン膜５に燐を導入する工程と、ｐ型多結
晶シリコン膜が形成される領域以外をマスク８で覆い多
結晶シリコン膜５にボロンを導入する工程と、多結晶シ
リコン膜をパターニングしてゲート電極７ａ、９をそれ
ぞれ形成する工程と、ｍ型ＭＯＳ形成領域以外をマスク
で覆いｎＭＯＳのソース及びドレイン領域を形成する工
程と、ゲート電極９の表面を酸化膜で被覆する工程と、
ｐＭＯＳ形成領域以外をマスクで覆いｐＭＯＳ形成領域
の基板１内に酸化膜１３で被覆されたゲート電極９をマ
スクとしてフッ化ボロンを導入しソース及びドレイン領
域を形成する工程と、を有する。
とともに、高い耐圧を有する低閾値電圧（Ｖｔｈ）のｐ
ＭＯＳを提供する。 【解決手段】 シリコン半導体基板１上にゲート酸化膜
３を介して多結晶シリコ５ン膜を形成する工程と、ｎ型
多結晶シリコン膜が形成される領域以外をマスク６で覆
い多結晶シリコン膜５に燐を導入する工程と、ｐ型多結
晶シリコン膜が形成される領域以外をマスク８で覆い多
結晶シリコン膜５にボロンを導入する工程と、多結晶シ
リコン膜をパターニングしてゲート電極７ａ、９をそれ
ぞれ形成する工程と、ｍ型ＭＯＳ形成領域以外をマスク
で覆いｎＭＯＳのソース及びドレイン領域を形成する工
程と、ゲート電極９の表面を酸化膜で被覆する工程と、
ｐＭＯＳ形成領域以外をマスクで覆いｐＭＯＳ形成領域
の基板１内に酸化膜１３で被覆されたゲート電極９をマ
スクとしてフッ化ボロンを導入しソース及びドレイン領
域を形成する工程と、を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、ｐチャネル型ＭＯＳトランジスタ
（以下、ｐＭＯＳという。）には、ｎ型及びｐ型導電性
の多結晶シリコンゲート電極を備え、ｎチャネル型ＭＯ
Ｓトランジスタ（以下、ｎＭＯＳという。）には、ｎ型
導電性の多結晶シリコンゲート電極を備えたＣＭＯＳ型
半導体装置の製造方法に関する。
造方法に関し、特に、ｐチャネル型ＭＯＳトランジスタ
（以下、ｐＭＯＳという。）には、ｎ型及びｐ型導電性
の多結晶シリコンゲート電極を備え、ｎチャネル型ＭＯ
Ｓトランジスタ（以下、ｎＭＯＳという。）には、ｎ型
導電性の多結晶シリコンゲート電極を備えたＣＭＯＳ型
半導体装置の製造方法に関する。
【０００２】
【従来の技術】シリコンＭＯＳ型半導体装置は、消費電
力の低さ、回路設計の容易さなどからｎＭＯＳとｐＭＯ
Ｓを組み合わせたＣＭＯＳ構成が一般に用いられてい
る。
力の低さ、回路設計の容易さなどからｎＭＯＳとｐＭＯ
Ｓを組み合わせたＣＭＯＳ構成が一般に用いられてい
る。
【０００３】ＣＭＯＳ型半導体装置において、より低電
力ＣＭＯＳデバイスの要求が高まり、電源電圧を下げる
必要が生じてきている。このためには、低い閾値電圧
（Ｖｔｈ）を有するＭＯＳトランジスタが必要である。
しかし、この低閾値電圧化によるサブスレッショルドリ
ーク電流と短チャネル効果に起因する消費電力の増加が
問題になる。
力ＣＭＯＳデバイスの要求が高まり、電源電圧を下げる
必要が生じてきている。このためには、低い閾値電圧
（Ｖｔｈ）を有するＭＯＳトランジスタが必要である。
しかし、この低閾値電圧化によるサブスレッショルドリ
ーク電流と短チャネル効果に起因する消費電力の増加が
問題になる。
【０００４】ＣＭＯＳプロセスにおいては、通常、ゲー
ト電極材料に、ｎ型多結晶シリコンが用いられている
が、閾値電圧調整の点から、ｐＭＯＳ側は埋め込みチャ
ネル型として動作させるため、短チャネル効果が顕著に
生じ、またサブスレッショルドリーク電流も大きい。
ト電極材料に、ｎ型多結晶シリコンが用いられている
が、閾値電圧調整の点から、ｐＭＯＳ側は埋め込みチャ
ネル型として動作させるため、短チャネル効果が顕著に
生じ、またサブスレッショルドリーク電流も大きい。
【０００５】一方、ｐＭＯＳのゲート電極材料として、
ｐ型多結晶シリコンを用いると、表面チャネル型として
動作させることができ、短チャネル効果を抑制すること
ができる。多結晶シリコンへのドーピングとしては、ボ
ロン（Ｂ）とフッ化ボロン（ＢＦ2）があるが、フッ化
ボロン（ＢＦ2）はフッ素による酸化シリコン（Ｓｉ
Ｏ 2）とシリコン（Ｓｉ）界面におけるボロン（Ｂ）の
偏析係数の変化により、ボロンの突き抜け現象が起こ
り、閾値電圧の低下や、ゲート酸化膜の信頼性の低下を
招くという問題があった。このため、ゲート電極へのド
ーピングの材料としてはボロン（Ｂ）が用いられ、ｐＭ
ＯＳのソース／ドレイン領域のドーピングと兼用されて
いる。
ｐ型多結晶シリコンを用いると、表面チャネル型として
動作させることができ、短チャネル効果を抑制すること
ができる。多結晶シリコンへのドーピングとしては、ボ
ロン（Ｂ）とフッ化ボロン（ＢＦ2）があるが、フッ化
ボロン（ＢＦ2）はフッ素による酸化シリコン（Ｓｉ
Ｏ 2）とシリコン（Ｓｉ）界面におけるボロン（Ｂ）の
偏析係数の変化により、ボロンの突き抜け現象が起こ
り、閾値電圧の低下や、ゲート酸化膜の信頼性の低下を
招くという問題があった。このため、ゲート電極へのド
ーピングの材料としてはボロン（Ｂ）が用いられ、ｐＭ
ＯＳのソース／ドレイン領域のドーピングと兼用されて
いる。
【０００６】ｐＭＯＳのソース／ドレイン部にボロン
（Ｂ）を用いた場合、浅い接合を得ることは困難であ
り、微細化に対して不利である。逆に、高い耐圧のトラ
ンジスタを形成する場合は、ボロン（Ｂ）は有効である
が、多結晶シリコンゲートの空乏化という問題から濃度
を薄くする方向にも余裕がない。
（Ｂ）を用いた場合、浅い接合を得ることは困難であ
り、微細化に対して不利である。逆に、高い耐圧のトラ
ンジスタを形成する場合は、ボロン（Ｂ）は有効である
が、多結晶シリコンゲートの空乏化という問題から濃度
を薄くする方向にも余裕がない。
【０００７】ＣＭＯＳプロセスにおける従来の低閾値電
圧のｐＭＯＳを製造する方法を図７（ａ）ないし図７
（ｄ）に従い説明する。
圧のｐＭＯＳを製造する方法を図７（ａ）ないし図７
（ｄ）に従い説明する。
【０００８】図７（ａ）に示すように、シリコン半導体
基板１上のｎＭＯＳ形成領域１６およびｐＭＯＳ形成領
域１７、１８にそれぞれｐウェル２及びｎウェル１２を
形成する。次に、周知のＬＯＣＯＳ法により、素子分離
のフィールド酸化膜４を形成する。次いで、ゲート酸化
膜３を形成し、各トランジスタの閾値電圧を調整するた
めチャネルドーピングを行う。そして、ゲート酸化膜３
上にゲート電極となる多結晶シリコン膜５をＣＶＤ法に
より堆積する。この多結晶シリコン膜はアナログ用の抵
抗層としても用いられるため、所定の抵抗値が得られる
ように、多結晶シリコン膜５の全面に不純物ドーピング
を行う。通常、抵抗の制御性の点から燐（Ｐ）をイオン
注入でドーピングする。
基板１上のｎＭＯＳ形成領域１６およびｐＭＯＳ形成領
域１７、１８にそれぞれｐウェル２及びｎウェル１２を
形成する。次に、周知のＬＯＣＯＳ法により、素子分離
のフィールド酸化膜４を形成する。次いで、ゲート酸化
膜３を形成し、各トランジスタの閾値電圧を調整するた
めチャネルドーピングを行う。そして、ゲート酸化膜３
上にゲート電極となる多結晶シリコン膜５をＣＶＤ法に
より堆積する。この多結晶シリコン膜はアナログ用の抵
抗層としても用いられるため、所定の抵抗値が得られる
ように、多結晶シリコン膜５の全面に不純物ドーピング
を行う。通常、抵抗の制御性の点から燐（Ｐ）をイオン
注入でドーピングする。
【０００９】続いて、図７（ｂ）に示すように、ｎ型ゲ
ート電極を形成するために、抵抗層となる領域とｐＭＯ
Ｓ形成領域１８をマスク６で覆い、燐（Ｐ）の高濃度ド
ーピングを行う。この高濃度ドーピングは、イオン注入
で行う場合と９００〜１０００℃の熱拡散で導入する場
合がある。熱拡散の場合は、マスク６は通常酸化膜が用
いられ、イオン注入の場合は、フォトレジストが用いら
れることが多い。この高濃度ドーピングの結果、多結晶
シリコン膜５は、ｎ+型多結晶シリコン膜７となる。
ート電極を形成するために、抵抗層となる領域とｐＭＯ
Ｓ形成領域１８をマスク６で覆い、燐（Ｐ）の高濃度ド
ーピングを行う。この高濃度ドーピングは、イオン注入
で行う場合と９００〜１０００℃の熱拡散で導入する場
合がある。熱拡散の場合は、マスク６は通常酸化膜が用
いられ、イオン注入の場合は、フォトレジストが用いら
れることが多い。この高濃度ドーピングの結果、多結晶
シリコン膜５は、ｎ+型多結晶シリコン膜７となる。
【００１０】その後、図７（ｃ）に示すように、エッチ
ングにて多結晶シリコン５、７を所定の形状に加工し、
ｎＭＯＳのゲート電極７ａ、ｐＭＯＳのゲート電極７
ｂ、５および抵抗層５を形成する。続いて、ｎＭＯＳの
ソース／ドレイン領域１４、１４を形成するために、ｎ
ＭＯＳ形成領域１６以外をマスク１０で覆い、ｎ型の不
純物の高濃度ドーピングを行う。
ングにて多結晶シリコン５、７を所定の形状に加工し、
ｎＭＯＳのゲート電極７ａ、ｐＭＯＳのゲート電極７
ｂ、５および抵抗層５を形成する。続いて、ｎＭＯＳの
ソース／ドレイン領域１４、１４を形成するために、ｎ
ＭＯＳ形成領域１６以外をマスク１０で覆い、ｎ型の不
純物の高濃度ドーピングを行う。
【００１１】続いて、図７（ｄ）に示すように、ｐＭＯ
Ｓのソース／ドレイン１５、１５とｐＭＯＳ１８のｐ型
ゲート電極９に対するｐ+型不純物高濃度ドーピングを
行うため、ｐＭＯＳ形成領域１７、１８以外をマスク１
１で覆い、ボロン（Ｂ）をイオン注入する。
Ｓのソース／ドレイン１５、１５とｐＭＯＳ１８のｐ型
ゲート電極９に対するｐ+型不純物高濃度ドーピングを
行うため、ｐＭＯＳ形成領域１７、１８以外をマスク１
１で覆い、ボロン（Ｂ）をイオン注入する。
【００１２】
【発明が解決しようとする課題】上記した方法では、ｐ
ＭＯＳのソース／ドレイン１５、１５のイオン注入とｐ
ＭＯＳ１８のゲート電極９へのドーピングも同時に行わ
れるため、フッ化ボロン（ＢＦ2）を注入することが困
難である。フッ化ボロン（ＢＦ2）をゲートに高濃度ド
ーピングした場合、フッ素（Ｆ）の存在により、ボロン
（Ｂ）が増速拡散してゲート酸化膜３を突き抜けてチャ
ネル領域にまで達し、閾値電圧の低下を招いたり、ゲー
ト酸化膜３中に多量のボロン（Ｂ）が拡散するために、
ゲート酸化膜３の信頼性が低下することが知られてい
る。従って、ｐＭＯＳのソース／ドレイン１５、１５を
浅く形成することが困難となり、短チャネル効果の増大
を招いていた。
ＭＯＳのソース／ドレイン１５、１５のイオン注入とｐ
ＭＯＳ１８のゲート電極９へのドーピングも同時に行わ
れるため、フッ化ボロン（ＢＦ2）を注入することが困
難である。フッ化ボロン（ＢＦ2）をゲートに高濃度ド
ーピングした場合、フッ素（Ｆ）の存在により、ボロン
（Ｂ）が増速拡散してゲート酸化膜３を突き抜けてチャ
ネル領域にまで達し、閾値電圧の低下を招いたり、ゲー
ト酸化膜３中に多量のボロン（Ｂ）が拡散するために、
ゲート酸化膜３の信頼性が低下することが知られてい
る。従って、ｐＭＯＳのソース／ドレイン１５、１５を
浅く形成することが困難となり、短チャネル効果の増大
を招いていた。
【００１３】また、１０Ｖ以上の耐圧を有するｐＭＯＳ
を考えた場合、トランジスタの耐圧はドレイン端部での
電界集中による降伏で決定されており、ドレインの不純
物濃度を下げる必要がある。しかしながら、ｐ+型多結
晶シリコンをｐＭＯＳのゲート電極として用いる場合、
ゲート電極の不純物濃度が下がるとゲートの空乏化とい
う問題が生じる。
を考えた場合、トランジスタの耐圧はドレイン端部での
電界集中による降伏で決定されており、ドレインの不純
物濃度を下げる必要がある。しかしながら、ｐ+型多結
晶シリコンをｐＭＯＳのゲート電極として用いる場合、
ゲート電極の不純物濃度が下がるとゲートの空乏化とい
う問題が生じる。
【００１４】これは、ｐ+型多結晶シリコンとゲート酸
化膜との界面付近でｐ型不純物濃度が低下していた場合
に見られる現象で、トランジスタのゲートに電圧を印加
すると多結晶シリコン側に空乏層が拡がり、チャネル形
成が不十分になり、結果的にトランジスタの相互コンダ
クタンス（ｇｍ）が低下するものである。これを防止す
るためには、多結晶シリコンの膜厚にもよるが、膜厚３
００〜４００ｎｍの場合、ドーズ量２×１０15〜３×１
０15ｃｍ-2程度のボロン（Ｂ）のイオン注入とボロン
（Ｂ）がゲート酸化膜中に突き抜けない程度の８５０〜
９００℃の熱処理が必要である。このため、ドレイン端
部の不純物濃度を最適化できず、高い耐圧を有するトラ
ンジスタを実現することが困難であった。
化膜との界面付近でｐ型不純物濃度が低下していた場合
に見られる現象で、トランジスタのゲートに電圧を印加
すると多結晶シリコン側に空乏層が拡がり、チャネル形
成が不十分になり、結果的にトランジスタの相互コンダ
クタンス（ｇｍ）が低下するものである。これを防止す
るためには、多結晶シリコンの膜厚にもよるが、膜厚３
００〜４００ｎｍの場合、ドーズ量２×１０15〜３×１
０15ｃｍ-2程度のボロン（Ｂ）のイオン注入とボロン
（Ｂ）がゲート酸化膜中に突き抜けない程度の８５０〜
９００℃の熱処理が必要である。このため、ドレイン端
部の不純物濃度を最適化できず、高い耐圧を有するトラ
ンジスタを実現することが困難であった。
【００１５】この発明は、上述した従来の問題点を解消
するためになされたものにして、微細化が可能で、高い
ゲート信頼性を有するとともに、高い耐圧を有する低閾
値電圧（Ｖｔｈ）のｐＭＯＳトランジスタを提供するこ
とを目的とする。
するためになされたものにして、微細化が可能で、高い
ゲート信頼性を有するとともに、高い耐圧を有する低閾
値電圧（Ｖｔｈ）のｐＭＯＳトランジスタを提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、シリコン半導体基板上にゲート酸化膜を介
して多結晶シリコン膜を形成する工程と、ｎ型多結晶シ
リコン膜が形成される領域以外をマスクで覆い多結晶シ
リコン膜にｎ型不純物を導入する工程と、ｐ型多結晶シ
リコン膜が形成される領域以外をマスクで覆い多結晶シ
リコン膜にボロンを導入する工程と、前記多結晶シリコ
ン膜をパターニングしてｎチャネル型ＭＯＳトランジス
タとｐチャネル型ＭＯＳトランジスタのゲート電極をそ
れぞれ形成する工程と、ｎチャネル型ＭＯＳトランジス
タ形成領域以外をマスクで覆いｎチャネル型ＭＯＳトラ
ンジスタ形成領域の基板内に前記ゲート電極をマスクと
してｎ型不純物を導入しソース及びドレイン領域を形成
する工程と、前記ゲート電極の表面を酸化膜で被覆する
工程と、ｐチャネル型ＭＯＳトランジスタ形成領域以外
をマスクで覆いｐチャネル型ＭＯＳトランジスタ形成領
域の基板内に酸化膜で被覆されたゲート電極をマスクと
してフッ化ボロンを導入しソース及びドレイン領域を形
成する工程と、を有することを特徴とする。
製造方法は、シリコン半導体基板上にゲート酸化膜を介
して多結晶シリコン膜を形成する工程と、ｎ型多結晶シ
リコン膜が形成される領域以外をマスクで覆い多結晶シ
リコン膜にｎ型不純物を導入する工程と、ｐ型多結晶シ
リコン膜が形成される領域以外をマスクで覆い多結晶シ
リコン膜にボロンを導入する工程と、前記多結晶シリコ
ン膜をパターニングしてｎチャネル型ＭＯＳトランジス
タとｐチャネル型ＭＯＳトランジスタのゲート電極をそ
れぞれ形成する工程と、ｎチャネル型ＭＯＳトランジス
タ形成領域以外をマスクで覆いｎチャネル型ＭＯＳトラ
ンジスタ形成領域の基板内に前記ゲート電極をマスクと
してｎ型不純物を導入しソース及びドレイン領域を形成
する工程と、前記ゲート電極の表面を酸化膜で被覆する
工程と、ｐチャネル型ＭＯＳトランジスタ形成領域以外
をマスクで覆いｐチャネル型ＭＯＳトランジスタ形成領
域の基板内に酸化膜で被覆されたゲート電極をマスクと
してフッ化ボロンを導入しソース及びドレイン領域を形
成する工程と、を有することを特徴とする。
【００１７】ｎチャネル型ＭＯＳトランジスタのソース
及びドレイン領域を活性化する熱処理により、前記ゲー
ト電極の表面を酸化させて前記ゲート電極の表面を酸化
膜で被覆するように構成するとよい。
及びドレイン領域を活性化する熱処理により、前記ゲー
ト電極の表面を酸化させて前記ゲート電極の表面を酸化
膜で被覆するように構成するとよい。
【００１８】更に、前記多結晶シリコンへボロンをドー
ズ量１×１０15〜５×１０15ｃｍ-2で導入するとよい。
ズ量１×１０15〜５×１０15ｃｍ-2で導入するとよい。
【００１９】また、この発明の半導体装置の製造方法
は、シリコン半導体基板上にゲート酸化膜を介して多結
晶シリコン膜を形成する工程と、ｎ型多結晶シリコン膜
が形成される領域以外をマスクで覆い多結晶シリコン膜
にｎ型不純物を導入する工程と、ｐ型多結晶シリコン膜
が形成される領域以外をマスクで覆い多結晶シリコン膜
にボロンを導入する工程と、前記多結晶シリコン膜をパ
ターニングしてｎチャネル型ＭＯＳトランジスタとｐチ
ャネル型ＭＯＳトランジスタのゲート電極をそれぞれ形
成する工程と、ｐチャネル型ＭＯＳトランジスタ形成領
域以外をマスクで覆いｐチャネル型ＭＯＳトランジスタ
形成領域の基板内に前記ゲート電極をマスクとして低濃
度のｐ型不純物を導入し低濃度ｐ型領域を形成する工程
と、ｎチャネル型ＭＯＳトランジスタ形成領域以外をマ
スクで覆いｎチャネル型ＭＯＳトランジスタ形成領域の
基板内に前記ゲート電極をマスクとしてｎ型不純物を導
入しソース及びドレイン領域を形成する工程と、ｐチャ
ネル型ＭＯＳトランジスタのゲート電極をゲート電極端
から所定の間隔を有して覆うマスクを形成する工程と、
ｐチャネル型ＭＯＳトランジスタ形成領域以外をマスク
で覆いｐチャネル型ＭＯＳトランジスタ形成領域の低濃
度ｐ型領域に前記マスクを用いてｐ型不純物を導入しＬ
ＤＤ構造のソース及びドレイン領域を形成する工程と、
を有することを特徴とする。
は、シリコン半導体基板上にゲート酸化膜を介して多結
晶シリコン膜を形成する工程と、ｎ型多結晶シリコン膜
が形成される領域以外をマスクで覆い多結晶シリコン膜
にｎ型不純物を導入する工程と、ｐ型多結晶シリコン膜
が形成される領域以外をマスクで覆い多結晶シリコン膜
にボロンを導入する工程と、前記多結晶シリコン膜をパ
ターニングしてｎチャネル型ＭＯＳトランジスタとｐチ
ャネル型ＭＯＳトランジスタのゲート電極をそれぞれ形
成する工程と、ｐチャネル型ＭＯＳトランジスタ形成領
域以外をマスクで覆いｐチャネル型ＭＯＳトランジスタ
形成領域の基板内に前記ゲート電極をマスクとして低濃
度のｐ型不純物を導入し低濃度ｐ型領域を形成する工程
と、ｎチャネル型ＭＯＳトランジスタ形成領域以外をマ
スクで覆いｎチャネル型ＭＯＳトランジスタ形成領域の
基板内に前記ゲート電極をマスクとしてｎ型不純物を導
入しソース及びドレイン領域を形成する工程と、ｐチャ
ネル型ＭＯＳトランジスタのゲート電極をゲート電極端
から所定の間隔を有して覆うマスクを形成する工程と、
ｐチャネル型ＭＯＳトランジスタ形成領域以外をマスク
で覆いｐチャネル型ＭＯＳトランジスタ形成領域の低濃
度ｐ型領域に前記マスクを用いてｐ型不純物を導入しＬ
ＤＤ構造のソース及びドレイン領域を形成する工程と、
を有することを特徴とする。
【００２０】更に、前記多結晶シリコンへボロンをドー
ズ量１×１０15〜５×１０15ｃｍ-2で導入するとよい。
ズ量１×１０15〜５×１０15ｃｍ-2で導入するとよい。
【００２１】上記したように、この発明によれば、ＣＭ
ＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲー
ト電極となるｐ型多結晶シリコンへのドーピングとソー
ス／ドレイン形成のためのドーピングを分離する。そし
て、ソース／ドレイン形成前にゲート電極となるｐ型多
結晶シリコン膜を酸化膜で覆うことで、フッ化ボロン
（ＢＦ2）のゲート電極への導入が阻止され、ソース／
ドレイン形成にフッ化ボロン（ＢＦ2）の使用が可能と
なる。この結果、従来例に比較して、短チャネル効果の
少ない低閾値電圧ｐ型ＭＯＳやマスク−ＬＤＤ（Ｌｉｇ
ｈｔｌｙ ＤＯｐｅｄ Ｄｒａｉｎ）導入による高い耐
圧を有する低閾値電圧ｐ型ＭＯＳを実現することができ
る。
ＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲー
ト電極となるｐ型多結晶シリコンへのドーピングとソー
ス／ドレイン形成のためのドーピングを分離する。そし
て、ソース／ドレイン形成前にゲート電極となるｐ型多
結晶シリコン膜を酸化膜で覆うことで、フッ化ボロン
（ＢＦ2）のゲート電極への導入が阻止され、ソース／
ドレイン形成にフッ化ボロン（ＢＦ2）の使用が可能と
なる。この結果、従来例に比較して、短チャネル効果の
少ない低閾値電圧ｐ型ＭＯＳやマスク−ＬＤＤ（Ｌｉｇ
ｈｔｌｙ ＤＯｐｅｄ Ｄｒａｉｎ）導入による高い耐
圧を有する低閾値電圧ｐ型ＭＯＳを実現することができ
る。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態につ
き図１（ａ）ないし図２（ｂ）に従い説明する。この実
施の形態においては、ＣＭＯＳプロセスを用いて、アナ
ログ集積回路を構成する場合について説明する。そし
て、この実施の形態においては、アナログ用に多結晶シ
リコン抵抗層も搭載している。尚、従来例と同一部分に
は同一符号を付す。
き図１（ａ）ないし図２（ｂ）に従い説明する。この実
施の形態においては、ＣＭＯＳプロセスを用いて、アナ
ログ集積回路を構成する場合について説明する。そし
て、この実施の形態においては、アナログ用に多結晶シ
リコン抵抗層も搭載している。尚、従来例と同一部分に
は同一符号を付す。
【００２３】まず、図１（ａ）に示すように、シリコン
半導体基板１上のｎＭＯＳ形成領域１６およびｐ型ＭＯ
Ｓ形成領域１７、１８にそれぞれｐウェル２及びｎウェ
ル１２を形成した後、周知のＬＯＣＯＳ法により、素子
分離のためのフィールド酸化膜４を形成する。次いで、
ゲート酸化膜３を形成し、各トランジスタの閾値電圧を
調整するため、チャネルドーピングを行う。そして、ゲ
ート酸化膜３上にゲート電極となる多結晶シリコン膜５
をＣＶＤ法により堆積する。この多結晶シリコン膜はア
ナログ用の抵抗層としても用いられるため、所定の抵抗
値が得られるように、多結晶シリコン膜５の全面に不純
物ドーピングを行う。この実施の形態においては、抵抗
の制御性の点から燐（Ｐ）を加速電圧３０〜５０ｋｅ
Ｖ、ドーズ量１×１０14〜５×１０14ｃｍ-2の条件でイ
オン注入する。
半導体基板１上のｎＭＯＳ形成領域１６およびｐ型ＭＯ
Ｓ形成領域１７、１８にそれぞれｐウェル２及びｎウェ
ル１２を形成した後、周知のＬＯＣＯＳ法により、素子
分離のためのフィールド酸化膜４を形成する。次いで、
ゲート酸化膜３を形成し、各トランジスタの閾値電圧を
調整するため、チャネルドーピングを行う。そして、ゲ
ート酸化膜３上にゲート電極となる多結晶シリコン膜５
をＣＶＤ法により堆積する。この多結晶シリコン膜はア
ナログ用の抵抗層としても用いられるため、所定の抵抗
値が得られるように、多結晶シリコン膜５の全面に不純
物ドーピングを行う。この実施の形態においては、抵抗
の制御性の点から燐（Ｐ）を加速電圧３０〜５０ｋｅ
Ｖ、ドーズ量１×１０14〜５×１０14ｃｍ-2の条件でイ
オン注入する。
【００２４】続いて、図１（ｂ）に示すように、ｎＭＯ
Ｓ１６とｐＭＯＳ１７とのｎ型ゲート電極を形成するた
めに、抵抗層とｐＭＯＳ形成領域１８をマスク６で覆
い、ｎＭＯＳ形成領域１６およびｐＭＯＳ形成領域１７
上の多結晶シリコン膜５に燐（Ｐ）を高濃度でドーピン
グする。この高濃度ドーピングは、イオン注入で行う場
合と９００〜１０００℃の熱拡散で導入する場合があ
る。前述したように、熱拡散の場合は、マスク６は通常
酸化膜が用いられ、イオン注入の場合は、フォトレジス
トが用いられる。この実施の形態においては、燐（Ｐ）
を加速電圧３０〜５０ｋｅＶ、ドーズ量５×１０15〜１
×１０16ｃｍ-2の条件でイオン注入する。この高濃度ド
ーピングの結果、多結晶シリコン膜５は、ｎ型ゲート電
極として用いられるｎ+型多結晶シリコン膜７となる。
Ｓ１６とｐＭＯＳ１７とのｎ型ゲート電極を形成するた
めに、抵抗層とｐＭＯＳ形成領域１８をマスク６で覆
い、ｎＭＯＳ形成領域１６およびｐＭＯＳ形成領域１７
上の多結晶シリコン膜５に燐（Ｐ）を高濃度でドーピン
グする。この高濃度ドーピングは、イオン注入で行う場
合と９００〜１０００℃の熱拡散で導入する場合があ
る。前述したように、熱拡散の場合は、マスク６は通常
酸化膜が用いられ、イオン注入の場合は、フォトレジス
トが用いられる。この実施の形態においては、燐（Ｐ）
を加速電圧３０〜５０ｋｅＶ、ドーズ量５×１０15〜１
×１０16ｃｍ-2の条件でイオン注入する。この高濃度ド
ーピングの結果、多結晶シリコン膜５は、ｎ型ゲート電
極として用いられるｎ+型多結晶シリコン膜７となる。
【００２５】その後、図１（ｃ）に示すように、ｐＭＯ
Ｓのｐ型ゲート電極を形成するために、マスク８でｐＭ
ＯＳ形成領域１８以外を覆い、ボロン（Ｂ）をイオン注
入で多結晶シリコン膜５にドーピングする。この時、ド
ーピング量は、ｐＭＯＳのソース／ドレインについて全
く考慮する必要がなく、ｐ型ゲート電極９の空乏化とゲ
ート酸化膜３への突き抜けについてのみ制約を受け、ｐ
型ゲート電極用に最適化したドーピング量を設定するこ
とができる。この実施の形態では、ボロン（Ｂ）を加速
電圧１０〜３０ｋｅＶ、ドーズ量１×１０15〜５×１０
15ｃｍ-2の条件でイオン注入する。このボロン（Ｂ）の
ドーピングで多結晶シリコン膜は、ｐ型ゲート電極とし
て用いられるｐ+型多結晶シリコン膜９となる。
Ｓのｐ型ゲート電極を形成するために、マスク８でｐＭ
ＯＳ形成領域１８以外を覆い、ボロン（Ｂ）をイオン注
入で多結晶シリコン膜５にドーピングする。この時、ド
ーピング量は、ｐＭＯＳのソース／ドレインについて全
く考慮する必要がなく、ｐ型ゲート電極９の空乏化とゲ
ート酸化膜３への突き抜けについてのみ制約を受け、ｐ
型ゲート電極用に最適化したドーピング量を設定するこ
とができる。この実施の形態では、ボロン（Ｂ）を加速
電圧１０〜３０ｋｅＶ、ドーズ量１×１０15〜５×１０
15ｃｍ-2の条件でイオン注入する。このボロン（Ｂ）の
ドーピングで多結晶シリコン膜は、ｐ型ゲート電極とし
て用いられるｐ+型多結晶シリコン膜９となる。
【００２６】次に、図１（ｄ）に示すように、エッチン
グにより多結晶シリコン膜５、７、９を所定の形状に加
工し、ｎＭＯＳのｎ型ゲート電極７ａ、ｐＭＯＳのｎ型
ゲート電極７ｂ、ｐＭＯＳのｐ型ゲート電極９及び多結
晶シリコン抵抗５を形成する。続いて、ｎＭＯＳのソー
ス／ドレイン領域１４、１４を形成するために、ｎＭＯ
Ｓ領域１６以外をマスク１０で覆い、ｎ型不純物の高濃
度ドーピングを行い、活性化のために熱処理を行う。こ
の実施の形態においては、燐（Ｐ）を加速電圧５０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、熱処理を施した。
グにより多結晶シリコン膜５、７、９を所定の形状に加
工し、ｎＭＯＳのｎ型ゲート電極７ａ、ｐＭＯＳのｎ型
ゲート電極７ｂ、ｐＭＯＳのｐ型ゲート電極９及び多結
晶シリコン抵抗５を形成する。続いて、ｎＭＯＳのソー
ス／ドレイン領域１４、１４を形成するために、ｎＭＯ
Ｓ領域１６以外をマスク１０で覆い、ｎ型不純物の高濃
度ドーピングを行い、活性化のために熱処理を行う。こ
の実施の形態においては、燐（Ｐ）を加速電圧５０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、熱処理を施した。
【００２７】この熱処理で、高濃度多結晶シリコンの増
速酸化を利用してｐ+型多結晶シリコン９上に１００ｎ
ｍ程度の酸化膜１３を成長させる。この酸化膜１３はｐ
+型多結晶シリコン膜９へのフッ化ボロン（ＢＦ2）の導
入を阻止するものである。また、多結晶シリコン７ａ、
７ｂ、５上にも同様に酸化膜１３が形成される。
速酸化を利用してｐ+型多結晶シリコン９上に１００ｎ
ｍ程度の酸化膜１３を成長させる。この酸化膜１３はｐ
+型多結晶シリコン膜９へのフッ化ボロン（ＢＦ2）の導
入を阻止するものである。また、多結晶シリコン７ａ、
７ｂ、５上にも同様に酸化膜１３が形成される。
【００２８】その後、図２（ａ）に示すように、ｐＭＯ
Ｓのソース／ドレイン領域１５、１５を形成するため
に、ｐＭＯＳ領域１７、１８以外をマスク１１で覆い、
ｐ+型高濃度ドーピングのために、フッ化ボロン（Ｂ
Ｆ2）をイオン注入する。この実施の形態では、フッ化
ボロン（ＢＦ2）を加速電圧３０〜５０ｋｅＶ、ドーズ
量２×１０15〜３×１０15ｃｍ-2の条件でイオン注入す
る。ｐＭＯＳのソース／ドレイン領域１５、１５の活性
化は後工程の層間膜のリフロー等を兼ねて行うとより浅
い接合が得られる。
Ｓのソース／ドレイン領域１５、１５を形成するため
に、ｐＭＯＳ領域１７、１８以外をマスク１１で覆い、
ｐ+型高濃度ドーピングのために、フッ化ボロン（Ｂ
Ｆ2）をイオン注入する。この実施の形態では、フッ化
ボロン（ＢＦ2）を加速電圧３０〜５０ｋｅＶ、ドーズ
量２×１０15〜３×１０15ｃｍ-2の条件でイオン注入す
る。ｐＭＯＳのソース／ドレイン領域１５、１５の活性
化は後工程の層間膜のリフロー等を兼ねて行うとより浅
い接合が得られる。
【００２９】このようなプロセスを経て図２（ｂ）に示
すように、ｎＭＯＳトランジスタ１６、ｐＭＯＳトラン
ジスタ１７、１８及びポリシリコン抵抗１９を有するア
ナログ集積回路が形成される。
すように、ｎＭＯＳトランジスタ１６、ｐＭＯＳトラン
ジスタ１７、１８及びポリシリコン抵抗１９を有するア
ナログ集積回路が形成される。
【００３０】次に、マスク−ＬＤＤ導入による高い耐圧
を有するｐ型ＭＯＳを形成する実施の形態を図３（ａ）
ないし図３（ｄ）に従い説明する。
を有するｐ型ＭＯＳを形成する実施の形態を図３（ａ）
ないし図３（ｄ）に従い説明する。
【００３１】多結晶シリコン膜５、７ａ、７ｂ、９を所
定の形状に加工するまでは、上述した図１（ａ）ないし
図１（ｄ）と同じ方法により形成する。
定の形状に加工するまでは、上述した図１（ａ）ないし
図１（ｄ）と同じ方法により形成する。
【００３２】そして、所定の形状の多結晶シリコン膜を
形成した後、図３（ａ）に示すように、ｐＭＯＳ形成領
域１７、１８以外をマスク１０で覆い、ｐ型低濃度ドー
ピングのために、ボロン（Ｂ）を加速電圧３０ｋｅＶ、
ドーズ量５×１０12ｃｍ-2の条件でイオン注入し、ｐ-
型領域１５ａを形成する。この低濃度のｐ-接合によ
り、ドレイン端部での電界集中が緩和され、高い耐圧の
トランジスタが実現できる。
形成した後、図３（ａ）に示すように、ｐＭＯＳ形成領
域１７、１８以外をマスク１０で覆い、ｐ型低濃度ドー
ピングのために、ボロン（Ｂ）を加速電圧３０ｋｅＶ、
ドーズ量５×１０12ｃｍ-2の条件でイオン注入し、ｐ-
型領域１５ａを形成する。この低濃度のｐ-接合によ
り、ドレイン端部での電界集中が緩和され、高い耐圧の
トランジスタが実現できる。
【００３３】次に、図３（ｂ）に示すように、ｎＭＯＳ
のソース／ドレイン領域１４を形成するために、ｎＭＯ
Ｓ形成領域１６以外をマスク１０で覆い、ｎ型高濃度ド
ーピングを行い、活性化のために熱処理を行う。この実
施の形態においては、燐（Ｐ）を加速電圧５０ｋｅＶ、
ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、
熱処理を施した。この熱処理で、高濃度多結晶シリコン
の増速酸化を利用してｐ+型多結晶シリコン膜９上に１
００ｎｍ程度の酸化膜１３を成長させる。また、多結晶
シリコン膜７ａ、７ｂ、５にも酸化膜１３が形成され
る。
のソース／ドレイン領域１４を形成するために、ｎＭＯ
Ｓ形成領域１６以外をマスク１０で覆い、ｎ型高濃度ド
ーピングを行い、活性化のために熱処理を行う。この実
施の形態においては、燐（Ｐ）を加速電圧５０ｋｅＶ、
ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、
熱処理を施した。この熱処理で、高濃度多結晶シリコン
の増速酸化を利用してｐ+型多結晶シリコン膜９上に１
００ｎｍ程度の酸化膜１３を成長させる。また、多結晶
シリコン膜７ａ、７ｂ、５にも酸化膜１３が形成され
る。
【００３４】その後、図３（ｃ）に示すように、ｐＭＯ
Ｓの高濃度ソース／ドレイン領域１５ｂを形成するため
に、ｐＭＯＳ形成領域１７、１８以外をマスク１１で覆
い、ｐ型高濃度ドーピングを行う。この時のマスク１１
はゲート電極７ｂ、９をゲート電極端から所定の間隔を
有し覆うようになっており、ＬＤＤ構造とする。この実
施の形態では、フッ化ボロン（ＢＦ2）を加速電圧３０
〜５０ｋｅＶ、ドーズ量２×１０15〜３×１０15ｃｍ-2
の条件でイオン注入する。この結果、ＬＤＤ構造を有す
るｐＭＯＳトランジスタが形成される。
Ｓの高濃度ソース／ドレイン領域１５ｂを形成するため
に、ｐＭＯＳ形成領域１７、１８以外をマスク１１で覆
い、ｐ型高濃度ドーピングを行う。この時のマスク１１
はゲート電極７ｂ、９をゲート電極端から所定の間隔を
有し覆うようになっており、ＬＤＤ構造とする。この実
施の形態では、フッ化ボロン（ＢＦ2）を加速電圧３０
〜５０ｋｅＶ、ドーズ量２×１０15〜３×１０15ｃｍ-2
の条件でイオン注入する。この結果、ＬＤＤ構造を有す
るｐＭＯＳトランジスタが形成される。
【００３５】このようなプロセスを経て図３（ｄ）に示
すように、ｎＭＯＳ１６、ＬＤＤ構造のｐＭＯＳ１７、
１８及び多結晶シリコン抵抗１９を有するアナログ集積
回路が形成される。
すように、ｎＭＯＳ１６、ＬＤＤ構造のｐＭＯＳ１７、
１８及び多結晶シリコン抵抗１９を有するアナログ集積
回路が形成される。
【００３６】上記したマスク−ＬＤＤ構造の耐圧の高い
トランジスタは、微細化には不向きであるが、低い耐圧
のものも混載することが可能であり、使い分けが自由で
ある。
トランジスタは、微細化には不向きであるが、低い耐圧
のものも混載することが可能であり、使い分けが自由で
ある。
【００３７】次に、上記した図１ないし図２に示すこの
発明の実施の形態によるプロセスに基づいて得られたｐ
ＭＯＳのトランジスタ特性を図７に示すプロセスにより
製造した従来のｐＭＯＳトランジスタと比較した。ここ
では、アナログＣＭＯＳプロセスを想定し、ゲート酸化
膜の膜厚は２５ｎｍ、ゲート電極となる多結晶シリコン
膜の膜厚は４００ｎｍとした。また、閾値電圧は−０．
４Ｖである。
発明の実施の形態によるプロセスに基づいて得られたｐ
ＭＯＳのトランジスタ特性を図７に示すプロセスにより
製造した従来のｐＭＯＳトランジスタと比較した。ここ
では、アナログＣＭＯＳプロセスを想定し、ゲート酸化
膜の膜厚は２５ｎｍ、ゲート電極となる多結晶シリコン
膜の膜厚は４００ｎｍとした。また、閾値電圧は−０．
４Ｖである。
【００３８】図４に示すように、ゲート酸化膜３の信頼
性の低下は、ボロン突き抜けが原因であるため、その指
標として、フラットバンド電圧シフトを、また、ゲート
空乏化については相互コンダクタンス（ｇｍ）低下を指
標とすると、多結晶シリコン膜の膜圧が４００ｍｍの場
合はボロン（Ｂ）のドーズ量は２×１０15〜３×１０ 15
ｃｍ-2の間がよいことがわかる。この最適値は、ポリシ
リコン膜厚と、その後の熱処理により変わる。
性の低下は、ボロン突き抜けが原因であるため、その指
標として、フラットバンド電圧シフトを、また、ゲート
空乏化については相互コンダクタンス（ｇｍ）低下を指
標とすると、多結晶シリコン膜の膜圧が４００ｍｍの場
合はボロン（Ｂ）のドーズ量は２×１０15〜３×１０ 15
ｃｍ-2の間がよいことがわかる。この最適値は、ポリシ
リコン膜厚と、その後の熱処理により変わる。
【００３９】この条件にて、図５に示すように、従来法
でｐＭＯＳを形成した場合に得られるソース／ドレイン
拡散の横方向の拡がりｘｊは０．３５〜０．４５μｍと
なる。一方、この発明の方法では、ソース／ドレイン拡
散はソース／ドレイン領域をフッ化ボロン（ＢＦ2）に
て形成可能であり、且つゲート電極のドーズ量とは別に
設定できるため、ソース／ドレイン領域の拡散の横方向
拡がりｘｊを０．２〜０．２５μｍとすることができ
る。
でｐＭＯＳを形成した場合に得られるソース／ドレイン
拡散の横方向の拡がりｘｊは０．３５〜０．４５μｍと
なる。一方、この発明の方法では、ソース／ドレイン拡
散はソース／ドレイン領域をフッ化ボロン（ＢＦ2）に
て形成可能であり、且つゲート電極のドーズ量とは別に
設定できるため、ソース／ドレイン領域の拡散の横方向
拡がりｘｊを０．２〜０．２５μｍとすることができ
る。
【００４０】また、ｐＭＯＳのリーク電流を比較する
と、この発明を用いて、ソース／ドレイン領域にフッ化
ボロン（ＢＦ2）を採用した場合、図６に示すように、
１０-12Ａ／μｍのリーク電流では１．５μｍのゲート
長まで微細化可能である。
と、この発明を用いて、ソース／ドレイン領域にフッ化
ボロン（ＢＦ2）を採用した場合、図６に示すように、
１０-12Ａ／μｍのリーク電流では１．５μｍのゲート
長まで微細化可能である。
【００４１】このように、この発明の方法により製造し
たｐＭＯＳトランジスタは従来の方法で製造したｐＭＯ
Ｓトランジスタに比べ特性がよくなっていることが分か
る。
たｐＭＯＳトランジスタは従来の方法で製造したｐＭＯ
Ｓトランジスタに比べ特性がよくなっていることが分か
る。
【００４２】上記した実施の形態におけるイオン注入の
条件等はプロセス条件やデバイスの用途により最適条件
は変わる。また、上述した実施の形態においては、ｎＭ
ＯＳトランジスタのソース／ドレイン領域の形成におい
て、燐（Ｐ）をイオン注入しているが、用途によっては
砒素（Ａｓ）を用いてもよい。
条件等はプロセス条件やデバイスの用途により最適条件
は変わる。また、上述した実施の形態においては、ｎＭ
ＯＳトランジスタのソース／ドレイン領域の形成におい
て、燐（Ｐ）をイオン注入しているが、用途によっては
砒素（Ａｓ）を用いてもよい。
【００４３】更に、上記した実施の形態においては、ゲ
ート電極上の酸化膜の形成を、ｎＭＯＳのソース／ドレ
イン領域の活性化の熱処理により形成しているが、ｎＭ
ＯＳのソース／ドレイン形成前にゲート電極上に酸化膜
を形成してもよい。
ート電極上の酸化膜の形成を、ｎＭＯＳのソース／ドレ
イン領域の活性化の熱処理により形成しているが、ｎＭ
ＯＳのソース／ドレイン形成前にゲート電極上に酸化膜
を形成してもよい。
【発明の効果】上記したように、この発明によれば、Ｃ
ＭＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲ
ート電極となるｐ型多結晶シリコンへのドーピングとソ
ース／ドレイン領域形成のためのドーピングを分離し、
そして、ソース／ドレイン形成前にｐ型多結晶シリコン
膜を酸化膜で覆っているので、前記酸化膜で多結晶シリ
コン内へのフッ化ボロン（ＢＦ2）の導入が阻止され、
ソース／ドレイン領域の形成にフッ化ボロン（ＢＦ2）
の使用が可能となり、従来例に比較して、短チャネル効
果の少ない低閾値電圧ｐ型ＭＯＳやマスク−ＬＤＤ（Ｌ
ｉｇｈｔｌｙ ＤＯｐｅｄ Ｄｒａｉｎ）導入による高
い耐圧を有する低閾値電圧ｐ型ＭＯＳを実現することが
できる。
ＭＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲ
ート電極となるｐ型多結晶シリコンへのドーピングとソ
ース／ドレイン領域形成のためのドーピングを分離し、
そして、ソース／ドレイン形成前にｐ型多結晶シリコン
膜を酸化膜で覆っているので、前記酸化膜で多結晶シリ
コン内へのフッ化ボロン（ＢＦ2）の導入が阻止され、
ソース／ドレイン領域の形成にフッ化ボロン（ＢＦ2）
の使用が可能となり、従来例に比較して、短チャネル効
果の少ない低閾値電圧ｐ型ＭＯＳやマスク−ＬＤＤ（Ｌ
ｉｇｈｔｌｙ ＤＯｐｅｄ Ｄｒａｉｎ）導入による高
い耐圧を有する低閾値電圧ｐ型ＭＯＳを実現することが
できる。
【図１】この発明の一実施の形態に係る半導体装置の製
造方法を示す工程別断面図である。
造方法を示す工程別断面図である。
【図２】この発明の一実施の形態に係る半導体装置の製
造方法を示す工程別断面図である。
造方法を示す工程別断面図である。
【図３】この発明の他の実施の形態に係る半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図４】ボロン（Ｂ）のドーズ量とフラットバンド電圧
シフト並びに相互コンダクタンス（ｇｍ）との関係を示
す特性図である。
シフト並びに相互コンダクタンス（ｇｍ）との関係を示
す特性図である。
【図５】ソース／ドレインのイオン注入量と拡散拡がり
（ｘｊ）の関係を示す図である。
（ｘｊ）の関係を示す図である。
【図６】ゲート長とトランジスタ・リーク電流との関係
を示す特性図である。
を示す特性図である。
【図７】従来の半導体装置の製造方法を示す工程別断面
図である。
図である。
１ シリコン半導体基板 ２ ｐウェル １２ ｎウェル ３ ゲート酸化膜 ４ 素子分離領域 ５ 多結晶シリコン膜 ６、８、１０、１１ マスク ７ａ ｎ型多結晶シリコン膜 ７ｂ ｎ型多結晶シリコン膜 ９ ｐ型多結晶シリコン膜 １３ 酸化膜 １４、１５ ソース／ドレイン領域
Claims (6)
- 【請求項１】 シリコン半導体基板上にゲート酸化膜を
介して多結晶シリコン膜を形成する工程と、ｎ型多結晶
シリコン膜となる領域以外をマスクで覆い多結晶シリコ
ン膜にｎ型不純物を導入する工程と、ｐ型多結晶シリコ
ン膜となる領域以外をマスクで覆い多結晶シリコン膜に
ボロンを導入する工程と、前記多結晶シリコン膜をパタ
ーニングしてｎチャネル型ＭＯＳ素子とｐチャネル型Ｍ
ＯＳ素子のゲート電極をそれぞれ形成する工程と、ｎチ
ャネル型ＭＯＳ素子形成領域以外をマスクで覆いｎチャ
ネル型ＭＯＳ素子形成領域の基板内に前記ゲート電極を
マスクとしてｎ型不純物を導入しソース及びドレイン領
域を形成する工程と、前記ゲート電極の表面を酸化膜で
被覆する工程と、ｐチャネル型ＭＯＳ素子形成領域以外
をマスクで覆いｐチャネル型ＭＯＳ素子形成領域の基板
内に酸化膜で被覆されたゲート電極をマスクとしてフッ
化ボロンを導入しソース及びドレイン領域を形成する工
程と、を有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 ｎチャネル型ＭＯＳ素子のソース及びド
レイン領域を活性化する熱処理により、前記ゲート電極
の表面を酸化させて前記ゲート電極の表面を酸化膜で被
覆することを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記多結晶シリコンへボロンをドーズ量
１×１０15〜５×１０15ｃｍ-2で導入することを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項４】 シリコン半導体基板上にゲート酸化膜を
介して多結晶シリコン膜を形成する工程と、ｎ型多結晶
シリコン膜となる領域以外をマスクで覆い多結晶シリコ
ン膜にｎ型不純物を導入する工程と、ｐ型多結晶シリコ
ン膜となる領域以外をマスクで覆い多結晶シリコン膜に
ボロンを導入する工程と、前記多結晶シリコン膜をパタ
ーニングしてｎチャネル型ＭＯＳ素子とｐチャネル型Ｍ
ＯＳ素子のゲート電極をそれぞれ形成する工程と、ｐチ
ャネル型ＭＯＳ素子形成領域以外をマスクで覆いｐチャ
ネル型ＭＯＳ素子形成領域の基板内に前記ゲート電極を
マスクとして低濃度のｐ型不純物を導入し低濃度ｐ型領
域を形成する工程と、ｎチャネル型ＭＯＳ素子形成領域
以外をマスクで覆いｎチャネル型ＭＯＳ素子形成領域の
基板内に前記ゲート電極をマスクとしてｎ型不純物を導
入しソース及びドレイン領域を形成する工程と、ｐチャ
ネル型ＭＯＳ素子のゲート電極をゲート電極端から所定
の間隔を有して覆うマスクを形成する工程と、ｐチャネ
ル型ＭＯＳ素子形成領域以外をマスクで覆いｐチャネル
型ＭＯＳ素子形成領域の低濃度ｐ型領域に前記マスクを
用いてｐ型不純物を導入しＬＤＤ構造のソース及びドレ
イン領域を形成する工程と、を有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 ｎチャネル型ＭＯＳ素子のソース及びド
レイン領域を活性化する熱処理により、前記ゲート電極
の表面を酸化させて前記ゲート電極の表面を酸化膜で被
覆することを特徴とする請求項４に記載の半導体装置の
製造方法。 - 【請求項６】 前記多結晶シリコンへボロンをドーズ量
１×１０15〜５×１０15ｃｍ-2で導入することを特徴と
する請求項４に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10845097A JP3497059B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体装置の製造方法 |
| US09/065,334 US6001677A (en) | 1997-04-25 | 1998-04-23 | Method for fabricating CMOS transistors by implanting into polysilicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10845097A JP3497059B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303315A true JPH10303315A (ja) | 1998-11-13 |
| JP3497059B2 JP3497059B2 (ja) | 2004-02-16 |
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ID=14485096
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10845097A Expired - Fee Related JP3497059B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6001677A (ja) |
| JP (1) | JP3497059B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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