JPH10303565A - 多層回路基板 - Google Patents
多層回路基板Info
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- JPH10303565A JPH10303565A JP9112028A JP11202897A JPH10303565A JP H10303565 A JPH10303565 A JP H10303565A JP 9112028 A JP9112028 A JP 9112028A JP 11202897 A JP11202897 A JP 11202897A JP H10303565 A JPH10303565 A JP H10303565A
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- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 多層回路基板の各主面上に、高周波回路を構
成するための電子部品や回路パターンのような回路要素
がそれぞれ配置され、各主面上の回路要素間の電磁的干
渉を防ぐために、これら主面間に位置するようにグラウ
ンドパターンが形成されるとき、回路要素における高周
波的にハイインピーダンスな部分とグラウンドパターン
との間に、不所望なストレー容量が形成されることがあ
る。 【解決手段】 ストレー容量を小さくするため、主面上
の回路要素１３に最も近いグラウンドパターン１０ａに
窓１６を形成し、この窓１６が、回路要素１３における
高周波的にハイインピーダンスな部分１５と対向するよ
うにする。好ましくは、他のグラウンドパターン１１を
窓１６と重なり合うように形成し、また、グラウンドパ
ターン１０ａとグラウンドパターン１１とをスルーホー
ル１８を介して電気的に接続する。
成するための電子部品や回路パターンのような回路要素
がそれぞれ配置され、各主面上の回路要素間の電磁的干
渉を防ぐために、これら主面間に位置するようにグラウ
ンドパターンが形成されるとき、回路要素における高周
波的にハイインピーダンスな部分とグラウンドパターン
との間に、不所望なストレー容量が形成されることがあ
る。 【解決手段】 ストレー容量を小さくするため、主面上
の回路要素１３に最も近いグラウンドパターン１０ａに
窓１６を形成し、この窓１６が、回路要素１３における
高周波的にハイインピーダンスな部分１５と対向するよ
うにする。好ましくは、他のグラウンドパターン１１を
窓１６と重なり合うように形成し、また、グラウンドパ
ターン１０ａとグラウンドパターン１１とをスルーホー
ル１８を介して電気的に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、多層回路基板に
関するもので、特に、電子チューナなどのための高周波
回路を構成するのに適した多層回路基板に関するもので
ある。
関するもので、特に、電子チューナなどのための高周波
回路を構成するのに適した多層回路基板に関するもので
ある。
【０００２】
【従来の技術】図３には、この発明にとって興味ある回
路基板１を備えるチューナ２が示されている。このよう
なチューナ２において、回路基板１をもって構成される
回路モジュールの小型化を図るため、高周波回路を構成
するための回路要素、すなわち、複数の電子部品３、
４、５、６および７等ならびに回路パターン（図３では
図示しない。）は、回路基板１の各主面上にそれぞれ配
置されている。
路基板１を備えるチューナ２が示されている。このよう
なチューナ２において、回路基板１をもって構成される
回路モジュールの小型化を図るため、高周波回路を構成
するための回路要素、すなわち、複数の電子部品３、
４、５、６および７等ならびに回路パターン（図３では
図示しない。）は、回路基板１の各主面上にそれぞれ配
置されている。
【０００３】また、この回路基板１はシールドケース８
内に内蔵され、それによって、このチューナ２の外部に
ある回路要素との干渉を防ぐようにしている。しかしな
がら、上述のように、高周波回路を構成するための複数
の電子部品３、４、５、６および７等ならびに回路パタ
ーンのような回路要素を、回路基板１の各主面上に配置
したとき、一方の主面上に配置された電子部品３〜５等
と他方の主面上に配置された電子部品６および７等と
が、回路基板１を飛び越えて、互いに電磁的に干渉し、
互いの間で妨害が不所望にも生じることがある。
内に内蔵され、それによって、このチューナ２の外部に
ある回路要素との干渉を防ぐようにしている。しかしな
がら、上述のように、高周波回路を構成するための複数
の電子部品３、４、５、６および７等ならびに回路パタ
ーンのような回路要素を、回路基板１の各主面上に配置
したとき、一方の主面上に配置された電子部品３〜５等
と他方の主面上に配置された電子部品６および７等と
が、回路基板１を飛び越えて、互いに電磁的に干渉し、
互いの間で妨害が不所望にも生じることがある。
【０００４】上述の問題の対策として、図４に示すよう
な多層回路基板９が用いられることが好ましい。図４
は、多層回路基板９を備えるチューナ２ａを示す、図３
に相当する図である。図４において、図３に示した構成
との対比を容易にするとともに重複する説明を省略する
ため、図３に示した要素に相当する要素には同様の参照
符号を付している。
な多層回路基板９が用いられることが好ましい。図４
は、多層回路基板９を備えるチューナ２ａを示す、図３
に相当する図である。図４において、図３に示した構成
との対比を容易にするとともに重複する説明を省略する
ため、図３に示した要素に相当する要素には同様の参照
符号を付している。
【０００５】図４に示した多層回路基板９においては、
たとえば２層のグラウンドパターン１０および１１が主
面間に位置されている。この多層回路基板９によれば、
グラウンドパターン１０および１１にシールド効果を持
たせることができるので、上方主面上に配置された電子
部品３〜５等と下方主面上に配置された電子部品６およ
び７等とが互いに干渉することを有利に防ぐことができ
る。
たとえば２層のグラウンドパターン１０および１１が主
面間に位置されている。この多層回路基板９によれば、
グラウンドパターン１０および１１にシールド効果を持
たせることができるので、上方主面上に配置された電子
部品３〜５等と下方主面上に配置された電子部品６およ
び７等とが互いに干渉することを有利に防ぐことができ
る。
【０００６】なお、多層回路基板９の内部には、上述し
たグラウンドパターン１０および１１の他、信号ライン
や電源ラインが配置されることもある。
たグラウンドパターン１０および１１の他、信号ライン
や電源ラインが配置されることもある。
【０００７】
【発明が解決しようとする課題】しかしながら、図４に
示した構造を採用しても、以下のような問題に遭遇する
ことがある。図５は、図４に示した多層回路基板９の一
部を示す平面図であり、図６は、図５の線ＶＩ−ＶＩに
沿う断面図である。図５および図６には、多層回路基板
９の上方主面上に配置される、電子部品、たとえばＩＣ
部品３の端子やコイル４の端子を、半田１２によって半
田付けして電気的接続するための回路パターン１３およ
び１４等が図示されている。また、図６には、前述した
グラウンドパターン１０および１１も図示されている。
示した構造を採用しても、以下のような問題に遭遇する
ことがある。図５は、図４に示した多層回路基板９の一
部を示す平面図であり、図６は、図５の線ＶＩ−ＶＩに
沿う断面図である。図５および図６には、多層回路基板
９の上方主面上に配置される、電子部品、たとえばＩＣ
部品３の端子やコイル４の端子を、半田１２によって半
田付けして電気的接続するための回路パターン１３およ
び１４等が図示されている。また、図６には、前述した
グラウンドパターン１０および１１も図示されている。
【０００８】図６によく示されているように、回路パタ
ーン１３は、グラウンドパターン１０の一部と対向して
いる。このような対向の結果、この部分には、浮遊容量
すなわちストレー容量が多かれ少なかれ生じる。また、
図５によく示されているように、回路パターン１３に
は、幅の比較的狭い部分、すなわち高周波的にハイイン
ピーダンスな部分１５が存在している。このように、高
周波的にハイインピーダンスな部分１５は、特にストレ
ー容量の影響を受けやすい。
ーン１３は、グラウンドパターン１０の一部と対向して
いる。このような対向の結果、この部分には、浮遊容量
すなわちストレー容量が多かれ少なかれ生じる。また、
図５によく示されているように、回路パターン１３に
は、幅の比較的狭い部分、すなわち高周波的にハイイン
ピーダンスな部分１５が存在している。このように、高
周波的にハイインピーダンスな部分１５は、特にストレ
ー容量の影響を受けやすい。
【０００９】たとえば、このような多層回路基板９を用
いて、図７（ａ）に示すような可変同調回路を構成する
場合、上述したストレー容量が存在すると、図７（ｂ）
に示すように、バラクタダイオード等による静電容量を
含む可変容量Ｃｖに対して、このストレー容量Ｃｓが並
列に接続されたのと等価となる。そのため、次のような
問題が引き起こされる。
いて、図７（ａ）に示すような可変同調回路を構成する
場合、上述したストレー容量が存在すると、図７（ｂ）
に示すように、バラクタダイオード等による静電容量を
含む可変容量Ｃｖに対して、このストレー容量Ｃｓが並
列に接続されたのと等価となる。そのため、次のような
問題が引き起こされる。
【００１０】可変容量Ｃｖの容量変化比が小さくなり、
同調回路として必要な周波数可変範囲が得られないこと
がある。また、ストレー容量Ｃｓが生じても、同じ共振
周波数を得るためには、インダクタンスＬを小さくする
必要があり、インダクタンスＬを小さくすると、回路イ
ンピーダンスやＱが低下し、広帯域にわたって高周波特
性を維持することが困難となる。
同調回路として必要な周波数可変範囲が得られないこと
がある。また、ストレー容量Ｃｓが生じても、同じ共振
周波数を得るためには、インダクタンスＬを小さくする
必要があり、インダクタンスＬを小さくすると、回路イ
ンピーダンスやＱが低下し、広帯域にわたって高周波特
性を維持することが困難となる。
【００１１】なお、ストレー容量Ｃｓを小さくする方法
として、図６において、回路パターン１３とグラウンド
パターン１０との間隔を広くしたり、当該間隔に存在す
る材料の比誘電率を小さくすることも考えられるが、前
者の対策はチューナ等の部品の薄型化を阻害し、また、
後者の対策は大幅なコストアップを招くので、いずれも
有効な対策とは言えない。
として、図６において、回路パターン１３とグラウンド
パターン１０との間隔を広くしたり、当該間隔に存在す
る材料の比誘電率を小さくすることも考えられるが、前
者の対策はチューナ等の部品の薄型化を阻害し、また、
後者の対策は大幅なコストアップを招くので、いずれも
有効な対策とは言えない。
【００１２】そこで、この発明の目的は、上述した問題
を解決し得る多層回路基板を提供しようとすることであ
る。
を解決し得る多層回路基板を提供しようとすることであ
る。
【００１３】
【課題を解決するための手段】この発明は、高周波回路
を構成するための回路要素が各主面上にそれぞれ配置さ
れ、かつ各主面上の回路要素間の干渉を防ぐためのグラ
ウンドパターンが主面間に位置された、多層回路基板に
向けられるものであって、上述した技術的課題を解決す
るため、グラウンドパターンが、回路要素における高周
波的にハイインピーダンスな部分と対向する部分におい
て窓を形成していることを特徴としている。
を構成するための回路要素が各主面上にそれぞれ配置さ
れ、かつ各主面上の回路要素間の干渉を防ぐためのグラ
ウンドパターンが主面間に位置された、多層回路基板に
向けられるものであって、上述した技術的課題を解決す
るため、グラウンドパターンが、回路要素における高周
波的にハイインピーダンスな部分と対向する部分におい
て窓を形成していることを特徴としている。
【００１４】この発明において、グラウンドパターンが
主面間において複数層をなすように形成されるとき、複
数層のグラウンドパターンのうち、上述した高周波的に
ハイインピーダンスな部分に最も近いグラウンドパター
ンに窓が形成されることが好ましい。また、上述のよう
に、グラウンドパターンが主面間において複数層をなす
ように形成されるとき、上述の窓が形成されたグラウン
ドパターン以外の少なくとも１層のグラウンドパターン
は、窓と重なり合う部分を有していることが好ましい。
主面間において複数層をなすように形成されるとき、複
数層のグラウンドパターンのうち、上述した高周波的に
ハイインピーダンスな部分に最も近いグラウンドパター
ンに窓が形成されることが好ましい。また、上述のよう
に、グラウンドパターンが主面間において複数層をなす
ように形成されるとき、上述の窓が形成されたグラウン
ドパターン以外の少なくとも１層のグラウンドパターン
は、窓と重なり合う部分を有していることが好ましい。
【００１５】また、同じく、グラウンドパターンが主面
間において複数層をなすように形成されるとき、上述の
窓が形成されたグラウンドパターンは、窓の周辺部にお
いて、少なくとも１つのスルーホールを介して当該グラ
ウンドパターン以外の少なくとも１層のグラウンドパタ
ーンと電気的に接続されていることが好ましい。
間において複数層をなすように形成されるとき、上述の
窓が形成されたグラウンドパターンは、窓の周辺部にお
いて、少なくとも１つのスルーホールを介して当該グラ
ウンドパターン以外の少なくとも１層のグラウンドパタ
ーンと電気的に接続されていることが好ましい。
【００１６】
【発明の実施の形態】図１は、この発明の一実施形態に
よる多層回路基板９ａの一部を示す平面図であり、図２
は、図１の線ＩＩ−ＩＩに沿う断面図である。なお、こ
れら図１および図２は、それぞれ、図５および図６に相
当する図であって、図１および図２において、図５また
は図６に示した要素に相当する要素には、同様の参照符
号を付している。
よる多層回路基板９ａの一部を示す平面図であり、図２
は、図１の線ＩＩ−ＩＩに沿う断面図である。なお、こ
れら図１および図２は、それぞれ、図５および図６に相
当する図であって、図１および図２において、図５また
は図６に示した要素に相当する要素には、同様の参照符
号を付している。
【００１７】この多層回路基板９ａにおいても、図５お
よび図６に示した多層回路基板９と同様、高周波回路を
構成するための回路要素が各主面上に配置されている。
図１および図２では、このような回路要素として、多層
回路基板９ａの上方主面上に配置される電子部品すなわ
ちＩＣ部品３およびコイル４ならびに回路パターン１３
および１４等が図示されているとともに、多層回路基板
９ａの下方主面上に配置される電子部品すなわちＩＣ部
品６が図示されている。これらＩＣ部品３およびコイル
４等の電子部品の各端子は、半田１２によって、回路パ
ターン１３および１４等に半田付けされている。
よび図６に示した多層回路基板９と同様、高周波回路を
構成するための回路要素が各主面上に配置されている。
図１および図２では、このような回路要素として、多層
回路基板９ａの上方主面上に配置される電子部品すなわ
ちＩＣ部品３およびコイル４ならびに回路パターン１３
および１４等が図示されているとともに、多層回路基板
９ａの下方主面上に配置される電子部品すなわちＩＣ部
品６が図示されている。これらＩＣ部品３およびコイル
４等の電子部品の各端子は、半田１２によって、回路パ
ターン１３および１４等に半田付けされている。
【００１８】また、この多層回路基板９ａにおいても、
前述した多層回路基板９と同様、上方主面上の回路要素
３、４、１３および１４等と下方主面上の回路要素６等
との間の干渉を防ぐための２層のグラウンドパターン１
０ａおよび１１が、これら主面間に位置されている。た
とえば、回路パターン１３は、高周波的にハイインピー
ダンスな部分１５を含んでいる。この実施形態の特徴的
構成として、この部分１５に最も近い、すなわち、この
部分１５との間で無視できないストレー容量を最も形成
しやすい、グラウンドパターン１０ａには、窓１６が形
成されている。図１において、窓１６の位置が破線で示
されている。この窓１６は、グラウンドパターン１０ａ
における、高周波的にハイインピーダンスな部分１５の
真下であって、当該部分１５と対向する部分に形成され
ている。
前述した多層回路基板９と同様、上方主面上の回路要素
３、４、１３および１４等と下方主面上の回路要素６等
との間の干渉を防ぐための２層のグラウンドパターン１
０ａおよび１１が、これら主面間に位置されている。た
とえば、回路パターン１３は、高周波的にハイインピー
ダンスな部分１５を含んでいる。この実施形態の特徴的
構成として、この部分１５に最も近い、すなわち、この
部分１５との間で無視できないストレー容量を最も形成
しやすい、グラウンドパターン１０ａには、窓１６が形
成されている。図１において、窓１６の位置が破線で示
されている。この窓１６は、グラウンドパターン１０ａ
における、高周波的にハイインピーダンスな部分１５の
真下であって、当該部分１５と対向する部分に形成され
ている。
【００１９】このように、グラウンドパターン１０ａに
窓１６を形成することによって、高周波的にハイインピ
ーダンスな部分１５とグラウンドパターン１０ａとの間
に形成される可能性のあるストレー容量を極めて小さく
することができる。また、窓１６が形成されたグラウン
ドパターン１０ａ以外のグラウンドパターンであるグラ
ウンドパターン１１には、この窓１６と重なり合う部分
１７を有していることが好ましい。このグラウンドパタ
ーン１１における、窓１６と重なり合う部分１７は、窓
１６の形成のために生じ得る多層回路基板９ａの各主面
上の回路要素間の干渉を防ぐように機能する。
窓１６を形成することによって、高周波的にハイインピ
ーダンスな部分１５とグラウンドパターン１０ａとの間
に形成される可能性のあるストレー容量を極めて小さく
することができる。また、窓１６が形成されたグラウン
ドパターン１０ａ以外のグラウンドパターンであるグラ
ウンドパターン１１には、この窓１６と重なり合う部分
１７を有していることが好ましい。このグラウンドパタ
ーン１１における、窓１６と重なり合う部分１７は、窓
１６の形成のために生じ得る多層回路基板９ａの各主面
上の回路要素間の干渉を防ぐように機能する。
【００２０】なお、上述の部分１７は、窓１６を通し
て、高周波的にハイインピーダンスな部分１５と対向す
ることになるので、これらの部分１５および１７間にお
いてもストレー容量が形成されることは避けられない。
しかしながら、部分１５を有する回路パターン１３から
部分１７を有するグラウンドパターン１１までの距離
は、回路パターン１３からグラウンドパターン１０ａま
での距離に比べて長くなるので、部分１５および１７間
に形成され得るストレー容量は、無視できるほどに小さ
いものとすることができる。
て、高周波的にハイインピーダンスな部分１５と対向す
ることになるので、これらの部分１５および１７間にお
いてもストレー容量が形成されることは避けられない。
しかしながら、部分１５を有する回路パターン１３から
部分１７を有するグラウンドパターン１１までの距離
は、回路パターン１３からグラウンドパターン１０ａま
での距離に比べて長くなるので、部分１５および１７間
に形成され得るストレー容量は、無視できるほどに小さ
いものとすることができる。
【００２１】また、この実施形態では、窓１６が形成さ
れたグラウンドパターン１０ａは、他のグラウンドパタ
ーン１１とスルーホール１８を介して電気的に接続され
ている。スルーホール１８は、窓１６の周辺部に位置さ
れている。このように、スルーホール１８を介してグラ
ウンドパターン１０ａおよび１１を互いに接続すること
によって、グラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
れたグラウンドパターン１０ａは、他のグラウンドパタ
ーン１１とスルーホール１８を介して電気的に接続され
ている。スルーホール１８は、窓１６の周辺部に位置さ
れている。このように、スルーホール１８を介してグラ
ウンドパターン１０ａおよび１１を互いに接続すること
によって、グラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
【００２２】なお、上述したスルーホール１８は、窓１
６の周辺部において、複数箇所に分布して複数個設けら
れてもよい。以上、この発明を図示した実施形態に関連
して説明したが、この発明の範囲内において、その他、
種々の変形が可能である。たとえば、図示した多層回路
基板９ａにおいて採用された回路設計は、この発明のよ
り容易な理解を可能とする一典型例にすぎず、この発明
は、その他、種々の回路設計を有する多層回路基板にも
適用することができる。
６の周辺部において、複数箇所に分布して複数個設けら
れてもよい。以上、この発明を図示した実施形態に関連
して説明したが、この発明の範囲内において、その他、
種々の変形が可能である。たとえば、図示した多層回路
基板９ａにおいて採用された回路設計は、この発明のよ
り容易な理解を可能とする一典型例にすぎず、この発明
は、その他、種々の回路設計を有する多層回路基板にも
適用することができる。
【００２３】これに関して、図示した多層回路基板９ａ
は、その内部に２層のグラウンドパターン１０ａおよび
１１を形成していたが、このようなグラウンドパターン
は、単に１層であっても、３層以上であってもよい。ま
た、多層回路基板の内部には、グラウンドパターンの
他、信号ラインや電源ライン等を配置してもよい。
は、その内部に２層のグラウンドパターン１０ａおよび
１１を形成していたが、このようなグラウンドパターン
は、単に１層であっても、３層以上であってもよい。ま
た、多層回路基板の内部には、グラウンドパターンの
他、信号ラインや電源ライン等を配置してもよい。
【００２４】
【発明の効果】以上のように、この発明によれば、高周
波回路を構成するための回路要素が各主面上にそれぞれ
配置され、かつ各主面上の回路要素間の干渉を防ぐため
のグラウンドパターンが主面間に位置された、多層回路
基板において、グラウンドパターンが、回路要素におけ
る高周波的にハイインピーダンスな部分と対向する部分
において窓を形成しているので、高周波的にハイインピ
ーダンスな部分とグラウンドパターンとの間に形成され
る可能性のあるストレー容量を極めて小さくすることが
できる。
波回路を構成するための回路要素が各主面上にそれぞれ
配置され、かつ各主面上の回路要素間の干渉を防ぐため
のグラウンドパターンが主面間に位置された、多層回路
基板において、グラウンドパターンが、回路要素におけ
る高周波的にハイインピーダンスな部分と対向する部分
において窓を形成しているので、高周波的にハイインピ
ーダンスな部分とグラウンドパターンとの間に形成され
る可能性のあるストレー容量を極めて小さくすることが
できる。
【００２５】したがって、この発明が図７に示したよう
な可変同調回路に適用された場合、バラクタダイオード
等を含む合成の同調容量の容量可変範囲が大きくなり、
共振周波数の可変範囲も拡大される。また、共振回路の
合成容量値が小さくなることで、回路インピーダンスが
適正となり、電力利得や雑音指数等の高周波特性が改善
される。
な可変同調回路に適用された場合、バラクタダイオード
等を含む合成の同調容量の容量可変範囲が大きくなり、
共振周波数の可変範囲も拡大される。また、共振回路の
合成容量値が小さくなることで、回路インピーダンスが
適正となり、電力利得や雑音指数等の高周波特性が改善
される。
【００２６】この発明において、グラウンドパターンが
主面間において複数層をなすように形成されるときに
は、複数層のグラウンドパターンのうち、上述した高周
波的にハイインピーダンスな部分に最も近いグラウンド
パターンに窓が形成されることが、上述したようなスト
レー容量の低減に対して、より効果的に貢献し得る。ま
た、上述のように、グラウンドパターンが主面間におい
て複数層をなすように形成されるとき、上述の窓が形成
されたグラウンドパターン以外の少なくとも１層のグラ
ウンドパターンが、窓と重なり合う部分を有している
と、この重なり合う部分を、窓の形成のために生じ得る
多層回路基板の各主面上の回路要素間の干渉を防ぐよう
に有効に機能させることができる。
主面間において複数層をなすように形成されるときに
は、複数層のグラウンドパターンのうち、上述した高周
波的にハイインピーダンスな部分に最も近いグラウンド
パターンに窓が形成されることが、上述したようなスト
レー容量の低減に対して、より効果的に貢献し得る。ま
た、上述のように、グラウンドパターンが主面間におい
て複数層をなすように形成されるとき、上述の窓が形成
されたグラウンドパターン以外の少なくとも１層のグラ
ウンドパターンが、窓と重なり合う部分を有している
と、この重なり合う部分を、窓の形成のために生じ得る
多層回路基板の各主面上の回路要素間の干渉を防ぐよう
に有効に機能させることができる。
【００２７】また、同じく、グラウンドパターンが主面
間において複数層をなすように形成されるとき、上述の
窓が形成されたグラウンドパターンが、窓の周辺部にお
いて、少なくとも１つのスルーホールを介して当該グラ
ウンドパターン以外の少なくとも１層のグラウンドパタ
ーンと電気的に接続されていると、各グラウンドパター
ンにおけるグラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
間において複数層をなすように形成されるとき、上述の
窓が形成されたグラウンドパターンが、窓の周辺部にお
いて、少なくとも１つのスルーホールを介して当該グラ
ウンドパターン以外の少なくとも１層のグラウンドパタ
ーンと電気的に接続されていると、各グラウンドパター
ンにおけるグラウンドインピーダンスを下げることがで
き、シールド効果を高めることができる。
【図１】この発明の一実施形態による多層回路基板９ａ
の一部を示す平面図である。
の一部を示す平面図である。
【図２】図１の線ＩＩ−ＩＩに沿う断面図である。
【図３】この発明にとって興味ある従来の回路基板１を
備えるチューナ２を示す正面図であり、シールドケース
８の前面側の壁を除去して示している。
備えるチューナ２を示す正面図であり、シールドケース
８の前面側の壁を除去して示している。
【図４】この発明にとって興味ある従来の多層回路基板
９を備えるチューナ２ａを示す、図３に相当する正面図
である。
９を備えるチューナ２ａを示す、図３に相当する正面図
である。
【図５】図４に示した多層回路基板９の一部を示す、図
１に相当する平面図である。
１に相当する平面図である。
【図６】図５の線ＶＩ−ＶＩに沿う、図２に相当する断
面図である。
面図である。
【図７】この発明にとって興味ある可変同調回路を示す
回路図であり、（ａ）はストレー容量が形成されない場
合、（ｂ）はストレー容量Ｃｓが形成された場合を示
す。
回路図であり、（ａ）はストレー容量が形成されない場
合、（ｂ）はストレー容量Ｃｓが形成された場合を示
す。
３〜７ 電子部品（回路要素） ９ａ 多層回路基板 １０ａ，１１ グラウンドパターン １３，１４ 回路パターン（回路要素） １５ 高周波的にハイインピーダンスな部分 １６ 窓 １７ 重なり合う部分 １８ スルーホール
Claims (4)
- 【請求項１】 高周波回路を構成するための回路要素が
各主面上にそれぞれ配置され、かつ各前記主面上の前記
回路要素間の干渉を防ぐためのグラウンドパターンが前
記主面間に位置された、多層回路基板において、 前記グラウンドパターンは、前記回路要素における高周
波的にハイインピーダンスな部分と対向する部分に窓を
形成していることを特徴とする、多層回路基板。 - 【請求項２】 前記グラウンドパターンは、前記主面間
において複数層をなすように形成され、複数層の前記グ
ラウンドパターンのうち、前記高周波的にハイインピー
ダンスな部分に最も近い第１のグラウンドパターンに前
記窓が形成されている、請求項１に記載の多層回路基
板。 - 【請求項３】 前記第１のグラウンドパターン以外の少
なくとも１層のグラウンドパターンは、前記窓と重なり
合う部分を有している、請求項２に記載の多層回路基
板。 - 【請求項４】 前記第１のグラウンドパターンは、前記
窓の周辺部において、少なくとも１つのスルーホールを
介して当該第１のグラウンドパターン以外の少なくとも
１層のグラウンドパターンと電気的に接続されている、
請求項２または３に記載の多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202897A JP3473319B2 (ja) | 1997-04-30 | 1997-04-30 | 多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202897A JP3473319B2 (ja) | 1997-04-30 | 1997-04-30 | 多層回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303565A true JPH10303565A (ja) | 1998-11-13 |
| JP3473319B2 JP3473319B2 (ja) | 2003-12-02 |
Family
ID=14576198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202897A Expired - Lifetime JP3473319B2 (ja) | 1997-04-30 | 1997-04-30 | 多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3473319B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1047290A3 (en) * | 1999-04-21 | 2003-05-02 | Nec Corporation | Printing wiring board |
| WO2003085851A1 (fr) * | 2002-04-08 | 2003-10-16 | Sony Corporation | Dispositif de reception de signaux, circuit de reception de signaux et dispositif de reception |
| JP2009302803A (ja) * | 2008-06-12 | 2009-12-24 | Sony Corp | インダクタモジュール、シリコンチューナモジュールおよび半導体装置 |
-
1997
- 1997-04-30 JP JP11202897A patent/JP3473319B2/ja not_active Expired - Lifetime
Cited By (7)
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| CN100397788C (zh) * | 2002-04-08 | 2008-06-25 | 索尼株式会社 | 信号接收设备、信号接收电路和接收器 |
| US7634225B2 (en) | 2002-04-08 | 2009-12-15 | Sony Corporation | Signal reception device, signal reception circuit, and reception device |
| KR100957257B1 (ko) | 2002-04-08 | 2010-05-12 | 소니 주식회사 | 신호 수신 장치 및 신호 수신 회로 |
| JP2009302803A (ja) * | 2008-06-12 | 2009-12-24 | Sony Corp | インダクタモジュール、シリコンチューナモジュールおよび半導体装置 |
| US8338912B2 (en) | 2008-06-12 | 2012-12-25 | Sony Corporation | Inductor module, silicon tuner module and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3473319B2 (ja) | 2003-12-02 |
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