JPH09312187A - Ｃｐｕソケット - Google Patents
ＣｐｕソケットInfo
- Publication number
- JPH09312187A JPH09312187A JP12687696A JP12687696A JPH09312187A JP H09312187 A JPH09312187 A JP H09312187A JP 12687696 A JP12687696 A JP 12687696A JP 12687696 A JP12687696 A JP 12687696A JP H09312187 A JPH09312187 A JP H09312187A
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- JP
- Japan
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- layer
- cpu
- capacitor
- contact
- lsi
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 8
- 238000009413 insulation Methods 0.000 abstract 1
Landscapes
- Connecting Device With Holders (AREA)
Abstract
(57)【要約】
【課題】 小型化が容易で、回路特性特性を向上できる
ＬＳＩ用のソケットを得る。 【解決手段】 ＬＳＩ９のすべてのピンに対応する数の
スルーホールＡ１１，Ｂ１２・・・・・があけられてい
る多層基板１０１に、コンタクトＡ１７，Ｂ１８・・・
・・を挿入し、多層基板１０１の下面より出ているコン
タクトリードＡ１９，Ｂ２０・・・・により図示省略し
た本体側の基板に接続される。多層基板１０１は、ハウ
ジング１ａ〜１ｂの間に、絶縁層５，ＧＮＤ層２，コン
デンサ層３，Ｖｃｃ層４等を有する。コンデンサ層３は
さらに電極層６，８と誘電体層７とに分けられている。
ＬＳＩ用のソケットを得る。 【解決手段】 ＬＳＩ９のすべてのピンに対応する数の
スルーホールＡ１１，Ｂ１２・・・・・があけられてい
る多層基板１０１に、コンタクトＡ１７，Ｂ１８・・・
・・を挿入し、多層基板１０１の下面より出ているコン
タクトリードＡ１９，Ｂ２０・・・・により図示省略し
た本体側の基板に接続される。多層基板１０１は、ハウ
ジング１ａ〜１ｂの間に、絶縁層５，ＧＮＤ層２，コン
デンサ層３，Ｖｃｃ層４等を有する。コンデンサ層３は
さらに電極層６，８と誘電体層７とに分けられている。
Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵソケット、特
に、多ピンのパソコン用ＣＰＵ等のＬＳＩが挿入される
コンデンサ付のＣＰＵソケットに関する。
に、多ピンのパソコン用ＣＰＵ等のＬＳＩが挿入される
コンデンサ付のＣＰＵソケットに関する。
【０００２】
【従来の技術】ＣＰＵ用のＩＣ等が挿入されるソケット
には、ＩＣのピンを伝わる不用信号を減衰させるため
に、デスクリートなコンデンサが搭載されていた。（例
えば、実開昭５６−１３８４８８号公報参照） 通常、ＩＣの電源端子付近には電源ノイズを除去するた
めコンデンサが必要である。多電源を必要とするＩＣ
や、筐体外に輻射される妨害電磁波を除去する等の目的
で、ＩＣのピンのなるべく近くに複数のコンデンサを配
置しようとするとソケットの形状が大きくなり、配線の
引き回しが必要となり浮遊インダクタンスが大きくなっ
て回路特性に影響を与える。
には、ＩＣのピンを伝わる不用信号を減衰させるため
に、デスクリートなコンデンサが搭載されていた。（例
えば、実開昭５６−１３８４８８号公報参照） 通常、ＩＣの電源端子付近には電源ノイズを除去するた
めコンデンサが必要である。多電源を必要とするＩＣ
や、筐体外に輻射される妨害電磁波を除去する等の目的
で、ＩＣのピンのなるべく近くに複数のコンデンサを配
置しようとするとソケットの形状が大きくなり、配線の
引き回しが必要となり浮遊インダクタンスが大きくなっ
て回路特性に影響を与える。
【０００３】
【発明が解決しようとする課題】上述した従来のＣＰＵ
ソケットは、小型化が困難で、回路特性が低下するとい
う欠点があった。
ソケットは、小型化が困難で、回路特性が低下するとい
う欠点があった。
【０００４】
【課題を解決するための手段】第１の発明のＣＰＵソケ
ットは、ＣＰＵ用のＬＳＩのすべてのピンに対応する数
のスルーホールがあけられており電極層と誘電体層を有
する多層基板にコンタクトを挿入し、前記多層基板の下
面よりコンタクトリードを出し、前記電極層と誘電体層
を利用して形成された積層型のコンデンサに前記コンタ
クトを電気的に接続する。
ットは、ＣＰＵ用のＬＳＩのすべてのピンに対応する数
のスルーホールがあけられており電極層と誘電体層を有
する多層基板にコンタクトを挿入し、前記多層基板の下
面よりコンタクトリードを出し、前記電極層と誘電体層
を利用して形成された積層型のコンデンサに前記コンタ
クトを電気的に接続する。
【０００５】第２の発明のＣＰＵソケットは、前記積層
型のコンデンサが接続されるコンタクトが、前記ＬＳＩ
のＶｃｃピンとＧＮＤピンに対応するコントクトであ
る。
型のコンデンサが接続されるコンタクトが、前記ＬＳＩ
のＶｃｃピンとＧＮＤピンに対応するコントクトであ
る。
【０００６】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００７】図１は本発明の一実施形態を示す一部破断
側面図である。図１に示すＣＰＵソケットは、ＬＳＩ９
のすべてのピンに対応する数のスルーホールＡ１１，Ｂ
１２・・・・・があけられている多層基板１０１に、コ
ンタクトＡ１７，Ｂ１８・・・・・を挿入し、多層基板
１０１の下面より出ているコンタクトリードＡ１９，Ｂ
２０・・・・により図示省略した本体側の基板に接続さ
れる。多層基板１０１は、ハウジング１ａ〜１ｂの間
に、絶縁層５，ＧＮＤ層２，コンデンサ層３，Ｖｃｃ層
４等を有する。コンデンサ層３はさらに電極層６，８と
誘電体層７とに分けられている。
側面図である。図１に示すＣＰＵソケットは、ＬＳＩ９
のすべてのピンに対応する数のスルーホールＡ１１，Ｂ
１２・・・・・があけられている多層基板１０１に、コ
ンタクトＡ１７，Ｂ１８・・・・・を挿入し、多層基板
１０１の下面より出ているコンタクトリードＡ１９，Ｂ
２０・・・・により図示省略した本体側の基板に接続さ
れる。多層基板１０１は、ハウジング１ａ〜１ｂの間
に、絶縁層５，ＧＮＤ層２，コンデンサ層３，Ｖｃｃ層
４等を有する。コンデンサ層３はさらに電極層６，８と
誘電体層７とに分けられている。
【０００８】ＣＰＵとして用いられるＬＳＩ９のピン配
置は確定しているから、ＣＰＵソケットとしてはＧＮＤ
ピン１０に対応するスルーホールＡ１１に内層接続ラン
ドＡ１３を，Ｖｃｃピン１１に対応するスルーホールＢ
１２に内層接続ランドＢ１４を設け、内層接続ランドＡ
１３と内層接続ランドＢ１４との間に、誘電体層７を中
にはさんで電極６ｂ，８ｂで形成されたコンデンサ１２
を、電極層６，８を用いて接続すれば、Ｖｃｃピン１１
に存在するノイズをＧＮＤピン１１の方にバイパスでき
る。
置は確定しているから、ＣＰＵソケットとしてはＧＮＤ
ピン１０に対応するスルーホールＡ１１に内層接続ラン
ドＡ１３を，Ｖｃｃピン１１に対応するスルーホールＢ
１２に内層接続ランドＢ１４を設け、内層接続ランドＡ
１３と内層接続ランドＢ１４との間に、誘電体層７を中
にはさんで電極６ｂ，８ｂで形成されたコンデンサ１２
を、電極層６，８を用いて接続すれば、Ｖｃｃピン１１
に存在するノイズをＧＮＤピン１１の方にバイパスでき
る。
【０００９】
【発明の効果】本発明のＣＰＵソケットは、コンデンサ
を内蔵する多層基板にコンタクトを挿入したので、小型
化が容易で、回路特性特性を向上できるという効果があ
る。
を内蔵する多層基板にコンタクトを挿入したので、小型
化が容易で、回路特性特性を向上できるという効果があ
る。
【図１】本発明の一実施形態を示す一部破断側面図であ
る。
る。
１ コンタクト ２ ＧＮＤ層 ３ コンデンサ層 ４ Ｖｃｃ層 ５ 絶縁層 ６ 電極層 ７ 誘電体層 ８ 電極層 ９ ＬＳＩ １０ ＧＮＤピン １１ Ｖｃｃピン １２ コンデンサ
Claims (4)
- 【請求項１】 ＣＰＵ用のＬＳＩのすべてのピンに対応
する数のスルーホールがあけられており電極層と誘電体
層を有する多層基板にコンタクトを挿入し、前記多層基
板の下面よりコンタクトリードを出し、前記電極層と誘
電体層を利用して形成された積層型のコンデンサに前記
コンタクトを電気的に接続することを特徴とするＣＰＵ
ソケット。 - 【請求項２】 前記積層型のコンデンサが接続されるコ
ンタクトが、前記ＬＳＩのＶｃｃピンとＧＮＤピンに対
応するコントクトである請求項１記載のＣＰＵソケッ
ト。 - 【請求項３】 前記ＬＳＩのＶｃｃピンとＧＮＤピンに
対応するコントクトが挿入される前記スルーホールに内
層接続ランドを設けた請求項１または２記載のＣＰＵソ
ケット。 - 【請求項４】 前記内層接続ランドが前記電極層に接続
された請求項１，２または３記載のＣＰＵソケット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12687696A JP2856706B2 (ja) | 1996-05-22 | 1996-05-22 | Ｃｐｕソケット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12687696A JP2856706B2 (ja) | 1996-05-22 | 1996-05-22 | Ｃｐｕソケット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312187A true JPH09312187A (ja) | 1997-12-02 |
| JP2856706B2 JP2856706B2 (ja) | 1999-02-10 |
Family
ID=14946040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12687696A Expired - Fee Related JP2856706B2 (ja) | 1996-05-22 | 1996-05-22 | Ｃｐｕソケット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856706B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016153796A (ja) * | 2016-03-31 | 2016-08-25 | スリーエム イノベイティブ プロパティズ カンパニー | Ｉｃデバイス検査用ソケット |
| WO2023120708A1 (ja) * | 2021-12-24 | 2023-06-29 | パナソニックＩｐマネジメント株式会社 | 電解コンデンサおよび電解コンデンサの製造方法 |
| US12336085B2 (en) | 2020-11-06 | 2025-06-17 | Murata Manufacturing Co., Ltd. | Structure and structure with electronic component |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5788166B2 (ja) | 2010-11-02 | 2015-09-30 | 新光電気工業株式会社 | 接続端子構造及びその製造方法、並びにソケット |
-
1996
- 1996-05-22 JP JP12687696A patent/JP2856706B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016153796A (ja) * | 2016-03-31 | 2016-08-25 | スリーエム イノベイティブ プロパティズ カンパニー | Ｉｃデバイス検査用ソケット |
| US12336085B2 (en) | 2020-11-06 | 2025-06-17 | Murata Manufacturing Co., Ltd. | Structure and structure with electronic component |
| WO2023120708A1 (ja) * | 2021-12-24 | 2023-06-29 | パナソニックＩｐマネジメント株式会社 | 電解コンデンサおよび電解コンデンサの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2856706B2 (ja) | 1999-02-10 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
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