JPH10303659A - オペレーショナルアンプ回路 - Google Patents
オペレーショナルアンプ回路Info
- Publication number
- JPH10303659A JPH10303659A JP10627497A JP10627497A JPH10303659A JP H10303659 A JPH10303659 A JP H10303659A JP 10627497 A JP10627497 A JP 10627497A JP 10627497 A JP10627497 A JP 10627497A JP H10303659 A JPH10303659 A JP H10303659A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- output
- collector
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 上述した従来のオペアンプ回路は回路を構成
する素子数が多く、コンデンサＣ１やＰＮＰ形トランジ
スタＱ３，Ｑ４，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ２０
のように面積の大きな素子を多数含むため、オペアンプ
を形成する半導体チップの面積が大きくなる。 【解決手段】 供給される信号を減衰して出力する減衰
回路と、上記減衰回路より出力される信号を非反転増幅
して出力する差動増幅回路と、差動増幅回路の出力を出
力する出力駆動回路とを複数段縦続接続して構成する。
このため、素子数が減少し、また、コンデンサが不要と
なり、ＰＮＰ形トランジスタの数が減少し、素子を形成
する面積が小さくなり、小型化が可能となる。
する素子数が多く、コンデンサＣ１やＰＮＰ形トランジ
スタＱ３，Ｑ４，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ２０
のように面積の大きな素子を多数含むため、オペアンプ
を形成する半導体チップの面積が大きくなる。 【解決手段】 供給される信号を減衰して出力する減衰
回路と、上記減衰回路より出力される信号を非反転増幅
して出力する差動増幅回路と、差動増幅回路の出力を出
力する出力駆動回路とを複数段縦続接続して構成する。
このため、素子数が減少し、また、コンデンサが不要と
なり、ＰＮＰ形トランジスタの数が減少し、素子を形成
する面積が小さくなり、小型化が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はオペレーショナルア
ンプ回路に関し、差動入力型のオペレーショナルアンプ
回路に関する。
ンプ回路に関し、差動入力型のオペレーショナルアンプ
回路に関する。
【０００２】
【従来の技術】図８は従来のオペレーショナルアンプ
（以下「オペアンプ」という）の一例の回路図を示す。
同図中、ＮＰＮ形トランジスタＱ１，Ｑ２が差動入力回
路を構成している。差動入力成分に対して、ベース接地
として動作するＰＮＰ形トランジスタＱ３，Ｑ４によ
り、直流レベルシフトを行っている。ＮＰＮ形トランジ
スタＱ５，Ｑ６，Ｑ７はカレントミラー回路による単一
出力への変換回路になっている。この出力は次段の高利
得増幅段の入力ＮＰＮ形トランジスタＱ１６のベースへ
供給される。ＰＮＰ形トランジスタＱ８，Ｑ９は同相入
力分に対するカレントミラー回路であり、ＮＰＮ形トラ
ンジスタＱ１０の能動負荷により高利得を得て、トラン
ジスタＱ３，Ｑ４のベースへ負帰還をかけている。ダー
リングトン接続されたＮＰＮ形トランジスタＱ１６，Ｑ
１７により、高入力インピーダンスを達成すると同時に
ＰＮＰ形トランジスタＱ１３の能動負荷を用いて高利得
を得ている。ＮＰＮ形トランジスタＱ１８はレベルシフ
ト回路になっている。Ｃ１は位相補償コンデンサになっ
ている。トランジスタＱ１４，Ｑ２０により、プッシュ
プル回路を構成している。トランジスタＱ１８，抵抗Ｒ
６，Ｒ７による直流電圧により、トランジスタＱ１４，
Ｑ２０にバイアスを与えている。ＮＰＮ形トランジスタ
Ｑ１５，Ｑ１９は出力保護用のトランジスタである。図
９は図８の回路の出力特性図を示す。
（以下「オペアンプ」という）の一例の回路図を示す。
同図中、ＮＰＮ形トランジスタＱ１，Ｑ２が差動入力回
路を構成している。差動入力成分に対して、ベース接地
として動作するＰＮＰ形トランジスタＱ３，Ｑ４によ
り、直流レベルシフトを行っている。ＮＰＮ形トランジ
スタＱ５，Ｑ６，Ｑ７はカレントミラー回路による単一
出力への変換回路になっている。この出力は次段の高利
得増幅段の入力ＮＰＮ形トランジスタＱ１６のベースへ
供給される。ＰＮＰ形トランジスタＱ８，Ｑ９は同相入
力分に対するカレントミラー回路であり、ＮＰＮ形トラ
ンジスタＱ１０の能動負荷により高利得を得て、トラン
ジスタＱ３，Ｑ４のベースへ負帰還をかけている。ダー
リングトン接続されたＮＰＮ形トランジスタＱ１６，Ｑ
１７により、高入力インピーダンスを達成すると同時に
ＰＮＰ形トランジスタＱ１３の能動負荷を用いて高利得
を得ている。ＮＰＮ形トランジスタＱ１８はレベルシフ
ト回路になっている。Ｃ１は位相補償コンデンサになっ
ている。トランジスタＱ１４，Ｑ２０により、プッシュ
プル回路を構成している。トランジスタＱ１８，抵抗Ｒ
６，Ｒ７による直流電圧により、トランジスタＱ１４，
Ｑ２０にバイアスを与えている。ＮＰＮ形トランジスタ
Ｑ１５，Ｑ１９は出力保護用のトランジスタである。図
９は図８の回路の出力特性図を示す。
【０００３】
【発明が解決しようとする課題】上述した従来のオペア
ンプ回路は大別して、入力差動増幅段、高利得増幅段、
Ｂ級プッシュプル出力段の三つに分けられ、その他格段
に直流バイアスを供給する回路で構成されており、ＣＭ
ＲＲ（同相成分抑圧比）の向上、及び直流バイアス安定
化のためにカレントミラー回路やＰＮＰトランジスタ対
（Ｑ８，Ｑ９，Ｑ３，Ｑ４）を使用し、負帰還をかけて
も発振しないように位相補償用のコンデンサＣ１を設
け、また、高利得を得るために能動負荷としてＰＮＰト
ランジスタＱ１３を使っている。このため、回路を構成
する素子数が多く、コンデンサＣ１やＰＮＰ形トランジ
スタＱ３，Ｑ４，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ２０
のように面積の大きな素子を多数含むため、オペアンプ
を形成する半導体チップの面積が大きくなり、レイアウ
トスペースに影響を与えるという問題があった。
ンプ回路は大別して、入力差動増幅段、高利得増幅段、
Ｂ級プッシュプル出力段の三つに分けられ、その他格段
に直流バイアスを供給する回路で構成されており、ＣＭ
ＲＲ（同相成分抑圧比）の向上、及び直流バイアス安定
化のためにカレントミラー回路やＰＮＰトランジスタ対
（Ｑ８，Ｑ９，Ｑ３，Ｑ４）を使用し、負帰還をかけて
も発振しないように位相補償用のコンデンサＣ１を設
け、また、高利得を得るために能動負荷としてＰＮＰト
ランジスタＱ１３を使っている。このため、回路を構成
する素子数が多く、コンデンサＣ１やＰＮＰ形トランジ
スタＱ３，Ｑ４，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ２０
のように面積の大きな素子を多数含むため、オペアンプ
を形成する半導体チップの面積が大きくなり、レイアウ
トスペースに影響を与えるという問題があった。
【０００４】本発明は上記の点に鑑みなされたもので、
素子を形成する面積が小さくなり、小型化が可能なオペ
レーショナルアンプ回路を提供することを目的とする。
素子を形成する面積が小さくなり、小型化が可能なオペ
レーショナルアンプ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、供給される信号を減衰して出力する減衰回路と、上
記減衰回路より供給される信号を非反転増幅して出力す
る差動増幅回路と、上記差動増幅回路の出力を出力する
出力駆動回路とを複数段縦続接続して構成する。
は、供給される信号を減衰して出力する減衰回路と、上
記減衰回路より供給される信号を非反転増幅して出力す
る差動増幅回路と、上記差動増幅回路の出力を出力する
出力駆動回路とを複数段縦続接続して構成する。
【０００６】このように、減衰回路の減衰率を変更して
必要な特性を得、また複数段縦続接続することにより歪
み特性が改善されるため、余分な付加回路を設ける必要
がなく、素子数が減少し、また、コンデンサが不要とな
り、ＰＮＰ形トランジスタの数が減少し、素子を形成す
る面積が小さくなり、小型化が可能となる。
必要な特性を得、また複数段縦続接続することにより歪
み特性が改善されるため、余分な付加回路を設ける必要
がなく、素子数が減少し、また、コンデンサが不要とな
り、ＰＮＰ形トランジスタの数が減少し、素子を形成す
る面積が小さくなり、小型化が可能となる。
【０００７】
【発明の実施の形態】図１は本発明の前提となる実施例
の回路図を示す。同図中、非反転入力端子１０，反転入
力端子１２夫々は第１段の単一出力差動増幅回路１４を
構成するＮＰＮ形トランジスタＴＲ1 ，ＴＲ2 夫々のベ
ースに接続されている。トランジスタＴＲ1 のコレクタ
は抵抗Ｒ2 を介して電源ＶCCに接続され、トランジスタ
ＴＲ2のコレクタは電源ＶCCに接続されている。トラン
ジスタＴＲ1 ，ＴＲ2 のエミッタは定電流源としてのＮ
ＰＮ形トランジスタＴＲ4 のコレクタに共通に接続され
ている。ＮＰＮ形トランジスタＴＲ3 とＴＲ4 とはカレ
ントミラー回路を構成し、夫々のエミッタは接地されて
いる。トランジスタＴＲ3 のコレクタは抵抗Ｒ1を介し
て電源ＶCCに接続されている。
の回路図を示す。同図中、非反転入力端子１０，反転入
力端子１２夫々は第１段の単一出力差動増幅回路１４を
構成するＮＰＮ形トランジスタＴＲ1 ，ＴＲ2 夫々のベ
ースに接続されている。トランジスタＴＲ1 のコレクタ
は抵抗Ｒ2 を介して電源ＶCCに接続され、トランジスタ
ＴＲ2のコレクタは電源ＶCCに接続されている。トラン
ジスタＴＲ1 ，ＴＲ2 のエミッタは定電流源としてのＮ
ＰＮ形トランジスタＴＲ4 のコレクタに共通に接続され
ている。ＮＰＮ形トランジスタＴＲ3 とＴＲ4 とはカレ
ントミラー回路を構成し、夫々のエミッタは接地されて
いる。トランジスタＴＲ3 のコレクタは抵抗Ｒ1を介し
て電源ＶCCに接続されている。
【０００８】上記の単一出力差動増幅回路１４のトラン
ジスタＴＲ1 のコレクタは第１段の駆動回路１６のＰＮ
Ｐ形トランジスタＴＲ5 ，ＴＲ6 夫々のベースに接続さ
れている。トランジスタＴＲ5 はエミッタを電源ＶCCに
接続され、コレクタを抵抗Ｒ 3 を介して接地されてい
る。トランジスタＴＲ6 はエミッタを電源ＶCCに接続さ
れ、コレクタをトランジスタＴＲ5 のコレクタと共通接
続されている。
ジスタＴＲ1 のコレクタは第１段の駆動回路１６のＰＮ
Ｐ形トランジスタＴＲ5 ，ＴＲ6 夫々のベースに接続さ
れている。トランジスタＴＲ5 はエミッタを電源ＶCCに
接続され、コレクタを抵抗Ｒ 3 を介して接地されてい
る。トランジスタＴＲ6 はエミッタを電源ＶCCに接続さ
れ、コレクタをトランジスタＴＲ5 のコレクタと共通接
続されている。
【０００９】上記の駆動回路１６のトランジスタＴＲ6
のコレクタは第２段の単一出力差動増幅回路１８を構成
するＮＰＮ形トランジスタＴＲ8 のベースに接続されて
いる。また差動増幅回路１８を構成するＮＰＮ形トラン
ジスタＴＲ7 のベースは非反転入力端子２０に接続され
ている。第１段、第２段の単一出力差動増幅回路１４，
１８は同一構成とされている。
のコレクタは第２段の単一出力差動増幅回路１８を構成
するＮＰＮ形トランジスタＴＲ8 のベースに接続されて
いる。また差動増幅回路１８を構成するＮＰＮ形トラン
ジスタＴＲ7 のベースは非反転入力端子２０に接続され
ている。第１段、第２段の単一出力差動増幅回路１４，
１８は同一構成とされている。
【００１０】トランジスタＴＲ7 のコレクタは抵抗Ｒ5
を介して電源ＶCCに接続され、トランジスタＴＲ8 のコ
レクタは電源ＶCCに接続されている。トランジスタＴＲ
7 ，ＴＲ8 のエミッタは定電流源としてのＮＰＮ形トラ
ンジスタＴＲ10のコレクタに共通に接続されている。Ｎ
ＰＮ形トランジスタＴＲ9 とＴＲ10とはカレントミラー
回路を構成し、夫々のエミッタは接地されている。トラ
ンジスタＴＲ9 のコレクタは抵抗Ｒ4 を介して電源ＶCC
に接続されている。
を介して電源ＶCCに接続され、トランジスタＴＲ8 のコ
レクタは電源ＶCCに接続されている。トランジスタＴＲ
7 ，ＴＲ8 のエミッタは定電流源としてのＮＰＮ形トラ
ンジスタＴＲ10のコレクタに共通に接続されている。Ｎ
ＰＮ形トランジスタＴＲ9 とＴＲ10とはカレントミラー
回路を構成し、夫々のエミッタは接地されている。トラ
ンジスタＴＲ9 のコレクタは抵抗Ｒ4 を介して電源ＶCC
に接続されている。
【００１１】上記の単一出力差動増幅回路１８のトラン
ジスタＴＲ7 のコレクタは第２段の駆動回路２２のＰＮ
Ｐ形トランジスタＴＲ11，ＴＲ12夫々のベースに接続さ
れている。第１段、第２段の駆動回路１６，２２は同一
構成とされている。トランジスタＴＲ11はエミッタを電
源ＶCCに接続され、コレクタを抵抗Ｒ6 を介して接地さ
れている。トランジスタＴＲ12はエミッタを電源ＶCCに
接続され、コレクタをトランジスタＴＲ11のコレクタと
共通接続されている。
ジスタＴＲ7 のコレクタは第２段の駆動回路２２のＰＮ
Ｐ形トランジスタＴＲ11，ＴＲ12夫々のベースに接続さ
れている。第１段、第２段の駆動回路１６，２２は同一
構成とされている。トランジスタＴＲ11はエミッタを電
源ＶCCに接続され、コレクタを抵抗Ｒ6 を介して接地さ
れている。トランジスタＴＲ12はエミッタを電源ＶCCに
接続され、コレクタをトランジスタＴＲ11のコレクタと
共通接続されている。
【００１２】上記の駆動回路２２のトランジスタＴＲ12
のコレクタは出力端子２４に接続されている。ここで、
反転入力端子１２、非反転入力端子２０夫々の電圧Ｖ
in-1，Ｖin+2夫々は一定電圧に固定する。入力端子１
０，１２間に入力された信号電圧は第１段の単一出力差
動増幅回路１４で増幅される。トランジスタＴＲ4 のコ
レクタには次式で表わされる電流Ｉ4Cが常に一定に流れ
る。
のコレクタは出力端子２４に接続されている。ここで、
反転入力端子１２、非反転入力端子２０夫々の電圧Ｖ
in-1，Ｖin+2夫々は一定電圧に固定する。入力端子１
０，１２間に入力された信号電圧は第１段の単一出力差
動増幅回路１４で増幅される。トランジスタＴＲ4 のコ
レクタには次式で表わされる電流Ｉ4Cが常に一定に流れ
る。
【００１３】
【数１】
【００１４】但し、ＩR1は抵抗Ｒ1 に流れる電流、ＶBE
はトランジスタＴＲ3 のベース・エミッタ間電圧降下、
βはトランジスタＴＲ4 の電流増幅率ｈｆｅである。ト
ランジスタＴＲ1 ，ＴＲ2 夫々のエミッタ電流Ｉ1E，Ｉ
2Eは、ベース・エミッタ間電圧ＶBE1 ，ＶBE2 を用い
て、ダイオードと同様に次式で表わされる。
はトランジスタＴＲ3 のベース・エミッタ間電圧降下、
βはトランジスタＴＲ4 の電流増幅率ｈｆｅである。ト
ランジスタＴＲ1 ，ＴＲ2 夫々のエミッタ電流Ｉ1E，Ｉ
2Eは、ベース・エミッタ間電圧ＶBE1 ，ＶBE2 を用い
て、ダイオードと同様に次式で表わされる。
【００１５】
【数２】
【００１６】 また、Ｉ4C＝Ｉ1E＋Ｉ2E ・・・（４） 但し、ＩS1，ＩS2は各トランジスタＴＲ1 ，ＴＲ2 の飽
和電流であり、ＩS1＝Ｉ S2である。故に、
和電流であり、ＩS1＝Ｉ S2である。故に、
【００１７】
【数３】
【００１８】上記の（４），（５）式より次の式が得ら
れる。
れる。
【００１９】
【数４】
【００２０】但しＶ0 はトランジスタＴＲ1 のコレクタ
電圧、α0 は電流増幅率である。上記の（６）式，
（７）式は図７に実線で示す特性となる。このため、Ｖ
CC−Ｖ0 ＜｛トランジスタＴＲ5 ，ＴＲ6 のスレッショ
ルド電圧｝の場合にＴＲ5 ，ＴＲ6 はオフとなり、逆に
ＶCC−Ｖ0 ＞｛トランジスタＴＲ 5 ，ＴＲ6 のスレッシ
ョルド電圧｝の場合にＴＲ5 ，ＴＲ6 はオンとなる。
電圧、α0 は電流増幅率である。上記の（６）式，
（７）式は図７に実線で示す特性となる。このため、Ｖ
CC−Ｖ0 ＜｛トランジスタＴＲ5 ，ＴＲ6 のスレッショ
ルド電圧｝の場合にＴＲ5 ，ＴＲ6 はオフとなり、逆に
ＶCC−Ｖ0 ＞｛トランジスタＴＲ 5 ，ＴＲ6 のスレッシ
ョルド電圧｝の場合にＴＲ5 ，ＴＲ6 はオンとなる。
【００２１】つまり、単一出力差動増幅回路１４及び駆
動回路１６は端子１０の入力信号を非反転増幅して単一
出力差動増幅回路１８に供給しており、単一出力差動増
幅回路１８及び駆動回路２２は反転増幅を行い端子２４
より出力する。ここで、駆動回路１６のトランジスタＴ
Ｒ5 ，ＴＲ6 夫々は図２に示すように電流増幅率ｈｆｅ
がコレクタ電流ＩC によって変化し、出力特性に歪みが
生じる。しかし、第２段の駆動回路２２のトランジスタ
ＴＲ11，ＴＲ12も同一特性であるため、第１段の駆動回
路１６による出力特性の歪みは第２段の駆動回路２２に
よる出力特性の歪みで相殺され、出力端子２４における
出力特性は歪みが小さくなる。
動回路１６は端子１０の入力信号を非反転増幅して単一
出力差動増幅回路１８に供給しており、単一出力差動増
幅回路１８及び駆動回路２２は反転増幅を行い端子２４
より出力する。ここで、駆動回路１６のトランジスタＴ
Ｒ5 ，ＴＲ6 夫々は図２に示すように電流増幅率ｈｆｅ
がコレクタ電流ＩC によって変化し、出力特性に歪みが
生じる。しかし、第２段の駆動回路２２のトランジスタ
ＴＲ11，ＴＲ12も同一特性であるため、第１段の駆動回
路１６による出力特性の歪みは第２段の駆動回路２２に
よる出力特性の歪みで相殺され、出力端子２４における
出力特性は歪みが小さくなる。
【００２２】図１の回路の入出力特性を図３に示す。図
３の実線Ｉは入力電圧Ｖin+1に対するトランジスタＴＲ
6 のコレクタ電圧ＶC6を示し、実線IIは入力電圧Ｖin+1
に対する出力電圧Ｖout を示している。図４は本発明の
一実施例の回路図を示す。同図中、図１と同一部分には
同一符号を付す。図４において、非反転入力端子１０，
反転入力端子１２夫々は第１段の減衰回路３０を構成す
る抵抗Ｒ14，Ｒ17夫々を介して第１段の単一出力差動増
幅回路１４のトランジスタＴＲ1 ，ＴＲ2 夫々のベース
に接続されている。抵抗Ｒ14，Ｒ17夫々のトランジスタ
ＴＲ1 ，ＴＲ2 のベースとの接続点は抵抗Ｒ15，Ｒ18夫
々を介して電源ＶCCに接続されると共に、抵抗Ｒ16，Ｒ
19夫々を介して接地されている。
３の実線Ｉは入力電圧Ｖin+1に対するトランジスタＴＲ
6 のコレクタ電圧ＶC6を示し、実線IIは入力電圧Ｖin+1
に対する出力電圧Ｖout を示している。図４は本発明の
一実施例の回路図を示す。同図中、図１と同一部分には
同一符号を付す。図４において、非反転入力端子１０，
反転入力端子１２夫々は第１段の減衰回路３０を構成す
る抵抗Ｒ14，Ｒ17夫々を介して第１段の単一出力差動増
幅回路１４のトランジスタＴＲ1 ，ＴＲ2 夫々のベース
に接続されている。抵抗Ｒ14，Ｒ17夫々のトランジスタ
ＴＲ1 ，ＴＲ2 のベースとの接続点は抵抗Ｒ15，Ｒ18夫
々を介して電源ＶCCに接続されると共に、抵抗Ｒ16，Ｒ
19夫々を介して接地されている。
【００２３】端子１０，１２夫々の入力電圧Ｖin+1，Ｖ
in-1夫々は減衰回路３０で電圧ＶAT TN1 ，ＶATTN2 に減
衰されてトランジスタＴＲ1 ，ＴＲ2 夫々のベースに供
給される。
in-1夫々は減衰回路３０で電圧ＶAT TN1 ，ＶATTN2 に減
衰されてトランジスタＴＲ1 ，ＴＲ2 夫々のベースに供
給される。
【００２４】
【数５】
【００２５】トランジスタＴＲ1 のコレクタは抵抗Ｒ2
を介して電源ＶCCに接続され、トランジスタＴＲ2 のコ
レクタは電源ＶCCに接続されている。トランジスタＴＲ
1 ，ＴＲ2 のエミッタは定電流源としてのＮＰＮ形トラ
ンジスタＴＲ4 のコレクタに共通に接続されている。Ｎ
ＰＮ形トランジスタＴＲ3 とＴＲ4 とはカレントミラー
回路を構成し、夫々のエミッタは接地されている。トラ
ンジスタＴＲ3 のコレクタは抵抗Ｒ1 を介して電源ＶCC
に接続されている。
を介して電源ＶCCに接続され、トランジスタＴＲ2 のコ
レクタは電源ＶCCに接続されている。トランジスタＴＲ
1 ，ＴＲ2 のエミッタは定電流源としてのＮＰＮ形トラ
ンジスタＴＲ4 のコレクタに共通に接続されている。Ｎ
ＰＮ形トランジスタＴＲ3 とＴＲ4 とはカレントミラー
回路を構成し、夫々のエミッタは接地されている。トラ
ンジスタＴＲ3 のコレクタは抵抗Ｒ1 を介して電源ＶCC
に接続されている。
【００２６】上記の単一出力差動増幅回路１４のトラン
ジスタＴＲ1 のコレクタは第１段の駆動回路１６のＰＮ
Ｐ形トランジスタＴＲ5 ，ＴＲ6 夫々のベースに接続さ
れている。トランジスタＴＲ5 はエミッタを電源ＶCCに
接続され、コレクタを抵抗Ｒ 3 を介して接地されてい
る。トランジスタＴＲ6 はエミッタを電源ＶCCに接続さ
れ、コレクタをトランジスタＴＲ5 のコレクタと共通接
続されている。
ジスタＴＲ1 のコレクタは第１段の駆動回路１６のＰＮ
Ｐ形トランジスタＴＲ5 ，ＴＲ6 夫々のベースに接続さ
れている。トランジスタＴＲ5 はエミッタを電源ＶCCに
接続され、コレクタを抵抗Ｒ 3 を介して接地されてい
る。トランジスタＴＲ6 はエミッタを電源ＶCCに接続さ
れ、コレクタをトランジスタＴＲ5 のコレクタと共通接
続されている。
【００２７】上記の駆動回路１６のトランジスタＴＲ6
のコレクタは第２段の減衰回路３２を構成する抵抗Ｒ27
を介して第２段の単一出力差動増幅回路１８を構成する
ＮＰＮ形トランジスタＴＲ8 のベースに接続されてい
る。また非反転入力端子２０は第２段の減衰回路３２を
構成する抵抗Ｒ24を介して差動増幅回路１８を構成する
ＮＰＮ形トランジスタＴＲ7 のベースに接続されてい
る。
のコレクタは第２段の減衰回路３２を構成する抵抗Ｒ27
を介して第２段の単一出力差動増幅回路１８を構成する
ＮＰＮ形トランジスタＴＲ8 のベースに接続されてい
る。また非反転入力端子２０は第２段の減衰回路３２を
構成する抵抗Ｒ24を介して差動増幅回路１８を構成する
ＮＰＮ形トランジスタＴＲ7 のベースに接続されてい
る。
【００２８】抵抗Ｒ24，Ｒ27夫々のトランジスタＴ
Ｒ7 ，ＴＲ8 のベースとの接続点は抵抗Ｒ25，Ｒ28夫々
を介して電源ＶCCに接続されると共に、抵抗Ｒ26，Ｒ29
夫々を介して接地されている。抵抗Ｒ24，Ｒ27夫々の入
力電圧Ｖ24，Ｖ27夫々は減衰回路３２で電圧ＶATTN11，
ＶATTN12に減衰されてトランジスタＴＲ7 ，ＴＲ8 夫々
のベースに供給される。
Ｒ7 ，ＴＲ8 のベースとの接続点は抵抗Ｒ25，Ｒ28夫々
を介して電源ＶCCに接続されると共に、抵抗Ｒ26，Ｒ29
夫々を介して接地されている。抵抗Ｒ24，Ｒ27夫々の入
力電圧Ｖ24，Ｖ27夫々は減衰回路３２で電圧ＶATTN11，
ＶATTN12に減衰されてトランジスタＴＲ7 ，ＴＲ8 夫々
のベースに供給される。
【００２９】
【数６】
【００３０】第１段、第２段の単一出力差動増幅回路１
４，１８は同一構成とされている。トランジスタＴＲ7
のコレクタは抵抗Ｒ5 を介して電源ＶCCに接続され、ト
ランジスタＴＲ8 のコレクタは電源ＶCCに接続されてい
る。トランジスタＴＲ7 ，ＴＲ8 のエミッタは定電流源
としてのＮＰＮ形トランジスタＴＲ10のコレクタに共通
に接続されている。ＮＰＮ形トランジスタＴＲ9 とＴＲ
10とはカレントミラー回路を構成し、夫々のエミッタは
接地されている。トランジスタＴＲ9 のコレクタは抵抗
Ｒ4 を介して電源ＶCCに接続されている。
４，１８は同一構成とされている。トランジスタＴＲ7
のコレクタは抵抗Ｒ5 を介して電源ＶCCに接続され、ト
ランジスタＴＲ8 のコレクタは電源ＶCCに接続されてい
る。トランジスタＴＲ7 ，ＴＲ8 のエミッタは定電流源
としてのＮＰＮ形トランジスタＴＲ10のコレクタに共通
に接続されている。ＮＰＮ形トランジスタＴＲ9 とＴＲ
10とはカレントミラー回路を構成し、夫々のエミッタは
接地されている。トランジスタＴＲ9 のコレクタは抵抗
Ｒ4 を介して電源ＶCCに接続されている。
【００３１】上記の単一出力差動増幅回路１８のトラン
ジスタＴＲ7 のコレクタは第２段の駆動回路２２のＰＮ
Ｐ形トランジスタＴＲ11，ＴＲ12夫々のベースに接続さ
れている。第１段、第２段の駆動回路１６，２２は同一
構成とされている。トランジスタＴＲ11はエミッタを電
源ＶCCに接続され、コレクタを抵抗Ｒ6 を介して接地さ
れている。トランジスタＴＲ12はエミッタを電源ＶCCに
接続され、コレクタをトランジスタＴＲ11のコレクタと
共通接続されている。
ジスタＴＲ7 のコレクタは第２段の駆動回路２２のＰＮ
Ｐ形トランジスタＴＲ11，ＴＲ12夫々のベースに接続さ
れている。第１段、第２段の駆動回路１６，２２は同一
構成とされている。トランジスタＴＲ11はエミッタを電
源ＶCCに接続され、コレクタを抵抗Ｒ6 を介して接地さ
れている。トランジスタＴＲ12はエミッタを電源ＶCCに
接続され、コレクタをトランジスタＴＲ11のコレクタと
共通接続されている。
【００３２】上記の駆動回路２２のトランジスタＴＲ12
のコレクタは出力端子２４に接続されている。ここで、
反転入力端子１２、非反転入力端子２０夫々の電圧Ｖ
in-1，Ｖin+2夫々は一定電圧に固定する。入力端子１
０，１２間に入力された信号電圧は減衰回路３０で減衰
された後、第１段の単一出力差動増幅回路１４で増幅さ
れる。トランジスタＴＲ4 のコレクタには次式で表わさ
れる電流Ｉ4Cが常に一定に流れる。
のコレクタは出力端子２４に接続されている。ここで、
反転入力端子１２、非反転入力端子２０夫々の電圧Ｖ
in-1，Ｖin+2夫々は一定電圧に固定する。入力端子１
０，１２間に入力された信号電圧は減衰回路３０で減衰
された後、第１段の単一出力差動増幅回路１４で増幅さ
れる。トランジスタＴＲ4 のコレクタには次式で表わさ
れる電流Ｉ4Cが常に一定に流れる。
【００３３】
【数７】
【００３４】但し、ＩR1は抵抗Ｒ1 に流れる電流、ＶBE
はトランジスタＴＲ3 のベース・エミッタ間電圧降下、
βはトランジスタＴＲ4 の電流増幅率ｈｆｅである。ト
ランジスタＴＲ1 ，ＴＲ2 夫々のエミッタ電流Ｉ1E，Ｉ
2Eは、ベース・エミッタ間電圧ＶBE1 ，ＶBE2 を用い
て、ダイオードと同様に次式で表わされる。
はトランジスタＴＲ3 のベース・エミッタ間電圧降下、
βはトランジスタＴＲ4 の電流増幅率ｈｆｅである。ト
ランジスタＴＲ1 ，ＴＲ2 夫々のエミッタ電流Ｉ1E，Ｉ
2Eは、ベース・エミッタ間電圧ＶBE1 ，ＶBE2 を用い
て、ダイオードと同様に次式で表わされる。
【００３５】
【数８】
【００３６】 また、Ｉ4C＝Ｉ1E＋Ｉ2E ・・・（４） 但し、ＩS1，ＩS2は各トランジスタＴＲ1 ，ＴＲ2 の飽
和電流であり、ＩS1，Ｉ S2である。故に、
和電流であり、ＩS1，Ｉ S2である。故に、
【００３７】
【数９】
【００３８】上記の（４），（５）式より次の式が得ら
れる。
れる。
【００３９】
【数１０】
【００４０】但しＶ0 はトランジスタＴＲ1 のコレクタ
電圧、α0 は電流増幅率である上記の（６）式，（７）
式は図７に実線で示す特性となる。このため、ＶCC−Ｖ
0 ＜｛トランジスタＴＲ5 ，ＴＲ6 のスレッショルド電
圧｝の場合にＴＲ5 ，ＴＲ6 はオフとなり、逆にＶCC−
Ｖ0 ＞｛トランジスタＴＲ 5 ，ＴＲ6 のスレッショルド
電圧｝の場合にＴＲ5 ，ＴＲ6 はオンとなる。
電圧、α0 は電流増幅率である上記の（６）式，（７）
式は図７に実線で示す特性となる。このため、ＶCC−Ｖ
0 ＜｛トランジスタＴＲ5 ，ＴＲ6 のスレッショルド電
圧｝の場合にＴＲ5 ，ＴＲ6 はオフとなり、逆にＶCC−
Ｖ0 ＞｛トランジスタＴＲ 5 ，ＴＲ6 のスレッショルド
電圧｝の場合にＴＲ5 ，ＴＲ6 はオンとなる。
【００４１】つまり、単一出力差動増幅回路１４及び駆
動回路１６は端子１０の入力信号を非反転増幅して単一
出力差動増幅回路１８に供給しており、単一出力差動増
幅回路１８及び駆動回路２２は反転増幅を行い端子２４
より出力する。駆動回路１６のトランジスタＴＲ5 ，Ｔ
Ｒ6 夫々は図２に示すように電流増幅率ｈｆｅがコレク
タ電流ＩC によって変化し、出力特性に歪みが生じる。
しかし、第２段の駆動回路２２のトランジスタＴＲ11，
ＴＲ12も同一特性であるため、第１段の駆動回路１６に
よる出力特性の歪みは第２段の駆動回路２２による出力
特性の歪みで相殺され、出力端子２４における出力特性
は歪みが小さくなる。
動回路１６は端子１０の入力信号を非反転増幅して単一
出力差動増幅回路１８に供給しており、単一出力差動増
幅回路１８及び駆動回路２２は反転増幅を行い端子２４
より出力する。駆動回路１６のトランジスタＴＲ5 ，Ｔ
Ｒ6 夫々は図２に示すように電流増幅率ｈｆｅがコレク
タ電流ＩC によって変化し、出力特性に歪みが生じる。
しかし、第２段の駆動回路２２のトランジスタＴＲ11，
ＴＲ12も同一特性であるため、第１段の駆動回路１６に
よる出力特性の歪みは第２段の駆動回路２２による出力
特性の歪みで相殺され、出力端子２４における出力特性
は歪みが小さくなる。
【００４２】図４の回路の入出力特性を図５に示す。図
５の実線III は入力電圧Ｖin+1に対するトランジスタＴ
Ｒ6 のコレクタ電圧ＶC6を示し、実線IVは入力電圧Ｖ
in+1に対する出力電圧Ｖout を示している。減衰回路３
０は抵抗Ｒ14〜Ｒ19夫々の抵抗値を変更することにより
入力信号に対する減衰率を可変できる。減衰回路３２も
同様である。このように減衰回路３０，３２の減衰率を
変更することにより、図４に示すオペアンプの出力特性
を図６に示すように可変できる。図６では減衰回路３
０，３２の減衰率を大きくしたときの出力特性をＶａ，
Ｖｂ，Ｖｃ，Ｖｄ，Ｖｄの順に示している。
５の実線III は入力電圧Ｖin+1に対するトランジスタＴ
Ｒ6 のコレクタ電圧ＶC6を示し、実線IVは入力電圧Ｖ
in+1に対する出力電圧Ｖout を示している。減衰回路３
０は抵抗Ｒ14〜Ｒ19夫々の抵抗値を変更することにより
入力信号に対する減衰率を可変できる。減衰回路３２も
同様である。このように減衰回路３０，３２の減衰率を
変更することにより、図４に示すオペアンプの出力特性
を図６に示すように可変できる。図６では減衰回路３
０，３２の減衰率を大きくしたときの出力特性をＶａ，
Ｖｂ，Ｖｃ，Ｖｄ，Ｖｄの順に示している。
【００４３】このように、本実施例では直流動作を想定
しているためＣＭＲＲを考慮する必要がなく、コンデン
サが不要でＰＮＰトランジスタの数を少なくでき、ま
た、要求動作にＰＮＰトランジスタが必要な駆動回路以
外にはＰＮＰトランジスタを使用していない。また、減
衰回路によって出力レベルが可変となり、複数段縦続接
続することによって歪み特性が改善されることから、必
要な特性を回路定数で合わせ込むことが可能となり、余
分な付加回路が不要となり、回路素子数を減少できる。
これによって小型化が可能となる。
しているためＣＭＲＲを考慮する必要がなく、コンデン
サが不要でＰＮＰトランジスタの数を少なくでき、ま
た、要求動作にＰＮＰトランジスタが必要な駆動回路以
外にはＰＮＰトランジスタを使用していない。また、減
衰回路によって出力レベルが可変となり、複数段縦続接
続することによって歪み特性が改善されることから、必
要な特性を回路定数で合わせ込むことが可能となり、余
分な付加回路が不要となり、回路素子数を減少できる。
これによって小型化が可能となる。
【００４４】なお、上記実施例では差動増幅回路と駆動
回路、又はこれに減衰回路を付加したものを２段縦続接
続しているが、これは４段、６段等、複数段縦続接続す
る構成であっても良い。
回路、又はこれに減衰回路を付加したものを２段縦続接
続しているが、これは４段、６段等、複数段縦続接続す
る構成であっても良い。
【００４５】
【発明の効果】上述の如く、請求項１に記載の発明は、
供給される信号を減衰して出力する減衰回路と、上記減
衰回路より出力される信号を反転増幅して出力する差動
増幅回路と、上記差動増幅回路の出力を出力する出力駆
動回路とを複数段縦続接続して構成する。
供給される信号を減衰して出力する減衰回路と、上記減
衰回路より出力される信号を反転増幅して出力する差動
増幅回路と、上記差動増幅回路の出力を出力する出力駆
動回路とを複数段縦続接続して構成する。
【００４６】このように、減衰回路の減衰率を変更して
必要な特性を得、また複数段継続接続することにより歪
み特性が改善されるため、余分な付加回路を設ける必要
がなく、素子数が減少し、また、コンデンサが不要とな
り、ＰＮＰ形トランジスタの数が減少し、素子を形成す
る面積が小さくなり、小型化が可能となる。
必要な特性を得、また複数段継続接続することにより歪
み特性が改善されるため、余分な付加回路を設ける必要
がなく、素子数が減少し、また、コンデンサが不要とな
り、ＰＮＰ形トランジスタの数が減少し、素子を形成す
る面積が小さくなり、小型化が可能となる。
【図１】本発明の回路図である。
【図２】トランジスタの特性図である。
【図３】図１の回路の出力特性図である。
【図４】本発明の回路図である。
【図５】図４の回路の出力特性図である。
【図６】出力特性の可変を示す図である。
【図７】本発明を説明するための特性図である。
【図８】従来回路の回路図である。
【図９】図８の回路の出力特性図である。
１４，１８ 単一出力差動増幅回路 １６，２２ 駆動回路 ３０，３２ 減衰回路 Ｒ1 〜Ｒ29 抵抗 ＴＲ1 〜ＴＲ12 トランジスタ
Claims (1)
- 【請求項１】 供給される信号を減衰して出力する減衰
回路と、 上記減衰回路より供給される信号を非反転増幅して出力
する差動増幅回路と、 上記差動増幅回路の出力を出力する出力駆動回路とを複
数段縦続接続して構成したことを特徴とするオペレーシ
ョナルアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10627497A JPH10303659A (ja) | 1997-04-23 | 1997-04-23 | オペレーショナルアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10627497A JPH10303659A (ja) | 1997-04-23 | 1997-04-23 | オペレーショナルアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303659A true JPH10303659A (ja) | 1998-11-13 |
Family
ID=14429510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10627497A Withdrawn JPH10303659A (ja) | 1997-04-23 | 1997-04-23 | オペレーショナルアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303659A (ja) |
-
1997
- 1997-04-23 JP JP10627497A patent/JPH10303659A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5148121A (en) | Amplifier circuit designed for use in a bipolar integrated circuit, for amplifying an input signal selected by a switch circuit | |
| US5294892A (en) | Two-stage rail-to-rail class AB operational amplifier | |
| JP2622321B2 (ja) | 高周波数クロス接合折返しカスコード回路 | |
| US5389894A (en) | Power amplifier having high output voltage swing and high output drive current | |
| US5162751A (en) | Amplifier arrangement | |
| JPS6212692B2 (ja) | ||
| JP2733962B2 (ja) | 利得制御増幅器 | |
| US4268798A (en) | High performance summing amplifier | |
| US6078220A (en) | Complementary class AB current amplifier | |
| KR20030034401A (ko) | 전력 증폭기 | |
| US6300836B1 (en) | High gain, wide band amplifier | |
| US4453134A (en) | High voltage operational amplifier | |
| JP3080488B2 (ja) | 差動増幅器 | |
| JPH04233813A (ja) | 広帯域増幅器 | |
| JPH07142941A (ja) | 増幅器出力段 | |
| JPH10303659A (ja) | オペレーショナルアンプ回路 | |
| US5166983A (en) | Mute circuit for audio amplifiers | |
| JP3733215B2 (ja) | 増幅回路 | |
| JPH04119005A (ja) | 演算増幅回路 | |
| JPH01126816A (ja) | 広帯域可変利得増幅回路 | |
| JP2600648B2 (ja) | 差動増幅回路 | |
| JPS6035845B2 (ja) | ミュ−ティング増幅器 | |
| JP3360911B2 (ja) | 差動増幅回路 | |
| JPH05121971A (ja) | 差動増幅器 | |
| JPH08222971A (ja) | 演算増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |