JPH10304190A - 画像形成装置 - Google Patents
画像形成装置Info
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- JPH10304190A JPH10304190A JP12023497A JP12023497A JPH10304190A JP H10304190 A JPH10304190 A JP H10304190A JP 12023497 A JP12023497 A JP 12023497A JP 12023497 A JP12023497 A JP 12023497A JP H10304190 A JPH10304190 A JP H10304190A
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/00912—Arrangements for controlling a still picture apparatus or components thereof not otherwise provided for
- H04N1/00933—Timing control or synchronising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Facsimile Scanning Arrangements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】
【課題】 専用ＩＣを使用することなくタイミング発生
回路を構成し、ＣＣＤの置き換えに際して新規設計を行
うことなく容易にし、また、シーケンシャルに接続され
た各処理回路毎に、入力画像信号と出力画像信号との遅
延時間に対応してタイミング信号を適宜遅延させて供給
し、もって高速画像処理を可能にした画像形成装置を提
供することを目的とする。 【解決手段】 光電変換素子１と、光電変換素子の出力
信号をデジタル画像デ−タに変換する信号処理手段２
と、前記光電変換素子１及び尊号処理手段２に供給する
タイミング信号を発生するタイミング発生手段３とを備
え、前記タイミング発生手段３は設定されたパターンを
繰り返し発生する第一の発生手段４と、設定されたパタ
ーンを繰り返し発生すると共に一走査中の特定期間パタ
ーン信号の発生を停止する第二の発生手段５と、一主走
査中の特定期間のみアクティブ状態となる第三の発生手
段６とを備えたことを特徴とする。
回路を構成し、ＣＣＤの置き換えに際して新規設計を行
うことなく容易にし、また、シーケンシャルに接続され
た各処理回路毎に、入力画像信号と出力画像信号との遅
延時間に対応してタイミング信号を適宜遅延させて供給
し、もって高速画像処理を可能にした画像形成装置を提
供することを目的とする。 【解決手段】 光電変換素子１と、光電変換素子の出力
信号をデジタル画像デ−タに変換する信号処理手段２
と、前記光電変換素子１及び尊号処理手段２に供給する
タイミング信号を発生するタイミング発生手段３とを備
え、前記タイミング発生手段３は設定されたパターンを
繰り返し発生する第一の発生手段４と、設定されたパタ
ーンを繰り返し発生すると共に一走査中の特定期間パタ
ーン信号の発生を停止する第二の発生手段５と、一主走
査中の特定期間のみアクティブ状態となる第三の発生手
段６とを備えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電子写真複写機、
レーザプリンタ、ファクシミリ等の画像形成装置に関
し、特にＣＣＤ等の光電変換素子や、それによって読み
取った画像信号処理部におけるタイミング処理技術に関
するものである。
レーザプリンタ、ファクシミリ等の画像形成装置に関
し、特にＣＣＤ等の光電変換素子や、それによって読み
取った画像信号処理部におけるタイミング処理技術に関
するものである。
【０００２】
【従来の技術】最近の画像形成装置の多くは、ＣＣＤ等
の光電変換素子によって原稿からの反射光を画像データ
として電気信号に変換し、得られた画像データを信号処
理部にてデジタル化した後、必要な種々の処理を施すよ
うに構成されている。その際、ＣＣＤや信号処理部にお
いては各種のタイミング信号が必要とされるが、これら
は外部のタイミング回路で発生し供給される。従来、Ｃ
ＣＤ用の駆動信号や信号処理部に供給されるタイミング
信号は、ＣＣＤ毎にランダムロジック、ディレイライ
ン、あるいは専用ＩＣ等の部品から構成されるタイミン
グ発生回路によって生成されていたため、従来、タイミ
ング時間や遅延時間等が固定となっていた。以下この点
を具体的に説明する。図１２は従来の画像形成装置の一
例として示した電子写真複写機（以下、複写機と呼ぶ）
の読取部のブロック図である。全体の動作と機能は既に
公知であるので、本発明において問題解決する機能部分
について、読み取り主要部のタイミング波形を示した図
１３、図１４を参考しながら説明する。この例に示すタ
イミング発生部１０３は、タイミングジェネレータ１０
３ａ、専用ＩＣ１０３ｂ、ランダムロジック・ディレイ
ライン１０３ｃ等から構成され、読み取り系要部のＣＣ
Ｄ１や信号処理部２等にタイミング信号を供給する。信
号処理部２は、画像データを信号処理し、デジタルデー
タに変換する機能を有している。
の光電変換素子によって原稿からの反射光を画像データ
として電気信号に変換し、得られた画像データを信号処
理部にてデジタル化した後、必要な種々の処理を施すよ
うに構成されている。その際、ＣＣＤや信号処理部にお
いては各種のタイミング信号が必要とされるが、これら
は外部のタイミング回路で発生し供給される。従来、Ｃ
ＣＤ用の駆動信号や信号処理部に供給されるタイミング
信号は、ＣＣＤ毎にランダムロジック、ディレイライ
ン、あるいは専用ＩＣ等の部品から構成されるタイミン
グ発生回路によって生成されていたため、従来、タイミ
ング時間や遅延時間等が固定となっていた。以下この点
を具体的に説明する。図１２は従来の画像形成装置の一
例として示した電子写真複写機（以下、複写機と呼ぶ）
の読取部のブロック図である。全体の動作と機能は既に
公知であるので、本発明において問題解決する機能部分
について、読み取り主要部のタイミング波形を示した図
１３、図１４を参考しながら説明する。この例に示すタ
イミング発生部１０３は、タイミングジェネレータ１０
３ａ、専用ＩＣ１０３ｂ、ランダムロジック・ディレイ
ライン１０３ｃ等から構成され、読み取り系要部のＣＣ
Ｄ１や信号処理部２等にタイミング信号を供給する。信
号処理部２は、画像データを信号処理し、デジタルデー
タに変換する機能を有している。
【０００３】先ず、ＣＣＤ１の隣合うセルにタイミング
発生部１０３から位相をずらせた２種類のシフトクロッ
クゲート信号（Φ１１、Φ１２、Φ２１、Φ２２）が与
えられる。ＣＣＤ１からの出力は２系統のバッファ回路
２ａ−１、２ａ−２によって整合され、アナログマルチ
プレクサ２ｂ−１、２ｂ−２にタイミング発生部１０３
からオフセットクランプ（ＣＬＭＰ）ゲート信号を与え
ることによってＣＣＤ１がそれぞれのタイミングにおい
て対象としているセル信号だけを後段に伝える。ＣＣＤ
１からの信号は、さらにバッファ回路２ｃ−１、２ｃ−
２によって整合され、タイミング発生部１０３からサン
プルクロック（ＳＨＣＫ１、ＳＨＣＫ２）が供給される
サンプルホールド（Ｓ＆Ｈ）回路２ｄ−１、２ｄ−２に
伝えられ、次いで自動利得調整（ＧＣＡ）回路２ｅ−
１、２ｅ−２に伝達される。さらに、マルチプレックス
（ＭＰＸ）回路２ｆにマルチプレックス（ＭＰＸ）ゲー
ト信号が与えられ２系統の信号が１系統に統合され、Ａ
Ｄ変換回路２ｇに供給されるが、これに与えられるＡＤ
コンバータゲート信号（ＡＤＣＫ）に基づいてデジタル
変換された後、ラッチクロック（ＬＨ）ゲート信号が与
えられたラッチ（ＬＡＴＣＨ）回路２ｈによって原稿画
像に応じたデジタル画像データが出力される。
発生部１０３から位相をずらせた２種類のシフトクロッ
クゲート信号（Φ１１、Φ１２、Φ２１、Φ２２）が与
えられる。ＣＣＤ１からの出力は２系統のバッファ回路
２ａ−１、２ａ−２によって整合され、アナログマルチ
プレクサ２ｂ−１、２ｂ−２にタイミング発生部１０３
からオフセットクランプ（ＣＬＭＰ）ゲート信号を与え
ることによってＣＣＤ１がそれぞれのタイミングにおい
て対象としているセル信号だけを後段に伝える。ＣＣＤ
１からの信号は、さらにバッファ回路２ｃ−１、２ｃ−
２によって整合され、タイミング発生部１０３からサン
プルクロック（ＳＨＣＫ１、ＳＨＣＫ２）が供給される
サンプルホールド（Ｓ＆Ｈ）回路２ｄ−１、２ｄ−２に
伝えられ、次いで自動利得調整（ＧＣＡ）回路２ｅ−
１、２ｅ−２に伝達される。さらに、マルチプレックス
（ＭＰＸ）回路２ｆにマルチプレックス（ＭＰＸ）ゲー
ト信号が与えられ２系統の信号が１系統に統合され、Ａ
Ｄ変換回路２ｇに供給されるが、これに与えられるＡＤ
コンバータゲート信号（ＡＤＣＫ）に基づいてデジタル
変換された後、ラッチクロック（ＬＨ）ゲート信号が与
えられたラッチ（ＬＡＴＣＨ）回路２ｈによって原稿画
像に応じたデジタル画像データが出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たように従来のＣＣＤ用の駆動信号や信号処理部の各処
理ブロックに対するタイミング信号は、図１２に示した
ようにタイミングジェネレータ１０３によって、例え
ば、ＳＨＣＫ１、ＳＨＣＫ２、ＭＰＸ、ＡＤＣＫ、ＬＨ
等多数のタイミング信号を生成していた。すなわち、従
来はこれら多数のタイミング信号が、ＣＣＤ毎にランダ
ムロジックやディレイライン、あるいは専用ＩＣ等の部
品を用いた装置によって生成されていたので、取り付け
られたＣＣＤに適するようにタイミング時間や遅延時間
等が設定され、固定化されていた。そのため、消耗やそ
の他必要に応じてＣＣＤを取り替えた場合にはタイミン
グ発生用の専用ＩＣも新たに取り付けるＣＣＤに合わせ
て取り替える必要があった。さらに、ＣＣＤや専用ＩＣ
の交換によって画像データ処理のタイミングが変化する
ことが多いので、その場合は、信号処理部に供給するタ
イミング信号のタイミング時間や遅延時間等をも変更す
る必要があった。その結果、近年比較的安価なＣＣＤが
入手可能になったとしても、その交換に伴って、周辺装
置の設計の全面的なやり直しが必要になり、大幅なコス
トアップの原因となっていた。
たように従来のＣＣＤ用の駆動信号や信号処理部の各処
理ブロックに対するタイミング信号は、図１２に示した
ようにタイミングジェネレータ１０３によって、例え
ば、ＳＨＣＫ１、ＳＨＣＫ２、ＭＰＸ、ＡＤＣＫ、ＬＨ
等多数のタイミング信号を生成していた。すなわち、従
来はこれら多数のタイミング信号が、ＣＣＤ毎にランダ
ムロジックやディレイライン、あるいは専用ＩＣ等の部
品を用いた装置によって生成されていたので、取り付け
られたＣＣＤに適するようにタイミング時間や遅延時間
等が設定され、固定化されていた。そのため、消耗やそ
の他必要に応じてＣＣＤを取り替えた場合にはタイミン
グ発生用の専用ＩＣも新たに取り付けるＣＣＤに合わせ
て取り替える必要があった。さらに、ＣＣＤや専用ＩＣ
の交換によって画像データ処理のタイミングが変化する
ことが多いので、その場合は、信号処理部に供給するタ
イミング信号のタイミング時間や遅延時間等をも変更す
る必要があった。その結果、近年比較的安価なＣＣＤが
入手可能になったとしても、その交換に伴って、周辺装
置の設計の全面的なやり直しが必要になり、大幅なコス
トアップの原因となっていた。
【０００５】また、各信号処理ブロック間における画像
データ処理の遅延が、各回路ブロックに供給されている
電圧値や周囲温度に大きく依存することから、外部のタ
イミング発生回路から供給されたタイミング信号によっ
て画像データを高速処理すると、僅かなタイミングのズ
レが問題となり、高品質の画像処理を行うには、タイミ
ング発生部に要求される時間精度が非常に厳しいものと
なり、その対応が極めて困難であり、実現したとしても
非常に高価なものになるという不具合が発生していた。
本発明は上述したような従来の画像形成装置における諸
問題を解決するためになされたものであって、専用ＩＣ
を使用することなくタイミング発生手段を構成すること
によって、ＣＣＤ等の交換に際し新たな設計を不要と
し、コスト上昇を伴うことなくＣＣＤの交換を容易に行
うことが可能な画像形成装置を提供し、さらには、各処
理回路毎の入力画像信号と出力画像信号との遅延時間に
応じてタイミング信号を遅延させて画像データを処理す
ることによって、安価に高速な画像データ処理を可能に
した画像形成装置を提供することを目的としている。
データ処理の遅延が、各回路ブロックに供給されている
電圧値や周囲温度に大きく依存することから、外部のタ
イミング発生回路から供給されたタイミング信号によっ
て画像データを高速処理すると、僅かなタイミングのズ
レが問題となり、高品質の画像処理を行うには、タイミ
ング発生部に要求される時間精度が非常に厳しいものと
なり、その対応が極めて困難であり、実現したとしても
非常に高価なものになるという不具合が発生していた。
本発明は上述したような従来の画像形成装置における諸
問題を解決するためになされたものであって、専用ＩＣ
を使用することなくタイミング発生手段を構成すること
によって、ＣＣＤ等の交換に際し新たな設計を不要と
し、コスト上昇を伴うことなくＣＣＤの交換を容易に行
うことが可能な画像形成装置を提供し、さらには、各処
理回路毎の入力画像信号と出力画像信号との遅延時間に
応じてタイミング信号を遅延させて画像データを処理す
ることによって、安価に高速な画像データ処理を可能に
した画像形成装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成する為本
発明においては、請求項１の画像形成装置は、原稿から
読み取った画像を電気信号に変換する光電変換素子と、
前記光電変換素子からの信号をデジタル画像データに変
換する信号処理手段と、前記光電変換素子及び前記信号
処理手段に供給するタイミング信号を発生するタイミン
グ発生手段を有し、前記タイミング発生手段は、設定さ
れたパターンを繰り返し発生する第一の発生手段と、設
定されたパターンを繰り返し発生すると共に一走査中の
特定期間のみパターン信号の発生を停止する第二の発生
手段と、一主走査中においてトリガ信号の発生から所定
期間のみアクティブ状態となる第三の発生手段とを備え
たことを特徴とする。請求項２記載の発明では、原稿画
像から読み取った画像を電気信号に変換する光電変換素
子と、前記光電変換素子からの信号をデジタル画像デー
タに変換する信号処理手段と、前記光電変換素子及び前
記信号処理手段に供給するタイミング信号を発生するタ
イミング発生手段を有し、前記信号処理手段の各処理要
素毎に、入力画像信号と出力画像信号との遅延時間に応
じて遅延量を調整したタイミング信号を、各処理要素順
にシーケンシャルに供給するように構成したことを特徴
とする。請求項３記載の発明は、前記請求項１記載の発
明において、さらに前記信号処理手段の各処理要素毎に
供給されるタイミング信号が、画像処理手順に従ってシ
ーケンシャルに接続された各処理要素の初段に供給さ
れ、かつ、このタイミング信号が遅延量を調整してシー
ケンシャルに次段に接続されるように構成したことを特
徴とする。請求項４記載の発明は、前記請求項１記載の
発明において、さらに前記タイミング発生手段が、前記
光電変換素子及び前記信号処理手段が必要とするタイミ
ングを自動的に調整する機能を備えたことを特徴とす
る。
発明においては、請求項１の画像形成装置は、原稿から
読み取った画像を電気信号に変換する光電変換素子と、
前記光電変換素子からの信号をデジタル画像データに変
換する信号処理手段と、前記光電変換素子及び前記信号
処理手段に供給するタイミング信号を発生するタイミン
グ発生手段を有し、前記タイミング発生手段は、設定さ
れたパターンを繰り返し発生する第一の発生手段と、設
定されたパターンを繰り返し発生すると共に一走査中の
特定期間のみパターン信号の発生を停止する第二の発生
手段と、一主走査中においてトリガ信号の発生から所定
期間のみアクティブ状態となる第三の発生手段とを備え
たことを特徴とする。請求項２記載の発明では、原稿画
像から読み取った画像を電気信号に変換する光電変換素
子と、前記光電変換素子からの信号をデジタル画像デー
タに変換する信号処理手段と、前記光電変換素子及び前
記信号処理手段に供給するタイミング信号を発生するタ
イミング発生手段を有し、前記信号処理手段の各処理要
素毎に、入力画像信号と出力画像信号との遅延時間に応
じて遅延量を調整したタイミング信号を、各処理要素順
にシーケンシャルに供給するように構成したことを特徴
とする。請求項３記載の発明は、前記請求項１記載の発
明において、さらに前記信号処理手段の各処理要素毎に
供給されるタイミング信号が、画像処理手順に従ってシ
ーケンシャルに接続された各処理要素の初段に供給さ
れ、かつ、このタイミング信号が遅延量を調整してシー
ケンシャルに次段に接続されるように構成したことを特
徴とする。請求項４記載の発明は、前記請求項１記載の
発明において、さらに前記タイミング発生手段が、前記
光電変換素子及び前記信号処理手段が必要とするタイミ
ングを自動的に調整する機能を備えたことを特徴とす
る。
【０００７】
【作用】請求項１の発明は、ＣＣＤや信号処理部にタイ
ミング信号を供給するタイミング発生手段として、設定
されたパターンを繰り返し発生する第一の発生手段と、
設定されたパターンを繰り返し発生すると共に一走査中
の特定期間のみパターン信号発生を停止する第二の発生
手段と、一主走査中にトリガ信号の位置から設定された
特定期間のみアクティブ状態となる第三の発生手段とを
備えるように構成したので、シケンシャルに画像信号処
理する各ブロックに供給すべきタイミング信号を発生す
るために専用ＩＣを使用して複雑な処理を行うことな
く、上記各発生手段を介して順次自動的にタイミング信
号を発生することが可能となる。請求項２の発明は、前
記信号処理手段の各処理要素毎に入力画像信号と出力画
像信号との遅延時間に応じてタイミングを遅延させて出
力させ、画像信号がシーケンシャルに処理される各処理
要素に対してタイミング信号もシーケンシャルに接続さ
れるので、タイミング発生手段に要求されるタイミング
管理が大幅に軽減され、タイミング発生手段を容易に実
現出来る。請求項３の発明は、前記請求項１のように構
成された画像形成装置の発明において、前記信号処理手
段の各処理要素毎に入力画像信号と出力画像信号との遅
延時間に応じてタイミングを遅延させて出力させ、画像
信号がシーケンシャルに処理される各処理要素に対して
タイミング信号もシーケンシャルに接続され、且つ処理
要素の初段に前記タイミング発生手段からタイミング信
号が供給されるので、タイミング発生手段に要求される
タイミング管理が大幅に軽減され、タイミング信号と画
像信号との遅延を大幅に軽減しタイミング発生手段を安
価に実現し、しかも、ＣＣＤの置き換えが容易になる。
請求項４の発明は、前記請求項１のように構成された画
像形成装置の発明において、前記タイミング発生手段は
前記光電変換素子及び前記信号処理手段が必要とするタ
イミングを自動的に調整するようになっているので、回
路的にも安定な性能を維持可能となり、高速に画像デー
タ処理が可能な画像形成装置を実現できる。
ミング信号を供給するタイミング発生手段として、設定
されたパターンを繰り返し発生する第一の発生手段と、
設定されたパターンを繰り返し発生すると共に一走査中
の特定期間のみパターン信号発生を停止する第二の発生
手段と、一主走査中にトリガ信号の位置から設定された
特定期間のみアクティブ状態となる第三の発生手段とを
備えるように構成したので、シケンシャルに画像信号処
理する各ブロックに供給すべきタイミング信号を発生す
るために専用ＩＣを使用して複雑な処理を行うことな
く、上記各発生手段を介して順次自動的にタイミング信
号を発生することが可能となる。請求項２の発明は、前
記信号処理手段の各処理要素毎に入力画像信号と出力画
像信号との遅延時間に応じてタイミングを遅延させて出
力させ、画像信号がシーケンシャルに処理される各処理
要素に対してタイミング信号もシーケンシャルに接続さ
れるので、タイミング発生手段に要求されるタイミング
管理が大幅に軽減され、タイミング発生手段を容易に実
現出来る。請求項３の発明は、前記請求項１のように構
成された画像形成装置の発明において、前記信号処理手
段の各処理要素毎に入力画像信号と出力画像信号との遅
延時間に応じてタイミングを遅延させて出力させ、画像
信号がシーケンシャルに処理される各処理要素に対して
タイミング信号もシーケンシャルに接続され、且つ処理
要素の初段に前記タイミング発生手段からタイミング信
号が供給されるので、タイミング発生手段に要求される
タイミング管理が大幅に軽減され、タイミング信号と画
像信号との遅延を大幅に軽減しタイミング発生手段を安
価に実現し、しかも、ＣＣＤの置き換えが容易になる。
請求項４の発明は、前記請求項１のように構成された画
像形成装置の発明において、前記タイミング発生手段は
前記光電変換素子及び前記信号処理手段が必要とするタ
イミングを自動的に調整するようになっているので、回
路的にも安定な性能を維持可能となり、高速に画像デー
タ処理が可能な画像形成装置を実現できる。
【０００８】
【発明の実施の形態】以下、図示した実施の形態に基づ
いて本発明を詳細に説明する。図１は本発明において使
用する第一の発生部４の一例を示すブロック図であっ
て、設定されたパターンを繰り返し発生するものであ
り、図７はこの第一の発生部４の回路において生成する
タイミング信号の一例を示すタイミング図である。第一
の発生部４はラッチ（ＬＡＴＣＨ）４ａとシフトレジス
タ（ＳＲ）４ｂとを備えており、そのうちラッチ４ａは
データ（ＤＡＴＡ）信号入力端子ＤＩ０〜ＤＩ７に入力
された設定データをクロック信号ＣＫの立ち上がりエッ
ジにて保持し、ＤＯ０〜ＤＯ７に出力する。また、シフ
トレジスタ（ＳＲ）４ｂは、Ｄ０〜Ｄ７に入力されたパ
ラレルデータをＬＤの立ち上がりエッジでロードし、シ
フトクロック（ＣＫ）信号の立ち上がりエッジ毎にシフ
トしてシリアルデータ（ＳＤ）として出力するシフトレ
ジスタである。イナーブル（ＥＮ）信号は、これが
“Ｈ”の時シフトクロック（ＣＫ）が有効となり、
“Ｌ”の時シフトすることなく直前の状態を維持する。
すなわち、イナーブル（ＥＮ）信号を常にアクティブと
することによって常にＤＩ０〜ＤＩ７に設定されたパタ
ーンが、シフトクロック（ＣＫ）信号によってシリアル
の信号に変換されＬＤの周期ごとに繰り返し出力され
る。
いて本発明を詳細に説明する。図１は本発明において使
用する第一の発生部４の一例を示すブロック図であっ
て、設定されたパターンを繰り返し発生するものであ
り、図７はこの第一の発生部４の回路において生成する
タイミング信号の一例を示すタイミング図である。第一
の発生部４はラッチ（ＬＡＴＣＨ）４ａとシフトレジス
タ（ＳＲ）４ｂとを備えており、そのうちラッチ４ａは
データ（ＤＡＴＡ）信号入力端子ＤＩ０〜ＤＩ７に入力
された設定データをクロック信号ＣＫの立ち上がりエッ
ジにて保持し、ＤＯ０〜ＤＯ７に出力する。また、シフ
トレジスタ（ＳＲ）４ｂは、Ｄ０〜Ｄ７に入力されたパ
ラレルデータをＬＤの立ち上がりエッジでロードし、シ
フトクロック（ＣＫ）信号の立ち上がりエッジ毎にシフ
トしてシリアルデータ（ＳＤ）として出力するシフトレ
ジスタである。イナーブル（ＥＮ）信号は、これが
“Ｈ”の時シフトクロック（ＣＫ）が有効となり、
“Ｌ”の時シフトすることなく直前の状態を維持する。
すなわち、イナーブル（ＥＮ）信号を常にアクティブと
することによって常にＤＩ０〜ＤＩ７に設定されたパタ
ーンが、シフトクロック（ＣＫ）信号によってシリアル
の信号に変換されＬＤの周期ごとに繰り返し出力され
る。
【０００９】図２は第二の発生部５の回路例を示し、設
定されたパターンを繰り返し発生すると共に、一走査中
のうち設定された特定期間のみパターン発生を停止する
ように機能するものであり、図８はこの第二の発生部５
におけるタイミング図である。図２において、Ｄタイプ
フリップフロップ（Ｄ−ＦＦ１）５ａのＤ入力端子に外
部からのトリガ信号を入力し、クロック（ＣＫ）入力端
子に設定期間を規定する基準クロックを接続する。尚、
この基準クロックは、Ｄタイプフリップフロップ（Ｄ−
ＦＦ１）５ａの他、カウンタ（ＣＵＮＴ）５ｂ、コンパ
レータ（ＣＯＭＰ）５ｅにも入力される。Ｄタイプフリ
ップフロップ５ａの出力Ｑは、Ｄ入力がクロック（Ｃ
Ｋ）の立ち上がりエッジでラツチされクロック（ＣＫ）
に同期したタイミングとなって出力される。
定されたパターンを繰り返し発生すると共に、一走査中
のうち設定された特定期間のみパターン発生を停止する
ように機能するものであり、図８はこの第二の発生部５
におけるタイミング図である。図２において、Ｄタイプ
フリップフロップ（Ｄ−ＦＦ１）５ａのＤ入力端子に外
部からのトリガ信号を入力し、クロック（ＣＫ）入力端
子に設定期間を規定する基準クロックを接続する。尚、
この基準クロックは、Ｄタイプフリップフロップ（Ｄ−
ＦＦ１）５ａの他、カウンタ（ＣＵＮＴ）５ｂ、コンパ
レータ（ＣＯＭＰ）５ｅにも入力される。Ｄタイプフリ
ップフロップ５ａの出力Ｑは、Ｄ入力がクロック（Ｃ
Ｋ）の立ち上がりエッジでラツチされクロック（ＣＫ）
に同期したタイミングとなって出力される。
【００１０】このＤタイプフリップフロップ５ａのＱ出
力は、カウンタ５ｂのクリア（ＣＬ）入力端子に入力さ
れると共に、論理積（ＡＮＤ）５ｄの入力端子Ａにも接
続され、Ｑ出力が“Ｌ”の間カウンタ５ｂのカウント値
が００Ｈとなる。カウンタ５ｂのクリア（ＣＬ）が
“Ｈ”の間であってかつカウント許可信号ＥＮ（即ち、
コンパレータ５ｅのＥＱ出力）が“Ｈ”の間、クロック
（ＣＫ）入力端子に入力された基準クロックをカウント
する。カウンタ５ｂのカウント値であるＱ０〜Ｑ７はコ
ンパレータ５ｅの一方の入力に接続される。設定データ
はラッチ（ＬＡＴＣＨ）５ｃのＤＩ０〜ＤＩ７に入力さ
れ、ラッチクロック（ＬＨＣＫ１）の立ち上がりエッジ
で保持され、ＤＯ０〜ＤＯ７に出力される。この設定さ
れたデータはコンパレータ５ｅのもう一方の入力に接続
され、コンパレータ５ｅではカウンタ５ｂのカウント値
と設定値をクロック入力ＣＫに接続された基準クロック
の立ち上がりエッジ毎に比較し、両者が一致した場合に
一致出力ＥＱを“Ｌ”とする。コンパレータ５ｅの出力
ＥＱはカウンタ５ｂのＥＮ端子に接続されており、ＥＱ
が“Ｌ”となるとカウンタ５ｂはカウントを停止し、カ
ウンタ５ｂのＣＬ信号が“Ｌ”となる迄その状態を保持
し、ＣＬ信号が“Ｌ”となるとカウント値が００Ｈとな
り、次の基準クロックの立ち上がりエッジでコンパレー
タ５ｅのＥＱ出力は“Ｈ”となる。
力は、カウンタ５ｂのクリア（ＣＬ）入力端子に入力さ
れると共に、論理積（ＡＮＤ）５ｄの入力端子Ａにも接
続され、Ｑ出力が“Ｌ”の間カウンタ５ｂのカウント値
が００Ｈとなる。カウンタ５ｂのクリア（ＣＬ）が
“Ｈ”の間であってかつカウント許可信号ＥＮ（即ち、
コンパレータ５ｅのＥＱ出力）が“Ｈ”の間、クロック
（ＣＫ）入力端子に入力された基準クロックをカウント
する。カウンタ５ｂのカウント値であるＱ０〜Ｑ７はコ
ンパレータ５ｅの一方の入力に接続される。設定データ
はラッチ（ＬＡＴＣＨ）５ｃのＤＩ０〜ＤＩ７に入力さ
れ、ラッチクロック（ＬＨＣＫ１）の立ち上がりエッジ
で保持され、ＤＯ０〜ＤＯ７に出力される。この設定さ
れたデータはコンパレータ５ｅのもう一方の入力に接続
され、コンパレータ５ｅではカウンタ５ｂのカウント値
と設定値をクロック入力ＣＫに接続された基準クロック
の立ち上がりエッジ毎に比較し、両者が一致した場合に
一致出力ＥＱを“Ｌ”とする。コンパレータ５ｅの出力
ＥＱはカウンタ５ｂのＥＮ端子に接続されており、ＥＱ
が“Ｌ”となるとカウンタ５ｂはカウントを停止し、カ
ウンタ５ｂのＣＬ信号が“Ｌ”となる迄その状態を保持
し、ＣＬ信号が“Ｌ”となるとカウント値が００Ｈとな
り、次の基準クロックの立ち上がりエッジでコンパレー
タ５ｅのＥＱ出力は“Ｈ”となる。
【００１１】ＥＱ出力は、更に論理積（ＡＮＤ）５ｄの
もう一方の入力端子Ｂにも接続されており、Ｄタイプフ
リップフロップ５ａのＱ出力が“Ｈ”となり、カウンタ
５ｂがカウント開始してから設定値までカウントした
後、次の基準クロックの立ち上がりエッジでＥＱ出力が
“Ｌ”となるまで論理積５ｄの出力は“Ｈ”となる。以
上の動作によって外部から入力されたトリガ信号の位置
から設定された期間アクティブとなる信号を発生でき
る。また、Ｄタイプフリップフロップ（Ｄ−ＦＦ２）５
ｇはＤ端子に入力されて基準クロックＣＫで保持された
アクティブの極性を示す設定値の反転値をＱＢとして出
力し、論理積５ｄの出力とＤタイプフリップフロップ５
ｇの出力とを排他的論理和（ＥＸＯＲ）によって切り替
える。
もう一方の入力端子Ｂにも接続されており、Ｄタイプフ
リップフロップ５ａのＱ出力が“Ｈ”となり、カウンタ
５ｂがカウント開始してから設定値までカウントした
後、次の基準クロックの立ち上がりエッジでＥＱ出力が
“Ｌ”となるまで論理積５ｄの出力は“Ｈ”となる。以
上の動作によって外部から入力されたトリガ信号の位置
から設定された期間アクティブとなる信号を発生でき
る。また、Ｄタイプフリップフロップ（Ｄ−ＦＦ２）５
ｇはＤ端子に入力されて基準クロックＣＫで保持された
アクティブの極性を示す設定値の反転値をＱＢとして出
力し、論理積５ｄの出力とＤタイプフリップフロップ５
ｇの出力とを排他的論理和（ＥＸＯＲ）によって切り替
える。
【００１２】図３は、本発明において使用する第三の発
生部６の一例を示す回路図であって、一主走査中にトリ
ガ信号の位置から設定された特定期間のみタイミング信
号を発生するよう機能し、図９はその第三の発生部６の
回路におけるタイミング図である。Ｄタイプフリップフ
ロップ（Ｄ−ＦＦ）６ａは、Ｄ入力端子に入力された信
号をクロック（ＣＫ）で保持し、設定値を出力端Ｑから
出力する。また、論理和（ＯＲ）６ｈの出力ＹとＤタイ
プフリップフロップ６ａの出力Ｑとを排他的論理和（Ｅ
ＸＯＲ）６ｉを介して外部出力ＳＩＧ信号として出力す
る。ラッチ（ＬＡＴＣＨ１）６ｄは、各々開始位置・終
了位置を示す設定値を保持し、各々の基準位置はカウン
タ（ＣＵＮＴ１）６ｂに入力されるクリア（ＣＬＲ）信
号が“Ｈ”となった位置からであり、基準クロックはカ
ウンタ（ＣＵＮＴ１）６ｂとコンパレータ（ＣＯＭＰ
１）６ｃに入力されるクロック（ＣＫ）である。先ず、
カウンタ６ｂの入力ＣＬＲが“Ｌ”の時はカウンタ６ｂ
のカウント値は００Ｈとなる。次のクロック（ＣＫ）の
立ち上がりエッジでコンパレータ（ＣＯＭＰ１）６ｃで
の一致出力ＥＱは“Ｈ”となりカウンタ（ＣＵＮＴ２）
６ｅのカウント値も００Ｈとなり、次のクロック（Ｃ
Ｋ）エッジでコンパレータ（ＣＯＭＰ２）６ｆのＥＱ出
力も“Ｌ”となる。
生部６の一例を示す回路図であって、一主走査中にトリ
ガ信号の位置から設定された特定期間のみタイミング信
号を発生するよう機能し、図９はその第三の発生部６の
回路におけるタイミング図である。Ｄタイプフリップフ
ロップ（Ｄ−ＦＦ）６ａは、Ｄ入力端子に入力された信
号をクロック（ＣＫ）で保持し、設定値を出力端Ｑから
出力する。また、論理和（ＯＲ）６ｈの出力ＹとＤタイ
プフリップフロップ６ａの出力Ｑとを排他的論理和（Ｅ
ＸＯＲ）６ｉを介して外部出力ＳＩＧ信号として出力す
る。ラッチ（ＬＡＴＣＨ１）６ｄは、各々開始位置・終
了位置を示す設定値を保持し、各々の基準位置はカウン
タ（ＣＵＮＴ１）６ｂに入力されるクリア（ＣＬＲ）信
号が“Ｈ”となった位置からであり、基準クロックはカ
ウンタ（ＣＵＮＴ１）６ｂとコンパレータ（ＣＯＭＰ
１）６ｃに入力されるクロック（ＣＫ）である。先ず、
カウンタ６ｂの入力ＣＬＲが“Ｌ”の時はカウンタ６ｂ
のカウント値は００Ｈとなる。次のクロック（ＣＫ）の
立ち上がりエッジでコンパレータ（ＣＯＭＰ１）６ｃで
の一致出力ＥＱは“Ｈ”となりカウンタ（ＣＵＮＴ２）
６ｅのカウント値も００Ｈとなり、次のクロック（Ｃ
Ｋ）エッジでコンパレータ（ＣＯＭＰ２）６ｆのＥＱ出
力も“Ｌ”となる。
【００１３】この状態ではカウンタ（ＣＵＮＴ１）６ｂ
とカウンタ（ＣＵＮＴ２）６ｅとはカウント可能な状態
ではあるが、各々のＣＬＲ入力が“Ｈ”であるのでカウ
ント値は００Ｈのままであり、このときの論理和（Ｏ
Ｒ）６ｈの出力は“Ｈ”である。次にカウンタ（ＣＵＮ
Ｔ１）６ｂのＣＬＲが“Ｌ”となるとクロック（ＣＫ）
の立ち上がりエッジのカウントを開始し、カウンタ（Ｃ
ＵＮＴ１）６ｂのカウント値がラッチ（ＬＡＴＣＨ１）
６ｄの保持値と等しくなった次のクロック（ＣＫ）の立
ち上がりエッジでコンパレータ（ＣＯＭＰ１）６ｃのＥ
Ｑは“Ｌ”となりカウンタ（ＣＵＮＴ１）６ｂはカウン
トを停止する。また、同時にカウンタ（ＣＵＮＴ２）６
ｅのＣＬが“Ｌ”となるためカウンタ（ＣＵＮＴ２）６
ｅはＣＫの立ち上がりエッジのカウントを開始し、この
とき論理和（ＯＲ）６ｈの入力は両方とも“Ｌ”である
ので出力も“Ｌ”となる。
とカウンタ（ＣＵＮＴ２）６ｅとはカウント可能な状態
ではあるが、各々のＣＬＲ入力が“Ｈ”であるのでカウ
ント値は００Ｈのままであり、このときの論理和（Ｏ
Ｒ）６ｈの出力は“Ｈ”である。次にカウンタ（ＣＵＮ
Ｔ１）６ｂのＣＬＲが“Ｌ”となるとクロック（ＣＫ）
の立ち上がりエッジのカウントを開始し、カウンタ（Ｃ
ＵＮＴ１）６ｂのカウント値がラッチ（ＬＡＴＣＨ１）
６ｄの保持値と等しくなった次のクロック（ＣＫ）の立
ち上がりエッジでコンパレータ（ＣＯＭＰ１）６ｃのＥ
Ｑは“Ｌ”となりカウンタ（ＣＵＮＴ１）６ｂはカウン
トを停止する。また、同時にカウンタ（ＣＵＮＴ２）６
ｅのＣＬが“Ｌ”となるためカウンタ（ＣＵＮＴ２）６
ｅはＣＫの立ち上がりエッジのカウントを開始し、この
とき論理和（ＯＲ）６ｈの入力は両方とも“Ｌ”である
ので出力も“Ｌ”となる。
【００１４】次に、カウンタ（ＣＵＮＴ２）６ｅのカウ
ントが進みラッチ（ＬＡＴＣＨ２）６ｇの保持値と等し
くなった次のクロック（ＣＫ）の立ち上がりエッジでコ
ンパレータ（ＣＯＭＰ２）６ｆの一致出力ＥＱは“Ｈ”
となりカウンタ（ＣＵＮＴ２）６ｅはカウントを停止す
る。このとき論理和（ＯＲ）６ｈの出力は“Ｈ”とな
る。すなわち、論理和（ＯＲ）６ｈの出力はラッチ（Ｌ
ＡＴＣＨ１）６ｄへの設定値からラッチ（ＬＡＴＣＨ
２）６ｇへの設定値まで“Ｌ”となる信号が発生する。
尚、排他的論理和（ＥＸＯＲ）６ｉによって反転・非反
転の切換の切替えを行うことは上述した通りである。
ントが進みラッチ（ＬＡＴＣＨ２）６ｇの保持値と等し
くなった次のクロック（ＣＫ）の立ち上がりエッジでコ
ンパレータ（ＣＯＭＰ２）６ｆの一致出力ＥＱは“Ｈ”
となりカウンタ（ＣＵＮＴ２）６ｅはカウントを停止す
る。このとき論理和（ＯＲ）６ｈの出力は“Ｈ”とな
る。すなわち、論理和（ＯＲ）６ｈの出力はラッチ（Ｌ
ＡＴＣＨ１）６ｄへの設定値からラッチ（ＬＡＴＣＨ
２）６ｇへの設定値まで“Ｌ”となる信号が発生する。
尚、排他的論理和（ＥＸＯＲ）６ｉによって反転・非反
転の切換の切替えを行うことは上述した通りである。
【００１５】図４は、図１２に示した従来の画像形成装
置におけるタイミング発生部１０３を前述の図１、図
２、図３に示した本発明に係る発生部を使用して構成し
たタイミング発生部の一例である。図中、クロックジェ
ネレータ（ＣＫＧ）１ａは、ＰＬＬ周波数逓倍回路で構
成した４逓倍と分周出力を持つクロック発生器であり、
ＳＧＡ１〜１３は図１に示した第一の発生部４（ＥＮの
極性がＥＮＢとなっており内部で反転させている）、Ｓ
ＧＢ１は図２に示した第二の発生部５であり、ＳＧＣ１
及びＳＧＣ２は図３に示した第三の発生部６である。こ
の例に示すタイミング発生部は、クロックジェネレータ
（ＣＫＧ）１ａへの入力信号ＦＰＩＸは画素周波数、第
二の発生部５への入力信号ＳＹＮＣは主走査同期信号、
また各部への入力データＤＯ〜Ｄ７はパターンを繰り返
し発生するための設定データのバス、ＬＨＡ１〜ＬＨＡ
１３は各々ＳＧＡ１〜ＳＧＡ１３に対応したラッチクロ
ック（ＬＨＣＫ）、ＬＨＢ１１及びＬＨＢ１２は第二の
発生部５へのラッチクロック（ＬＨＣＫ１、ＬＨＣＫ
２）、ＬＨＣ１１〜ＬＨＣ１３は第三の発生部６のＳＧ
Ｃ１のラッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）、Ｌ
ＨＣ２１〜ＬＨＣ２３は第三の発生部６のＳＧＣ２のラ
ッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）である。
置におけるタイミング発生部１０３を前述の図１、図
２、図３に示した本発明に係る発生部を使用して構成し
たタイミング発生部の一例である。図中、クロックジェ
ネレータ（ＣＫＧ）１ａは、ＰＬＬ周波数逓倍回路で構
成した４逓倍と分周出力を持つクロック発生器であり、
ＳＧＡ１〜１３は図１に示した第一の発生部４（ＥＮの
極性がＥＮＢとなっており内部で反転させている）、Ｓ
ＧＢ１は図２に示した第二の発生部５であり、ＳＧＣ１
及びＳＧＣ２は図３に示した第三の発生部６である。こ
の例に示すタイミング発生部は、クロックジェネレータ
（ＣＫＧ）１ａへの入力信号ＦＰＩＸは画素周波数、第
二の発生部５への入力信号ＳＹＮＣは主走査同期信号、
また各部への入力データＤＯ〜Ｄ７はパターンを繰り返
し発生するための設定データのバス、ＬＨＡ１〜ＬＨＡ
１３は各々ＳＧＡ１〜ＳＧＡ１３に対応したラッチクロ
ック（ＬＨＣＫ）、ＬＨＢ１１及びＬＨＢ１２は第二の
発生部５へのラッチクロック（ＬＨＣＫ１、ＬＨＣＫ
２）、ＬＨＣ１１〜ＬＨＣ１３は第三の発生部６のＳＧ
Ｃ１のラッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）、Ｌ
ＨＣ２１〜ＬＨＣ２３は第三の発生部６のＳＧＣ２のラ
ッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）である。
【００１６】また、クロックジェネレータ（ＣＫＧ）１
ａの出力信号ＦＴＲはＣＣＤの転送クロック周波数、２
ＦＴＲまたは８ＦＴＲは各々２倍または８倍のＣＣＤ転
送クロック周波数、第二の発生部５の出力信号ΦＴＧは
ＣＣＤの移送ゲートクロック、第三の発生部６のＳＧＣ
１の出力信号ＯＰＢはＣＣＤのオプティカルブラックを
示す信号、第三の発生部６のＳＧＣ２の出力信号ＣＬＭ
Ｐは処理回路のオフセットクランプ信号である。また、
Φ１１及びΦ１２はＣＣＤのチャンネル１側転送クロッ
ク１及び２、Φ２１及びΦ２２はＣＣＤのチャンネル２
側転送クロック１及び２、Φ１Ｌ２及びΦ２Ｌ１は各々
ＣＣＤのチャンネル１及び２側最終段転送クロック、Φ
Ｒ１及びΦＲ２は各々ＣＣＤのチャンネル１及び２側リ
セットゲートクロック、ＳＨＣＫ１及びＳＨＣＫ２は各
々処理回路チャンネル１及び２側サンプルホールドクロ
ック、ＭＰＸはアナログマルチプレクサの切換クロッ
ク、ＡＤＣＫはＡＤコンバータの変換クロック、ＬＨ出
力信号は出力ラッチのラツチクロックである。この実施
例では極性切り換え以外の全ての設定値を８ビットで行
ったが、必要に応じて設定ビット数を増やしたり減らし
たりした構成も可能である。また、発生パターンの細か
さを決めるクロックも同じ種類の発生回路で同じ周波数
を使っているが異なる周波数を用いてより正確なタイミ
ングが要求される信号のパターンに関してクロック周波
数を高くすることも可能である。
ａの出力信号ＦＴＲはＣＣＤの転送クロック周波数、２
ＦＴＲまたは８ＦＴＲは各々２倍または８倍のＣＣＤ転
送クロック周波数、第二の発生部５の出力信号ΦＴＧは
ＣＣＤの移送ゲートクロック、第三の発生部６のＳＧＣ
１の出力信号ＯＰＢはＣＣＤのオプティカルブラックを
示す信号、第三の発生部６のＳＧＣ２の出力信号ＣＬＭ
Ｐは処理回路のオフセットクランプ信号である。また、
Φ１１及びΦ１２はＣＣＤのチャンネル１側転送クロッ
ク１及び２、Φ２１及びΦ２２はＣＣＤのチャンネル２
側転送クロック１及び２、Φ１Ｌ２及びΦ２Ｌ１は各々
ＣＣＤのチャンネル１及び２側最終段転送クロック、Φ
Ｒ１及びΦＲ２は各々ＣＣＤのチャンネル１及び２側リ
セットゲートクロック、ＳＨＣＫ１及びＳＨＣＫ２は各
々処理回路チャンネル１及び２側サンプルホールドクロ
ック、ＭＰＸはアナログマルチプレクサの切換クロッ
ク、ＡＤＣＫはＡＤコンバータの変換クロック、ＬＨ出
力信号は出力ラッチのラツチクロックである。この実施
例では極性切り換え以外の全ての設定値を８ビットで行
ったが、必要に応じて設定ビット数を増やしたり減らし
たりした構成も可能である。また、発生パターンの細か
さを決めるクロックも同じ種類の発生回路で同じ周波数
を使っているが異なる周波数を用いてより正確なタイミ
ングが要求される信号のパターンに関してクロック周波
数を高くすることも可能である。
【００１７】図５は、本発明の変形実施例（請求項２）
を示すブロック図である。この実施例ではタイミング発
生部１０３から信号処理部２の処理要素に供給する信号
は、オフセットクランプ（ＣＬＭＰ）ゲート信号とサン
ブルホールド（Ｓ＆Ｈ）回路２ｄ−１、２ｄ−２のサン
プルクロック（ＳＨＣＫ１、ＳＨＣＫ２）のみを供給
し、サンプルホールドでは信号のサンプルホールド動作
の他に入力されたサンプルクロックをアナログ信号の遅
延量に相当する時間だけ遅延させ、次段の自動利得調整
（ＧＣＡ）回路２ｅ−１、２ｅ−２に供給する。自動利
得調整回路２ｅ−１、２ｅ−２では特にタイミング信号
は必要としないがサンプルホールドと同様にアナログ信
号の遅延量に相当する時間だけ遅延させ、更に、次段の
マルチプレックス（ＭＰＸ）回路２ｆに供給する。マル
チプレックス（ＭＰＸ）回路２ｆでも同様に遅延したタ
イミング信号をＡＤ変換回路２ｇに供給し、Ｄ変換回路
２ｇでもアナログ・ディジタル変換で発生した遅延量に
相当する時間だけ遅延させた信号をラッチに供給する。
ラッチでも前記の処理要素と同様にそれ自身の遅延量に
相当する時間だけ遅延させた画像クロックを後段の処理
系に画像データと一緒に供給している。
を示すブロック図である。この実施例ではタイミング発
生部１０３から信号処理部２の処理要素に供給する信号
は、オフセットクランプ（ＣＬＭＰ）ゲート信号とサン
ブルホールド（Ｓ＆Ｈ）回路２ｄ−１、２ｄ−２のサン
プルクロック（ＳＨＣＫ１、ＳＨＣＫ２）のみを供給
し、サンプルホールドでは信号のサンプルホールド動作
の他に入力されたサンプルクロックをアナログ信号の遅
延量に相当する時間だけ遅延させ、次段の自動利得調整
（ＧＣＡ）回路２ｅ−１、２ｅ−２に供給する。自動利
得調整回路２ｅ−１、２ｅ−２では特にタイミング信号
は必要としないがサンプルホールドと同様にアナログ信
号の遅延量に相当する時間だけ遅延させ、更に、次段の
マルチプレックス（ＭＰＸ）回路２ｆに供給する。マル
チプレックス（ＭＰＸ）回路２ｆでも同様に遅延したタ
イミング信号をＡＤ変換回路２ｇに供給し、Ｄ変換回路
２ｇでもアナログ・ディジタル変換で発生した遅延量に
相当する時間だけ遅延させた信号をラッチに供給する。
ラッチでも前記の処理要素と同様にそれ自身の遅延量に
相当する時間だけ遅延させた画像クロックを後段の処理
系に画像データと一緒に供給している。
【００１８】図５と従来の画像形成装置の例を示す図１
２とを比較すれば明らかなように、本発明による図５の
構成では、上述したようにタイミング発生部１０３から
信号処理部２に供給するタイミング信号はＣＬＭＰとＳ
ＨＣＫ１、２のみであり、他のＭＰＸ、ＡＤＣＫ、及び
ＬＨ信号は、信号処理部２において自動的に生成するよ
うに構成されている。従って、従来のタイミング発生部
のように複雑な処理を行う必要がないことから、専用の
ＩＣを備える必要がなく、構成が簡単になる。
２とを比較すれば明らかなように、本発明による図５の
構成では、上述したようにタイミング発生部１０３から
信号処理部２に供給するタイミング信号はＣＬＭＰとＳ
ＨＣＫ１、２のみであり、他のＭＰＸ、ＡＤＣＫ、及び
ＬＨ信号は、信号処理部２において自動的に生成するよ
うに構成されている。従って、従来のタイミング発生部
のように複雑な処理を行う必要がないことから、専用の
ＩＣを備える必要がなく、構成が簡単になる。
【００１９】図６は本発明による発生部の他の実施例
（請求項３）を示すブロック図である。この実施例では
既に説明した請求項２の実施例のタイミング発生部１０
３の一部分を図１、図２、図３に示したブロックを採用
して構成したものである。構成及び動作は図４に関連し
て説明したものと同様であり、図中のクロックジェネレ
ータ（ＣＫＧ）はＰＬＬ周波数逓倍回路で構成した４逓
倍と分周出力を持つクロック発生器であり、ＳＧＡ１〜
１３は図１に示した第一の発生部４（ＥＮの極性がＥＮ
Ｂとなっており内部で反転している）、ＳＧＢ１は図２
に示した第二の発生部５、ＳＧＣ１及び２は図３に示し
た第三の発生部６であり、図４と異なる点は、ＳＧＡ１
１〜１３が追加された点である。クロックジェネレータ
（ＣＫＧ）１ａへの入力信号ＦＰＩＸは画素周波数、第
二の発生部５への入力信号ＳＹＮＣは主走査同期信号、
また各部への入力データＤＯ〜Ｄ７はパターンを繰り返
し発生するための設定データのバス、ＬＨＡ１〜ＬＨＡ
１０は各々ＳＧＡ１〜ＳＧＡ１０に対応したラッチクロ
ック（ＬＨＣＫ）、ＬＨＢ１１及びＬＨＢ１２は第二の
発生部５へのラッチクロック（ＬＨＣＫ１、ＬＨＣＫ
２）、ＬＨＣ１１〜ＬＨＣ１３は第三の発生部６のＳＧ
Ｃ１のラッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）、Ｌ
ＨＣ２１〜ＬＨＣ２３は第三の発生部６のＳＧＣ２のラ
ッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）である。
（請求項３）を示すブロック図である。この実施例では
既に説明した請求項２の実施例のタイミング発生部１０
３の一部分を図１、図２、図３に示したブロックを採用
して構成したものである。構成及び動作は図４に関連し
て説明したものと同様であり、図中のクロックジェネレ
ータ（ＣＫＧ）はＰＬＬ周波数逓倍回路で構成した４逓
倍と分周出力を持つクロック発生器であり、ＳＧＡ１〜
１３は図１に示した第一の発生部４（ＥＮの極性がＥＮ
Ｂとなっており内部で反転している）、ＳＧＢ１は図２
に示した第二の発生部５、ＳＧＣ１及び２は図３に示し
た第三の発生部６であり、図４と異なる点は、ＳＧＡ１
１〜１３が追加された点である。クロックジェネレータ
（ＣＫＧ）１ａへの入力信号ＦＰＩＸは画素周波数、第
二の発生部５への入力信号ＳＹＮＣは主走査同期信号、
また各部への入力データＤＯ〜Ｄ７はパターンを繰り返
し発生するための設定データのバス、ＬＨＡ１〜ＬＨＡ
１０は各々ＳＧＡ１〜ＳＧＡ１０に対応したラッチクロ
ック（ＬＨＣＫ）、ＬＨＢ１１及びＬＨＢ１２は第二の
発生部５へのラッチクロック（ＬＨＣＫ１、ＬＨＣＫ
２）、ＬＨＣ１１〜ＬＨＣ１３は第三の発生部６のＳＧ
Ｃ１のラッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）、Ｌ
ＨＣ２１〜ＬＨＣ２３は第三の発生部６のＳＧＣ２のラ
ッチクロック（ＬＨＣＫ１〜ＬＨＣＫ３）である。
【００２０】また、クロックジェネレータ（ＣＫＧ）１
ａの出力信号ＦＴＲはＣＣＤの転送クロック周波数、２
ＦＴＲまたは８ＦＴＲは各々２倍または８倍のＣＣＤ転
送クロック周波数、第二の発生部５の出力信号ΦＴＧは
ＣＣＤの移送ゲートクロック、第三の発生部６のＳＧＣ
１の出力信号ＯＰＢはＣＣＤのオプティカルブラックを
示す信号、第三の発生部６のＳＧＣ２の出力信号ＣＬＭ
Ｐは処理回路のオフセットクランプ信号である。また、
Φ１１及びΦ１２はＣＣＤのチャンネル１側転送クロッ
ク１及び２、Φ２１及びΦ２２はＣＣＤのチャンネル２
側転送クロック１及び２、Φ１Ｌ２及びΦ２Ｌ１は各々
ＣＣＤのチャンネル１及び２側最終段転送クロック、Φ
Ｒ１及びΦＲ２は各々ＣＣＤのチャンネル１及び２側リ
セットゲートクロック、ＳＨＣＫ１及びＳＨＣＫ２は各
処理要素のチャンネル１及び２側サンプルクロックであ
る。この実施例では図４と同様に極性切り換え以外の全
ての設定値を８ビットで行ったが必要に応じて設定ビッ
ト数を増やしたり減らした構成も可能である。また、発
生パターンの細かさを決めるクロックも同じ種類の発生
回路で同じ周波数を使っているが異なる周波数を用いて
タイミングが厳しい信号のパターンだけを細かくするこ
とも可能である。
ａの出力信号ＦＴＲはＣＣＤの転送クロック周波数、２
ＦＴＲまたは８ＦＴＲは各々２倍または８倍のＣＣＤ転
送クロック周波数、第二の発生部５の出力信号ΦＴＧは
ＣＣＤの移送ゲートクロック、第三の発生部６のＳＧＣ
１の出力信号ＯＰＢはＣＣＤのオプティカルブラックを
示す信号、第三の発生部６のＳＧＣ２の出力信号ＣＬＭ
Ｐは処理回路のオフセットクランプ信号である。また、
Φ１１及びΦ１２はＣＣＤのチャンネル１側転送クロッ
ク１及び２、Φ２１及びΦ２２はＣＣＤのチャンネル２
側転送クロック１及び２、Φ１Ｌ２及びΦ２Ｌ１は各々
ＣＣＤのチャンネル１及び２側最終段転送クロック、Φ
Ｒ１及びΦＲ２は各々ＣＣＤのチャンネル１及び２側リ
セットゲートクロック、ＳＨＣＫ１及びＳＨＣＫ２は各
処理要素のチャンネル１及び２側サンプルクロックであ
る。この実施例では図４と同様に極性切り換え以外の全
ての設定値を８ビットで行ったが必要に応じて設定ビッ
ト数を増やしたり減らした構成も可能である。また、発
生パターンの細かさを決めるクロックも同じ種類の発生
回路で同じ周波数を使っているが異なる周波数を用いて
タイミングが厳しい信号のパターンだけを細かくするこ
とも可能である。
【００２１】図１０（Ａ）、（Ｂ）は、図４に示した実
施例において、さらに、タイミングを自動的的に調整す
る機能を付加した実施例におけるフローチャート例を示
したものである。すなわち、図１０（Ａ）では全体のタ
イミングの調整フローとして図１２の各処理要素を参照
すれば明らかなように、信号の流れに対して後段から調
整を行い、さらに、後から調整したタイミングがその後
段に影響しないようになっている。先ず、ラッチ（ＬＡ
ＴＣＨ）回路２ｈのラッチクロック（ＬＨ）ゲート信号
のタイミングが調整される（Ｓ１）。
施例において、さらに、タイミングを自動的的に調整す
る機能を付加した実施例におけるフローチャート例を示
したものである。すなわち、図１０（Ａ）では全体のタ
イミングの調整フローとして図１２の各処理要素を参照
すれば明らかなように、信号の流れに対して後段から調
整を行い、さらに、後から調整したタイミングがその後
段に影響しないようになっている。先ず、ラッチ（ＬＡ
ＴＣＨ）回路２ｈのラッチクロック（ＬＨ）ゲート信号
のタイミングが調整される（Ｓ１）。
【００２２】次に、ＡＤ変換回路２ｇのＡＤコンバータ
ゲート（ＡＤＣＫ）信号のタイミングが調整され（Ｓ
２）、その調整によってＬＨ信号とＡＤＣＫ信号はタイ
ミング的に固定される。同様に、マルチプレックス（Ｍ
ＰＸ）回路２ｆのマルチプレックス（ＭＰＸ）ゲート信
号のタイミングが調整され、ＭＰＸ、ＡＤＣＫ、および
ＬＨ信号がタイミング的に固定される（Ｓ３）。また、
サンプルホールド（Ｓ＆Ｈ）回路２ｄ−２のリセットゲ
ートクロック（ＳＨＣＫ２）信号のタイミングが調整さ
れ、ＳＨＣＫ２、 ＭＰＸ、ＡＤＣＫ、およびＬＨ信号
がタイミング的に固定される（Ｓ４）。また、最後にサ
ンプルホールド（Ｓ＆Ｈ）回路２ｄ−１のリセットゲー
トクロック（ＳＨＣＫ１）信号のタイミングが調整さ
れ、ＳＨＣＫ１、ＳＨＣＫ２、ＭＰＸ、ＡＤＣＫ、およ
びＬＨ信号がタイミング的に固定される（Ｓ５）。
ゲート（ＡＤＣＫ）信号のタイミングが調整され（Ｓ
２）、その調整によってＬＨ信号とＡＤＣＫ信号はタイ
ミング的に固定される。同様に、マルチプレックス（Ｍ
ＰＸ）回路２ｆのマルチプレックス（ＭＰＸ）ゲート信
号のタイミングが調整され、ＭＰＸ、ＡＤＣＫ、および
ＬＨ信号がタイミング的に固定される（Ｓ３）。また、
サンプルホールド（Ｓ＆Ｈ）回路２ｄ−２のリセットゲ
ートクロック（ＳＨＣＫ２）信号のタイミングが調整さ
れ、ＳＨＣＫ２、 ＭＰＸ、ＡＤＣＫ、およびＬＨ信号
がタイミング的に固定される（Ｓ４）。また、最後にサ
ンプルホールド（Ｓ＆Ｈ）回路２ｄ−１のリセットゲー
トクロック（ＳＨＣＫ１）信号のタイミングが調整さ
れ、ＳＨＣＫ１、ＳＨＣＫ２、ＭＰＸ、ＡＤＣＫ、およ
びＬＨ信号がタイミング的に固定される（Ｓ５）。
【００２３】また、各回路のタイミング調整に当たっ
て、図１０（Ｂ）の任意信号のタイミング調整に示した
ように、全てのタイミング条件においてＳ／Ｎを測定し
最大Ｓ／Ｎのタイミング条件に設定している。図１０
（Ｂ）において、先ず初期値の設定では、基準白板の反
射光がＣＣＤに入射している状態で有効画素に対応する
出力画像データの複数ライン分を読み込み、最も平均値
が大きい画素ラインをＳ／Ｎ測定画素ラインとして設定
する（Ｓ１１）。さらにタイミング調整対象の信号につ
いて、任意のタイミングを設定し、上記Ｓ／Ｎ測定画素
ラインを複数回読み取り、その読み取り値の平均値を信
号レベルＳ、バラツキをノイズＮとして、Ｓ／Ｎを測定
する（Ｓ１２）。タイミングを種々に変更して（Ｓ１
３）、Ｓ／Ｎを測定し、また、データパターンを変えて
Ｓ／Ｎを測定する（Ｓ１４）。さらに、測定したＳ／Ｎ
の中で最大値を検出し（Ｓ１５）、その最大値が得られ
るようなタイミング条件に設定する（Ｓ１６）。
て、図１０（Ｂ）の任意信号のタイミング調整に示した
ように、全てのタイミング条件においてＳ／Ｎを測定し
最大Ｓ／Ｎのタイミング条件に設定している。図１０
（Ｂ）において、先ず初期値の設定では、基準白板の反
射光がＣＣＤに入射している状態で有効画素に対応する
出力画像データの複数ライン分を読み込み、最も平均値
が大きい画素ラインをＳ／Ｎ測定画素ラインとして設定
する（Ｓ１１）。さらにタイミング調整対象の信号につ
いて、任意のタイミングを設定し、上記Ｓ／Ｎ測定画素
ラインを複数回読み取り、その読み取り値の平均値を信
号レベルＳ、バラツキをノイズＮとして、Ｓ／Ｎを測定
する（Ｓ１２）。タイミングを種々に変更して（Ｓ１
３）、Ｓ／Ｎを測定し、また、データパターンを変えて
Ｓ／Ｎを測定する（Ｓ１４）。さらに、測定したＳ／Ｎ
の中で最大値を検出し（Ｓ１５）、その最大値が得られ
るようなタイミング条件に設定する（Ｓ１６）。
【００２４】図１１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は
各処理要素毎（ＬＡＴＣＨ部、ＡＤＣ部、ＭＰＸ部、Ｓ
＆Ｈ部）にタイミングを変更してＳ／Ｎを測定した様子
を示したものである。ここで、Ｓ／Ｎが最大であってタ
イミングが少しズレても安定である位置は、各処理要素
毎にそれぞれ（ア）、（イ）、（ウ）、（エ）であるこ
とが判る。このようにＳ／Ｎの最大値からタイミングを
設定すれば、感度が低下した結果みかけ上雑音が減少す
るタイミングを最適条件として設定するような間違いが
発生することはない。また、図１１に示した例ではＣＣ
Ｄ駆動信号のタイミングは調整してないが、必要があれ
ばＣＣＤ駆動信号のタイミング調整を併用しても差し支
えない。また、この自動調整を行うタイミングは電源投
入時と周囲温度が大きく変化した時であるが、必要に応
じて手動にて自動調整を起動することも有効であろう。
各処理要素毎（ＬＡＴＣＨ部、ＡＤＣ部、ＭＰＸ部、Ｓ
＆Ｈ部）にタイミングを変更してＳ／Ｎを測定した様子
を示したものである。ここで、Ｓ／Ｎが最大であってタ
イミングが少しズレても安定である位置は、各処理要素
毎にそれぞれ（ア）、（イ）、（ウ）、（エ）であるこ
とが判る。このようにＳ／Ｎの最大値からタイミングを
設定すれば、感度が低下した結果みかけ上雑音が減少す
るタイミングを最適条件として設定するような間違いが
発生することはない。また、図１１に示した例ではＣＣ
Ｄ駆動信号のタイミングは調整してないが、必要があれ
ばＣＣＤ駆動信号のタイミング調整を併用しても差し支
えない。また、この自動調整を行うタイミングは電源投
入時と周囲温度が大きく変化した時であるが、必要に応
じて手動にて自動調整を起動することも有効であろう。
【００２５】
【発明の効果】以上のように請求項１の発明によれば、
タイミング発生手段を設定されたパターンを繰り返し発
生する第一の発生手段と、設定されたパターンを繰り返
し発生すると共に、一走査中の設定された特定期間のみ
パターン発生を停止する第二の発生手段と、一主走査中
にトリガ信号の位置から設定された特定期間のみアクテ
ィブ状態となる第三の発生手段とを備えることによっ
て、専用ＩＣを使用することなくタイミング発生手段を
構成したので、ＣＣＤの置き換えを容易にし、コストダ
ウンを可能にした画像形成装置を提供する上で効果があ
る。請求項２の発明によれば、前記信号処理手段の各処
理要素毎に入力画像信号と出力画像信号との遅延時間に
応じてタイミングを遅延させて出力し、シーケンシャル
に処理される画像信号の各処理要素に対してタイミング
信号もシーケンシャルに接続するように構成したので、
タイミング発生手段に要求されるタイミング管理が大幅
に軽減され、安価に高速画像データ処理を可能にした画
像形成装置を提供する上で効果がある。請求項３の発明
によれば、前記請求項１の画像形成装置の発明において
さらに、前記信号処理手段の各処理要素毎に入力画像信
号と出力画像信号との遅延時間に応じてタイミングを遅
延させて出力し、シーケンシャルに処理される画像信号
の各処理要素に対してタイミング信号もシーケンシャル
に接続するように構成し、しかも、供給するタイミング
信号を処理要素の初段に供給するようにしたので、タイ
ミング発生手段に要求されるタイミング管理が大幅に軽
減され、ＣＣＤの置き換えを容易にすると同時に、安価
に高速画像データ処理を可能にした画像形成装置を提供
する上で効果がある。請求項４の発明によれば、前記請
求項１の画像形成装置において、前記タイミング発生手
段は前記光電変換素子及び前記信号処理手段が必要とす
るタイミングを自動的に調整するように構成したので、
経時的変化や温度等の変化によっても最適なタイミング
にて各種処理を行うことが可能となり、常に安定に高速
画像データ処理を行う画像形成装置を提供する上で大き
な効果がある。
タイミング発生手段を設定されたパターンを繰り返し発
生する第一の発生手段と、設定されたパターンを繰り返
し発生すると共に、一走査中の設定された特定期間のみ
パターン発生を停止する第二の発生手段と、一主走査中
にトリガ信号の位置から設定された特定期間のみアクテ
ィブ状態となる第三の発生手段とを備えることによっ
て、専用ＩＣを使用することなくタイミング発生手段を
構成したので、ＣＣＤの置き換えを容易にし、コストダ
ウンを可能にした画像形成装置を提供する上で効果があ
る。請求項２の発明によれば、前記信号処理手段の各処
理要素毎に入力画像信号と出力画像信号との遅延時間に
応じてタイミングを遅延させて出力し、シーケンシャル
に処理される画像信号の各処理要素に対してタイミング
信号もシーケンシャルに接続するように構成したので、
タイミング発生手段に要求されるタイミング管理が大幅
に軽減され、安価に高速画像データ処理を可能にした画
像形成装置を提供する上で効果がある。請求項３の発明
によれば、前記請求項１の画像形成装置の発明において
さらに、前記信号処理手段の各処理要素毎に入力画像信
号と出力画像信号との遅延時間に応じてタイミングを遅
延させて出力し、シーケンシャルに処理される画像信号
の各処理要素に対してタイミング信号もシーケンシャル
に接続するように構成し、しかも、供給するタイミング
信号を処理要素の初段に供給するようにしたので、タイ
ミング発生手段に要求されるタイミング管理が大幅に軽
減され、ＣＣＤの置き換えを容易にすると同時に、安価
に高速画像データ処理を可能にした画像形成装置を提供
する上で効果がある。請求項４の発明によれば、前記請
求項１の画像形成装置において、前記タイミング発生手
段は前記光電変換素子及び前記信号処理手段が必要とす
るタイミングを自動的に調整するように構成したので、
経時的変化や温度等の変化によっても最適なタイミング
にて各種処理を行うことが可能となり、常に安定に高速
画像データ処理を行う画像形成装置を提供する上で大き
な効果がある。
【図面の簡単な説明】
【図１】本発明による第一の発生手段の一実施例を示す
要部ブロック図である。
要部ブロック図である。
【図２】本発明による第二の発生手段の一実施例を示す
要部ブロック図である。
要部ブロック図である。
【図３】本発明による第三の発生手段の一実施例を示す
要部ブロック図である。
要部ブロック図である。
【図４】本発明の画像形成装置の一実施例におけるタイ
ミング発生部の要部ブロック図である。
ミング発生部の要部ブロック図である。
【図５】本発明の画像形成装置の他の実施例における信
号処理部の各処理要素の要部ブロック図である。
号処理部の各処理要素の要部ブロック図である。
【図６】本発明の画像形成装置の他の実施例におけるタ
イミング発生部の要部ブロック図である。
イミング発生部の要部ブロック図である。
【図７】本発明による第一の発生部の実施例におけるタ
イミング図である。
イミング図である。
【図８】本発明による第二の発生部の実施例におけるタ
イミング図である。
イミング図である。
【図９】本発明による第三の発生部の実施例におけるタ
イミング図である。
イミング図である。
【図１０】（Ａ）及び（Ｂ）は本発明の他の実施例を示
すフローチャート図である。
すフローチャート図である。
【図１１】（Ａ）乃至（Ｄ）は本発明の他の実施例の動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
【図１２】従来の画像形成装置の一例を示すブロック図
である。
である。
【図１３】従来の画像形成装置要部の動作を示すタイミ
ング図である。
ング図である。
【図１４】従来の画像形成装置の読取部の動作を示すタ
イミング図である。
イミング図である。
１… ＣＣＤ 、または、光電変換素子、２… 信号処
理部、２ａ−１… バッファ回路、 ２ａ−２… バッ
ファ回路、２ｂ−１… アナログマルチプレクサ、２ｂ
−２… アナログマルチプレクサ、２ｃ−１… バッフ
ァ回路、２ｃ−２… バッファ回路、２ｄ−１… サン
プルホールド回路、２ｄ−２… サンプルホールド回
路、２ｅ−１… 自動利得調整回路、 ２ｅ−２… 自
動利得調整回路、２ｆ… マルチプレックス回路、２ｇ
… ＡＤ変換回路、 ２ｈ … ラッチ（ＬＡＴＣＨ）
回路、３… タイミング発生部、４… 第一の発生部、
５…第二の発生部、６… 第三の発生部。
理部、２ａ−１… バッファ回路、 ２ａ−２… バッ
ファ回路、２ｂ−１… アナログマルチプレクサ、２ｂ
−２… アナログマルチプレクサ、２ｃ−１… バッフ
ァ回路、２ｃ−２… バッファ回路、２ｄ−１… サン
プルホールド回路、２ｄ−２… サンプルホールド回
路、２ｅ−１… 自動利得調整回路、 ２ｅ−２… 自
動利得調整回路、２ｆ… マルチプレックス回路、２ｇ
… ＡＤ変換回路、 ２ｈ … ラッチ（ＬＡＴＣＨ）
回路、３… タイミング発生部、４… 第一の発生部、
５…第二の発生部、６… 第三の発生部。
Claims (4)
- 【請求項１】 原稿から読み取った画像を電気信号に変
換する光電変換素子と、前記光電変換素子からの信号を
デジタル画像データに変換する信号処理手段と、前記光
電変換素子及び前記信号処理手段に供給するタイミング
信号を発生するタイミング発生手段を有し、前記タイミ
ング発生手段は、設定されたパターンを繰り返し発生す
る第一の発生手段と、設定されたパターンを繰り返し発
生すると共に一走査中の特定期間のみパターン信号の発
生を停止する第二の発生手段と、一主走査中においてト
リガ信号の発生から所定期間のみアクティブ状態となる
第三の発生手段とを備えたことを特徴とする画像形成装
置。 - 【請求項２】 原稿画像から読み取った画像を電気信号
に変換する光電変換素子と、前記光電変換素子からの信
号をデジタル画像データに変換する信号処理手段と、前
記光電変換素子及び前記信号処理手段に供給するタイミ
ング信号を発生するタイミング発生手段を有し、前記信
号処理手段の各処理要素毎に、入力画像信号と出力画像
信号との遅延時間に応じて遅延量を調整したタイミング
信号を、各処理要素順にシーケンシャルに供給するよう
に構成したことを特徴とする画像形成装置。 - 【請求項３】 前記信号処理手段の各処理要素毎に供給
されるタイミング信号が、画像処理手順に従ってシーケ
ンシャルに接続された各処理要素の初段に供給され、か
つ、このタイミング信号が遅延量を調整してシーケンシ
ャルに次段に接続されるように構成したことを特徴とす
る請求項１記載の画像形成装置。 - 【請求項４】 前記タイミング発生手段は、前記光電変
換素子及び前記信号処理手段において必要とするタイミ
ング信号の遅延量を自動的に調整する機能を備えたこと
を特徴とする請求項１記載の画像形成装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12023497A JPH10304190A (ja) | 1997-04-23 | 1997-04-23 | 画像形成装置 |
| KR1019980014603A KR100278172B1 (ko) | 1997-04-23 | 1998-04-23 | 화상형성장치 |
| US09/064,776 US6426804B1 (en) | 1997-04-23 | 1998-04-23 | Image forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12023497A JPH10304190A (ja) | 1997-04-23 | 1997-04-23 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10304190A true JPH10304190A (ja) | 1998-11-13 |
Family
ID=14781177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12023497A Pending JPH10304190A (ja) | 1997-04-23 | 1997-04-23 | 画像形成装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6426804B1 (ja) |
| JP (1) | JPH10304190A (ja) |
| KR (1) | KR100278172B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873365B1 (en) | 1999-02-12 | 2005-03-29 | Mega Chips Corporation | Timing generator of image input device |
| US7116358B1 (en) | 1999-02-12 | 2006-10-03 | Mega Chips Corporation | Image processing circuit of image input device |
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| JP4362898B2 (ja) * | 1999-08-16 | 2009-11-11 | 株式会社ニコン | デジタルカメラ |
| JP2004048265A (ja) * | 2002-07-10 | 2004-02-12 | Ricoh Co Ltd | 原稿読み取り装置および画像形成装置 |
| JP4262070B2 (ja) * | 2003-12-02 | 2009-05-13 | キヤノン株式会社 | 記録ヘッドの素子基体、記録ヘッド及び記録ヘッドの制御方法 |
| US7558437B2 (en) * | 2005-03-15 | 2009-07-07 | Kabushiki Kaisha Toshiba | Method and apparatus for image processing |
| JP2007049673A (ja) * | 2005-07-13 | 2007-02-22 | Ricoh Co Ltd | 画像読み取り装置、画像形成装置、画像検査装置及び画像形成システム |
| JP4565567B2 (ja) * | 2006-02-07 | 2010-10-20 | 株式会社リコー | アナログ信号バッファ、アナログ信号処理システム、画像読取装置、及び画像形成装置 |
| JP4795063B2 (ja) * | 2006-03-17 | 2011-10-19 | 株式会社リコー | 画像読取装置、画像処理装置およびプログラム |
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| JP4545719B2 (ja) * | 2006-07-29 | 2010-09-15 | 株式会社リコー | 画像読取信号処理ｉｃおよび画像読取装置と画像形成装置 |
| JP4594911B2 (ja) * | 2006-09-19 | 2010-12-08 | 株式会社リコー | 読み取り信号処理装置、画像読み取り装置、及び画像形成装置 |
| JP4597932B2 (ja) * | 2006-09-19 | 2010-12-15 | 株式会社リコー | 画像読取信号処理ｉｃおよび画像読取装置と画像形成装置 |
| JP2008118366A (ja) * | 2006-11-02 | 2008-05-22 | Ricoh Co Ltd | 画像読み取り装置及び画像形成装置 |
| JP2008228037A (ja) * | 2007-03-14 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 位相調整装置、位相調整方法およびデジタルカメラ |
| JP4699417B2 (ja) * | 2007-04-16 | 2011-06-08 | 株式会社リコー | アナログ処理回路およびアナログ集積回路装置および画像読取装置および画像形成装置 |
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| US8305663B2 (en) | 2007-09-05 | 2012-11-06 | Ricoh Company, Limited | Signal generator, image reading device, and image forming apparatus |
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| JP5326911B2 (ja) * | 2009-07-30 | 2013-10-30 | 株式会社リコー | スペクトラム拡散クロックジェネレータ、回路装置、画像読取装置、画像形成装置、及びスペクトラム拡散クロック生成方法 |
| JP6549366B2 (ja) | 2014-09-19 | 2019-07-24 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
| JP6612492B2 (ja) | 2014-10-16 | 2019-11-27 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
| US10256802B1 (en) * | 2017-06-07 | 2019-04-09 | Xilinx, Inc. | Overvoltage protection circuit |
| JP6946983B2 (ja) | 2017-11-30 | 2021-10-13 | 株式会社リコー | 位置検出装置、画像読取装置、画像形成装置、プログラムおよび位置検出方法 |
| JP2019129514A (ja) | 2018-01-26 | 2019-08-01 | 株式会社リコー | 画像読取装置、画像形成装置および濃度補正方法 |
| JP7476523B2 (ja) | 2019-11-25 | 2024-05-01 | 株式会社リコー | 信号処理装置、撮像装置、読取装置、画像形成装置および信号処理方法 |
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1997
- 1997-04-23 JP JP12023497A patent/JPH10304190A/ja active Pending
-
1998
- 1998-04-23 KR KR1019980014603A patent/KR100278172B1/ko not_active Expired - Fee Related
- 1998-04-23 US US09/064,776 patent/US6426804B1/en not_active Expired - Fee Related
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| US7598985B2 (en) | 1999-02-12 | 2009-10-06 | Mega Chips Corporation | Image processing circuit of image input device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6426804B1 (en) | 2002-07-30 |
| KR19980081680A (ko) | 1998-11-25 |
| US20020036805A1 (en) | 2002-03-28 |
| KR100278172B1 (ko) | 2001-01-15 |
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