JPH103070A - 液晶表示パネル及び液晶表示装置 - Google Patents
液晶表示パネル及び液晶表示装置Info
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- JPH103070A JPH103070A JP15709396A JP15709396A JPH103070A JP H103070 A JPH103070 A JP H103070A JP 15709396 A JP15709396 A JP 15709396A JP 15709396 A JP15709396 A JP 15709396A JP H103070 A JPH103070 A JP H103070A
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- pixel electrode
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- gate bus
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Abstract
(57)【要約】
【課題】 クロストーク及び画面の焼きつきの発生を抑
制しつつ、開口率を大きくすることができる液晶表示パ
ネルを提供する。 【解決手段】 平行配置された第１及び第２の基板と、
第１の基板の対向面上に形成されたゲートバスライン及
びデータバスラインと、第１の基板の対向面上に形成さ
れた画素電極であって、各画素電極の外縁部が、その両
側のデータバスラインに重なるように配置され、１つの
画素電極とそれに隣接する２本のデータバスラインとの
間の静電容量をＣDS、１つの画素電極とそれに隣接する
２本のゲートバスライン、２本のデータバスライン、及
び共通電極との間の合計の静電容量をＣPXとしたとき、
８ＣDS＜ＣPXが成り立つ。
制しつつ、開口率を大きくすることができる液晶表示パ
ネルを提供する。 【解決手段】 平行配置された第１及び第２の基板と、
第１の基板の対向面上に形成されたゲートバスライン及
びデータバスラインと、第１の基板の対向面上に形成さ
れた画素電極であって、各画素電極の外縁部が、その両
側のデータバスラインに重なるように配置され、１つの
画素電極とそれに隣接する２本のデータバスラインとの
間の静電容量をＣDS、１つの画素電極とそれに隣接する
２本のゲートバスライン、２本のデータバスライン、及
び共通電極との間の合計の静電容量をＣPXとしたとき、
８ＣDS＜ＣPXが成り立つ。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネル及
び液晶表示装置に関する。
び液晶表示装置に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）を用いたア
クティブマトリクス型液晶表示パネルは、ＴＦＴが形成
されたＴＦＴ基板とそれに対向する対向基板、及び両基
板の間に挟持された液晶材料とを含んで構成される。
クティブマトリクス型液晶表示パネルは、ＴＦＴが形成
されたＴＦＴ基板とそれに対向する対向基板、及び両基
板の間に挟持された液晶材料とを含んで構成される。
【０００３】ＴＦＴ基板の対向面上には、相互に平行に
配置された複数のデータバスラインと、これに交差し、
かつ相互に平行に配置された複数のゲートバスラインが
設けられている。ゲートバスラインには走査信号が印加
され、データバスラインには画像信号が印加される。ゲ
ートバスラインとデータバスラインとに囲まれた領域に
透明画素電極が配置されている。
配置された複数のデータバスラインと、これに交差し、
かつ相互に平行に配置された複数のゲートバスラインが
設けられている。ゲートバスラインには走査信号が印加
され、データバスラインには画像信号が印加される。ゲ
ートバスラインとデータバスラインとに囲まれた領域に
透明画素電極が配置されている。
【０００４】各画素電極は、画素電極ごとに設けられた
ＴＦＴにより、１本のデータバスラインに接続される。
各ＴＦＴのゲート電極は、１本のゲートバスラインに接
続され、当該ゲートバスラインに印加される走査信号に
より導通状態が制御される。
ＴＦＴにより、１本のデータバスラインに接続される。
各ＴＦＴのゲート電極は、１本のゲートバスラインに接
続され、当該ゲートバスラインに印加される走査信号に
より導通状態が制御される。
【０００５】対向基板の対向面上には、全画素共通の透
明共通電極が設けられている。また、対向基板側から入
射する光によりＴＦＴに励起される光励起電流の発生を
防止するため、及びデータバスライン、ゲートバスライ
ンと画素電極との間からの漏れ光を遮蔽するために対向
基板の対向面上の所定の領域に遮光膜が配置される。
明共通電極が設けられている。また、対向基板側から入
射する光によりＴＦＴに励起される光励起電流の発生を
防止するため、及びデータバスライン、ゲートバスライ
ンと画素電極との間からの漏れ光を遮蔽するために対向
基板の対向面上の所定の領域に遮光膜が配置される。
【０００６】対向基板の遮光膜で覆われていない領域
（開口部）とＴＦＴ基板の透明画素電極とを正確に位置
合わせすることにより、透明画素電極が形成された領域
に入射する光のみを透過させ、それ以外の領域に入射す
る光を遮光することができる。実際には、対向基板とＴ
ＦＴ基板との位置合わせ余裕をとるために、遮光膜と透
明画素電極とが数μｍ〜７μｍ程度の幅で重なるように
設計される。
（開口部）とＴＦＴ基板の透明画素電極とを正確に位置
合わせすることにより、透明画素電極が形成された領域
に入射する光のみを透過させ、それ以外の領域に入射す
る光を遮光することができる。実際には、対向基板とＴ
ＦＴ基板との位置合わせ余裕をとるために、遮光膜と透
明画素電極とが数μｍ〜７μｍ程度の幅で重なるように
設計される。
【０００７】位置合わせ余裕をとる必要があるため、液
晶表示パネルの開口率が低下してしまう。直視型液晶表
示パネルに比べて一画素の面積の小さい投写型液晶表示
パネルにおいて、開口率の低下が特に大きな問題とな
る。光源の輝度を増加させることにより、開口率の低下
を補うことができるが、光源の大きさ、液晶表示パネル
の温度上昇等の問題が生じるため、光源の輝度の増加に
も限界がある。
晶表示パネルの開口率が低下してしまう。直視型液晶表
示パネルに比べて一画素の面積の小さい投写型液晶表示
パネルにおいて、開口率の低下が特に大きな問題とな
る。光源の輝度を増加させることにより、開口率の低下
を補うことができるが、光源の大きさ、液晶表示パネル
の温度上昇等の問題が生じるため、光源の輝度の増加に
も限界がある。
【０００８】液晶表示パネルの開口率を高くするため
に、透明画素電極の外縁部をバスラインに重ねて配置す
る構成が提案されている。この構成にすると、透明電極
とバスラインとの間からの漏れ光がなくなるため、この
部分に遮光膜を設ける必要がない。このため、遮光膜と
透明画素電極との重なりによる開口率の低下を防止する
ことができる。
に、透明画素電極の外縁部をバスラインに重ねて配置す
る構成が提案されている。この構成にすると、透明電極
とバスラインとの間からの漏れ光がなくなるため、この
部分に遮光膜を設ける必要がない。このため、遮光膜と
透明画素電極との重なりによる開口率の低下を防止する
ことができる。
【０００９】
【発明が解決しようとする課題】透明画素電極の外縁部
とデータバスラインとを重ねて配置すると、透明画素電
極とデータバスラインとの間の寄生容量が大きくなる。
この寄生容量により、透明画素電極の電位がデータバス
ラインの電圧変化の影響を受けて変動する。透明画素電
極の電位の変動が一階調分を超えると、クロストークが
生じてしまう。
とデータバスラインとを重ねて配置すると、透明画素電
極とデータバスラインとの間の寄生容量が大きくなる。
この寄生容量により、透明画素電極の電位がデータバス
ラインの電圧変化の影響を受けて変動する。透明画素電
極の電位の変動が一階調分を超えると、クロストークが
生じてしまう。
【００１０】透明画素電極の外縁部とゲートバスライン
とを重ねて配置すると、透明画素電極とゲートバスライ
ンとの間の寄生容量が大きくなる。ある画素の走査期間
中には、当該画素に対応するゲートバスラインにＴＦＴ
のしきい値電圧以上の順バイアス電圧が印加される。当
該画素の走査が終了すると、ゲートバスラインには、Ｔ
ＦＴを非導通状態にするのに十分な逆バイアス電圧が印
加される。
とを重ねて配置すると、透明画素電極とゲートバスライ
ンとの間の寄生容量が大きくなる。ある画素の走査期間
中には、当該画素に対応するゲートバスラインにＴＦＴ
のしきい値電圧以上の順バイアス電圧が印加される。当
該画素の走査が終了すると、ゲートバスラインには、Ｔ
ＦＴを非導通状態にするのに十分な逆バイアス電圧が印
加される。
【００１１】ある画素の走査が終了すると、ゲートバス
ラインに印加される電圧が順バイアス電圧から逆バイア
ス電圧まで低下する。この電圧低下の影響を受けて画素
電極の電位も低下する。従って、画素電極に正電圧が印
加されている場合には、電圧の絶対値が減少し、負電圧
が印加されている場合には電圧の絶対値が増加する。
ラインに印加される電圧が順バイアス電圧から逆バイア
ス電圧まで低下する。この電圧低下の影響を受けて画素
電極の電位も低下する。従って、画素電極に正電圧が印
加されている場合には、電圧の絶対値が減少し、負電圧
が印加されている場合には電圧の絶対値が増加する。
【００１２】フレーム反転駆動を行う場合には、各画素
電極に印加される電圧の極性がフレームごとに反転す
る。上述のように、各画素電極に印加される負電圧の絶
対値が正電圧の絶対値よりも大きくなるため、画素電極
に印加される電圧に負の直流成分が含まれることにな
る。この直流成分は、画面の焼きつきの原因になる。
電極に印加される電圧の極性がフレームごとに反転す
る。上述のように、各画素電極に印加される負電圧の絶
対値が正電圧の絶対値よりも大きくなるため、画素電極
に印加される電圧に負の直流成分が含まれることにな
る。この直流成分は、画面の焼きつきの原因になる。
【００１３】本発明の目的は、クロストーク及び画面の
焼きつきの発生を抑制しつつ、開口率を大きくすること
ができる液晶表示パネルを提供することである。
焼きつきの発生を抑制しつつ、開口率を大きくすること
ができる液晶表示パネルを提供することである。
【００１４】
【課題を解決するための手段】本発明の一観点による
と、対向面を向かい合わせて相互に平行配置された第１
及び第２の基板と、前記第２の基板の対向面上に形成さ
れた共通電極と、前記第１の基板の対向面上に形成さ
れ、相互に平行に配置された複数のゲートバスライン
と、前記第１の基板の対向面上に形成され、前記ゲート
バスラインと交差する方向に延在し、相互に平行に配置
された複数のデータバスラインと、前記第１の基板の対
向面上に形成され、相互に隣り合う２本のゲートバスラ
インと２本のデータバスラインによって囲まれた各領域
に対応して配置された画素電極であって、各画素電極の
外縁部が、その両側のデータバスラインのうち少なくと
も一方に重なるように配置され、１つの画素電極とそれ
に隣接する２本のデータバスラインとの間の静電容量を
ＣDS、１つの画素電極とそれに隣接する２本のゲートバ
スライン、２本のデータバスライン、及び前記共通電極
との間の合計の静電容量をＣPXとしたとき、
と、対向面を向かい合わせて相互に平行配置された第１
及び第２の基板と、前記第２の基板の対向面上に形成さ
れた共通電極と、前記第１の基板の対向面上に形成さ
れ、相互に平行に配置された複数のゲートバスライン
と、前記第１の基板の対向面上に形成され、前記ゲート
バスラインと交差する方向に延在し、相互に平行に配置
された複数のデータバスラインと、前記第１の基板の対
向面上に形成され、相互に隣り合う２本のゲートバスラ
インと２本のデータバスラインによって囲まれた各領域
に対応して配置された画素電極であって、各画素電極の
外縁部が、その両側のデータバスラインのうち少なくと
も一方に重なるように配置され、１つの画素電極とそれ
に隣接する２本のデータバスラインとの間の静電容量を
ＣDS、１つの画素電極とそれに隣接する２本のゲートバ
スライン、２本のデータバスライン、及び前記共通電極
との間の合計の静電容量をＣPXとしたとき、
【００１５】
【数４】８ＣDS＜ＣPX が成り立つ前記画素電極と、前記第１の基板の対向面上
に形成されたスイッチング素子であって、前記画素電極
に対応して設けられ、対応する画素電極と１本のデータ
バスラインとを接続し、１本のゲートバスラインにより
導通状態が制御される前記スイッチング素子とを有する
液晶表示パネルが提供される。
に形成されたスイッチング素子であって、前記画素電極
に対応して設けられ、対応する画素電極と１本のデータ
バスラインとを接続し、１本のゲートバスラインにより
導通状態が制御される前記スイッチング素子とを有する
液晶表示パネルが提供される。
【００１６】静電容量ＣDSの８倍が静電容量ＣPXよりも
小さくなるようにすると、１６階調表示を行う場合に、
データバスラインの電圧が電圧変動範囲の中央から端ま
で変動したときの非走査画素の画素電圧の変動幅を、１
階調に相当する電圧幅以下に抑制することができる。
小さくなるようにすると、１６階調表示を行う場合に、
データバスラインの電圧が電圧変動範囲の中央から端ま
で変動したときの非走査画素の画素電圧の変動幅を、１
階調に相当する電圧幅以下に抑制することができる。
【００１７】本発明の他の観点によると、対向面を向か
い合わせて相互に平行配置された第１及び第２の基板
と、前記第２の基板の対向面上に形成された共通電極
と、前記第１の基板の対向面上に形成され、相互に平行
に配置された複数のゲートバスラインと、前記第１の基
板の対向面上に形成され、前記ゲートバスラインと交差
する方向に延在し、相互に平行に配置された複数のデー
タバスラインと、前記第１の基板の対向面上に形成さ
れ、相互に隣り合う２本のゲートバスラインと２本のデ
ータバスラインによって囲まれた各領域に対応して配置
された画素電極であって、各画素電極の外縁部が、その
両側のデータバスラインのうち少なくとも一方に重なる
ように配置された前記画素電極と、前記第１の基板の対
向面上に形成されたスイッチング素子であって、前記画
素電極に対応して設けられ、対応する画素電極と１本の
データバスラインとを接続し、１本のゲートバスライン
により導通状態が制御される前記スイッチング素子とを
含んで構成される液晶表示パネルと、前記液晶表示パネ
ルを、階調数がｎとなるように駆動するための駆動回路
とを有し、１つの画素電極とそれに隣接する２本のデー
タバスラインとの間の静電容量をＣDS、１つの画素電極
とそれに隣接する２本のゲートバスライン、２本のデー
タバスライン、及び前記共通電極との間の合計の静電容
量をＣPXとしたとき、
い合わせて相互に平行配置された第１及び第２の基板
と、前記第２の基板の対向面上に形成された共通電極
と、前記第１の基板の対向面上に形成され、相互に平行
に配置された複数のゲートバスラインと、前記第１の基
板の対向面上に形成され、前記ゲートバスラインと交差
する方向に延在し、相互に平行に配置された複数のデー
タバスラインと、前記第１の基板の対向面上に形成さ
れ、相互に隣り合う２本のゲートバスラインと２本のデ
ータバスラインによって囲まれた各領域に対応して配置
された画素電極であって、各画素電極の外縁部が、その
両側のデータバスラインのうち少なくとも一方に重なる
ように配置された前記画素電極と、前記第１の基板の対
向面上に形成されたスイッチング素子であって、前記画
素電極に対応して設けられ、対応する画素電極と１本の
データバスラインとを接続し、１本のゲートバスライン
により導通状態が制御される前記スイッチング素子とを
含んで構成される液晶表示パネルと、前記液晶表示パネ
ルを、階調数がｎとなるように駆動するための駆動回路
とを有し、１つの画素電極とそれに隣接する２本のデー
タバスラインとの間の静電容量をＣDS、１つの画素電極
とそれに隣接する２本のゲートバスライン、２本のデー
タバスライン、及び前記共通電極との間の合計の静電容
量をＣPXとしたとき、
【００１８】
【数５】ｎＣDS＜２ＣPX が成り立つ液晶表示装置が提供される。
【００１９】静電容量ＣDSのｎ倍が静電容量ＣPXの２倍
よりも小さくなるようにすると、ｎ階調表示を行う場合
に、データバスラインの電圧が電圧変動範囲の中央から
端まで変動したときの非走査画素の画素電圧の変動幅
を、１階調に相当する電圧幅以下に抑制することができ
る。
よりも小さくなるようにすると、ｎ階調表示を行う場合
に、データバスラインの電圧が電圧変動範囲の中央から
端まで変動したときの非走査画素の画素電圧の変動幅
を、１階調に相当する電圧幅以下に抑制することができ
る。
【００２０】本発明の他の観点によると、対向面を向か
い合わせて相互に平行配置された第１及び第２の基板
と、前記第２の基板の対向面上に形成された共通電極
と、前記第１の基板の対向面上に形成され、相互に平行
に配置された複数のゲートバスラインと、前記第１の基
板の対向面上に形成され、前記ゲートバスラインと交差
する方向に延在し、相互に平行に配置された複数のデー
タバスラインと、前記第１の基板の対向面上に形成さ
れ、相互に隣り合う２本のゲートバスラインと２本のデ
ータバスラインによって囲まれた各領域に対応して配置
された画素電極と、前記第１の基板の対向面上に形成さ
れたスイッチング素子であって、前記画素電極に対応し
て設けられ、対応する画素電極と１本のデータバスライ
ンとを接続し、１本のゲートバスラインにより導通状態
が制御される前記スイッチング素子と、前記第１及び第
２の基板間に挟持された液晶層であって、前記画素電極
と前記共通電極との間の電圧の変化に応じて屈折率が変
化し、高屈折率状態と低屈折率状態、及びその中間の屈
折率状態を有する前記液晶層とを有し、各画素電極の外
縁部が、当該画素電極に接続されたスイッチング素子を
制御するゲートバスラインに重なるように配置され、１
つの画素電極と当該画素電極に接続されたスイッチング
素子を制御するゲートバスラインとの間の静電容量をＣ
GS、１つの画素電極と、それに隣接する２本のゲートバ
スライン、２本のデータバスライン及び前記共通電極と
の間の合計の静電容量であって、高屈折率状態のときの
容量をＣPX1低屈折率状態のときの容量をＣPX2 、前記
スイッチング素子を導通状態にするためのゲートバスラ
イン電圧と非導通状態にするためのゲートバスライン電
圧との差の絶対値をΔＶG としたとき、
い合わせて相互に平行配置された第１及び第２の基板
と、前記第２の基板の対向面上に形成された共通電極
と、前記第１の基板の対向面上に形成され、相互に平行
に配置された複数のゲートバスラインと、前記第１の基
板の対向面上に形成され、前記ゲートバスラインと交差
する方向に延在し、相互に平行に配置された複数のデー
タバスラインと、前記第１の基板の対向面上に形成さ
れ、相互に隣り合う２本のゲートバスラインと２本のデ
ータバスラインによって囲まれた各領域に対応して配置
された画素電極と、前記第１の基板の対向面上に形成さ
れたスイッチング素子であって、前記画素電極に対応し
て設けられ、対応する画素電極と１本のデータバスライ
ンとを接続し、１本のゲートバスラインにより導通状態
が制御される前記スイッチング素子と、前記第１及び第
２の基板間に挟持された液晶層であって、前記画素電極
と前記共通電極との間の電圧の変化に応じて屈折率が変
化し、高屈折率状態と低屈折率状態、及びその中間の屈
折率状態を有する前記液晶層とを有し、各画素電極の外
縁部が、当該画素電極に接続されたスイッチング素子を
制御するゲートバスラインに重なるように配置され、１
つの画素電極と当該画素電極に接続されたスイッチング
素子を制御するゲートバスラインとの間の静電容量をＣ
GS、１つの画素電極と、それに隣接する２本のゲートバ
スライン、２本のデータバスライン及び前記共通電極と
の間の合計の静電容量であって、高屈折率状態のときの
容量をＣPX1低屈折率状態のときの容量をＣPX2 、前記
スイッチング素子を導通状態にするためのゲートバスラ
イン電圧と非導通状態にするためのゲートバスライン電
圧との差の絶対値をΔＶG としたとき、
【００２１】
【数６】｜（１／ＣPX1 ）−（１／ＣPX2 ）｜・ＣGS・
ΔＶG ＜１ が成り立つ前記画素電極とを有する液晶表示パネルが提
供される。
ΔＶG ＜１ が成り立つ前記画素電極とを有する液晶表示パネルが提
供される。
【００２２】上記不等式が満足される場合、ゲートバス
ラインの電圧の変動により生ずる画素電極の電圧の直流
成分を１Ｖ以下に低減することができる。直流成分が１
Ｖ以下の場合、電気的処理により直流成分を比較的容易
に除去することが可能になる。
ラインの電圧の変動により生ずる画素電極の電圧の直流
成分を１Ｖ以下に低減することができる。直流成分が１
Ｖ以下の場合、電気的処理により直流成分を比較的容易
に除去することが可能になる。
【００２３】
【発明の実施の形態】図１及び図２を参照して、従来技
術の課題及び本発明の実施例による課題の解決方法につ
いて説明する。
術の課題及び本発明の実施例による課題の解決方法につ
いて説明する。
【００２４】図１（Ａ）は、ＴＦＴを用いたアクティブ
マトリクス型液晶表示パネルの一画素分の等価回路及び
駆動回路を示す。相互に平行に配置された複数のデータ
バスライン１と、それに直交する複数のゲートバスライ
ン２との交差箇所に、ＴＦＴ３が配置されている。各デ
ータバスライン１には、駆動回路５から画像信号が与え
られ、ゲートバスライン２には、駆動回路５から走査信
号が与えられる。ＴＦＴ３のドレイン端子３Ｄは、１つ
のデータバスライン１に接続され、ゲート端子３Ｇは、
１つのゲートバスライン２に接続され、ソース端子３Ｓ
は、画素電極４に接続されている。
マトリクス型液晶表示パネルの一画素分の等価回路及び
駆動回路を示す。相互に平行に配置された複数のデータ
バスライン１と、それに直交する複数のゲートバスライ
ン２との交差箇所に、ＴＦＴ３が配置されている。各デ
ータバスライン１には、駆動回路５から画像信号が与え
られ、ゲートバスライン２には、駆動回路５から走査信
号が与えられる。ＴＦＴ３のドレイン端子３Ｄは、１つ
のデータバスライン１に接続され、ゲート端子３Ｇは、
１つのゲートバスライン２に接続され、ソース端子３Ｓ
は、画素電極４に接続されている。
【００２５】画素電極４とその両側のデータバスライン
１との間の寄生容量をＣDS、画素電極４に接続されたＴ
ＦＴ３を制御するゲートバスライン２と当該画素電極４
との間の寄生容量をＣGS、他方のゲートバスライン２と
画素電極４との間の補助容量をＣS とする。また、各画
素電極４と、液晶層を挟んでそれに対向する共通電極と
の間の静電容量をＣLCとする。後述するように、補助容
量ＣS ができるだけ大きくなるように設計される。
１との間の寄生容量をＣDS、画素電極４に接続されたＴ
ＦＴ３を制御するゲートバスライン２と当該画素電極４
との間の寄生容量をＣGS、他方のゲートバスライン２と
画素電極４との間の補助容量をＣS とする。また、各画
素電極４と、液晶層を挟んでそれに対向する共通電極と
の間の静電容量をＣLCとする。後述するように、補助容
量ＣS ができるだけ大きくなるように設計される。
【００２６】図１（Ｂ）は、液晶表示パネルの光透過率
の電圧依存性を示す。横軸は画素電極と共通電極との間
の電圧（画素電圧）を表し、縦軸は光透過率を表す。画
素電圧がＶoff のとき高透過率（白表示）になり、電圧
がＶonのとき低透過率（黒表示）になる。電圧ＶonとＶ
off との差ΔＶの電圧範囲をｎ等分し、各分割点に対応
する電圧を印加することにより、ｎ階調の表示を行うこ
とができる。電圧Ｖof f とＶonとの平均電圧Ｖmid にお
いて、光透過率が白表示状態と黒表示状態との平均の値
になり、灰色が表示される。
の電圧依存性を示す。横軸は画素電極と共通電極との間
の電圧（画素電圧）を表し、縦軸は光透過率を表す。画
素電圧がＶoff のとき高透過率（白表示）になり、電圧
がＶonのとき低透過率（黒表示）になる。電圧ＶonとＶ
off との差ΔＶの電圧範囲をｎ等分し、各分割点に対応
する電圧を印加することにより、ｎ階調の表示を行うこ
とができる。電圧Ｖof f とＶonとの平均電圧Ｖmid にお
いて、光透過率が白表示状態と黒表示状態との平均の値
になり、灰色が表示される。
【００２７】図１（Ｃ）は、データバスライン１、ゲー
トバスライン２、及び画素電極４の電圧の時間変化の一
例を示す。図中の実線ＶD 及びＶG は、それぞれ着目し
ている画素に対応する１本のデータバスライン１及びゲ
ートバスライン２に印加される電圧、破線ＶS は、画素
電極４の電圧を表す。
トバスライン２、及び画素電極４の電圧の時間変化の一
例を示す。図中の実線ＶD 及びＶG は、それぞれ着目し
ている画素に対応する１本のデータバスライン１及びゲ
ートバスライン２に印加される電圧、破線ＶS は、画素
電極４の電圧を表す。
【００２８】時刻ｔ1 において、ゲートバスライン２に
パルス電圧が印加され、着目している画素の走査が行わ
れる。電圧ＶG がハイレベルになっている期間、ＴＦＴ
が導通状態になる。灰色表示にする場合には、時刻ｔ1
における電圧ＶD をＶmid に等しくしておく。時刻ｔ1
にＴＦＴ３が導通状態になるため、画素電圧ＶS もＶ
mid に等しくなる。
パルス電圧が印加され、着目している画素の走査が行わ
れる。電圧ＶG がハイレベルになっている期間、ＴＦＴ
が導通状態になる。灰色表示にする場合には、時刻ｔ1
における電圧ＶD をＶmid に等しくしておく。時刻ｔ1
にＴＦＴ３が導通状態になるため、画素電圧ＶS もＶ
mid に等しくなる。
【００２９】電圧ＶG が立ち下がると、ＴＦＴ３が非導
通状態になるため、画素電圧ＶS は、理想的には、１フ
レーム期間Ｔが経過して次フレームの走査が開始される
時刻ｔ2 まで一定電圧を維持する。しかし、実際には、
寄生容量ＣDSの影響を受けて画素電圧ＶS が以下に説明
するように変動する。
通状態になるため、画素電圧ＶS は、理想的には、１フ
レーム期間Ｔが経過して次フレームの走査が開始される
時刻ｔ2 まで一定電圧を維持する。しかし、実際には、
寄生容量ＣDSの影響を受けて画素電圧ＶS が以下に説明
するように変動する。
【００３０】着目している画素の走査が終了すると、電
圧ＶD が、次に走査される画素の表示状態に対応して変
化する。例えば、次に走査される画素を黒表示にする場
合には、図１（Ｃ）に示すように電圧ＶD をＶmid から
Ｖoff まで低下させる。電圧ＶD が低下すると、寄生容
量ＣDSの影響を受けて画素電圧ＶS も低下する。このよ
うに、画素電極に隣接して配置されたデータバスライン
１の電圧変化に応じて画素電圧ＶS が変動し、クロスト
ークが発生する。
圧ＶD が、次に走査される画素の表示状態に対応して変
化する。例えば、次に走査される画素を黒表示にする場
合には、図１（Ｃ）に示すように電圧ＶD をＶmid から
Ｖoff まで低下させる。電圧ＶD が低下すると、寄生容
量ＣDSの影響を受けて画素電圧ＶS も低下する。このよ
うに、画素電極に隣接して配置されたデータバスライン
１の電圧変化に応じて画素電圧ＶS が変動し、クロスト
ークが発生する。
【００３１】フレーム反転駆動する場合には、次フレー
ムの走査開始時刻ｔ2 の直前に、電圧ＶD を−Ｖmid に
等しくする。このとき、電圧ＶD の変化に対応して画素
電圧ＶS も低下する。この電圧低下後の期間は、１フレ
ーム期間Ｔに比べて極僅かであるため、表示品質に大き
な影響は及ぼさない。
ムの走査開始時刻ｔ2 の直前に、電圧ＶD を−Ｖmid に
等しくする。このとき、電圧ＶD の変化に対応して画素
電圧ＶS も低下する。この電圧低下後の期間は、１フレ
ーム期間Ｔに比べて極僅かであるため、表示品質に大き
な影響は及ぼさない。
【００３２】クロストークの発生を抑制するためには、
走査終了時における画素電圧の変動幅ΔＶS を小さくす
ることが好ましい。また、図１（Ｂ）に示すように、画
素電圧ＶS がＶmid 近傍で変化するとき透過率の変化率
が最も大きくなる。このため、画素電圧ＶS がＶmid に
ほぼ等しい画素においてクロストークが発生しやすい。
画素電圧ＶS がほぼＶmid に等しい画素におけるクロス
トークの発生を抑制するためには、当該画素の走査が終
了した後、データバスライン１の電圧ＶD がＶ mid から
Ｖoff もしくはＶonまでΔＶ／２の幅で変化したときの
画素電圧ＶS の変動幅ΔＶS を１階調分の電圧幅よりも
小さくすることが好ましい。すなわち、画素電圧ＶS の
変動幅ΔＶS を、
走査終了時における画素電圧の変動幅ΔＶS を小さくす
ることが好ましい。また、図１（Ｂ）に示すように、画
素電圧ＶS がＶmid 近傍で変化するとき透過率の変化率
が最も大きくなる。このため、画素電圧ＶS がＶmid に
ほぼ等しい画素においてクロストークが発生しやすい。
画素電圧ＶS がほぼＶmid に等しい画素におけるクロス
トークの発生を抑制するためには、当該画素の走査が終
了した後、データバスライン１の電圧ＶD がＶ mid から
Ｖoff もしくはＶonまでΔＶ／２の幅で変化したときの
画素電圧ＶS の変動幅ΔＶS を１階調分の電圧幅よりも
小さくすることが好ましい。すなわち、画素電圧ＶS の
変動幅ΔＶS を、
【００３３】
【数７】 ΔＶS ＜ΔＶ／ｎ …（１） とすることが好ましい。ここで、ｎは階調数である。
【００３４】画素電圧ＶS の変動幅ΔＶS は、
【００３５】
【数８】 ΔＶS ＝（ＣDS／ＣPX）（ΔＶ／２） …（２） と表せる。ここで、ＣPXは、画素電極４に関する全容量
ＣDS＋ＣGS＋ＣLC＋ＣSである。
ＣDS＋ＣGS＋ＣLC＋ＣSである。
【００３６】式（１）及び（２）から、
【００３７】
【数９】 ｎＣDS＜２ＣPX …（３） が導かれる。
【００３８】例えば、８ＣDS＜ＣPXを満たすようにする
ことにより、１６階調表示の液晶表示パネルにおいてク
ロクトークを効果的に抑制することができる。また、３
２Ｃ DS＜ＣPXを満たすようにすることにより、６４階調
表示の液晶表示パネルにおいてクロクトークを効果的に
抑制することができる。また、１２８ＣDS＜ＣPXを満た
すようにすることにより、２５６階調表示の液晶表示パ
ネルにおいてクロクトークを効果的に抑制することがで
きる。
ことにより、１６階調表示の液晶表示パネルにおいてク
ロクトークを効果的に抑制することができる。また、３
２Ｃ DS＜ＣPXを満たすようにすることにより、６４階調
表示の液晶表示パネルにおいてクロクトークを効果的に
抑制することができる。また、１２８ＣDS＜ＣPXを満た
すようにすることにより、２５６階調表示の液晶表示パ
ネルにおいてクロクトークを効果的に抑制することがで
きる。
【００３９】図１（Ｃ）では、画素電極とデータバスラ
インとの間の寄生容量による表示品質への影響を説明し
た。次に、画素電極とゲートバスラインとの間の寄生容
量による表示品質への影響について説明する。
インとの間の寄生容量による表示品質への影響を説明し
た。次に、画素電極とゲートバスラインとの間の寄生容
量による表示品質への影響について説明する。
【００４０】図２（Ａ）は、図１（Ａ）に示すデータバ
スライン１、ゲートバスライン２、及び画素電極４に印
加される電圧の時間変化の一例を示す。図中の実線ＶG
はゲートバスライン１の電圧を表し、実線ＶD (on)及び
ＶD (off) は、それぞれ黒表示状態及び白表示状態の画
素に対応するデータバスライン１の電圧を表し、破線Ｖ
S (on)及びＶS (off) は、それぞれ黒表示状態及び白表
示状態の画素の画素電圧を表す。
スライン１、ゲートバスライン２、及び画素電極４に印
加される電圧の時間変化の一例を示す。図中の実線ＶG
はゲートバスライン１の電圧を表し、実線ＶD (on)及び
ＶD (off) は、それぞれ黒表示状態及び白表示状態の画
素に対応するデータバスライン１の電圧を表し、破線Ｖ
S (on)及びＶS (off) は、それぞれ黒表示状態及び白表
示状態の画素の画素電圧を表す。
【００４１】時刻ｕ1 の走査が終了し、電圧ＶG が立ち
下がると、図１（Ａ）に示す寄生容量ＣGSの影響を受け
て画素電圧ＶS (on)及びＶS (off) が低下する。１フレ
ーム期間Ｔが経過し時刻ｕ2 の走査が終了した時点で
も、同様に画素電圧ＶS (on)及びＶS (off) が低下す
る。図１（Ｃ）の場合は、画素電圧ＶS の正負を問わ
ず、走査終了時の画素電圧ＶS はその絶対値を減少させ
る向きに変化する。これに対し図２（Ａ）の場合は、画
素電圧ＶS が正のときはその絶対値を減少させ、負のと
きはその絶対値を増加させる向きに変化する。
下がると、図１（Ａ）に示す寄生容量ＣGSの影響を受け
て画素電圧ＶS (on)及びＶS (off) が低下する。１フレ
ーム期間Ｔが経過し時刻ｕ2 の走査が終了した時点で
も、同様に画素電圧ＶS (on)及びＶS (off) が低下す
る。図１（Ｃ）の場合は、画素電圧ＶS の正負を問わ
ず、走査終了時の画素電圧ＶS はその絶対値を減少させ
る向きに変化する。これに対し図２（Ａ）の場合は、画
素電圧ＶS が正のときはその絶対値を減少させ、負のと
きはその絶対値を増加させる向きに変化する。
【００４２】画素電圧ＶS の変化幅ΔＶS は、
【００４３】
【数１０】 ΔＶS ＝（ＣGS／ＣPX）ΔＶG …（４） と表される。ここで、ΔＶG は、ゲートバスライン２に
印加されるパルス電圧のパルス高に相当する電圧であ
る。すなわち、ΔＶG は、ＴＦＴ１３を導通状態にする
ためのゲート電圧と非導通状態にするためのゲート電圧
との差に相当する。
印加されるパルス電圧のパルス高に相当する電圧であ
る。すなわち、ΔＶG は、ＴＦＴ１３を導通状態にする
ためのゲート電圧と非導通状態にするためのゲート電圧
との差に相当する。
【００４４】画素が黒表示状態（ＶS ＝ＶS (on)）の時
と、白表示状態（ＶS ＝ＶS (off)）の時とで、液晶層
の誘電率が異なるため、液晶層を挟んだ静電容量ＣLCも
異なる。従って、黒表示状態の画素電極の全容量ＣPX(o
n)と白表示状態の画素電極の全容量ＣPX(off) とは相互
に異なる。式（４）から、
と、白表示状態（ＶS ＝ＶS (off)）の時とで、液晶層
の誘電率が異なるため、液晶層を挟んだ静電容量ＣLCも
異なる。従って、黒表示状態の画素電極の全容量ＣPX(o
n)と白表示状態の画素電極の全容量ＣPX(off) とは相互
に異なる。式（４）から、
【００４５】
【数１１】 ΔＶS (on) ＝（ＣGS／ＣPX(on) ）ΔＶG ΔＶS (off) ＝（ＣGS／ＣPX(off) ）ΔＶG …（５） が導き出される。ここで、ΔＶS (on) 及びΔＶS (of
f) は、それぞれ黒表示状態及び白表示状態の画素の画
素電圧ＶS の変動幅である。
f) は、それぞれ黒表示状態及び白表示状態の画素の画
素電圧ＶS の変動幅である。
【００４６】式（５）に示すように、黒表示状態の画素
と白表示状態の画素において、画素電圧ＶS の変動幅が
相互に異なる。従って、黒表示状態の画素の画素電圧Ｖ
S (on)の振幅の中心値ＶC (on)と白表示状態の画素の画
素電圧ＶS (off) の振幅の中心値ＶC (off) とは、相互
に異なる。
と白表示状態の画素において、画素電圧ＶS の変動幅が
相互に異なる。従って、黒表示状態の画素の画素電圧Ｖ
S (on)の振幅の中心値ＶC (on)と白表示状態の画素の画
素電圧ＶS (off) の振幅の中心値ＶC (off) とは、相互
に異なる。
【００４７】共通電極の電位を中心値ＶC (on)とＶC (o
ff) のいずれかに合わせた場合、画素電圧の振幅の中心
値が共通電極の電位と異なる表示状態の画素において、
画素電圧ＶS に直流成分が残る。この直流成分が画面の
焼きつきの原因になる。
ff) のいずれかに合わせた場合、画素電圧の振幅の中心
値が共通電極の電位と異なる表示状態の画素において、
画素電圧ＶS に直流成分が残る。この直流成分が画面の
焼きつきの原因になる。
【００４８】図２（Ｂ）は、黒表示状態及び白表示状態
の双方の画素において、直流成分を除去するための直流
成分解消回路を、図１（Ａ）の駆動回路５に追加した場
合の電圧変化の一例を示す。図２（Ａ）の場合と異なる
点は、データバスライン１に印加される電圧ＶD に、黒
表示及び白表示状態の各々に対応した直流バイアス電圧
が与えられていることである。
の双方の画素において、直流成分を除去するための直流
成分解消回路を、図１（Ａ）の駆動回路５に追加した場
合の電圧変化の一例を示す。図２（Ａ）の場合と異なる
点は、データバスライン１に印加される電圧ＶD に、黒
表示及び白表示状態の各々に対応した直流バイアス電圧
が与えられていることである。
【００４９】すなわち、電圧ＶD (on)には、ΔＶS (on)
に相当する直流バイアス電圧、電圧ＶD (off) には、Δ
ＶS (off) に相当する直流バイアス電圧が、予め与えら
れている。このため、画素電圧ＶS (on)の振幅の中心値
とＶS (off) の振幅の中心値とを一致させることができ
る。この直流バイアス電圧は、駆動回路５内の直流成分
解消回路により与えられる。
に相当する直流バイアス電圧、電圧ＶD (off) には、Δ
ＶS (off) に相当する直流バイアス電圧が、予め与えら
れている。このため、画素電圧ＶS (on)の振幅の中心値
とＶS (off) の振幅の中心値とを一致させることができ
る。この直流バイアス電圧は、駆動回路５内の直流成分
解消回路により与えられる。
【００５０】このように、データバスライン１に印加す
る電圧に、予め表示状態に応じた直流バイアス電圧を与
えることにより、液晶層に印加される電圧の直流成分を
除去することができる。ただし、直流成分解消回路によ
り画素の表示状態に応じた直流バイアス電圧を与え、十
分な直流成分除去効果を得るためには、画素電圧ＶSの
変動分ΔＶS (on)とΔＶS (off) との差を１Ｖより小さ
くすることが好ましい。
る電圧に、予め表示状態に応じた直流バイアス電圧を与
えることにより、液晶層に印加される電圧の直流成分を
除去することができる。ただし、直流成分解消回路によ
り画素の表示状態に応じた直流バイアス電圧を与え、十
分な直流成分除去効果を得るためには、画素電圧ＶSの
変動分ΔＶS (on)とΔＶS (off) との差を１Ｖより小さ
くすることが好ましい。
【００５１】すなわち、式（５）から、
【００５２】
【数１２】 （（１／ＣPX(off) ）−（１／ＣPX(on)））・ＣGS・ΔＶG ＜１ …（６） とすることが好ましい。
【００５３】式（３）及び式（６）から、画素電極と各
バスラインとの間の寄生容量ＣDS及びＣGSを小さくし、
全容量ＣPXを大きくすることが好ましいことがわかる。
全容量ＣPXを大きくするための１つの方法として、図１
（Ａ）に示す静電容量ＣS を大きくする方法が採用され
ている。
バスラインとの間の寄生容量ＣDS及びＣGSを小さくし、
全容量ＣPXを大きくすることが好ましいことがわかる。
全容量ＣPXを大きくするための１つの方法として、図１
（Ａ）に示す静電容量ＣS を大きくする方法が採用され
ている。
【００５４】図２（Ｃ）は、静電容量ＣS の影響による
画素電圧ＶS の変動を示す。実線Ｖ D はデータバスライ
ンに印加される電圧、破線ＶS は画素Ｇ1 の画素電圧Ｖ
S を示す。パルスＧ1 〜Ｇ3 は、それぞれデータバスラ
インに沿って連続配置された画素Ｇ1 〜Ｇ3 の各走査信
号に対応するパルスである。図２（Ａ）及び（Ｂ）で説
明したように、パルスＧ1 が立ち下がると、図１（Ａ）
に示す寄生容量ＣGSの影響を受けて画素電圧ＶS が低下
する。
画素電圧ＶS の変動を示す。実線Ｖ D はデータバスライ
ンに印加される電圧、破線ＶS は画素Ｇ1 の画素電圧Ｖ
S を示す。パルスＧ1 〜Ｇ3 は、それぞれデータバスラ
インに沿って連続配置された画素Ｇ1 〜Ｇ3 の各走査信
号に対応するパルスである。図２（Ａ）及び（Ｂ）で説
明したように、パルスＧ1 が立ち下がると、図１（Ａ）
に示す寄生容量ＣGSの影響を受けて画素電圧ＶS が低下
する。
【００５５】パルスＧ2 の立ち上がり及び立ち下がり時
に、それぞれ静電容量ＣS の影響を受けて、画素電圧Ｖ
S が上昇及び低下する。静電容量ＣS の影響は、パルス
Ｇ2の立ち上がりと立ち下がりの双方において生ずるた
め、パルスＧ2 の影響を受ける前後で画素電圧ＶS は殆
ど変動しない。従って、静電容量ＣS を積極的に大きく
しても、画素電圧ＶS に与える影響は少ない。静電容量
ＣS を大きくすることは、画素電圧ＶS の変動による表
示品質の劣化よりも、式（３）及び（６）の全容量ＣPX
が大きくなることによる表示品質の改善の効果が大き
い。
に、それぞれ静電容量ＣS の影響を受けて、画素電圧Ｖ
S が上昇及び低下する。静電容量ＣS の影響は、パルス
Ｇ2の立ち上がりと立ち下がりの双方において生ずるた
め、パルスＧ2 の影響を受ける前後で画素電圧ＶS は殆
ど変動しない。従って、静電容量ＣS を積極的に大きく
しても、画素電圧ＶS に与える影響は少ない。静電容量
ＣS を大きくすることは、画素電圧ＶS の変動による表
示品質の劣化よりも、式（３）及び（６）の全容量ＣPX
が大きくなることによる表示品質の改善の効果が大き
い。
【００５６】次に、図３を参照して、式（３）及び
（６）を満足するための本発明の実施例による液晶表示
パネルの構成について説明する。
（６）を満足するための本発明の実施例による液晶表示
パネルの構成について説明する。
【００５７】図３（Ａ）は、実施例による液晶表示パネ
ルの概略を示す平面図である。図３（Ａ）に示すよう
に、相互に平行配置された複数のデータバスライン１１
が図の縦方向に延在し、相互に平行配置された複数のゲ
ートバスライン１２が図の横方向に延在する。データバ
スライン１１とゲートバスライン１２との交差箇所に対
応してＴＦＴ１３が設けられている。ＴＦＴ１３のドレ
イン領域１３Ｄは、対応するデータバスライン１１に接
続され、ゲート電極１３Ｇは、対応するゲートバスライ
ン１２に連続している。
ルの概略を示す平面図である。図３（Ａ）に示すよう
に、相互に平行配置された複数のデータバスライン１１
が図の縦方向に延在し、相互に平行配置された複数のゲ
ートバスライン１２が図の横方向に延在する。データバ
スライン１１とゲートバスライン１２との交差箇所に対
応してＴＦＴ１３が設けられている。ＴＦＴ１３のドレ
イン領域１３Ｄは、対応するデータバスライン１１に接
続され、ゲート電極１３Ｇは、対応するゲートバスライ
ン１２に連続している。
【００５８】相互に隣り合う２本のデータバスライン１
１と２本のゲートバスライン１２によって囲まれた領域
に対応して画素電極１４が配置されている。画素電極１
４は、対応するＴＦＴ１３のソース領域１３Ｓに接続さ
れている。画素電極１４の外縁部のうち、ＴＦＴ１３に
面する部分以外の部分は、バスライン１２及び１３に重
なっている。ＴＦＴ１３が配置された領域に対応して、
遮光膜１６が配置されている。相互に隣り合う２本のゲ
ートバスライン１２と２本のデータバスライン１１との
囲まれた矩形状の全領域が、遮光膜１６及び画素電極１
４のいずれかによって完全に覆われる。
１と２本のゲートバスライン１２によって囲まれた領域
に対応して画素電極１４が配置されている。画素電極１
４は、対応するＴＦＴ１３のソース領域１３Ｓに接続さ
れている。画素電極１４の外縁部のうち、ＴＦＴ１３に
面する部分以外の部分は、バスライン１２及び１３に重
なっている。ＴＦＴ１３が配置された領域に対応して、
遮光膜１６が配置されている。相互に隣り合う２本のゲ
ートバスライン１２と２本のデータバスライン１１との
囲まれた矩形状の全領域が、遮光膜１６及び画素電極１
４のいずれかによって完全に覆われる。
【００５９】図３（Ｂ）は、図３（Ａ）の一点鎖線Ｂ３
−Ｂ３における断面図を示す。ガラス基板２０と３０
が、相互に平行に配置されている。ガラス基板２０の対
向面上に、クロム（Ｃｒ）からなるゲート電極１３Ｇが
形成されている。ゲート電極１３Ｇは、例えばスパッタ
リングによりガラス基板２０の対向面上の全領域にＣｒ
膜を堆積した後、このＣｒ膜をパターニングして形成さ
れる。Ｃｒ膜のパターニングにより、図３（Ａ）に示す
ゲート電極１３Ｇに連続するゲートバスライン１２も同
時に形成される。
−Ｂ３における断面図を示す。ガラス基板２０と３０
が、相互に平行に配置されている。ガラス基板２０の対
向面上に、クロム（Ｃｒ）からなるゲート電極１３Ｇが
形成されている。ゲート電極１３Ｇは、例えばスパッタ
リングによりガラス基板２０の対向面上の全領域にＣｒ
膜を堆積した後、このＣｒ膜をパターニングして形成さ
れる。Ｃｒ膜のパターニングにより、図３（Ａ）に示す
ゲート電極１３Ｇに連続するゲートバスライン１２も同
時に形成される。
【００６０】ガラス基板２０の対向面上に、ゲート電極
１３Ｇを覆うように、ＳｉＮからなる厚さ約３３０ｎｍ
のゲート絶縁膜２１が形成されている。ゲート絶縁膜２
１は、例えば化学気相成長（ＣＶＤ）により形成され
る。ゲート絶縁膜２１の表面上の領域のうちＴＦＴを形
成すべき領域に、厚さ約１５０ｎｍのアモルファスシリ
コン膜１３Ｃが形成されている。
１３Ｇを覆うように、ＳｉＮからなる厚さ約３３０ｎｍ
のゲート絶縁膜２１が形成されている。ゲート絶縁膜２
１は、例えば化学気相成長（ＣＶＤ）により形成され
る。ゲート絶縁膜２１の表面上の領域のうちＴＦＴを形
成すべき領域に、厚さ約１５０ｎｍのアモルファスシリ
コン膜１３Ｃが形成されている。
【００６１】アモルファスシリコン膜１３Ｃの表面上の
領域のうちソース及びドレインに対応する領域に、それ
ぞれＴｉ／Ａｌ／Ｔｉの３層構造を有するソース電極１
３Ｓ及びドレイン電極１３Ｄが形成されている。下側Ｔ
ｉ層の厚さは約２０ｎｍ、Ａｌ層の厚さは約５０ｎｍ、
上側Ｔｉ層の厚さは約８０ｎｍである。ドレイン電極１
３Ｄは、図３（Ａ）に示すドレイン電極１３Ｄに連続す
るデータバスライン１１と同時に形成される。
領域のうちソース及びドレインに対応する領域に、それ
ぞれＴｉ／Ａｌ／Ｔｉの３層構造を有するソース電極１
３Ｓ及びドレイン電極１３Ｄが形成されている。下側Ｔ
ｉ層の厚さは約２０ｎｍ、Ａｌ層の厚さは約５０ｎｍ、
上側Ｔｉ層の厚さは約８０ｎｍである。ドレイン電極１
３Ｄは、図３（Ａ）に示すドレイン電極１３Ｄに連続す
るデータバスライン１１と同時に形成される。
【００６２】アモルファスシリコン膜１３Ｃの堆積は、
例えば原料ガスとしてＳｉＨ4 を用いたＣＶＤにより行
い、パターニングは、レジストパターンをマスクとし、
プラズマアッシャーを用いたエッチングにより行う。Ｔ
ｉ層、Ａｌ層の堆積は、スパッタリングにより行い、パ
ターニングは、レジストパターンをマスクとし、ウェッ
ト処理を用いたエッチングにより行う。
例えば原料ガスとしてＳｉＨ4 を用いたＣＶＤにより行
い、パターニングは、レジストパターンをマスクとし、
プラズマアッシャーを用いたエッチングにより行う。Ｔ
ｉ層、Ａｌ層の堆積は、スパッタリングにより行い、パ
ターニングは、レジストパターンをマスクとし、ウェッ
ト処理を用いたエッチングにより行う。
【００６３】ゲート絶縁膜２１の表面上に、ＴＦＴ１３
を覆うように厚さ約２μｍの層間絶縁膜２２が形成され
ている。層間絶縁膜２２は、例えば三洋化成製のアクリ
ル系樹脂ＬＣ−２０１を回転塗布することにより形成さ
れる。アクリル系樹脂ＬＣ−２０１の比誘電率は、約３
である。層間絶縁膜２２の表面はほぼ平坦になる。
を覆うように厚さ約２μｍの層間絶縁膜２２が形成され
ている。層間絶縁膜２２は、例えば三洋化成製のアクリ
ル系樹脂ＬＣ−２０１を回転塗布することにより形成さ
れる。アクリル系樹脂ＬＣ−２０１の比誘電率は、約３
である。層間絶縁膜２２の表面はほぼ平坦になる。
【００６４】層間絶縁膜２２の表面上に、インジウムす
ずオキサイド（ＩＴＯ）からなる複数の透明画素電極１
４が形成されている。各透明画素電極１４は、層間絶縁
膜２２に形成されたコンタクトホールを介してＴＦＴ１
３のソース電極１３Ｓに接続されている。透明画素電極
１４を覆うように、全面に配向膜２３が形成されてい
る。
ずオキサイド（ＩＴＯ）からなる複数の透明画素電極１
４が形成されている。各透明画素電極１４は、層間絶縁
膜２２に形成されたコンタクトホールを介してＴＦＴ１
３のソース電極１３Ｓに接続されている。透明画素電極
１４を覆うように、全面に配向膜２３が形成されてい
る。
【００６５】ガラス基板３０の対向面上には、ＴＦＴ１
３が形成された領域に対応して、Ｃｒからなる厚さ約１
２０ｎｍの遮光膜１６が形成されている。遮光膜１６
は、例えばスパッタリングにより全面にＣｒ膜を堆積し
た後、ウェット処理を用いたエッチングによりパターニ
ングして形成される。
３が形成された領域に対応して、Ｃｒからなる厚さ約１
２０ｎｍの遮光膜１６が形成されている。遮光膜１６
は、例えばスパッタリングにより全面にＣｒ膜を堆積し
た後、ウェット処理を用いたエッチングによりパターニ
ングして形成される。
【００６６】遮光膜１６を覆うように全面にＩＴＯから
なる透明な共通電極３１が形成され、その表面上に配向
膜３２が形成されている。配向膜２３と３２との間に、
液晶材料４０が挟持されている。
なる透明な共通電極３１が形成され、その表面上に配向
膜３２が形成されている。配向膜２３と３２との間に、
液晶材料４０が挟持されている。
【００６７】図３（Ａ）に示すデータバスライン１１の
幅を６μｍ、ゲートバスライン１２の幅を１５μｍ、両
バスラインのピッチを共に１００μｍ、画素電極１４と
その両側のデータバスライン１１及び対応するゲートバ
スライン１２との重なり幅を共に２μｍ、データバスラ
イン１１とゲートバスライン１２によって囲まれた矩形
領域のうち遮光膜１６で遮光された部分の面積を約１４
００μｍ2 とした。
幅を６μｍ、ゲートバスライン１２の幅を１５μｍ、両
バスラインのピッチを共に１００μｍ、画素電極１４と
その両側のデータバスライン１１及び対応するゲートバ
スライン１２との重なり幅を共に２μｍ、データバスラ
イン１１とゲートバスライン１２によって囲まれた矩形
領域のうち遮光膜１６で遮光された部分の面積を約１４
００μｍ2 とした。
【００６８】なお、画素電極１４とその隣の画素に対応
するゲートバスライン１２とは、静電容量を大きくする
ために重なり幅を広くしている。さらに、図３（Ｂ）に
示すゲート絶縁膜２１と層間絶縁膜２２との界面に画素
電極１４に接続された補助電極を配置することにより、
画素電極１４とゲートバスライン間の実質的な距離を短
くしている。
するゲートバスライン１２とは、静電容量を大きくする
ために重なり幅を広くしている。さらに、図３（Ｂ）に
示すゲート絶縁膜２１と層間絶縁膜２２との界面に画素
電極１４に接続された補助電極を配置することにより、
画素電極１４とゲートバスライン間の実質的な距離を短
くしている。
【００６９】このとき、図１（Ａ）に示す寄生容量ＣGS
が２７．８ｆＦ、寄生容量ＣDSが６．２ｆＦ、静電容量
ＣS が２４５ｆＦ、電圧Ｖoff 印加時の静電容量ＣLC(o
ff)が１５０．８ｆＦ、電圧Ｖon印加時の静電容量Ｃ
LC(on)が３０７．８ｆＦであった。これらの数値を式
（３）に当てはめると、階調数ｎが１３８以下のとき不
等式が成立する。すなわち、クロストークの発生を抑制
しつつ最大１３８階調の表示を行うことが可能になる。
が２７．８ｆＦ、寄生容量ＣDSが６．２ｆＦ、静電容量
ＣS が２４５ｆＦ、電圧Ｖoff 印加時の静電容量ＣLC(o
ff)が１５０．８ｆＦ、電圧Ｖon印加時の静電容量Ｃ
LC(on)が３０７．８ｆＦであった。これらの数値を式
（３）に当てはめると、階調数ｎが１３８以下のとき不
等式が成立する。すなわち、クロストークの発生を抑制
しつつ最大１３８階調の表示を行うことが可能になる。
【００７０】また、これらの数値を式（６）に当てはめ
ると、ΔＶG が５７．８Ｖ以下のときに不等式が成立す
る。すなわち、走査時のゲートバスラインの電圧と非走
査時のゲートバスラインとの電圧の差ΔＶG が５７．８
Ｖ以下になるように駆動すれば、式（６）を満たすこと
になる。通常のＴＦＴのゲート電圧のオンレベルとオフ
レベルとの差は５７．８Ｖ以下であるため、図３に示す
液晶表示パネルは、式（６）を満足する。
ると、ΔＶG が５７．８Ｖ以下のときに不等式が成立す
る。すなわち、走査時のゲートバスラインの電圧と非走
査時のゲートバスラインとの電圧の差ΔＶG が５７．８
Ｖ以下になるように駆動すれば、式（６）を満たすこと
になる。通常のＴＦＴのゲート電圧のオンレベルとオフ
レベルとの差は５７．８Ｖ以下であるため、図３に示す
液晶表示パネルは、式（６）を満足する。
【００７１】図３（Ｂ）に示すように、画素電極１４と
データバスライン１１、ゲートバスライン１２との間
に、比誘電率３、厚さ２μｍ程度の層間絶縁膜２２を形
成することにより、画素電極１４とそれに隣接して配置
されたバスライン１１、１２との間の寄生容量を低減す
ることができる。寄生容量を低減することにより、図１
及び図２で説明したように、式（３）及び（６）が満た
され、クロストーク及び画面の焼きつきの発生を抑制す
ることができる。
データバスライン１１、ゲートバスライン１２との間
に、比誘電率３、厚さ２μｍ程度の層間絶縁膜２２を形
成することにより、画素電極１４とそれに隣接して配置
されたバスライン１１、１２との間の寄生容量を低減す
ることができる。寄生容量を低減することにより、図１
及び図２で説明したように、式（３）及び（６）が満た
され、クロストーク及び画面の焼きつきの発生を抑制す
ることができる。
【００７２】なお、寄生容量低減の十分な効果を得るた
めには、画素電極１４とバスライン１１、１２との間に
配置される層間絶縁膜の比誘電率を３．５以下、膜厚を
１．５μｍ以上とすることが好ましい。上記実施例で
は、層間絶縁膜２２としてアクリル系樹脂を用いる場合
を説明したが、比誘電率及び膜厚がこの範囲内であれ
ば、その他の材料を用いてもよい。例えば、半導体プロ
セスで用いられる感光性樹脂を用いてもよい。感光性樹
脂を用いると、露光と現像により容易にパターニングす
ることができる。
めには、画素電極１４とバスライン１１、１２との間に
配置される層間絶縁膜の比誘電率を３．５以下、膜厚を
１．５μｍ以上とすることが好ましい。上記実施例で
は、層間絶縁膜２２としてアクリル系樹脂を用いる場合
を説明したが、比誘電率及び膜厚がこの範囲内であれ
ば、その他の材料を用いてもよい。例えば、半導体プロ
セスで用いられる感光性樹脂を用いてもよい。感光性樹
脂を用いると、露光と現像により容易にパターニングす
ることができる。
【００７３】次に、図４を参照して、図３に示す液晶表
示パネルの他の効果を説明する。図４（Ａ）は、画素電
極１４とゲートバスライン１２の相対位置関係を示すた
めの概略断面図である。各構成部分には、図３の対応す
る構成部分と同一の符号が付されている。なお、簡単化
のために、ゲート絶縁膜等の記載を省略している。
示パネルの他の効果を説明する。図４（Ａ）は、画素電
極１４とゲートバスライン１２の相対位置関係を示すた
めの概略断面図である。各構成部分には、図３の対応す
る構成部分と同一の符号が付されている。なお、簡単化
のために、ゲート絶縁膜等の記載を省略している。
【００７４】画素電極１４とゲートバスライン１２との
間の電位差が生じている場合、画素電極１４の端部近傍
とゲートバスライン１２との間に電界Ｅが発生する。こ
の電界Ｅは、ほとんど液晶層に侵入しない。
間の電位差が生じている場合、画素電極１４の端部近傍
とゲートバスライン１２との間に電界Ｅが発生する。こ
の電界Ｅは、ほとんど液晶層に侵入しない。
【００７５】図４（Ｂ）は、従来の液晶表示パネルの場
合を示す。図４（Ａ）の層間絶縁膜２２の代わりに、よ
り薄い層間絶縁膜２２ａが形成されている。画素電極１
４は、その外縁部がゲートバスライン１２に重ならない
ように配置されている。この場合、画素電極１４の端部
とゲートバスライン１２との間に横方向に電界Ｅが発生
する。
合を示す。図４（Ａ）の層間絶縁膜２２の代わりに、よ
り薄い層間絶縁膜２２ａが形成されている。画素電極１
４は、その外縁部がゲートバスライン１２に重ならない
ように配置されている。この場合、画素電極１４の端部
とゲートバスライン１２との間に横方向に電界Ｅが発生
する。
【００７６】横電界Ｅの一部は、液晶層に侵入する。液
晶層に侵入した横電界Ｅの影響を受けて、液晶分子の配
列が乱され、配列の乱れが表示品質の劣化の原因にな
る。これに対し、図４（Ａ）の場合は、液晶層内に横電
界が発生しないため、横電界による表示品質の劣化を防
止することができる。
晶層に侵入した横電界Ｅの影響を受けて、液晶分子の配
列が乱され、配列の乱れが表示品質の劣化の原因にな
る。これに対し、図４（Ａ）の場合は、液晶層内に横電
界が発生しないため、横電界による表示品質の劣化を防
止することができる。
【００７７】また、図４（Ｂ）の場合には、ゲートバス
ライン１２の近傍において、基板対向表面に凹凸が形成
される。この凹凸が液晶分子の配列を乱す原因になる。
これに対し、図４（Ａ）の場合は、層間絶縁膜２２の表
面がほぼ平坦になるため、基板対向表面の凹凸による液
晶分子の配列の乱れを防止することができる。
ライン１２の近傍において、基板対向表面に凹凸が形成
される。この凹凸が液晶分子の配列を乱す原因になる。
これに対し、図４（Ａ）の場合は、層間絶縁膜２２の表
面がほぼ平坦になるため、基板対向表面の凹凸による液
晶分子の配列の乱れを防止することができる。
【００７８】図３では、遮光膜を対向基板側に設ける場
合を説明したが、ＴＦＴ基板側に設けてもよい。
合を説明したが、ＴＦＴ基板側に設けてもよい。
【００７９】図５は、遮光膜をＴＦＴ基板側に設けた液
晶表示パネルの断面図を示す。ＴＦＴ１３を覆うように
黒色樹脂４１が形成されている。黒色樹脂４１は、図３
（Ａ）に示す遮光膜１６とほぼ同様の領域に配置され
る。対向基板側には遮光膜が形成されていない。その他
の構成は、図３（Ｂ）の場合と同様である。
晶表示パネルの断面図を示す。ＴＦＴ１３を覆うように
黒色樹脂４１が形成されている。黒色樹脂４１は、図３
（Ａ）に示す遮光膜１６とほぼ同様の領域に配置され
る。対向基板側には遮光膜が形成されていない。その他
の構成は、図３（Ｂ）の場合と同様である。
【００８０】ＴＦＴ基板側に黒色樹脂を形成すると、Ｔ
ＦＴ基板と対向基板との貼り合わせ時に、高精度に位置
合わせする必要がなくなる。このため、図３（Ａ）に示
す遮光膜１６と画素電極１４との重なり部分を少なくす
ることができ、開口率をより大きくすることができる。
ＦＴ基板と対向基板との貼り合わせ時に、高精度に位置
合わせする必要がなくなる。このため、図３（Ａ）に示
す遮光膜１６と画素電極１４との重なり部分を少なくす
ることができ、開口率をより大きくすることができる。
【００８１】図３及び図４では、画素電極１４の外縁部
をその周囲のデータバスライン１１及びゲートバスライ
ン１２の双方と重ねる場合を示したが、一方のバスライ
ンとのみ重なる構成としてもよい。また、画素電極１４
の両側のデータバスライン１１のうち、一方のデータバ
スラインとのみ重なる構成としてもよい。この場合、画
素電極１４とそれに重ならないゲートバスライン及びデ
ータバスラインとの間の隙間に対応する領域に、遮光膜
を配置する。
をその周囲のデータバスライン１１及びゲートバスライ
ン１２の双方と重ねる場合を示したが、一方のバスライ
ンとのみ重なる構成としてもよい。また、画素電極１４
の両側のデータバスライン１１のうち、一方のデータバ
スラインとのみ重なる構成としてもよい。この場合、画
素電極１４とそれに重ならないゲートバスライン及びデ
ータバスラインとの間の隙間に対応する領域に、遮光膜
を配置する。
【００８２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
画素電極とバスラインとを重ねて配置し開口率を大きく
した場合に、画素電極とバスラインとの間の寄生容量の
増加を抑制し、クロストーク及び画面の焼きつきの発生
を低減することができる。
画素電極とバスラインとを重ねて配置し開口率を大きく
した場合に、画素電極とバスラインとの間の寄生容量の
増加を抑制し、クロストーク及び画面の焼きつきの発生
を低減することができる。
【図１】本発明の実施例による課題解決方法を説明する
ための、液晶表示パネルの１画素の等価回路、光透過率
の電圧依存性を示すグラフ、データバスライン、ゲート
バスライン及び画素電極の電圧の時間変化の一例を示す
グラフである。
ための、液晶表示パネルの１画素の等価回路、光透過率
の電圧依存性を示すグラフ、データバスライン、ゲート
バスライン及び画素電極の電圧の時間変化の一例を示す
グラフである。
【図２】本発明の実施例による課題解決方法を説明する
ための、液晶表示パネルのデータバスライン、ゲートバ
スライン及び画素電極の電圧の時間変化の一例を示すグ
ラフである。
ための、液晶表示パネルのデータバスライン、ゲートバ
スライン及び画素電極の電圧の時間変化の一例を示すグ
ラフである。
【図３】本発明の実施例による液晶表示パネルの概略を
示す平面図及び断面図である。
示す平面図及び断面図である。
【図４】図３に示す液晶表示パネルの効果を説明するた
めのＴＦＴ基板の概略を示す断面図である。
めのＴＦＴ基板の概略を示す断面図である。
【図５】本発明の実施例の変形例による液晶表示パネル
の概略を示す平面図及び断面図である。
の概略を示す平面図及び断面図である。
１、１１ データバスライン ２、１２ ゲートバスライン ３、１３ ＴＦＴ ４、１４ 画素電極 ５ 駆動回路 １６ 遮光膜 ２０、３０ ガラス基板 ２１ ゲート絶縁膜 ２２ 層間絶縁膜 ２３、３２ 配向膜 ３１ 共通電極 ４０ 液晶材料 ４１ 黒色樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 哲也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 富田 生夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (7)
- 【請求項１】 対向面を向かい合わせて相互に平行配置
された第１及び第２の基板と、 前記第２の基板の対向面上に形成された共通電極と、 前記第１の基板の対向面上に形成され、相互に平行に配
置された複数のゲートバスラインと、 前記第１の基板の対向面上に形成され、前記ゲートバス
ラインと交差する方向に延在し、相互に平行に配置され
た複数のデータバスラインと、 前記第１の基板の対向面上に形成され、相互に隣り合う
２本のゲートバスラインと２本のデータバスラインによ
って囲まれた各領域に対応して配置された画素電極であ
って、各画素電極の外縁部が、その両側のデータバスラ
インのうち少なくとも一方に重なるように配置され、１
つの画素電極とそれに隣接する２本のデータバスライン
との間の静電容量をＣDS、１つの画素電極とそれに隣接
する２本のゲートバスライン、２本のデータバスライ
ン、及び前記共通電極との間の合計の静電容量をＣPXと
したとき、 【数１】８ＣDS＜ＣPX が成り立つ前記画素電極と、 前記第１の基板の対向面上に形成されたスイッチング素
子であって、前記画素電極に対応して設けられ、対応す
る画素電極と１本のデータバスラインとを接続し、１本
のゲートバスラインにより導通状態が制御される前記ス
イッチング素子とを有する液晶表示パネル。 - 【請求項２】 さらに、前記第１及び第２の基板のうち
少なくと一方の基板の対向面上に形成され、前記スイッ
チング素子の配置された領域に配置された遮光膜を有
し、該遮光膜が、前記画素電極と前記データバスライン
との重なり領域及びその近傍には配置されていない請求
項１に記載の液晶表示パネル。 - 【請求項３】 対向面を向かい合わせて相互に平行配置
された第１及び第２の基板と、 前記第２の基板の対向面上に形成された共通電極と、 前記第１の基板の対向面上に形成され、相互に平行に配
置された複数のゲートバスラインと、 前記第１の基板の対向面上に形成され、前記ゲートバス
ラインと交差する方向に延在し、相互に平行に配置され
た複数のデータバスラインと、 前記第１の基板の対向面上に形成され、相互に隣り合う
２本のゲートバスラインと２本のデータバスラインによ
って囲まれた各領域に対応して配置された画素電極であ
って、各画素電極の外縁部が、その両側のデータバスラ
インのうち少なくとも一方に重なるように配置された前
記画素電極と、 前記第１の基板の対向面上に形成されたスイッチング素
子であって、前記画素電極に対応して設けられ、対応す
る画素電極と１本のデータバスラインとを接続し、１本
のゲートバスラインにより導通状態が制御される前記ス
イッチング素子とを含んで構成される液晶表示パネル
と、 前記液晶表示パネルを、階調数がｎとなるように駆動す
るための駆動回路とを有し、 １つの画素電極とそれに隣接する２本のデータバスライ
ンとの間の静電容量をＣDS、１つの画素電極とそれに隣
接する２本のゲートバスライン、２本のデータバスライ
ン、及び前記共通電極との間の合計の静電容量をＣPXと
したとき、 【数２】ｎＣDS＜２ＣPX が成り立つ液晶表示装置。 - 【請求項４】 対向面を向かい合わせて相互に平行配置
された第１及び第２の基板と、 前記第２の基板の対向面上に形成された共通電極と、 前記第１の基板の対向面上に形成され、相互に平行に配
置された複数のゲートバスラインと、 前記第１の基板の対向面上に形成され、前記ゲートバス
ラインと交差する方向に延在し、相互に平行に配置され
た複数のデータバスラインと、 前記第１の基板の対向面上に形成され、相互に隣り合う
２本のゲートバスラインと２本のデータバスラインによ
って囲まれた各領域に対応して配置された画素電極と、 前記第１の基板の対向面上に形成されたスイッチング素
子であって、前記画素電極に対応して設けられ、対応す
る画素電極と１本のデータバスラインとを接続し、１本
のゲートバスラインにより導通状態が制御される前記ス
イッチング素子と、 前記第１及び第２の基板間に挟持された液晶層であっ
て、前記画素電極と前記共通電極との間の電圧の変化に
応じて屈折率が変化し、高屈折率状態と低屈折率状態、
及びその中間の屈折率状態を有する前記液晶層とを有
し、 各画素電極の外縁部が、当該画素電極に接続されたスイ
ッチング素子を制御するゲートバスラインに重なるよう
に配置され、１つの画素電極と当該画素電極に接続され
たスイッチング素子を制御するゲートバスラインとの間
の静電容量をＣ GS、１つの画素電極と、それに隣接する
２本のゲートバスライン、２本のデータバスライン及び
前記共通電極との間の合計の静電容量であって、高屈折
率状態のときの容量をＣPX1 低屈折率状態のときの容量
をＣPX2 、前記スイッチング素子を導通状態にするため
のゲートバスライン電圧と非導通状態にするためのゲー
トバスライン電圧との差の絶対値をΔＶG としたとき、 【数３】｜（１／ＣPX1 ）−（１／ＣPX2 ）｜・ＣGS・
ΔＶG ＜１ が成り立つ前記画素電極とを有する液晶表示パネル。 - 【請求項５】 さらに、前記第１及び第２の基板のうち
少なくと一方の基板の対向面上のうち、前記スイッチン
グ素子の配置された領域に形成された遮光膜を有し、該
遮光膜が前記画素電極と前記ゲートバスラインとの重な
り領域及びその近傍には形成されていない請求項４に記
載の液晶表示パネル。 - 【請求項６】 対向面を向かい合わせて相互に平行配置
された第１及び第２の基板と、 前記第２の基板の対向面上に形成された共通電極と、 前記第１の基板の対向面上に形成され、相互に平行に配
置された複数のゲートバスラインと、 前記第１の基板の対向面上に形成され、前記ゲートバス
ラインと交差する方向に延在し、相互に平行に配置され
た複数のデータバスラインと、 前記第１の基板の対向面上に形成され、前記ゲートバス
ライン、データバスライン及びスイッチング素子を被覆
し、前記ゲートバスライン及びデータバスライン上にお
ける膜厚が１．５μｍ以上、比誘電率が３．５以下であ
る絶縁膜と、 前記絶縁膜の表面上に形成され、相互に隣り合う２本の
ゲートバスラインと２本のデータバスラインによって囲
まれた各領域に対応して配置された画素電極であって、
各画素電極の外縁部が、前記ゲートバスライン及びデー
タバスラインのうち少なくとも一方に重なるように配置
された前記画素電極と、 前記第１の基板の対向面上に形成されたスイッチング素
子であって、前記画素電極に対応して設けられ、対応す
る画素電極と１本のデータバスラインとを接続し、１本
のゲートバスラインにより導通状態が制御される前記ス
イッチング素子とを有する液晶表示パネル。 - 【請求項７】 前記絶縁膜が、アクリル系樹脂または感
光性樹脂により形成されている請求項６に記載の液晶表
示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15709396A JP3658089B2 (ja) | 1996-06-18 | 1996-06-18 | 液晶表示パネル及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15709396A JP3658089B2 (ja) | 1996-06-18 | 1996-06-18 | 液晶表示パネル及び液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005022572A Division JP2005222046A (ja) | 2005-01-31 | 2005-01-31 | 液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH103070A true JPH103070A (ja) | 1998-01-06 |
| JP3658089B2 JP3658089B2 (ja) | 2005-06-08 |
Family
ID=15642102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15709396A Expired - Lifetime JP3658089B2 (ja) | 1996-06-18 | 1996-06-18 | 液晶表示パネル及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3658089B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4889551A (en) * | 1985-10-29 | 1989-12-26 | Mitsui Toatsu Chemicals, Incorporated | Isoxazoline derivatives and plant growth regulators |
| KR100543026B1 (ko) * | 1998-03-20 | 2006-05-09 | 삼성전자주식회사 | 박막 트랜지스터 액정 표시 장치 |
| KR100552281B1 (ko) * | 1998-03-12 | 2006-05-12 | 삼성전자주식회사 | 유기절연막을이용한액정표시장치및그제조방법 |
| KR100679975B1 (ko) * | 2003-03-07 | 2007-02-08 | 가시오게산키 가부시키가이샤 | 액정표시장치 |
-
1996
- 1996-06-18 JP JP15709396A patent/JP3658089B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4889551A (en) * | 1985-10-29 | 1989-12-26 | Mitsui Toatsu Chemicals, Incorporated | Isoxazoline derivatives and plant growth regulators |
| KR100552281B1 (ko) * | 1998-03-12 | 2006-05-12 | 삼성전자주식회사 | 유기절연막을이용한액정표시장치및그제조방법 |
| KR100543026B1 (ko) * | 1998-03-20 | 2006-05-09 | 삼성전자주식회사 | 박막 트랜지스터 액정 표시 장치 |
| KR100679975B1 (ko) * | 2003-03-07 | 2007-02-08 | 가시오게산키 가부시키가이샤 | 액정표시장치 |
| US7545449B2 (en) | 2003-03-07 | 2009-06-09 | Casio Computer Co., Ltd. | Liquid crystal display device having auxiliary capacitive electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3658089B2 (ja) | 2005-06-08 |
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Legal Events
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|---|---|---|---|
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