JPH11177094A - 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板 - Google Patents
半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板Info
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- JPH11177094A JPH11177094A JP33700197A JP33700197A JPH11177094A JP H11177094 A JPH11177094 A JP H11177094A JP 33700197 A JP33700197 A JP 33700197A JP 33700197 A JP33700197 A JP 33700197A JP H11177094 A JPH11177094 A JP H11177094A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＴＦＴのオン抵抗を低減できる構造を有する
ＴＦＴ、および駆動能力および表示面内におけるＴＦＴ
特性の均一性を高めることにより、表示品質の高いＴＦ
Ｔ−ＬＣＤを実現しうるＴＦＴアレイ基板を提供する。 【解決手段】 絶縁性基板（ガラス基板１）上に形成さ
れたゲート電極２と、該ゲート電極２上に形成されたゲ
ート絶縁膜３と、該ゲート絶縁膜３上に形成されたｎ型
の不純物を含む第１のｎ型半導体層（第１のｎ層５ａ）
と、該第１のｎ層５ａ上に形成された真性半導体層（ｉ
層４）と、該ｉ層４上に形成されたｎ型の不純物を含む
第２のｎ型半導体層（第２のｎ層５ｂ）と、該第２のｎ
層５ｂ上に形成された金属からなるソース電極８および
ドレイン電極７とからなる。
ＴＦＴ、および駆動能力および表示面内におけるＴＦＴ
特性の均一性を高めることにより、表示品質の高いＴＦ
Ｔ−ＬＣＤを実現しうるＴＦＴアレイ基板を提供する。 【解決手段】 絶縁性基板（ガラス基板１）上に形成さ
れたゲート電極２と、該ゲート電極２上に形成されたゲ
ート絶縁膜３と、該ゲート絶縁膜３上に形成されたｎ型
の不純物を含む第１のｎ型半導体層（第１のｎ層５ａ）
と、該第１のｎ層５ａ上に形成された真性半導体層（ｉ
層４）と、該ｉ層４上に形成されたｎ型の不純物を含む
第２のｎ型半導体層（第２のｎ層５ｂ）と、該第２のｎ
層５ｂ上に形成された金属からなるソース電極８および
ドレイン電極７とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリックス型表
示装置に用いられる半導体薄膜トランジスタおよび該半
導体薄膜トランジスタを含む半導体薄膜トランジスタア
レイ基板に関する。
示装置に用いられる半導体薄膜トランジスタおよび該半
導体薄膜トランジスタを含む半導体薄膜トランジスタア
レイ基板に関する。
【０００２】
【従来の技術】マトリックス型表示装置は、通常、半導
体薄膜トランジスタアレイ基板（以下、「ＴＦＴアレイ
基板」という）と、対向基板と、前記ＴＦＴアレイ基板
および対向基板のあいだに設けられた液晶などの表示材
料とからなり、該表示材料に選択的に電圧が印加される
ように構成されている。
体薄膜トランジスタアレイ基板（以下、「ＴＦＴアレイ
基板」という）と、対向基板と、前記ＴＦＴアレイ基板
および対向基板のあいだに設けられた液晶などの表示材
料とからなり、該表示材料に選択的に電圧が印加される
ように構成されている。
【０００３】前記対向基板は、たとえば、透明な絶縁性
基板と、該絶縁性基板上に設けられたカラーフィルター
およびブラックマトリクスなどからなる。
基板と、該絶縁性基板上に設けられたカラーフィルター
およびブラックマトリクスなどからなる。
【０００４】一方、前記ＴＦＴアレイ基板は、たとえ
ば、透明な絶縁性基板と、該絶縁性基板上に並設された
複数のゲート配線と、該ゲート配線上に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜を介して前記ゲート配線と
交差する複数のソース配線と、前記ゲート配線およびソ
ース配線の交差部に設けられた半導体薄膜トランジスタ
（以下、「ＴＦＴ」という）と、該ＴＦＴに電気的に接
続され、透明導電膜からなる画素電極と、該画素電極と
絶縁膜を介して対向することにより保持容量を形成する
保持容量電極線（以下、「Ｃｓ配線」という）とからな
る。なお、Ｃｓ配線を設ける代わりに、絶縁膜を介して
画素電極と対向するようにゲート配線を形成することに
より、保持容量を形成してもよい。
ば、透明な絶縁性基板と、該絶縁性基板上に並設された
複数のゲート配線と、該ゲート配線上に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜を介して前記ゲート配線と
交差する複数のソース配線と、前記ゲート配線およびソ
ース配線の交差部に設けられた半導体薄膜トランジスタ
（以下、「ＴＦＴ」という）と、該ＴＦＴに電気的に接
続され、透明導電膜からなる画素電極と、該画素電極と
絶縁膜を介して対向することにより保持容量を形成する
保持容量電極線（以下、「Ｃｓ配線」という）とからな
る。なお、Ｃｓ配線を設ける代わりに、絶縁膜を介して
画素電極と対向するようにゲート配線を形成することに
より、保持容量を形成してもよい。
【０００５】前記ＴＦＴは、たとえば、絶縁性基板上に
形成されたゲート電極と、該ゲート電極上に形成された
ゲート絶縁膜と、該ゲート絶縁膜上に形成されたｎ型の
不純物を含むｎ型半導体層（以下、「ｎ層」という）
と、該ｎ型半導体層上に形成された真性半導体層（以
下、「ｉ層」という）と、該真性半導体層上に形成され
た金属からなるソース電極およびドレイン電極とからな
る。
形成されたゲート電極と、該ゲート電極上に形成された
ゲート絶縁膜と、該ゲート絶縁膜上に形成されたｎ型の
不純物を含むｎ型半導体層（以下、「ｎ層」という）
と、該ｎ型半導体層上に形成された真性半導体層（以
下、「ｉ層」という）と、該真性半導体層上に形成され
た金属からなるソース電極およびドレイン電極とからな
る。
【０００６】図５は、従来のＴＦＴアレイ基板の等価回
路の一例を示す説明図である。図５において、１０はＴ
ＦＴ、１１は保持容量（以下、「Ｃｓ容量」という）、
５１G1、５１G2、５１G3はゲート配線（「走査信号線」
とも呼ばれる）、５２S3、５２S2、５２S1はソース配線
（「映像信号線」とも呼ばれる）、５３Cs1 、５
３Cs2 、５３Cs3 はＣｓ配線を示す。各画素は、ゲート
配線５１G1、５１G2、５１G3およびソース配線５２S1、
５２S2、５２S3を境界線とする。なお、分かりやすくす
るために、図５には９画素のみ示されている。
路の一例を示す説明図である。図５において、１０はＴ
ＦＴ、１１は保持容量（以下、「Ｃｓ容量」という）、
５１G1、５１G2、５１G3はゲート配線（「走査信号線」
とも呼ばれる）、５２S3、５２S2、５２S1はソース配線
（「映像信号線」とも呼ばれる）、５３Cs1 、５
３Cs2 、５３Cs3 はＣｓ配線を示す。各画素は、ゲート
配線５１G1、５１G2、５１G3およびソース配線５２S1、
５２S2、５２S3を境界線とする。なお、分かりやすくす
るために、図５には９画素のみ示されている。
【０００７】画素電極（図示せず）は、ＩＴＯ（indium
tin oxide）などからなる透明電極である。ＴＦＴ１０
は、スイッチング素子として設けられ、画素電極への電
荷の充電および放電を制御する。ＴＦＴ１０のオンおよ
びオフは、ゲート配線５１G1、５１G2、５１G3に入力さ
れたゲート信号が各ＴＦＴ１０に入力されることにより
実施される。なお、ゲート配線５１G1、５１G2、５１G3
の、ＴＦＴ１０に電気的に接続される箇所はゲート電極
として機能する。さらに、画素電極は、ＴＦＴ１０を介
して各ソース配線５２S1、５２S2、５２S3と電気的に接
続される。なお、ソース配線の、ＴＦＴ１０に電気的に
接続される箇所は、ソース電極として機能する。
tin oxide）などからなる透明電極である。ＴＦＴ１０
は、スイッチング素子として設けられ、画素電極への電
荷の充電および放電を制御する。ＴＦＴ１０のオンおよ
びオフは、ゲート配線５１G1、５１G2、５１G3に入力さ
れたゲート信号が各ＴＦＴ１０に入力されることにより
実施される。なお、ゲート配線５１G1、５１G2、５１G3
の、ＴＦＴ１０に電気的に接続される箇所はゲート電極
として機能する。さらに、画素電極は、ＴＦＴ１０を介
して各ソース配線５２S1、５２S2、５２S3と電気的に接
続される。なお、ソース配線の、ＴＦＴ１０に電気的に
接続される箇所は、ソース電極として機能する。
【０００８】ソース配線に入力される映像信号の信号レ
ベルの大小により、画素電極に充電される電荷量が変化
し、画素電極の電位が設定される。対向基板に対向電極
が設けられているばあい、画素電極および対向電極間の
電位差に応じて画素ごとに液晶の配列の変位量が変わ
り、表示装置の裏面から照射される光の透過光量が変わ
る。したがって、ソース配線の信号レベルを制御するこ
とで、各画素の透過光量が選択的に変化し、該変化が映
像として表示される。
ベルの大小により、画素電極に充電される電荷量が変化
し、画素電極の電位が設定される。対向基板に対向電極
が設けられているばあい、画素電極および対向電極間の
電位差に応じて画素ごとに液晶の配列の変位量が変わ
り、表示装置の裏面から照射される光の透過光量が変わ
る。したがって、ソース配線の信号レベルを制御するこ
とで、各画素の透過光量が選択的に変化し、該変化が映
像として表示される。
【０００９】映像の品質を高めるには、ゲート配線など
に入力される走査信号の信号レベルの変化による各画素
の電位の変動をできるだけ小さくする必要がある。前記
電位の変動を小さくするために、画素電極にＣｓ容量１
１を設け、各画素の総容量を大きくするばあいがある。
Ｃｓ容量１１は、対向電極と同電位のＣｓ配線を絶縁膜
を介して画素電極上に設けることにより形成される。
に入力される走査信号の信号レベルの変化による各画素
の電位の変動をできるだけ小さくする必要がある。前記
電位の変動を小さくするために、画素電極にＣｓ容量１
１を設け、各画素の総容量を大きくするばあいがある。
Ｃｓ容量１１は、対向電極と同電位のＣｓ配線を絶縁膜
を介して画素電極上に設けることにより形成される。
【００１０】つぎに、従来のＴＦＴアレイ基板の各画素
のレイアウトの一例を示す。図６は、従来のＴＦＴアレ
イ基板に含まれる１つの画素およびその周辺部の一例を
示す説明図である。さらに、図７は、図６に示されるＴ
ＦＴのＡ−Ａ線断面説明図である。図６および図７にお
いて、１はガラス基板、２はゲート電極、３はゲート絶
縁膜、４はｉ層、５はｎ層、６は画素電極、７はドレイ
ン電極、８はソース電極、９は絶縁膜、１３はゲート配
線、１４はソース配線、１５はＣｓ配線、１６は、ｉ層
およびｎ層からなる半導体層を示す。
のレイアウトの一例を示す。図６は、従来のＴＦＴアレ
イ基板に含まれる１つの画素およびその周辺部の一例を
示す説明図である。さらに、図７は、図６に示されるＴ
ＦＴのＡ−Ａ線断面説明図である。図６および図７にお
いて、１はガラス基板、２はゲート電極、３はゲート絶
縁膜、４はｉ層、５はｎ層、６は画素電極、７はドレイ
ン電極、８はソース電極、９は絶縁膜、１３はゲート配
線、１４はソース配線、１５はＣｓ配線、１６は、ｉ層
およびｎ層からなる半導体層を示す。
【００１１】つぎに、従来のＴＦＴアレイ基板のＴＦＴ
の製法の一例について説明する。図８、図９、図１０お
よび図１１は、従来の製造中のＴＦＴの一例を示す工程
断面説明図である。図８、図９、図１０および図１１に
おいて、図６および図７と同一の箇所は同じ符号を用い
て示す。
の製法の一例について説明する。図８、図９、図１０お
よび図１１は、従来の製造中のＴＦＴの一例を示す工程
断面説明図である。図８、図９、図１０および図１１に
おいて、図６および図７と同一の箇所は同じ符号を用い
て示す。
【００１２】まず、図８（ａ）に示されるように、ガラ
ス基板１上にゲート電極となる金属膜８２を形成し、図
８（ｂ）に示されるように、レジストパターン８０を現
像したのち金属膜８２をエッチングしてゲート電極２を
形成する。前記レジストパターンを除去したのち、図８
（ｃ）に示されるように、下からゲート絶縁膜３、ｉ層
となる第１の半導体層８４、およびｎ層となる第２の半
導体層８５を成膜する。ついで、図９（ａ）に示される
ように、レジストパターン８０を現像し、第１の半導体
層８４および第２の半導体層８５をエッチングしてｉ層
４およびｎ層５を形成する。前記レジストパターンを除
去したのち、図９（ｂ）に示されるように、画素電極と
なるＩＴＯ薄膜８６を形成し、図９（ｃ）に示されるよ
うに、レジストパターン８０を現像し、ＩＴＯ薄膜８６
をエッチングして画素電極６を形成する。前記レジスト
パターンを除去したのち、図１０（ａ）に示されるよう
に、ソース電極およびドレイン電極となる金属膜８７を
形成し、図１０（ｂ）に示されるように、レジストパタ
ーン８０を現像し、金属膜８７をエッチングしてソース
電極７およびドレイン電極８を形成する。さらに、ＴＦ
Ｔのバックチャネル側のすべてのｎ層５およびｉ層４の
一部をエッチング（「バックチャネルエッチ」ともい
う）して、図１１（ａ）に示されるように前記レジスト
パターンを除去したのち、図１１（ｂ）に示されるよう
に、絶縁膜９を成膜する。なお、製造工程中に前記バッ
クチャネルエッチが行われるＴＦＴをバックチャネルエ
ッチ型ＴＦＴという。
ス基板１上にゲート電極となる金属膜８２を形成し、図
８（ｂ）に示されるように、レジストパターン８０を現
像したのち金属膜８２をエッチングしてゲート電極２を
形成する。前記レジストパターンを除去したのち、図８
（ｃ）に示されるように、下からゲート絶縁膜３、ｉ層
となる第１の半導体層８４、およびｎ層となる第２の半
導体層８５を成膜する。ついで、図９（ａ）に示される
ように、レジストパターン８０を現像し、第１の半導体
層８４および第２の半導体層８５をエッチングしてｉ層
４およびｎ層５を形成する。前記レジストパターンを除
去したのち、図９（ｂ）に示されるように、画素電極と
なるＩＴＯ薄膜８６を形成し、図９（ｃ）に示されるよ
うに、レジストパターン８０を現像し、ＩＴＯ薄膜８６
をエッチングして画素電極６を形成する。前記レジスト
パターンを除去したのち、図１０（ａ）に示されるよう
に、ソース電極およびドレイン電極となる金属膜８７を
形成し、図１０（ｂ）に示されるように、レジストパタ
ーン８０を現像し、金属膜８７をエッチングしてソース
電極７およびドレイン電極８を形成する。さらに、ＴＦ
Ｔのバックチャネル側のすべてのｎ層５およびｉ層４の
一部をエッチング（「バックチャネルエッチ」ともい
う）して、図１１（ａ）に示されるように前記レジスト
パターンを除去したのち、図１１（ｂ）に示されるよう
に、絶縁膜９を成膜する。なお、製造工程中に前記バッ
クチャネルエッチが行われるＴＦＴをバックチャネルエ
ッチ型ＴＦＴという。
【００１３】つぎに、従来のＴＦＴの構造および機能に
ついて図面を参照しつつ説明する。図７に示されるＴＦ
Ｔにおいて、画素電極６に電荷を充電するばあいについ
て説命する。ゲート電極２に、たとえば２０Ｖ前後の正
の電圧を印加することにより、ＴＦＴをオン状態にす
る。このとき、ソース電極８に、たとえば９Ｖ程度の電
圧を印加しておくことにより、ドレイン電極７および画
素電極６は、９Ｖ近くにまで充電される。その後、画素
電極の電位が充分に上昇したところで、ゲート電極２
に、−５Ｖ程度の負の電圧を印加し、ＴＦＴをオフ状態
にする。その結果、画素電極に電荷が充電されるととも
に、当該画素電極を含む画素に電荷が閉じ込められる。
ついて図面を参照しつつ説明する。図７に示されるＴＦ
Ｔにおいて、画素電極６に電荷を充電するばあいについ
て説命する。ゲート電極２に、たとえば２０Ｖ前後の正
の電圧を印加することにより、ＴＦＴをオン状態にす
る。このとき、ソース電極８に、たとえば９Ｖ程度の電
圧を印加しておくことにより、ドレイン電極７および画
素電極６は、９Ｖ近くにまで充電される。その後、画素
電極の電位が充分に上昇したところで、ゲート電極２
に、−５Ｖ程度の負の電圧を印加し、ＴＦＴをオフ状態
にする。その結果、画素電極に電荷が充電されるととも
に、当該画素電極を含む画素に電荷が閉じ込められる。
【００１４】前述の電荷の充電にかかわる動作におい
て、画素電極の電位の上昇する程度は、画素電極６に接
続されるＣｓ容量を含む画素容量の大きさと、ＴＦＴの
オン抵抗（オン状態におけるＴＦＴの抵抗値）に大きく
依存する。図１２は、図７のＴＦＴのチャネル付近を示
す断面説明図である。図１３は、図１２のＴＦＴの抵抗
を等価的に示す説明図である。図１２および図１３にお
いて、図７と同一の箇所は同じ符号を用いて示す。さら
に、図１４は、図１３の抵抗を示す説明図である。従来
のＴＦＴにおいて、ＴＦＴのオン抵抗は、図１２のよう
に、ＴＦＴのチャネル付近の断面を切り出し、図１３の
ように、断面構造に対応させ、抵抗を成分ごとに分離し
て考えることができる。すなわち、オン抵抗としては、
ソース電極側の抵抗（Ｒss）１３１と、チャネル部の抵
抗（Ｒsc）１３２と、ドレイン電極側の抵抗（Ｒsd）１
３３がある。ドレイン電極７およびソース電極８は金属
からなり、ドレイン電極７およびソース電極８下部に設
けたｎ層５の抵抗は、前記Ｒss１３１、Ｒsc１３２およ
びＲsd１３３に比べると充分に小さいため、ｎ層５の抵
抗はＴＦＴのオン抵抗としては無視できるレベルであ
る。したがって、ゲート電極に電圧を印加している状態
のＴＦＴは、図１４に示すように、ドレイン電極側にＲ
sd１３３、チャネル部にＲsc１３２、ソース電極側にＲ
ss１３１を接続した等価回路として示される。従来のＴ
ＦＴにおいては、Ｒss１３１およびＲsd１３３が大きい
ため、オン抵抗が大きく、所定時間内に画素電極を充分
に充電できないという問題がある。また、Ｒss１３１お
よびＲsd１３３を小さくする目的で、ｉ層の厚さを薄く
すると、前記バックチャネルエッチ時に、チャネル部と
して残すべき部分のｉ層の一部がエッチングされ、残っ
たチャネル部のｉ層の厚さは、ソース電極下部またはド
レイン電極下部のｉ層の厚さよりもさらに薄くなる。
て、画素電極の電位の上昇する程度は、画素電極６に接
続されるＣｓ容量を含む画素容量の大きさと、ＴＦＴの
オン抵抗（オン状態におけるＴＦＴの抵抗値）に大きく
依存する。図１２は、図７のＴＦＴのチャネル付近を示
す断面説明図である。図１３は、図１２のＴＦＴの抵抗
を等価的に示す説明図である。図１２および図１３にお
いて、図７と同一の箇所は同じ符号を用いて示す。さら
に、図１４は、図１３の抵抗を示す説明図である。従来
のＴＦＴにおいて、ＴＦＴのオン抵抗は、図１２のよう
に、ＴＦＴのチャネル付近の断面を切り出し、図１３の
ように、断面構造に対応させ、抵抗を成分ごとに分離し
て考えることができる。すなわち、オン抵抗としては、
ソース電極側の抵抗（Ｒss）１３１と、チャネル部の抵
抗（Ｒsc）１３２と、ドレイン電極側の抵抗（Ｒsd）１
３３がある。ドレイン電極７およびソース電極８は金属
からなり、ドレイン電極７およびソース電極８下部に設
けたｎ層５の抵抗は、前記Ｒss１３１、Ｒsc１３２およ
びＲsd１３３に比べると充分に小さいため、ｎ層５の抵
抗はＴＦＴのオン抵抗としては無視できるレベルであ
る。したがって、ゲート電極に電圧を印加している状態
のＴＦＴは、図１４に示すように、ドレイン電極側にＲ
sd１３３、チャネル部にＲsc１３２、ソース電極側にＲ
ss１３１を接続した等価回路として示される。従来のＴ
ＦＴにおいては、Ｒss１３１およびＲsd１３３が大きい
ため、オン抵抗が大きく、所定時間内に画素電極を充分
に充電できないという問題がある。また、Ｒss１３１お
よびＲsd１３３を小さくする目的で、ｉ層の厚さを薄く
すると、前記バックチャネルエッチ時に、チャネル部と
して残すべき部分のｉ層の一部がエッチングされ、残っ
たチャネル部のｉ層の厚さは、ソース電極下部またはド
レイン電極下部のｉ層の厚さよりもさらに薄くなる。
【００１５】図１５は、残ったｉ層の厚さ（ｉ層残厚）
とチャネル部の抵抗（Ｒsc）との関係を示すグラフであ
る。図１５において、縦軸はＲsc（a.u ）、横軸はｉ層
残厚（nm）を示す。
とチャネル部の抵抗（Ｒsc）との関係を示すグラフであ
る。図１５において、縦軸はＲsc（a.u ）、横軸はｉ層
残厚（nm）を示す。
【００１６】図１５に示すように、残ったチャネル部の
ｉ層の厚さが薄くなると、チャネル部の抵抗Ｒscが増大
し、ＴＦＴ全体としては、オン抵抗を低減できない。し
たがって、従来のＴＦＴ構造では、ＲscおよびＲssを低
減し、ＴＦＴ特性を改善することが困難であるという問
題がある。
ｉ層の厚さが薄くなると、チャネル部の抵抗Ｒscが増大
し、ＴＦＴ全体としては、オン抵抗を低減できない。し
たがって、従来のＴＦＴ構造では、ＲscおよびＲssを低
減し、ＴＦＴ特性を改善することが困難であるという問
題がある。
【００１７】
【発明が解決しようとする課題】（１）従来のＴＦＴア
レイ基板におけるＴＦＴ構造では、ＴＦＴのソース電極
側およびドレイン電極側に大きな直列抵抗が接続されて
いることになり、ＴＦＴのオン抵抗が高い。したがっ
て、画素を所定の電位に充電するために必要な時間が長
かった。さらに、ＴＦＴ−ＬＣＤ（ＴＦＴを含む液晶表
示装置）のゲート配線の数が、ＸＧＡ（１６８本）から
ＳＸＧＡ（１０２４本）、ＵＸＧＡ（１２００本）と増
加するにしたがって、１画素当たりに割り当てられた充
電時間が短くなる。その結果、所定時間内に充分な充電
ができにくくなり、表示品質が低下する。
レイ基板におけるＴＦＴ構造では、ＴＦＴのソース電極
側およびドレイン電極側に大きな直列抵抗が接続されて
いることになり、ＴＦＴのオン抵抗が高い。したがっ
て、画素を所定の電位に充電するために必要な時間が長
かった。さらに、ＴＦＴ−ＬＣＤ（ＴＦＴを含む液晶表
示装置）のゲート配線の数が、ＸＧＡ（１６８本）から
ＳＸＧＡ（１０２４本）、ＵＸＧＡ（１２００本）と増
加するにしたがって、１画素当たりに割り当てられた充
電時間が短くなる。その結果、所定時間内に充分な充電
ができにくくなり、表示品質が低下する。
【００１８】（２）また、ＴＦＴ特性は、ソース電極ま
たはドレイン電極下部のｉ層の厚さ、およびｉ層残厚の
影響を大きくうける。バックチャネルエッチにおいて
は、ＬＣＤの表示領域に相当する箇所の基板面内すべて
のＴＦＴのバックチャネル側ｎ層を全部除去する必要が
ある。したがって、通常、ｎ層の膜厚分布とエッチング
分布とを考慮し、平均的な厚さのｎ層をすべて除去する
のに必要な時間よりもかなり長めにエッチング時間を設
定する必要がある。その結果、ＴＦＴのチャネル部にお
けるｉ層も深くエッチングされ、かつ、ｉ層残厚の分布
にも不均一性が生じる。バックチャネルエッチ後のチャ
ネル部のｉ層残厚が薄くなると、図１５に示されるよう
にチャネル部の抵抗が増加するため、ｉ層はあまり薄膜
化することができない。すなわち、ｉ層の厚さはチャネ
ルエッチ後のチャネル部のｉ層残厚がある厚さ以上であ
る必要性がある。しかし、ｉ層の厚さを厚くすると、前
述の（１）に記載されるように、ソース電極側およびド
レイン電極側の直列抵抗が大きくなるという構造的な問
題がある。
たはドレイン電極下部のｉ層の厚さ、およびｉ層残厚の
影響を大きくうける。バックチャネルエッチにおいて
は、ＬＣＤの表示領域に相当する箇所の基板面内すべて
のＴＦＴのバックチャネル側ｎ層を全部除去する必要が
ある。したがって、通常、ｎ層の膜厚分布とエッチング
分布とを考慮し、平均的な厚さのｎ層をすべて除去する
のに必要な時間よりもかなり長めにエッチング時間を設
定する必要がある。その結果、ＴＦＴのチャネル部にお
けるｉ層も深くエッチングされ、かつ、ｉ層残厚の分布
にも不均一性が生じる。バックチャネルエッチ後のチャ
ネル部のｉ層残厚が薄くなると、図１５に示されるよう
にチャネル部の抵抗が増加するため、ｉ層はあまり薄膜
化することができない。すなわち、ｉ層の厚さはチャネ
ルエッチ後のチャネル部のｉ層残厚がある厚さ以上であ
る必要性がある。しかし、ｉ層の厚さを厚くすると、前
述の（１）に記載されるように、ソース電極側およびド
レイン電極側の直列抵抗が大きくなるという構造的な問
題がある。
【００１９】本発明は、前述のような問題を解決するた
めになされたもので、ＴＦＴのオン抵抗を低減できる構
造を有するＴＦＴを提供し、駆動能力および表示面内に
おけるＴＦＴ特性の均一性を高めることにより、表示品
質の高いＴＦＴ−ＬＣＤを実現しうるＴＦＴアレイ基板
を提供することを目的とする。
めになされたもので、ＴＦＴのオン抵抗を低減できる構
造を有するＴＦＴを提供し、駆動能力および表示面内に
おけるＴＦＴ特性の均一性を高めることにより、表示品
質の高いＴＦＴ−ＬＣＤを実現しうるＴＦＴアレイ基板
を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明のＴＦＴは、絶縁
性基板上に形成されたゲート電極と、該ゲート電極上に
形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成さ
れたｎ型の不純物を含む第１のｎ型半導体層と、該ｎ型
半導体層上に形成された真性半導体層と、該真性半導体
層上に形成されたｎ型の不純物を含む第２のｎ型半導体
層と、該第２のｎ型半導体層上に形成された金属からな
るソース電極およびドレイン電極とからなるものであ
る。
性基板上に形成されたゲート電極と、該ゲート電極上に
形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成さ
れたｎ型の不純物を含む第１のｎ型半導体層と、該ｎ型
半導体層上に形成された真性半導体層と、該真性半導体
層上に形成されたｎ型の不純物を含む第２のｎ型半導体
層と、該第２のｎ型半導体層上に形成された金属からな
るソース電極およびドレイン電極とからなるものであ
る。
【００２１】本発明のＴＦＴは、絶縁性基板上に形成さ
れたゲート電極と、該ゲート電極上に形成されたゲート
絶縁膜と、該ゲート絶縁膜上に形成された第１の真性半
導体層と、該第１の真性半導体層上に形成されたｎ型の
不純物を含む第１のｎ型半導体層と、該第１のｎ型半導
体層上に形成された第２の真性半導体層と、該第２の真
性半導体層上に形成されたｎ型の不純物を含む第２のｎ
型半導体層と、該第２のｎ型半導体層上に形成された金
属からなるソース電極およびドレイン電極とからなるも
のである。
れたゲート電極と、該ゲート電極上に形成されたゲート
絶縁膜と、該ゲート絶縁膜上に形成された第１の真性半
導体層と、該第１の真性半導体層上に形成されたｎ型の
不純物を含む第１のｎ型半導体層と、該第１のｎ型半導
体層上に形成された第２の真性半導体層と、該第２の真
性半導体層上に形成されたｎ型の不純物を含む第２のｎ
型半導体層と、該第２のｎ型半導体層上に形成された金
属からなるソース電極およびドレイン電極とからなるも
のである。
【００２２】本発明のＴＦＴは、絶縁性基板上に形成さ
れたゲート電極と、該ゲート電極上に形成されたゲート
絶縁膜と、最上層がｎ型の不純物を含むｎ型半導体層と
なるように前記ゲート絶縁膜上に交互に形成された少な
くとも１つの真性半導体層および複数のｎ型半導体層
と、最上層のｎ型半導体層上に形成された金属からなる
ソース電極およびドレイン電極とからなるものである。
れたゲート電極と、該ゲート電極上に形成されたゲート
絶縁膜と、最上層がｎ型の不純物を含むｎ型半導体層と
なるように前記ゲート絶縁膜上に交互に形成された少な
くとも１つの真性半導体層および複数のｎ型半導体層
と、最上層のｎ型半導体層上に形成された金属からなる
ソース電極およびドレイン電極とからなるものである。
【００２３】本発明のＴＦＴは、絶縁性基板上に形成さ
れたゲート電極と、該ゲート電極上に形成されたゲート
絶縁膜と、最上層がｎ型の不純物を含むｎ型半導体層と
なるように前記ゲート絶縁膜上に交互に形成された複数
の真性半導体層および複数のｎ型半導体層と、最上層の
ｎ型半導体層上に形成された金属からなるソース電極お
よびドレイン電極とからなるものである。
れたゲート電極と、該ゲート電極上に形成されたゲート
絶縁膜と、最上層がｎ型の不純物を含むｎ型半導体層と
なるように前記ゲート絶縁膜上に交互に形成された複数
の真性半導体層および複数のｎ型半導体層と、最上層の
ｎ型半導体層上に形成された金属からなるソース電極お
よびドレイン電極とからなるものである。
【００２４】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項１記載のバ
ックチャネルエッチ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項１記載のバ
ックチャネルエッチ型ＴＦＴである。
【００２５】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項１記載のバックチャネルエッ
チ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項１記載のバックチャネルエッ
チ型ＴＦＴである。
【００２６】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項２記載のバ
ックチャネルエッチ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項２記載のバ
ックチャネルエッチ型ＴＦＴである。
【００２７】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項２記載のバックチャネルエッ
チ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項２記載のバックチャネルエッ
チ型ＴＦＴである。
【００２８】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項３記載のバ
ックチャネルエッチ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項３記載のバ
ックチャネルエッチ型ＴＦＴである。
【００２９】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項３記載のバックチャネルエッ
チ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項３記載のバックチャネルエッ
チ型ＴＦＴである。
【００３０】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項４記載のバ
ックチャネルエッチ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなる画素電極と、該画素電極と絶縁
膜を介して対向することにより保持容量を形成する保持
容量電極線とからなるマトリックス型表示装置用のＴＦ
Ｔアレイ基板であって、前記ＴＦＴが請求項４記載のバ
ックチャネルエッチ型ＴＦＴである。
【００３１】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項４記載のバックチャネルエッ
チ型ＴＦＴである。
性基板と、該絶縁性基板上に並設された複数のゲート配
線と、該ゲート配線上に形成されたゲート絶縁膜と、該
ゲート絶縁膜を介して前記ゲート配線と交差する複数の
ソース配線と、前記ゲート配線およびソース配線の交差
部に設けられたＴＦＴと、該ＴＦＴに電気的に接続さ
れ、透明導電膜からなり、絶縁膜を介してゲート配線と
対向することにより保持容量を形成する画素電極とから
なるマトリックス型表示装置用のＴＦＴアレイ基板であ
って、前記ＴＦＴが請求項４記載のバックチャネルエッ
チ型ＴＦＴである。
【００３２】
【発明の実施の形態】つぎに、本発明のＴＦＴおよび該
ＴＦＴを含むＴＦＴアレイ基板の実施の形態を説明す
る。
ＴＦＴを含むＴＦＴアレイ基板の実施の形態を説明す
る。
【００３３】実施の形態１．図面を参照しつつ、本発明
のＴＦＴおよび該ＴＦＴを含むＴＦＴアレイ基板の実施
の形態１を説明する。
のＴＦＴおよび該ＴＦＴを含むＴＦＴアレイ基板の実施
の形態１を説明する。
【００３４】図１は、本発明のＴＦＴの実施の形態１を
示す断面説明図である。図１において、図７と同一の箇
所は同じ符号用いて示し、説明を省略する。さらに、５
ａは第１のｎ層、５ｂは第２のｎ層を示す。本実施の形
態におけるＴＦＴは、半導体層が複数のｎ層と少なくと
も１つのｉ層からなる点以外は、従来のＴＦＴと同一の
ものである。すなわち、本実施の形態におけるＴＦＴ
は、半導体層が第１のｎ層５ａ、ｉ層４および第２のｎ
層５ｂからなる。なお、本実施の形態におけるＴＦＴの
半導体層の厚さは、従来のＴＦＴの半導体層の厚さとほ
ぼ同じである。
示す断面説明図である。図１において、図７と同一の箇
所は同じ符号用いて示し、説明を省略する。さらに、５
ａは第１のｎ層、５ｂは第２のｎ層を示す。本実施の形
態におけるＴＦＴは、半導体層が複数のｎ層と少なくと
も１つのｉ層からなる点以外は、従来のＴＦＴと同一の
ものである。すなわち、本実施の形態におけるＴＦＴ
は、半導体層が第１のｎ層５ａ、ｉ層４および第２のｎ
層５ｂからなる。なお、本実施の形態におけるＴＦＴの
半導体層の厚さは、従来のＴＦＴの半導体層の厚さとほ
ぼ同じである。
【００３５】つぎに、本実施の形態におけるＴＦＴの製
法について説明する。
法について説明する。
【００３６】図２は、本発明のＴＦＴの実施の形態１に
おける製造中のＴＦＴを示す工程断面説明図である。図
２において、図１と同一の箇所は同じ符号を用いて示
す。実施の形態１におけるＴＦＴの製法は、ガラス基板
１上にゲート電極２を形成するところまでは、従来のＴ
ＦＴの製法と全く同様である。前記ゲート電極２を形成
した後、図２（ａ）に示されるように、ゲート電極２上
に、ゲート絶縁膜３、第１のｎ層となる第１の半導体層
２１、ｉ層となる第２の半導体層２２、および第２のｎ
層となる第３の半導体層２３を成膜する。つぎに、図２
（ｂ）に示されるように、ＴＦＴのチャネルとなる部分
にレジストパターン２０を現像し、図２（ｃ）に示され
るように、レジストパターンで覆われた部分以外の第１
の半導体層２１、第２の半導体層２２および第３の半導
体層２３をエッチングする。その後は、従来のＴＦＴの
製法と全く同様の方法でＴＦＴを形成する。
おける製造中のＴＦＴを示す工程断面説明図である。図
２において、図１と同一の箇所は同じ符号を用いて示
す。実施の形態１におけるＴＦＴの製法は、ガラス基板
１上にゲート電極２を形成するところまでは、従来のＴ
ＦＴの製法と全く同様である。前記ゲート電極２を形成
した後、図２（ａ）に示されるように、ゲート電極２上
に、ゲート絶縁膜３、第１のｎ層となる第１の半導体層
２１、ｉ層となる第２の半導体層２２、および第２のｎ
層となる第３の半導体層２３を成膜する。つぎに、図２
（ｂ）に示されるように、ＴＦＴのチャネルとなる部分
にレジストパターン２０を現像し、図２（ｃ）に示され
るように、レジストパターンで覆われた部分以外の第１
の半導体層２１、第２の半導体層２２および第３の半導
体層２３をエッチングする。その後は、従来のＴＦＴの
製法と全く同様の方法でＴＦＴを形成する。
【００３７】本実施の形態におけるＴＦＴは、半導体層
の厚さが従来のＴＦＴの半導体層の厚さとほぼ同じであ
り、かつ、半導体層が２つのｎ層と１つのｉ層とからな
る。したがって、バックチャネルエッチ後にチャネル部
に残る半導体層の厚さを従来の半導体層と同レベルにし
つつ、ソース電極およびドレイン電極下部におけるｉ層
を薄膜化することができる。その結果、ソース電極側の
抵抗およびドレイン電極側の抵抗が低くなり、ＴＦＴの
オン抵抗が小さくなり、ＴＦＴの駆動能力があがる。
の厚さが従来のＴＦＴの半導体層の厚さとほぼ同じであ
り、かつ、半導体層が２つのｎ層と１つのｉ層とからな
る。したがって、バックチャネルエッチ後にチャネル部
に残る半導体層の厚さを従来の半導体層と同レベルにし
つつ、ソース電極およびドレイン電極下部におけるｉ層
を薄膜化することができる。その結果、ソース電極側の
抵抗およびドレイン電極側の抵抗が低くなり、ＴＦＴの
オン抵抗が小さくなり、ＴＦＴの駆動能力があがる。
【００３８】さらに、本実施の形態におけるＴＦＴを用
いてＴＦＴアレイ基板を形成し、マトリックス型表示装
置、たとえばＴＦＴ−ＬＣＤを形成したばあい、表示品
質の高いＴＦＴ−ＬＣＤをうることができる。
いてＴＦＴアレイ基板を形成し、マトリックス型表示装
置、たとえばＴＦＴ−ＬＣＤを形成したばあい、表示品
質の高いＴＦＴ−ＬＣＤをうることができる。
【００３９】また、実施の形態１においては、半導体層
が２つのｎ層と１つのｉ層とからなるばあいを示したが
これに限定されず、半導体層が複数のｎ層と少なくとも
１つのｉ層とから形成されていればよい。ただし、半導
体層の最上層はｎ層である。
が２つのｎ層と１つのｉ層とからなるばあいを示したが
これに限定されず、半導体層が複数のｎ層と少なくとも
１つのｉ層とから形成されていればよい。ただし、半導
体層の最上層はｎ層である。
【００４０】実施の形態２．つぎに、本発明のＴＦＴお
よび該ＴＦＴを含むＴＦＴアレイ基板の実施の形態２を
図面を参照しつつ説明する。
よび該ＴＦＴを含むＴＦＴアレイ基板の実施の形態２を
図面を参照しつつ説明する。
【００４１】図３は、本発明のＴＦＴの実施の形態２を
示す断面説明図である。図３において、図１と同一の箇
所は同じ符号用いて示し、説明を省略する。さらに、４
ａは第１のｉ層、４ｂは第２のｉ層を示す。本実施の形
態におけるＴＦＴは、半導体層が複数のｎ層および複数
のｉ層からなる点以外は、従来のＴＦＴと同一のもので
ある。すなわち、本実施の形態におけるＴＦＴは、半導
体層が第１のｉ層４ａ、第１のｎ層５ａ、第２のｉ層４
ｂおよび第２のｎ層５ｂからなる。なお、本実施の形態
におけるＴＦＴの半導体層の厚さは、従来のＴＦＴの半
導体層の厚さとほぼ同じである。
示す断面説明図である。図３において、図１と同一の箇
所は同じ符号用いて示し、説明を省略する。さらに、４
ａは第１のｉ層、４ｂは第２のｉ層を示す。本実施の形
態におけるＴＦＴは、半導体層が複数のｎ層および複数
のｉ層からなる点以外は、従来のＴＦＴと同一のもので
ある。すなわち、本実施の形態におけるＴＦＴは、半導
体層が第１のｉ層４ａ、第１のｎ層５ａ、第２のｉ層４
ｂおよび第２のｎ層５ｂからなる。なお、本実施の形態
におけるＴＦＴの半導体層の厚さは、従来のＴＦＴの半
導体層の厚さとほぼ同じである。
【００４２】つぎに、本実施の形態におけるＴＦＴの製
法について説明する。
法について説明する。
【００４３】図４は、本発明のＴＦＴの実施の形態２に
おける製造中のＴＦＴを示す工程断面説明図である。図
４において、図３と同一の箇所は同じ符号を用いて示
す。実施の形態２におけるＴＦＴの製法は、ガラス基板
１上にゲート電極２を形成するところまでは、従来のＴ
ＦＴの製法と全く同様である。前記ゲート電極２を形成
した後、図４（ａ）に示されるように、ゲート電極２上
に、ゲート絶縁膜３、第１のｉ層となる第１の半導体層
４１、第１のｎ層となる第２の半導体層４２、第２のｉ
層となる第３の半導体層４３および第２のｎ層となる第
４の半導体層４４を順次成膜する。つぎに、図４（ｂ）
に示されるように、ＴＦＴのチャネルとなる部分にレジ
ストパターン４０を現像し、図４（ｃ）に示されるよう
に、レジストパターンで覆われた部分以外の第１の半導
体層４１、第２の半導体層４２、第３の半導体層４３お
よび第４の半導体層４４をエッチングする。その後は、
従来のＴＦＴの製法と全く同様の方法でＴＦＴを形成す
る。
おける製造中のＴＦＴを示す工程断面説明図である。図
４において、図３と同一の箇所は同じ符号を用いて示
す。実施の形態２におけるＴＦＴの製法は、ガラス基板
１上にゲート電極２を形成するところまでは、従来のＴ
ＦＴの製法と全く同様である。前記ゲート電極２を形成
した後、図４（ａ）に示されるように、ゲート電極２上
に、ゲート絶縁膜３、第１のｉ層となる第１の半導体層
４１、第１のｎ層となる第２の半導体層４２、第２のｉ
層となる第３の半導体層４３および第２のｎ層となる第
４の半導体層４４を順次成膜する。つぎに、図４（ｂ）
に示されるように、ＴＦＴのチャネルとなる部分にレジ
ストパターン４０を現像し、図４（ｃ）に示されるよう
に、レジストパターンで覆われた部分以外の第１の半導
体層４１、第２の半導体層４２、第３の半導体層４３お
よび第４の半導体層４４をエッチングする。その後は、
従来のＴＦＴの製法と全く同様の方法でＴＦＴを形成す
る。
【００４４】本実施の形態におけるＴＦＴは、半導体層
の厚さが従来のＴＦＴの半導体層の厚さとほぼ同じであ
り、かつ、半導体層が２つのｉ層と２つのｎ層とからな
る。したがって、バックチャネルエッチ後にチャネル部
に残る半導体層の厚さを従来の半導体層と同レベルにし
つつ、ソース電極およびドレイン電極下部におけるｉ層
を薄膜化することができる。その結果、ソース電極側の
抵抗およびドレイン電極側の抵抗が低くなり、ＴＦＴの
オン抵抗が小さくなり、ＴＦＴの駆動能力があがる。
の厚さが従来のＴＦＴの半導体層の厚さとほぼ同じであ
り、かつ、半導体層が２つのｉ層と２つのｎ層とからな
る。したがって、バックチャネルエッチ後にチャネル部
に残る半導体層の厚さを従来の半導体層と同レベルにし
つつ、ソース電極およびドレイン電極下部におけるｉ層
を薄膜化することができる。その結果、ソース電極側の
抵抗およびドレイン電極側の抵抗が低くなり、ＴＦＴの
オン抵抗が小さくなり、ＴＦＴの駆動能力があがる。
【００４５】さらに、本実施の形態におけるＴＦＴを用
いてＴＦＴアレイ基板を形成し、マトリックス型表示装
置、たとえばＴＦＴ−ＬＣＤを形成したばあい、表示品
質の高いＴＦＴ−ＬＣＤをうることができる。
いてＴＦＴアレイ基板を形成し、マトリックス型表示装
置、たとえばＴＦＴ−ＬＣＤを形成したばあい、表示品
質の高いＴＦＴ−ＬＣＤをうることができる。
【００４６】また、実施の形態２においては、半導体層
が２つのｎ層と２つのｉ層とからなるばあいを示したが
これに限定されず、半導体層が複数のｎ層と複数のｉ層
とから形成されていればよい。ただし、半導体層の最上
層はｎ層である。
が２つのｎ層と２つのｉ層とからなるばあいを示したが
これに限定されず、半導体層が複数のｎ層と複数のｉ層
とから形成されていればよい。ただし、半導体層の最上
層はｎ層である。
【００４７】
【発明の効果】本発明によれば、バックチャネルエッチ
後にチャネル部に残る半導体層の厚さを従来の半導体層
と同レベルにしつつ、ソース電極およびドレイン電極下
部におけるｉ層を薄膜化することができる。したがっ
て、Ｒscを増大させることなく、ＲssおよびＲsdを低く
することができる。そのため、Ｒss、ＲscおよびＲsdか
らなるＴＦＴのオン抵抗を小さくなり、ＴＦＴの駆動能
力が向上する。その結果、ＴＦＴ−ＬＣＤのゲート配線
の数が、ＸＧＡからＳＸＧＡ、ＵＸＧＡと増加していっ
たばあいに、画素電極を充電するために割り当てられた
時間が短縮されても、ＴＦＴの画素電極を充分に高い電
位に充電することができ、ＴＦＴ−ＬＣＤにおいて、高
い表示品質がえられるという効果がある。また、従来の
バックチャネルのエッチング量は従来と同様のままで、
チャネル部に充分な厚さのｉ層を確保することができ
る。その結果、ＬＣＤの表示領域に相当する箇所の基板
面内においてＴＦＴ特性のばらつきが小さく、ＴＦＴ特
性のばらつきが要因となって生じるＴＦＴ−ＬＣＤにお
ける表示特性のばらつきを抑えることができる。
後にチャネル部に残る半導体層の厚さを従来の半導体層
と同レベルにしつつ、ソース電極およびドレイン電極下
部におけるｉ層を薄膜化することができる。したがっ
て、Ｒscを増大させることなく、ＲssおよびＲsdを低く
することができる。そのため、Ｒss、ＲscおよびＲsdか
らなるＴＦＴのオン抵抗を小さくなり、ＴＦＴの駆動能
力が向上する。その結果、ＴＦＴ−ＬＣＤのゲート配線
の数が、ＸＧＡからＳＸＧＡ、ＵＸＧＡと増加していっ
たばあいに、画素電極を充電するために割り当てられた
時間が短縮されても、ＴＦＴの画素電極を充分に高い電
位に充電することができ、ＴＦＴ−ＬＣＤにおいて、高
い表示品質がえられるという効果がある。また、従来の
バックチャネルのエッチング量は従来と同様のままで、
チャネル部に充分な厚さのｉ層を確保することができ
る。その結果、ＬＣＤの表示領域に相当する箇所の基板
面内においてＴＦＴ特性のばらつきが小さく、ＴＦＴ特
性のばらつきが要因となって生じるＴＦＴ−ＬＣＤにお
ける表示特性のばらつきを抑えることができる。
【図１】本発明のＴＦＴの実施の形態１を示す断面説明
図である。
図である。
【図２】本発明のＴＦＴの実施の形態１における製造中
のＴＦＴを示す工程断面説明図である。
のＴＦＴを示す工程断面説明図である。
【図３】本発明のＴＦＴの実施の形態２を示す断面説明
図である。
図である。
【図４】本発明のＴＦＴの実施の形態２における製造中
のＴＦＴを示す工程断面説明図である。
のＴＦＴを示す工程断面説明図である。
【図５】従来のＴＦＴアレイ基板の等価回路の一例を示
す説明図である。
す説明図である。
【図６】従来のＴＦＴアレイ基板に含まれる１つの画素
およびその周辺部の一例を示す説明図である。
およびその周辺部の一例を示す説明図である。
【図７】図６に示されるＴＦＴのＡ−Ａ線断面説明図で
ある。
ある。
【図８】従来の製造中のＴＦＴの一例を示す工程断面説
明図である。
明図である。
【図９】従来の製造中のＴＦＴの一例を示す工程断面説
明図である。
明図である。
【図１０】従来の製造中のＴＦＴの一例を示す工程断面
説明図である。
説明図である。
【図１１】従来の製造中のＴＦＴの一例を示す工程断面
説明図である。
説明図である。
【図１２】図７のＴＦＴのチャネル付近を示す断面説明
図である。
図である。
【図１３】図１２のＴＦＴの抵抗を等価的に示す説明図
である。
である。
【図１４】図１３の抵抗を示す説明図である。
【図１５】ｉ層残厚とＲscとの関係を示すグラフであ
る。
る。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ｉ層 ５ ｎ層 ６ 画素電極 ７ ドレイン電極 ８ ソース電極 ９ 絶縁膜 １０ ＴＦＴ １１ 画素電極 １３ ゲート配線 １４ ソース配線 １５ Ｃｓ配線 １６ 半導体層
Claims (12)
- 【請求項１】 絶縁性基板上に形成されたゲート電極
と、該ゲート電極上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成されたｎ型の不純物を含む第１のｎ
型半導体層と、該ｎ型半導体層上に形成された真性半導
体層と、該真性半導体層上に形成されたｎ型の不純物を
含む第２のｎ型半導体層と、該第２のｎ型半導体層上に
形成された金属からなるソース電極およびドレイン電極
とからなるバックチャネルエッチ型半導体薄膜トランジ
スタ。 - 【請求項２】 絶縁性基板上に形成されたゲート電極
と、該ゲート電極上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成された第１の真性半導体層と、該第
１の真性半導体層上に形成されたｎ型の不純物を含む第
１のｎ型半導体層と、該第１のｎ型半導体層上に形成さ
れた第２の真性半導体層と、該第２の真性半導体層上に
形成されたｎ型の不純物を含む第２のｎ型半導体層と、
該第２のｎ型半導体層上に形成された金属からなるソー
ス電極およびドレイン電極とからなるバックチャネルエ
ッチ型半導体薄膜トランジスタ。 - 【請求項３】 絶縁性基板上に形成されたゲート電極
と、該ゲート電極上に形成されたゲート絶縁膜と、最上
層がｎ型の不純物を含むｎ型半導体層となるように前記
ゲート絶縁膜上に交互に形成された少なくとも１つの真
性半導体層および複数のｎ型半導体層と、最上層のｎ型
半導体層上に形成された金属からなるソース電極および
ドレイン電極とからなるバックチャネルエッチ型半導体
薄膜トランジスタ。 - 【請求項４】 絶縁性基板上に形成されたゲート電極
と、該ゲート電極上に形成されたゲート絶縁膜と、最上
層がｎ型の不純物を含むｎ型半導体層となるように前記
ゲート絶縁膜上に交互に形成された複数の真性半導体層
および複数のｎ型半導体層と、最上層のｎ型半導体層上
に形成された金属からなるソース電極およびドレイン電
極とからなるバックチャネルエッチ型半導体薄膜トラン
ジスタ。 - 【請求項５】 透明な絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線上に形成
されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ゲ
ート配線と交差する複数のソース配線と、前記ゲート配
線およびソース配線の交差部に設けられた半導体薄膜ト
ランジスタと、該半導体薄膜トランジスタに電気的に接
続され、透明導電膜からなる画素電極と、該画素電極と
絶縁膜を介して対向することにより保持容量を形成する
保持容量電極線とからなるマトリックス型表示装置用の
半導体薄膜トランジスタアレイ基板であって、前記半導
体薄膜トランジスタが請求項１記載のバックチャネルエ
ッチ型半導体薄膜トランジスタである半導体薄膜トラン
ジスタアレイ基板。 - 【請求項６】 透明な絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線上に形成
されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ゲ
ート配線と交差する複数のソース配線と、前記ゲート配
線およびソース配線の交差部に設けられた半導体薄膜ト
ランジスタと、該半導体薄膜トランジスタに電気的に接
続され、透明導電膜からなり、絶縁膜を介してゲート配
線と対向することにより保持容量を形成する画素電極と
からなるマトリックス型表示装置用の半導体薄膜トラン
ジスタアレイ基板であって、前記半導体薄膜トランジス
タが請求項１記載のバックチャネルエッチ型半導体薄膜
トランジスタである半導体薄膜トランジスタアレイ基
板。 - 【請求項７】 透明な絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線上に形成
されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ゲ
ート配線と交差する複数のソース配線と、前記ゲート配
線およびソース配線の交差部に設けられた半導体薄膜ト
ランジスタと、該半導体薄膜トランジスタに電気的に接
続され、透明導電膜からなる画素電極と、該画素電極と
絶縁膜を介して対向することにより保持容量を形成する
保持容量電極線とからなるマトリックス型表示装置用の
半導体薄膜トランジスタアレイ基板であって、前記半導
体薄膜トランジスタが請求項２記載のバックチャネルエ
ッチ型半導体薄膜トランジスタである半導体薄膜トラン
ジスタアレイ基板。 - 【請求項８】 透明な絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線上に形成
されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ゲ
ート配線と交差する複数のソース配線と、前記ゲート配
線およびソース配線の交差部に設けられた半導体薄膜ト
ランジスタと、該半導体薄膜トランジスタに電気的に接
続され、透明導電膜からなり、絶縁膜を介してゲート配
線と対向することにより保持容量を形成する画素電極と
からなるマトリックス型表示装置用の半導体薄膜トラン
ジスタアレイ基板であって、前記半導体薄膜トランジス
タが請求項２記載のバックチャネルエッチ型半導体薄膜
トランジスタである半導体薄膜トランジスタアレイ基
板。 - 【請求項９】 透明な絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線上に形成
されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ゲ
ート配線と交差する複数のソース配線と、前記ゲート配
線およびソース配線の交差部に設けられた半導体薄膜ト
ランジスタと、該半導体薄膜トランジスタに電気的に接
続され、透明導電膜からなる画素電極と、該画素電極と
絶縁膜を介して対向することにより保持容量を形成する
保持容量電極線とからなるマトリックス型表示装置用の
半導体薄膜トランジスタアレイ基板であって、前記半導
体薄膜トランジスタが請求項３記載のバックチャネルエ
ッチ型半導体薄膜トランジスタである半導体薄膜トラン
ジスタアレイ基板。 - 【請求項１０】 透明な絶縁性基板と、該絶縁性基板上
に並設された複数のゲート配線と、該ゲート配線上に形
成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記
ゲート配線と交差する複数のソース配線と、前記ゲート
配線およびソース配線の交差部に設けられた半導体薄膜
トランジスタと、該半導体薄膜トランジスタに電気的に
接続され、透明導電膜からなり、絶縁膜を介してゲート
配線と対向することにより保持容量を形成する画素電極
とからなるマトリックス型表示装置用の半導体薄膜トラ
ンジスタアレイ基板であって、前記半導体薄膜トランジ
スタが請求項３記載のバックチャネルエッチ型半導体薄
膜トランジスタである半導体薄膜トランジスタアレイ基
板。 - 【請求項１１】 透明な絶縁性基板と、該絶縁性基板上
に並設された複数のゲート配線と、該ゲート配線上に形
成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記
ゲート配線と交差する複数のソース配線と、前記ゲート
配線およびソース配線の交差部に設けられた半導体薄膜
トランジスタと、該半導体薄膜トランジスタに電気的に
接続され、透明導電膜からなる画素電極と、該画素電極
と絶縁膜を介して対向することにより保持容量を形成す
る保持容量電極線とからなるマトリックス型表示装置用
の半導体薄膜トランジスタアレイ基板であって、前記半
導体薄膜トランジスタが請求項４記載のバックチャネル
エッチ型半導体薄膜トランジスタである半導体薄膜トラ
ンジスタアレイ基板。 - 【請求項１２】 透明な絶縁性基板と、該絶縁性基板上
に並設された複数のゲート配線と、該ゲート配線上に形
成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記
ゲート配線と交差する複数のソース配線と、前記ゲート
配線およびソース配線の交差部に設けられた半導体薄膜
トランジスタと、該半導体薄膜トランジスタに電気的に
接続され、透明導電膜からなり、絶縁膜を介してゲート
配線と対向することにより保持容量を形成する画素電極
とからなるマトリックス型表示装置用の半導体薄膜トラ
ンジスタアレイ基板であって、前記半導体薄膜トランジ
スタが請求項４記載のバックチャネルエッチ型半導体薄
膜トランジスタである半導体薄膜トランジスタアレイ基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33700197A JPH11177094A (ja) | 1997-12-08 | 1997-12-08 | 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33700197A JPH11177094A (ja) | 1997-12-08 | 1997-12-08 | 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177094A true JPH11177094A (ja) | 1999-07-02 |
Family
ID=18304556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33700197A Pending JPH11177094A (ja) | 1997-12-08 | 1997-12-08 | 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177094A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105390A (ja) * | 2007-10-05 | 2009-05-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2009111365A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| JP2009111364A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| JP2009124113A (ja) * | 2007-10-23 | 2009-06-04 | Semiconductor Energy Lab Co Ltd | 微結晶半導体膜、薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
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| JP2009177138A (ja) * | 2007-12-03 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置 |
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| JP2020034917A (ja) * | 2007-07-06 | 2020-03-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
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-
1997
- 1997-12-08 JP JP33700197A patent/JPH11177094A/ja active Pending
Cited By (23)
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