JPH10307543A - 駆動回路一体型表示装置 - Google Patents
駆動回路一体型表示装置Info
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- JPH10307543A JPH10307543A JP10049155A JP4915598A JPH10307543A JP H10307543 A JPH10307543 A JP H10307543A JP 10049155 A JP10049155 A JP 10049155A JP 4915598 A JP4915598 A JP 4915598A JP H10307543 A JPH10307543 A JP H10307543A
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- circuit
- switch
- bus wiring
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Abstract
(57)【要約】
【課題】 駆動回路一体型表示装置の信号線駆動回路に
おける映像信号の帯域特性を改善し、良好な表示を得
る。 【解決手段】 信号線駆動回路に含まれるタイミング回
路からの出力信号が、バス配線より画像表示部側で分配
されて同一タイミングで駆動されるバッファ回路群に入
力され、このバッファ回路によって増幅された信号によ
り動作する画像信号分配用スイッチがバス配線の映像信
号をサンプリングして画像表示部の信号線に供給する。
おける映像信号の帯域特性を改善し、良好な表示を得
る。 【解決手段】 信号線駆動回路に含まれるタイミング回
路からの出力信号が、バス配線より画像表示部側で分配
されて同一タイミングで駆動されるバッファ回路群に入
力され、このバッファ回路によって増幅された信号によ
り動作する画像信号分配用スイッチがバス配線の映像信
号をサンプリングして画像表示部の信号線に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置などの
平面型表示装置に係り、特にこの表示装置を駆動する駆
動回路を画像表示部と一体的に同一基板上に形成した駆
動回路一体型表示装置に関する。
平面型表示装置に係り、特にこの表示装置を駆動する駆
動回路を画像表示部と一体的に同一基板上に形成した駆
動回路一体型表示装置に関する。
【０００２】
【従来の技術】駆動回路一体型表示装置においては、ガ
ラス基板上に直交配置された複数の走査線と信号線との
交点に画素が配置され、この走査線に走査信号を供給す
る走査線駆動回路および信号線に映像信号を供給する信
号線駆動回路が画素の形成されたガラス基板上にモノリ
シックに形成される。
ラス基板上に直交配置された複数の走査線と信号線との
交点に画素が配置され、この走査線に走査信号を供給す
る走査線駆動回路および信号線に映像信号を供給する信
号線駆動回路が画素の形成されたガラス基板上にモノリ
シックに形成される。
【０００３】信号線駆動回路の基本構成は、それぞれ、
回路内のタイミング制御を行うタイミング信号発生回
路、タイミング信号が入力されこれを出力するバッファ
回路、映像信号を駆動回路の外部より供給する映像信号
バス配線、そしてバッファ回路の出力により制御され、
映像信号バス配線の映像信号をサンプリングして信号線
に供給する映像信号分配スイッチであるアナログスイッ
チにより構成される。
回路内のタイミング制御を行うタイミング信号発生回
路、タイミング信号が入力されこれを出力するバッファ
回路、映像信号を駆動回路の外部より供給する映像信号
バス配線、そしてバッファ回路の出力により制御され、
映像信号バス配線の映像信号をサンプリングして信号線
に供給する映像信号分配スイッチであるアナログスイッ
チにより構成される。
【０００４】ところで従来の駆動回路一体型液晶表示装
置においては、大型化に伴なった駆動負荷の増大・高精
細化にともなう動作マージンの低下による映像信号の帯
域特性の悪化を防止するため、複数の信号線に接続され
たアナログスイッチ群を共通のタイミング信号により制
御し、かつ各々のアナログスイッチに対応して互いに異
なる映像信号を供給する複数の映像信号バス配線が設け
られていた。これにより、アナログスイッチ群を個別の
タイミングで制御する場合に比べて、サンプリングに許
容される期間が長くなるため、映像信号を十分にサンプ
リングすることができる。
置においては、大型化に伴なった駆動負荷の増大・高精
細化にともなう動作マージンの低下による映像信号の帯
域特性の悪化を防止するため、複数の信号線に接続され
たアナログスイッチ群を共通のタイミング信号により制
御し、かつ各々のアナログスイッチに対応して互いに異
なる映像信号を供給する複数の映像信号バス配線が設け
られていた。これにより、アナログスイッチ群を個別の
タイミングで制御する場合に比べて、サンプリングに許
容される期間が長くなるため、映像信号を十分にサンプ
リングすることができる。
【０００５】
【発明が解決しようとする課題】表示装置の大型化、高
精細化が進むにつれてサンプリングに許容される時間が
短くなるため、より多数のアナログスイッチを同一のタ
イミングで制御し、これに対応して映像信号バス配線の
本数も増加する傾向にあった。しかしながら、従来の技
術においては映像信号バス配線本数の増加に伴い、信号
線駆動回路のガラス基板上における占有面積が増大して
しまい、表示装置の有効表示面積が低下するという問題
があった。この発明は上記の背景に鑑み、信号線駆動回
路の占有面積を増大させること無く十分な映像信号帯域
を確保することを目的とする。
精細化が進むにつれてサンプリングに許容される時間が
短くなるため、より多数のアナログスイッチを同一のタ
イミングで制御し、これに対応して映像信号バス配線の
本数も増加する傾向にあった。しかしながら、従来の技
術においては映像信号バス配線本数の増加に伴い、信号
線駆動回路のガラス基板上における占有面積が増大して
しまい、表示装置の有効表示面積が低下するという問題
があった。この発明は上記の背景に鑑み、信号線駆動回
路の占有面積を増大させること無く十分な映像信号帯域
を確保することを目的とする。
【０００６】
【課題を解決するための手段】この発明においては、ビ
デオ信号バスと駆動回路一体型液晶表示装置の表示領域
との間にバッファ回路とアナログスイッチが配置されて
いる。アナログスイッチ群の制御端子はバッファ回路に
接続され、バッファ回路は共通にタイミング信号発生回
路の単一の出力信号線にそれぞれ接続されている。アナ
ログスイッチは、また、ビデオ信号バスと表示領域の信
号線との間に接続されている。アナログスイッチは、そ
の制御端子にタイミング信号発生回路から供給されるサ
ンプリング信号に応じて、ビデオ信号バスの映像信号を
表示領域の信号線に分配する。
デオ信号バスと駆動回路一体型液晶表示装置の表示領域
との間にバッファ回路とアナログスイッチが配置されて
いる。アナログスイッチ群の制御端子はバッファ回路に
接続され、バッファ回路は共通にタイミング信号発生回
路の単一の出力信号線にそれぞれ接続されている。アナ
ログスイッチは、また、ビデオ信号バスと表示領域の信
号線との間に接続されている。アナログスイッチは、そ
の制御端子にタイミング信号発生回路から供給されるサ
ンプリング信号に応じて、ビデオ信号バスの映像信号を
表示領域の信号線に分配する。
【０００７】この構成により、タイミング信号発生回路
がビデオ信号バスの外側に配置されている場合には、前
記単一の出力信号線のみがビデオ信号バスと交差する面
積が最小化される。また、タイミング信号発生回路がビ
デオ信号バスの内側に配置されている場合には、単一の
出力信号線がビデオ信号バスと交差する必要が無く、し
たがって、交差面積は必要が無い。これにより、バス配
線の浮遊容量を軽減し、十分な映像信号帯域特性を得る
ことができる。
がビデオ信号バスの外側に配置されている場合には、前
記単一の出力信号線のみがビデオ信号バスと交差する面
積が最小化される。また、タイミング信号発生回路がビ
デオ信号バスの内側に配置されている場合には、単一の
出力信号線がビデオ信号バスと交差する必要が無く、し
たがって、交差面積は必要が無い。これにより、バス配
線の浮遊容量を軽減し、十分な映像信号帯域特性を得る
ことができる。
【０００８】
（実施例１）図１は、本発明に係る第１の実施例を示
す。駆動回路一体型液晶表示装置の信号線駆動回路であ
る。図２は、図１に示した駆動回路一体型液晶表示装置
における断面構造の概略構成図である。
す。駆動回路一体型液晶表示装置の信号線駆動回路であ
る。図２は、図１に示した駆動回路一体型液晶表示装置
における断面構造の概略構成図である。
【０００９】いかに、本実施例における駆動回路一体型
液晶表示装置の製造工程を、図２に従い簡単に説明す
る。まず最初に、アレイ絶縁基板（ガラス基板）２２８
上に、その基板中や表面にある不純物の影響を軽減する
ため、プラズマＣＶＤ法、常圧ＣＶＤ法などを用いて、
窒化シリコン、酸化シリコンなどの絶縁性のアンダーコ
ート膜２２２を形成する。その後、プラズマＣＶＤ法に
より第１のアモルファスシリコン２２３を成膜した後、
加熱工程にて膜中の水素濃度を低減させる。このアモル
ファスシリコン２２３は、遮光層として設けられてい
る。さらに窒化シリコン２１９と第２のアモルファスシ
リコンをプラズマＣＶＤ法によって成膜し、さらに脱水
素化の工程を経た後エキシマレーザーを用いてアニール
し、第２のアモルファスシリコンをポリシリコン化し、
活性層２１６を形成する。上記の工程で形成された膜
は、ＰＥＰ工程を経ることによりパターニングと素子分
離を行った後、駆動回路内の能動素子（回路用ＴＦＴ）
のチャネル層２２５ｂ、２２７、表示領域内の画素スイ
ッチング素子（画素用ＴＦＴ）のチャネル層２２５ａ、
および表示画素の補助容量電極２２６を形成する。
液晶表示装置の製造工程を、図２に従い簡単に説明す
る。まず最初に、アレイ絶縁基板（ガラス基板）２２８
上に、その基板中や表面にある不純物の影響を軽減する
ため、プラズマＣＶＤ法、常圧ＣＶＤ法などを用いて、
窒化シリコン、酸化シリコンなどの絶縁性のアンダーコ
ート膜２２２を形成する。その後、プラズマＣＶＤ法に
より第１のアモルファスシリコン２２３を成膜した後、
加熱工程にて膜中の水素濃度を低減させる。このアモル
ファスシリコン２２３は、遮光層として設けられてい
る。さらに窒化シリコン２１９と第２のアモルファスシ
リコンをプラズマＣＶＤ法によって成膜し、さらに脱水
素化の工程を経た後エキシマレーザーを用いてアニール
し、第２のアモルファスシリコンをポリシリコン化し、
活性層２１６を形成する。上記の工程で形成された膜
は、ＰＥＰ工程を経ることによりパターニングと素子分
離を行った後、駆動回路内の能動素子（回路用ＴＦＴ）
のチャネル層２２５ｂ、２２７、表示領域内の画素スイ
ッチング素子（画素用ＴＦＴ）のチャネル層２２５ａ、
および表示画素の補助容量電極２２６を形成する。
【００１０】次に常圧ＣＶＤ法により、ゲート絶縁膜、
ならびに補助容量の絶縁膜となる酸化シリコン２１３が
形成される。この酸化シリコンは高温加熱工程を経るこ
とにより、欠陥の少ない緻密な膜となる。
ならびに補助容量の絶縁膜となる酸化シリコン２１３が
形成される。この酸化シリコンは高温加熱工程を経るこ
とにより、欠陥の少ない緻密な膜となる。
【００１１】次にスパッタ法により、Ｍｏ（モリブデ
ン）−Ｗ（タングステン）合金薄膜が成膜され、ＰＥＰ
工程を経てパターニングを行い、ＴＦＴのゲートは緯線
２９、２１０や補助容量配線２１５等を形成する。
ン）−Ｗ（タングステン）合金薄膜が成膜され、ＰＥＰ
工程を経てパターニングを行い、ＴＦＴのゲートは緯線
２９、２１０や補助容量配線２１５等を形成する。
【００１２】続いて不純物注入の際のマスクとしてレジ
ストもしくはＡｌをパターニングし、その後不純物注入
を行うことでＴＦＴのソース２１６、ドレイン２２６、
およびＬＤＤ領域２２４を形成するため、Ｐ型、Ｎ型の
不純物としてＢ（ボロン）およびＰ（リン）等をそれぞ
れ注入し、基板を高温工程にてアニールすることにより
注入不純物を活性化してＰ型ＴＦＴ２２９、２３０およ
びＮ型ＴＦＴ２３１を形成する。
ストもしくはＡｌをパターニングし、その後不純物注入
を行うことでＴＦＴのソース２１６、ドレイン２２６、
およびＬＤＤ領域２２４を形成するため、Ｐ型、Ｎ型の
不純物としてＢ（ボロン）およびＰ（リン）等をそれぞ
れ注入し、基板を高温工程にてアニールすることにより
注入不純物を活性化してＰ型ＴＦＴ２２９、２３０およ
びＮ型ＴＦＴ２３１を形成する。
【００１３】次に常圧ＣＶＤ法によって第１の層間絶縁
膜となる酸化シリコン２１８を形成し、コンタクトホー
ルを開口した後、スパッタ法によりアルミ膜を成膜す
る。アルミ膜はＰＥＰ、エッチング工程を経てパターニ
ングされ、ＴＦＴのソース領域、ドレイン領域への接続
電極２１１、２１２および信号線に代表される各種の配
線が形成される。
膜となる酸化シリコン２１８を形成し、コンタクトホー
ルを開口した後、スパッタ法によりアルミ膜を成膜す
る。アルミ膜はＰＥＰ、エッチング工程を経てパターニ
ングされ、ＴＦＴのソース領域、ドレイン領域への接続
電極２１１、２１２および信号線に代表される各種の配
線が形成される。
【００１４】そして最後にプラズマＣＶＤ法にて保護
膜、若しくは第２の層間絶縁膜となる窒化シリコン２１
７を成膜し、コンタクトホールを開口した後、さらに液
晶表示装置の画素ＴＦＴの場合は、スパッタ法により透
明電極膜であるＩＴＯ（IndiumTin Oxide）膜を成膜、
エッチングによりパターニングされ画素電極２１４を形
成する。この上に配向膜２６６が塗布される。対向基板
２１には、ブラックマトリクス層２２とカラー層２３か
らなるフィルター層、ＩＴＯ膜からなる対向電極２５お
よび配向膜２６ａが設けられている。アレイ絶縁基板２
２８と対向基板２１の間には液晶２８が保持され、その
間隙はシール材２７で密封される。なお、この実施例で
は、対向基板２１が画像表示領域を含むシール塗布部ま
でしか伸びていないが、駆動回路部まで覆うように構成
してもよい（図６および図７参照）。
膜、若しくは第２の層間絶縁膜となる窒化シリコン２１
７を成膜し、コンタクトホールを開口した後、さらに液
晶表示装置の画素ＴＦＴの場合は、スパッタ法により透
明電極膜であるＩＴＯ（IndiumTin Oxide）膜を成膜、
エッチングによりパターニングされ画素電極２１４を形
成する。この上に配向膜２６６が塗布される。対向基板
２１には、ブラックマトリクス層２２とカラー層２３か
らなるフィルター層、ＩＴＯ膜からなる対向電極２５お
よび配向膜２６ａが設けられている。アレイ絶縁基板２
２８と対向基板２１の間には液晶２８が保持され、その
間隙はシール材２７で密封される。なお、この実施例で
は、対向基板２１が画像表示領域を含むシール塗布部ま
でしか伸びていないが、駆動回路部まで覆うように構成
してもよい（図６および図７参照）。
【００１５】尚、上記の不純物注入のマスクとして、ゲ
ート配線、補助容量配線を形成する際に成膜されるＭｏ
Ｗを併用する方法もある。この場合はＭｏＷ成膜を例え
ば２回に分け、第１のＭｏＷ膜２９をＮ型不純物注入用
のマスクとして、第２のＭｏＷ膜２１０をＰ型不純物注
入のマスクとして併用することにより、Ｐ型、Ｎ型ＴＦ
Ｔの作り分けが可能となる。
ート配線、補助容量配線を形成する際に成膜されるＭｏ
Ｗを併用する方法もある。この場合はＭｏＷ成膜を例え
ば２回に分け、第１のＭｏＷ膜２９をＮ型不純物注入用
のマスクとして、第２のＭｏＷ膜２１０をＰ型不純物注
入のマスクとして併用することにより、Ｐ型、Ｎ型ＴＦ
Ｔの作り分けが可能となる。
【００１６】以上の工程を経ることにより、絶縁基板上
に駆動回路一体型の液晶表示装置が形成される。本実施
例においては、図１に示すように、対向基板２１が画像
表示領域１１５とシール塗布部１１２を含む領域までア
レイ基板２２８を覆っているが、その外側のアレイ基板
２２８のみの領域には、駆動回路が設けられている。こ
の駆動回路においては、バッファ回路１２および映像信
号分配回路であるアナログスイッチ群１４を、映像信号
バスは緯線１３の内側に配置している。即ち、図示され
るアナログスイッチ群１４にはこれと同数列のバッファ
回路群１２を介してタイミング信号発生回路１１からの
出力信号が同一タイミングで入力される。そしてこのタ
イミング信号発生回路１１からの出力信号線１７は、バ
ス配線１３とクロスポイント１１３近傍でのみ交差した
後、画像表示部側でバッファ回路１２の列数に対応して
タイミング信号を分配するように接続される。
に駆動回路一体型の液晶表示装置が形成される。本実施
例においては、図１に示すように、対向基板２１が画像
表示領域１１５とシール塗布部１１２を含む領域までア
レイ基板２２８を覆っているが、その外側のアレイ基板
２２８のみの領域には、駆動回路が設けられている。こ
の駆動回路においては、バッファ回路１２および映像信
号分配回路であるアナログスイッチ群１４を、映像信号
バスは緯線１３の内側に配置している。即ち、図示され
るアナログスイッチ群１４にはこれと同数列のバッファ
回路群１２を介してタイミング信号発生回路１１からの
出力信号が同一タイミングで入力される。そしてこのタ
イミング信号発生回路１１からの出力信号線１７は、バ
ス配線１３とクロスポイント１１３近傍でのみ交差した
後、画像表示部側でバッファ回路１２の列数に対応して
タイミング信号を分配するように接続される。
【００１７】バッファ回路１２の出力線はアナログスイ
ッチ１４のゲート１１０を駆動するための制御配線１８
となっている。映像信号バス配線１３は、接続線１９に
より、アナログスイッチ１４の各素子に接続されてい
る。制御配線１８は互いに電気接続されているため、ア
ナログスイッチ１１０に速やかにかつ均一にタイミング
信号を伝達することができる。アナログスイッチ１４の
出力線１１１は、画像表示領域の信号線１２０にそれぞ
れ接続されている。上記の構成をとることによって、映
像信号バス配線１３との間に重複が少なくなるため、映
像信号バス配線１３の寄生容量負荷を減少させることが
可能となり、その結果、映像信号バス配線の帯域特性の
低下を防ぐことができる。
ッチ１４のゲート１１０を駆動するための制御配線１８
となっている。映像信号バス配線１３は、接続線１９に
より、アナログスイッチ１４の各素子に接続されてい
る。制御配線１８は互いに電気接続されているため、ア
ナログスイッチ１１０に速やかにかつ均一にタイミング
信号を伝達することができる。アナログスイッチ１４の
出力線１１１は、画像表示領域の信号線１２０にそれぞ
れ接続されている。上記の構成をとることによって、映
像信号バス配線１３との間に重複が少なくなるため、映
像信号バス配線１３の寄生容量負荷を減少させることが
可能となり、その結果、映像信号バス配線の帯域特性の
低下を防ぐことができる。
【００１８】（実施例２）図３は、本発明に係る第２の
実施例を示す駆動回路一体型液晶表示装置の信号線駆動
回路である。この実施例においては、アレイ基板２２８
と対向基板２１の配列は、実施例１と同じであるが、駆
動回路の構成が異なっている。図に示すように、バッフ
ァ回路３２がアナログスイッチ３４のさらに内側に配置
されている。
実施例を示す駆動回路一体型液晶表示装置の信号線駆動
回路である。この実施例においては、アレイ基板２２８
と対向基板２１の配列は、実施例１と同じであるが、駆
動回路の構成が異なっている。図に示すように、バッフ
ァ回路３２がアナログスイッチ３４のさらに内側に配置
されている。
【００１９】上記の構成をとることにより、上述した実
施例１と同様にタイミング信号発生回路３１の出力線３
７が映像信号バス配線３３のクロスポイント３１３の近
傍でのみ交差するのみならず、映像信号バス配線３３か
ら各アナログスイッチ３４の入力側に接続されている映
像信号の供給は緯線３９の長さが短くなるため、映像信
号バス配線３３にぶらさがる容量、つまり映像信号バス
配線３３自体の寄生容量を低減することが可能となる。
その結果、映像信号バス配線３３の帯域特性をさらに向
上することができる。
施例１と同様にタイミング信号発生回路３１の出力線３
７が映像信号バス配線３３のクロスポイント３１３の近
傍でのみ交差するのみならず、映像信号バス配線３３か
ら各アナログスイッチ３４の入力側に接続されている映
像信号の供給は緯線３９の長さが短くなるため、映像信
号バス配線３３にぶらさがる容量、つまり映像信号バス
配線３３自体の寄生容量を低減することが可能となる。
その結果、映像信号バス配線３３の帯域特性をさらに向
上することができる。
【００２０】（実施例３）図４は、本発明に係る第３の
実施例を示す、駆動回路一体型液晶表示装置の信号線駆
動回路である。図に示すように、駆動回路の基本的なタ
イミングを制御するタイミング信号発生回路４１を映像
信号バス配線４３の内側に配置している。上記の構成を
とることにより、タイミング信号発生回路４１からバッ
ファ回路４２に接続される制御配線４７を、映像信号バ
ス配線と重複せずに配置し、映像信号バス配線３３と映
像信号表示領域１１５の信号線１２０との接続をするア
ナログスイッチ４４を制御している。この実施例は、実
施例１の構成に比較して、さらに映像信号バス配線３３
の寄生容量を減少することができる。その結果、映像信
号バス配線の帯域特性をさらに向上することができる。
実施例を示す、駆動回路一体型液晶表示装置の信号線駆
動回路である。図に示すように、駆動回路の基本的なタ
イミングを制御するタイミング信号発生回路４１を映像
信号バス配線４３の内側に配置している。上記の構成を
とることにより、タイミング信号発生回路４１からバッ
ファ回路４２に接続される制御配線４７を、映像信号バ
ス配線と重複せずに配置し、映像信号バス配線３３と映
像信号表示領域１１５の信号線１２０との接続をするア
ナログスイッチ４４を制御している。この実施例は、実
施例１の構成に比較して、さらに映像信号バス配線３３
の寄生容量を減少することができる。その結果、映像信
号バス配線の帯域特性をさらに向上することができる。
【００２１】（実施例４）図５は、本発明に係る第４の
実施例を示す、駆動回路一体型液晶表示装置の信号線駆
動回路である。図に示すように、回路駆動の基本的なタ
イミングを制御するタイミング信号発生回路５１を映像
信号バス配線５３の内側に配置し、さらにアナログスイ
ッチ５４から各信号線１１１に出力された映像信号がで
きるだけタイミング信号発生回路に干渉しないよう、ブ
ロック単位でまとめて配置されている。
実施例を示す、駆動回路一体型液晶表示装置の信号線駆
動回路である。図に示すように、回路駆動の基本的なタ
イミングを制御するタイミング信号発生回路５１を映像
信号バス配線５３の内側に配置し、さらにアナログスイ
ッチ５４から各信号線１１１に出力された映像信号がで
きるだけタイミング信号発生回路に干渉しないよう、ブ
ロック単位でまとめて配置されている。
【００２２】上記の構成をとることにより、液晶表示装
置の各信号線がタイミング信号発生回路に重複して配線
されることがなくなるため、実施例２に示した構成に比
較して回路の配置がより容易になり、設計上のミスの防
止や液晶表示装置自身の歩留まり向上が可能となる。
置の各信号線がタイミング信号発生回路に重複して配線
されることがなくなるため、実施例２に示した構成に比
較して回路の配置がより容易になり、設計上のミスの防
止や液晶表示装置自身の歩留まり向上が可能となる。
【００２３】（実施例５）図６は、本発明に係る第５の
実施例を示す、駆動回路一体型液晶表示装置の信号線駆
動回路である。駆動回路の構成は、図３の実施例２と同
じであるが、図に示すように、対向基板２１がアレイ基
板２２８と全体に渡って対向しており、表示装置の駆動
回路部分が、すべてアレイ基板２２８と対向基板２１と
の間に挟まれるようにして構成されており、さらに映像
信号バス配線６３とアナログスイッチ６４が、シール材
塗布部１１２と重複して形成されている。バッファ回路
６２は、シール材塗布部１１２と画像表示領域１１５と
の間に設けられ、タイミング信号発生回路６１はシール
材塗布部１１２の外側に設けられている。
実施例を示す、駆動回路一体型液晶表示装置の信号線駆
動回路である。駆動回路の構成は、図３の実施例２と同
じであるが、図に示すように、対向基板２１がアレイ基
板２２８と全体に渡って対向しており、表示装置の駆動
回路部分が、すべてアレイ基板２２８と対向基板２１と
の間に挟まれるようにして構成されており、さらに映像
信号バス配線６３とアナログスイッチ６４が、シール材
塗布部１１２と重複して形成されている。バッファ回路
６２は、シール材塗布部１１２と画像表示領域１１５と
の間に設けられ、タイミング信号発生回路６１はシール
材塗布部１１２の外側に設けられている。
【００２４】上記の構成をとることにより、液晶よりも
比誘電率の小さい材料で映像信号バス配線とアナログス
イッチが被覆されるため、従来のように液晶中に上記の
配線群、回路群が配置される場合に比較して、対向基板
上の共通電極との寄生容量や、アレイ配線間での寄生容
量の発生を低減することが可能となる。これにより、シ
ール材塗布領域を従来例からあまり変更すること無く、
映像信号バス配線の帯域特性の低下を防ぎ、さらに液晶
表示装置の狭額縁化を可能とする。
比誘電率の小さい材料で映像信号バス配線とアナログス
イッチが被覆されるため、従来のように液晶中に上記の
配線群、回路群が配置される場合に比較して、対向基板
上の共通電極との寄生容量や、アレイ配線間での寄生容
量の発生を低減することが可能となる。これにより、シ
ール材塗布領域を従来例からあまり変更すること無く、
映像信号バス配線の帯域特性の低下を防ぎ、さらに液晶
表示装置の狭額縁化を可能とする。
【００２５】（実施例６）図７は、本発明に係る第６の
実施例を示す、駆動回路一体型表示装置の信号線駆動回
路である。図に示すように、対向基板２１とアレイ基板
２２８が対向しており、タイミング信号発生回路７１が
外周部に設けられている。映像信号バス配線７３の内側
にバッファ回路７２とアナログ推知７４がシール材塗布
部１１２に配置され、さらに対向基板上の共通電極が映
像信号バス配線７３とアナログスイッチ７４を避けるよ
うに配置されている。
実施例を示す、駆動回路一体型表示装置の信号線駆動回
路である。図に示すように、対向基板２１とアレイ基板
２２８が対向しており、タイミング信号発生回路７１が
外周部に設けられている。映像信号バス配線７３の内側
にバッファ回路７２とアナログ推知７４がシール材塗布
部１１２に配置され、さらに対向基板上の共通電極が映
像信号バス配線７３とアナログスイッチ７４を避けるよ
うに配置されている。
【００２６】上記のように、映像信号バス配線７３がア
レイ基板の外周部に配置されているため、従来例の構成
に比較して低い精度で形成されても、共通電極を映像信
号バス配線７３及びアナログスイッチ７４を避けて配置
することが可能となる。その結果、映像信号バス配線３
３の帯域特性を、低コストを保ったままでさらに向上す
ることができる。
レイ基板の外周部に配置されているため、従来例の構成
に比較して低い精度で形成されても、共通電極を映像信
号バス配線７３及びアナログスイッチ７４を避けて配置
することが可能となる。その結果、映像信号バス配線３
３の帯域特性を、低コストを保ったままでさらに向上す
ることができる。
【００２７】尚、本発明は上記実施例にのみ限定される
ものではない。例えば、アレイ基板上の各素子が、上記
実施例に示した製造工程とは異なった工程を経て形成さ
れたものでもかまわず、回路構成やセルの構造について
も、映像信号供給バス配線と他の回路群との配置関係が
上記実施例と同様の構成であれば、アナログスイッチが
Ｐ型のＴＦＴであっても、またはアナログスイッチがト
ランスファゲート型で構成されていてもかまわない。ま
た、上記の複数の実施例が組み合わされて同一の駆動回
路上に構成されている場合であっても、映像信号供給バ
ス配線の帯域特性の改善が可能であるし、さらには、上
記アナログスイッチと画素部信号線との間にアナログバ
ッファ回路などの駆動能力を増強する回路が挿入されて
いるような場合であっても、映像信号供給バス配線の帯
域特性の改善という意味では上記実施例と同様の効果を
示す。
ものではない。例えば、アレイ基板上の各素子が、上記
実施例に示した製造工程とは異なった工程を経て形成さ
れたものでもかまわず、回路構成やセルの構造について
も、映像信号供給バス配線と他の回路群との配置関係が
上記実施例と同様の構成であれば、アナログスイッチが
Ｐ型のＴＦＴであっても、またはアナログスイッチがト
ランスファゲート型で構成されていてもかまわない。ま
た、上記の複数の実施例が組み合わされて同一の駆動回
路上に構成されている場合であっても、映像信号供給バ
ス配線の帯域特性の改善が可能であるし、さらには、上
記アナログスイッチと画素部信号線との間にアナログバ
ッファ回路などの駆動能力を増強する回路が挿入されて
いるような場合であっても、映像信号供給バス配線の帯
域特性の改善という意味では上記実施例と同様の効果を
示す。
【００２８】
【発明の効果】この発明によれば、バッファ回路及び分
配用スイッチへタイミング信号が制御線と映像信号バス
配線が交差した後に、あるいは制御線が映像信号バス配
線と全く交差することなく、分配される構成であるた
め、制御線と映像信号バス配線との交差面積を縮小また
はなくすることができる。これにより、バス配線の浮遊
容量を軽減し、十分な映像信号帯域特性を得ることが出
来、駆動回路の占有面積を増大させること無く良好な表
示が得られる。
配用スイッチへタイミング信号が制御線と映像信号バス
配線が交差した後に、あるいは制御線が映像信号バス配
線と全く交差することなく、分配される構成であるた
め、制御線と映像信号バス配線との交差面積を縮小また
はなくすることができる。これにより、バス配線の浮遊
容量を軽減し、十分な映像信号帯域特性を得ることが出
来、駆動回路の占有面積を増大させること無く良好な表
示が得られる。
【図１】本発明の一実施例における駆動回路一体型表示
装置の回路配置図を示す。
装置の回路配置図を示す。
【図２】図１の液晶表示装置の要部断面図を示す。
【図３】本発明の第二実施例における駆動回路一体型液
晶表示装置の回路配置図を示す。
晶表示装置の回路配置図を示す。
【図４】本発明の第三実施例における駆動回路一体型液
晶表示装置の回路配置図を示す。
晶表示装置の回路配置図を示す。
【図５】本発明の第四実施例における駆動回路一体型液
晶表示装置の回路配置図を示す。
晶表示装置の回路配置図を示す。
【図６】本発明の第五実施例における駆動回路一体型液
晶表示装置の回路配置図を示す。
晶表示装置の回路配置図を示す。
【図７】発明の第六実施例における駆動回路一体型液晶
表示装置の回路配置図を示す。
表示装置の回路配置図を示す。
１１・・・ タイミング信号発生回路 １２・・・ バッファ回路 １３・・・ 映像信号バス配線 １４・・・ 映像信号分配スイッチ（アナログスイッチ） １６・・・ シフトレジスタ １７・・・ タイミング発生回路出力配線 １８・・・ バッファ回路出力配線 １１１・・・ 信号線 ７１４・・・ 対向電極
Claims (12)
- 【請求項１】 アレイ基板と、このアレイ基板に対向し
間隙をもって設けられた対向基板と、この間隙に供給さ
れた液晶と、シール塗布部と、前記間隙に液晶を密封す
るために前記シール塗布部に塗布されるシール材と、前
記アレイ基板に配置された信号線を含む画像表示領域
と、映像信号を伝送する映像信号バスは緯線と、タイミ
ング信号を発生するタイミング信号発生回路と、前記タ
イミング信号に応じて前記映像信号バス配線から前記信
号線に映像信号を供給するスイッチと、該スイッチに前
記タイミング信号発生回路から前記タイミング信号を供
給するバッファ回路と、前記バッファ回路と前記スイッ
チが前記映像信号バス配線より前記表示領域に近く配置
されていることを特徴とする駆動回路一体型表示装置。 - 【請求項２】 前記バッファ回路と前記スイッチが前記
画像信号供給用バス配線と前記画像表示部の間に配置さ
れていることを特徴とする請求項１記載の駆動回路一体
型表示装置。 - 【請求項３】 前記タイミング信号発生回路が、前記ア
レイ基板の端部に配置され、前記スイッチにタイミング
信号を伝達する単一の出力信号線を有することを特徴と
する請求項１記載の駆動回路一体型表示装置。 - 【請求項４】 前記対向基板は、前記映像信号バス配
線、前記タイミング信号発生回路、前記スイッチおよび
前記バッファ回路を覆っていないことを特徴とする請求
項１記載の駆動回路一体型表示装置。 - 【請求項５】 前記対抗機版は、前記映像信号バス配
線、前記タイミング信号発生回路、前記スイッチおよび
前記バッファ回路を覆っていることを特徴とする請求項
１記載の駆動回路一体型表示装置。 - 【請求項６】 前記映像信号バス配線が前記アレイ基板
端部に設けられ、前記タイミング信号発生回路、前記ス
イッチおよび前記バッファ回路が前記映像信号バス配線
と前記画像表示領域の間に配置されていることを特徴と
する請求項１記載の駆動回路一体型表示装置。 - 【請求項７】 前記映像信号バス配線および前記スイッ
チがシール材塗布領域に配置されていることを特徴とす
る請求項１記載の駆動回路一体型表示装置。 - 【請求項８】 前記対向基板はさらに共通電極を有し、
該共通電極は前記映像信号バス配線および前記スイッチ
を覆っていないことを特徴とする請求項１記載の駆動回
路一体型表示装置。 - 【請求項９】 アレイ基板と、このアレイ基板に対向し
間隙をもって設けられた対向基板と、この間隙に供給さ
れた液晶と、シール塗布部と、前記間隙に前記液晶を密
封するために前記シール塗布部に塗布されるシール材
と、前記アレイ基板に配置された信号線を含む画像表示
領域と、映像信号を伝送する映像信号バス配線と、タイ
ミング信号を発生するタイミング信号発生回路と、前記
タイミング信号に応じて前記映像信号バス配線から前記
信号線に映像信号を供給するスイッチと、該スイッチに
前記タイミング信号発生回路からの前記タイミング信号
を供給するバッファ回路と、前記バッファ回路と前記ス
イッチが前記映像信号バス配線より前記表示領域に近く
配置され、前記タイミング信号発生回路は前記スイッチ
にタイミング信号を伝達する単一の出力信号線を有して
いることを特徴とする駆動回路一体型表示装置。 - 【請求項１０】 前記対向基板はさらに共通電極を有
し、該共通電極は前記映像信号バス配線および前記スイ
ッチを覆っていないことを特徴とする請求項９記載の駆
動回路一体型表示装置。 - 【請求項１１】 前記タイミング信号発生回路は前記ア
レイ基板端部に配置されていることを特徴とする請求項
９記載の駆動回路一体型表示装置。 - 【請求項１２】 アレイ基板と、このアレイ基板に対向
し間隙をもって設けられた対向基板と、この間隙に供給
された液晶と、シール塗布部と、前記間隙に前記液晶を
密封するために前記シール塗布部に塗布されるシール材
と、前記アレイ基板に配置された信号線を含む画像表示
領域と、前記アレイ基板に設けられた映像信号を伝送す
る映像信号バス配線と、前記アレイ基板に配置されたタ
イミング信号を発生するタイミング信号発生回路と、前
記タイミング信号に応じて前記映像信号バス配線から映
像信号を供給するスイッチと、該スイッチに前記タイミ
ング信号発生回路から前記タイミング信号を供給する並
列バッファ回路と、該並列バッファ回路を互いに接続す
る出力信号線を前記スイッチに接続し、該並列バッファ
回路と前記スイッチを前記映像信号バス配線より前記表
示領域に近く配置することを特徴とする駆動回路一体型
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049155A JPH10307543A (ja) | 1997-03-03 | 1998-03-02 | 駆動回路一体型表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-47903 | 1997-03-03 | ||
| JP4790397 | 1997-03-03 | ||
| JP10049155A JPH10307543A (ja) | 1997-03-03 | 1998-03-02 | 駆動回路一体型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10307543A true JPH10307543A (ja) | 1998-11-17 |
Family
ID=26388112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10049155A Pending JPH10307543A (ja) | 1997-03-03 | 1998-03-02 | 駆動回路一体型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10307543A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614417B2 (en) | 1999-02-23 | 2003-09-02 | Seiko Epson Corporation | Driving circuit for electrooptical device, electrooptical device, and electronic apparatus |
| KR100698491B1 (ko) * | 1999-02-10 | 2007-03-23 | 가부시키가이샤 히타치세이사쿠쇼 | 액정표시패널용 구동회로 및 액정표시장치 |
| CN100407021C (zh) * | 2003-05-21 | 2008-07-30 | 株式会社半导体能源研究所 | 液晶显示器件 |
| US7791581B2 (en) | 2002-11-22 | 2010-09-07 | Sharp Kabushiki Kaisha | Shift register block, and data signal line driving circuit and display device using the same |
-
1998
- 1998-03-02 JP JP10049155A patent/JPH10307543A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698491B1 (ko) * | 1999-02-10 | 2007-03-23 | 가부시키가이샤 히타치세이사쿠쇼 | 액정표시패널용 구동회로 및 액정표시장치 |
| US6614417B2 (en) | 1999-02-23 | 2003-09-02 | Seiko Epson Corporation | Driving circuit for electrooptical device, electrooptical device, and electronic apparatus |
| KR100503708B1 (ko) * | 1999-02-23 | 2005-07-26 | 세이코 엡슨 가부시키가이샤 | 전기광학장치의 구동회로, 전기광학장치 및 전자기기 |
| US7791581B2 (en) | 2002-11-22 | 2010-09-07 | Sharp Kabushiki Kaisha | Shift register block, and data signal line driving circuit and display device using the same |
| CN100407021C (zh) * | 2003-05-21 | 2008-07-30 | 株式会社半导体能源研究所 | 液晶显示器件 |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080508 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080729 |