JPH10307564A - 液晶表示装置のデータ線駆動回路 - Google Patents
液晶表示装置のデータ線駆動回路Info
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- JPH10307564A JPH10307564A JP9117213A JP11721397A JPH10307564A JP H10307564 A JPH10307564 A JP H10307564A JP 9117213 A JP9117213 A JP 9117213A JP 11721397 A JP11721397 A JP 11721397A JP H10307564 A JPH10307564 A JP H10307564A
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】映像信号入力と各出力との間のオフセットを個
別に減らすことができ、各出力間のオフセット差を減ら
すことができ、ひいては良好な画質を得ることができる
液晶表示装置のデータ線駆動回路を実現する。 【解決手段】入力映像信号をサンプリングしてサンプリ
ングデータを一定期間保持する直列接続されたサンプル
ホールド回路４０１−１，４０１−２と、サンプルホー
ルド回路４０１−２のホールドデータを所定レベルの信
号として出力するドライブ回路４０２と、入力映像信号
における水平同期信号の切り換え期間に設定された電圧
Ｖ１，Ｖ２とドライブ回路４０２の出力信号電圧ＶＯＵ
Ｔとを比較し、ドライブ回路の出力信号レベルを一定の
レベルに調整する出力レベル調整回路４０３とを備えた
複数の出力ブロック４０−１〜４０−ｎを設ける。
別に減らすことができ、各出力間のオフセット差を減ら
すことができ、ひいては良好な画質を得ることができる
液晶表示装置のデータ線駆動回路を実現する。 【解決手段】入力映像信号をサンプリングしてサンプリ
ングデータを一定期間保持する直列接続されたサンプル
ホールド回路４０１−１，４０１−２と、サンプルホー
ルド回路４０１−２のホールドデータを所定レベルの信
号として出力するドライブ回路４０２と、入力映像信号
における水平同期信号の切り換え期間に設定された電圧
Ｖ１，Ｖ２とドライブ回路４０２の出力信号電圧ＶＯＵ
Ｔとを比較し、ドライブ回路の出力信号レベルを一定の
レベルに調整する出力レベル調整回路４０３とを備えた
複数の出力ブロック４０−１〜４０−ｎを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
り、特にデータ線を駆動するデータ線駆動回路の改良に
関するものである。
り、特にデータ線を駆動するデータ線駆動回路の改良に
関するものである。
【０００２】
【従来の技術】図７は、薄膜トランジスタ（TFT:Thin F
ilm Transistor）駆動方式を採用した液晶表示装置の構
成例を示す回路図である。図７に示すように、この液晶
表示装置１は、ＴＦＴスイッチマトリクス部２、ゲート
線駆動回路３、データ線駆動回路４、タイミングコント
ロール回路５、ゲート回路６、およびデータ線コントロ
ール回路７により構成されている。
ilm Transistor）駆動方式を採用した液晶表示装置の構
成例を示す回路図である。図７に示すように、この液晶
表示装置１は、ＴＦＴスイッチマトリクス部２、ゲート
線駆動回路３、データ線駆動回路４、タイミングコント
ロール回路５、ゲート回路６、およびデータ線コントロ
ール回路７により構成されている。
【０００３】ＴＦＴスイッチマトリクス部２は、ＴＦＴ
スイッチ２１がマトリクス状に配列されている。各ＴＦ
Ｔスイッチ２１は、ＴＦＴ２１ａ、液晶素子２１ｂおよ
び対向電極２１ｃにより構成されている。また、各ＴＦ
Ｔ２１ａのドレインが画素電極に接続されている。そし
て、同一行に配列されたＴＦＴスイッチ２１のＴＦＴ２
１ａのゲート電極が同一のゲート線ＧＬ１〜ＧＬＭに接
続され、同一列に配列されたＴＦＴスイッチ２１のＴＦ
Ｔ２１ａのソース電極が同一のデータ線ＤＬ１〜ＤＬＮ
に接続されている。
スイッチ２１がマトリクス状に配列されている。各ＴＦ
Ｔスイッチ２１は、ＴＦＴ２１ａ、液晶素子２１ｂおよ
び対向電極２１ｃにより構成されている。また、各ＴＦ
Ｔ２１ａのドレインが画素電極に接続されている。そし
て、同一行に配列されたＴＦＴスイッチ２１のＴＦＴ２
１ａのゲート電極が同一のゲート線ＧＬ１〜ＧＬＭに接
続され、同一列に配列されたＴＦＴスイッチ２１のＴＦ
Ｔ２１ａのソース電極が同一のデータ線ＤＬ１〜ＤＬＮ
に接続されている。
【０００４】ゲート線駆動回路３は、ゲート線ＧＬ１〜
ＧＬＭに駆動電圧を順次に印加する。
ＧＬＭに駆動電圧を順次に印加する。
【０００５】データ線駆動回路４は、ｎ（たとえばｎ＝
６）個のサンプルホールド回路を有し、タイミングコン
トロール回路５のコントロール信号ＣＴＬ５１にて制御
されるタイミングで、入力した映像信号ＶＩＮを複数ｎ
本の出力に振り分けて全ての出力がそろったタイミング
で一度にｎ本の信号Ｄ１〜Ｄ１ｎを出力する。
６）個のサンプルホールド回路を有し、タイミングコン
トロール回路５のコントロール信号ＣＴＬ５１にて制御
されるタイミングで、入力した映像信号ＶＩＮを複数ｎ
本の出力に振り分けて全ての出力がそろったタイミング
で一度にｎ本の信号Ｄ１〜Ｄ１ｎを出力する。
【０００６】図８は、データ線駆動回路４の構成例を示
すブロック図である。図８に示すように、データ線駆動
回路４は、映像信号ＶＩＮの入力端子ＴINに対して並列
に接続されたｎ個のサンプルホールド回路４１−１〜４
１−ｎ、および各サンプルホールド回路４１−１〜４１
−ｎの出力と出力端子ＴOUT1〜ＴOUTnとの間にそれぞれ
接続されたドライブ回路４２−１〜４２−ｎにより構成
されている。
すブロック図である。図８に示すように、データ線駆動
回路４は、映像信号ＶＩＮの入力端子ＴINに対して並列
に接続されたｎ個のサンプルホールド回路４１−１〜４
１−ｎ、および各サンプルホールド回路４１−１〜４１
−ｎの出力と出力端子ＴOUT1〜ＴOUTnとの間にそれぞれ
接続されたドライブ回路４２−１〜４２−ｎにより構成
されている。
【０００７】図８のデータ線駆動回路４においては、各
サンプルホールド回路４１−１〜４１−ｎのサンプルタ
イムとホールドタイムの切り換え制御がタイミングコン
トロール回路５による制御信号ＣＴＬ５１に基づいて行
われ、入力した映像信号ＶＩＮが複数ｎ本の出力に振り
分けられて、全ての出力がそろったタイミングでドライ
ブ回路４２−１〜４２−ｎを介して出力端子ＴOUT1〜Ｔ
OUTnから一度にｎ本の信号Ｄ１〜Ｄ１ｎが出力される。
サンプルホールド回路４１−１〜４１−ｎのサンプルタ
イムとホールドタイムの切り換え制御がタイミングコン
トロール回路５による制御信号ＣＴＬ５１に基づいて行
われ、入力した映像信号ＶＩＮが複数ｎ本の出力に振り
分けられて、全ての出力がそろったタイミングでドライ
ブ回路４２−１〜４２−ｎを介して出力端子ＴOUT1〜Ｔ
OUTnから一度にｎ本の信号Ｄ１〜Ｄ１ｎが出力される。
【０００８】データ線駆動回路４のｎ個の出力端子ＴOU
T1〜ＴOUTnは、ゲート回路６を構成するＴＦＴ６１−１
〜６１−Ｎ（Ｎ＞ｎ）を介してｎ本単位でＮ本のデータ
線ＤＬ１〜ＤＬＮに並列に接続されている。そして、ゲ
ート回路６のＴＦＴ６１−１〜６１−Ｎのゲート電極
は、ｎ個単位でデータ線コントロール回路７のコントロ
ール信号ＣＴＬ７１〜ＣＴＬ７ｘの出力ラインに接続さ
れており、ＴＦＴ６１−１〜６１−Ｎはｎ個単位で順次
に導通制御される。
T1〜ＴOUTnは、ゲート回路６を構成するＴＦＴ６１−１
〜６１−Ｎ（Ｎ＞ｎ）を介してｎ本単位でＮ本のデータ
線ＤＬ１〜ＤＬＮに並列に接続されている。そして、ゲ
ート回路６のＴＦＴ６１−１〜６１−Ｎのゲート電極
は、ｎ個単位でデータ線コントロール回路７のコントロ
ール信号ＣＴＬ７１〜ＣＴＬ７ｘの出力ラインに接続さ
れており、ＴＦＴ６１−１〜６１−Ｎはｎ個単位で順次
に導通制御される。
【０００９】上述したように、データ線駆動回路４にお
いて、データ線ＤＬを１本ずつ駆動せずに、ｎ本単位で
駆動する方式を採用しているのは、液晶表示装置の高精
細化にともなって１ドットあたりの割り当て時間が短く
なり、データ線についてしまう配線容量負荷（図７中Ｃ
Ｌで示している）をその時間内に充電（または放電）
し、安定電圧を与えることが難しくなったためである。
すなわち、複数ドット（たとえばｎ個とする）の出力を
一度に出せればｎ倍の時間が確保できるので安定電圧を
与えやすくなることによる。
いて、データ線ＤＬを１本ずつ駆動せずに、ｎ本単位で
駆動する方式を採用しているのは、液晶表示装置の高精
細化にともなって１ドットあたりの割り当て時間が短く
なり、データ線についてしまう配線容量負荷（図７中Ｃ
Ｌで示している）をその時間内に充電（または放電）
し、安定電圧を与えることが難しくなったためである。
すなわち、複数ドット（たとえばｎ個とする）の出力を
一度に出せればｎ倍の時間が確保できるので安定電圧を
与えやすくなることによる。
【００１０】
【発明が解決しようとする課題】しかし、この方式を用
いると、各ｎ個に振り分けられた信号が別々のサンプル
ホールド回路やドライブ回路を通るため各出力間にオフ
セット差が生じやすくなる。オフセット差の原因として
は、回路的にはサンプルホールドのドループによるオフ
セットやドライバによるオフセットが考えられる。この
オフセットについて、図９および図１０を参照してさら
に考察する。
いると、各ｎ個に振り分けられた信号が別々のサンプル
ホールド回路やドライブ回路を通るため各出力間にオフ
セット差が生じやすくなる。オフセット差の原因として
は、回路的にはサンプルホールドのドループによるオフ
セットやドライバによるオフセットが考えられる。この
オフセットについて、図９および図１０を参照してさら
に考察する。
【００１１】たとえば、データ線駆動回路を図９（ａ）
のように１個の集積回路（ＩＣ）で実現したとすれば、
ＩＣ内部の素子間の特性差により±５０ｍＶ程度の差が
生じる可能性がある。また、図９（ｂ）のように複数個
のＩＣ内で実現したとすれば、それにさらにＩＣ間の特
性差による±１００ｍＶ程度の差が加わる可能性があ
る。
のように１個の集積回路（ＩＣ）で実現したとすれば、
ＩＣ内部の素子間の特性差により±５０ｍＶ程度の差が
生じる可能性がある。また、図９（ｂ）のように複数個
のＩＣ内で実現したとすれば、それにさらにＩＣ間の特
性差による±１００ｍＶ程度の差が加わる可能性があ
る。
【００１２】図１０は、映像信号の入力および出力の一
例を示す図である。図１０（ａ）に示すように、入力さ
れる映像信号がフラットな信号であるとすると、理想的
には図１０（ｂ）に示すように、出力信号もフラットで
あるべきである。しかし、実際には図９（ａ）のように
１個のＩＣでの出力は、図１０（ｃ）に示すようにな
り、図９（ｂ）のように複数個のＩＣでの出力は図１０
（ｄ）に示すようになる（ただし（ｄ）は、図９（ｂ）
において、ｍ＝２とした）。
例を示す図である。図１０（ａ）に示すように、入力さ
れる映像信号がフラットな信号であるとすると、理想的
には図１０（ｂ）に示すように、出力信号もフラットで
あるべきである。しかし、実際には図９（ａ）のように
１個のＩＣでの出力は、図１０（ｃ）に示すようにな
り、図９（ｂ）のように複数個のＩＣでの出力は図１０
（ｄ）に示すようになる（ただし（ｄ）は、図９（ｂ）
において、ｍ＝２とした）。
【００１３】この出力間のオフセット差のため、上述し
たデータ線ＤＬを１本ずつ駆動せずに、ｎ本単位で駆動
する方式を従来のデータ線駆動回路に採用した場合、こ
のデータ線駆動回路を高階調な液晶表示装置に用いる
と、画面に縦縞の繰り返しパターンが発生してしまい、
画質が悪くなるという不利益があった。
たデータ線ＤＬを１本ずつ駆動せずに、ｎ本単位で駆動
する方式を従来のデータ線駆動回路に採用した場合、こ
のデータ線駆動回路を高階調な液晶表示装置に用いる
と、画面に縦縞の繰り返しパターンが発生してしまい、
画質が悪くなるという不利益があった。
【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、映像信号入力と各出力との間の
オフセットを個別に減らすことができ、各出力間のオフ
セット差を減らすことができ、ひいては良好な画質を得
ることができる液晶表示装置のデータ線駆動回路を提供
することにある。
のであり、その目的は、映像信号入力と各出力との間の
オフセットを個別に減らすことができ、各出力間のオフ
セット差を減らすことができ、ひいては良好な画質を得
ることができる液晶表示装置のデータ線駆動回路を提供
することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、画素スイッチが接続されたデータ線を
入力映像信号に応じて駆動する液晶表示装置のデータ線
駆動回路であって、入力映像信号をサンプリングしてサ
ンプリングデータを一定期間保持するサンプルホールド
回路と、上記サンプルホールド回路のホールドデータを
所定レベルの信号として出力するドライブ回路と、入力
映像信号における所定期間の電圧と上記ドライブ回路の
出力信号電圧とを比較し、当該ドライブ回路の出力信号
レベルを一定のレベルに調整する出力レベル調整回路と
を有する。
め、本発明では、画素スイッチが接続されたデータ線を
入力映像信号に応じて駆動する液晶表示装置のデータ線
駆動回路であって、入力映像信号をサンプリングしてサ
ンプリングデータを一定期間保持するサンプルホールド
回路と、上記サンプルホールド回路のホールドデータを
所定レベルの信号として出力するドライブ回路と、入力
映像信号における所定期間の電圧と上記ドライブ回路の
出力信号電圧とを比較し、当該ドライブ回路の出力信号
レベルを一定のレベルに調整する出力レベル調整回路と
を有する。
【００１６】また、本発明は、画素スイッチが接続され
た複数のデータ線を入力映像信号に応じて並列的に駆動
する液晶表示装置のデータ線駆動回路であって、入力映
像信号をサンプリングしてサンプリングデータを一定期
間保持する少なくとも一つのサンプルホールド回路と、
上記サンプルホールド回路のホールドデータを所定レベ
ルの信号として出力するドライブ回路と、入力映像信号
における所定期間の電圧と上記ドライブ回路の出力信号
電圧とを比較し、当該ドライブ回路の出力信号レベルを
一定のレベルに調整する出力レベル調整回路とを備えた
出力ブロックを複数有し、各出力ブロックの入力端子が
映像信号の入力端子に並列に接続され、出力端子が駆動
すべき異なるデータ線に接続されている。
た複数のデータ線を入力映像信号に応じて並列的に駆動
する液晶表示装置のデータ線駆動回路であって、入力映
像信号をサンプリングしてサンプリングデータを一定期
間保持する少なくとも一つのサンプルホールド回路と、
上記サンプルホールド回路のホールドデータを所定レベ
ルの信号として出力するドライブ回路と、入力映像信号
における所定期間の電圧と上記ドライブ回路の出力信号
電圧とを比較し、当該ドライブ回路の出力信号レベルを
一定のレベルに調整する出力レベル調整回路とを備えた
出力ブロックを複数有し、各出力ブロックの入力端子が
映像信号の入力端子に並列に接続され、出力端子が駆動
すべき異なるデータ線に接続されている。
【００１７】また、本発明では、上記映像信号は映像デ
ータ期間を除く所定期間に比較用電圧が設定されてお
り、出力レベル調整回路は、上記比較用電圧と上記ドラ
イブ回路の出力信号の電圧レベルとを比較する。また、
上記映像データ期間を除く所定期間は、映像信号の水平
同期信号の切り換え期間内の所定期間である。
ータ期間を除く所定期間に比較用電圧が設定されてお
り、出力レベル調整回路は、上記比較用電圧と上記ドラ
イブ回路の出力信号の電圧レベルとを比較する。また、
上記映像データ期間を除く所定期間は、映像信号の水平
同期信号の切り換え期間内の所定期間である。
【００１８】また、本発明では、上記映像信号は、水平
同期信号の切り換えごとに反転、非反転を繰り返し、反
転期間、非反転期間の両方の水平同期信号の切り換え期
間内で、それぞれ第１の比較用電圧および第２の比較用
電圧が設定されている。
同期信号の切り換えごとに反転、非反転を繰り返し、反
転期間、非反転期間の両方の水平同期信号の切り換え期
間内で、それぞれ第１の比較用電圧および第２の比較用
電圧が設定されている。
【００１９】また、本発明では、上記各出力ブロックの
サンプルホールド回路のサンプルホールドタイミングお
よび出力レベル調整回路の比較動作タイミングを制御す
るコントロール回路を有する。
サンプルホールド回路のサンプルホールドタイミングお
よび出力レベル調整回路の比較動作タイミングを制御す
るコントロール回路を有する。
【００２０】本発明によれば、入力映像信号は、サンプ
ルホールド回路において、サンプリングおよびホールド
されて、ドライブ回路に入力され、所定レベルの信号と
してデータ線に出力される。このとき、ドライブ回路の
出力信号レベルは、出力レベル調整回路において入力映
像信号の所定期間の電圧と比較され、当該ドライブ回路
の出力信号レベルが一定のレベルに調整される。
ルホールド回路において、サンプリングおよびホールド
されて、ドライブ回路に入力され、所定レベルの信号と
してデータ線に出力される。このとき、ドライブ回路の
出力信号レベルは、出力レベル調整回路において入力映
像信号の所定期間の電圧と比較され、当該ドライブ回路
の出力信号レベルが一定のレベルに調整される。
【００２１】また、本発明によれば、入力映像信号は各
出力ブロックに入力される。そして、各出力ブロックに
おいては、サンプルホールド回路で、サンプリングおよ
びホールドされて、ドライブ回路に入力され、所定レベ
ルの信号としてデータ線に出力される。このとき、ドラ
イブ回路の出力信号レベルは、出力レベル調整回路にお
いて入力映像信号の所定期間の電圧と比較され、当該ド
ライブ回路の出力信号レベルが一定のレベルに調整され
る。
出力ブロックに入力される。そして、各出力ブロックに
おいては、サンプルホールド回路で、サンプリングおよ
びホールドされて、ドライブ回路に入力され、所定レベ
ルの信号としてデータ線に出力される。このとき、ドラ
イブ回路の出力信号レベルは、出力レベル調整回路にお
いて入力映像信号の所定期間の電圧と比較され、当該ド
ライブ回路の出力信号レベルが一定のレベルに調整され
る。
【００２２】また、各出力ブロックのサンプルホールド
回路のサンプルホールドタイミングおよび出力レベル調
整回路の比較動作タイミングがコントロール回路によっ
て制御される。また、映像信号が、水平同期信号の切り
換えごとに反転、非反転を繰り返し、反転期間、非反転
期間の両方の水平同期信号の切り換え期間内で、それぞ
れ第１の比較用電圧および第２の比較用電圧が設定され
ている場合には、たとえばその比較用電圧の入力タイミ
ングに合わせて比較動作タイミングが制御される。
回路のサンプルホールドタイミングおよび出力レベル調
整回路の比較動作タイミングがコントロール回路によっ
て制御される。また、映像信号が、水平同期信号の切り
換えごとに反転、非反転を繰り返し、反転期間、非反転
期間の両方の水平同期信号の切り換え期間内で、それぞ
れ第１の比較用電圧および第２の比較用電圧が設定され
ている場合には、たとえばその比較用電圧の入力タイミ
ングに合わせて比較動作タイミングが制御される。
【００２３】
【発明の実施の形態】図１は、本発明に係る液晶表示装
置のデータ線駆動回路の一実施形態を示す回路図であ
る。このデータ線駆動回路４Ａは、実際には図７の回路
構成と同様の接続関係をもって液晶表示装置１に設けら
れる。また、本実施形態における映像信号は、図２に示
すように、水平同期信号（Ｈ）の切り換えごとに反転、
非反転を繰り返し、反転期間、非反転期間の両方の水平
同期信号の切り換え期間内で、それぞれ第１の比較用電
圧Ｖ１および第２の比較用電圧Ｖ２が設定されている。
置のデータ線駆動回路の一実施形態を示す回路図であ
る。このデータ線駆動回路４Ａは、実際には図７の回路
構成と同様の接続関係をもって液晶表示装置１に設けら
れる。また、本実施形態における映像信号は、図２に示
すように、水平同期信号（Ｈ）の切り換えごとに反転、
非反転を繰り返し、反転期間、非反転期間の両方の水平
同期信号の切り換え期間内で、それぞれ第１の比較用電
圧Ｖ１および第２の比較用電圧Ｖ２が設定されている。
【００２４】図１に示すように、本データ線駆動回路４
Ａは、ｎ個の出力に対応する出力ブロック４０−１〜４
０−ｎ（本実施形態ではｎ＝３）が映像信号ＶＩＮの入
力端子ＴINに並列に接続されている。なお、図１におい
ては説明の簡単化のため、入力映像信号ＶＩＮの振り分
け数ｎは「３」とし、また、回路構成は、各出力ブロッ
ク４０−１〜４０−３で同様であることから、出力ブロ
ック４０−１のみ具体的な構成を示している。
Ａは、ｎ個の出力に対応する出力ブロック４０−１〜４
０−ｎ（本実施形態ではｎ＝３）が映像信号ＶＩＮの入
力端子ＴINに並列に接続されている。なお、図１におい
ては説明の簡単化のため、入力映像信号ＶＩＮの振り分
け数ｎは「３」とし、また、回路構成は、各出力ブロッ
ク４０−１〜４０−３で同様であることから、出力ブロ
ック４０−１のみ具体的な構成を示している。
【００２５】出力ブロック４０−１は、直列に接続され
た第１および第２のサンプルホールド回路（Ｓ／Ｈ）４
０１−１，４０１−２、ドライブ回路４０２、並びに出
力レベル調整回路４０３により構成されている。
た第１および第２のサンプルホールド回路（Ｓ／Ｈ）４
０１−１，４０１−２、ドライブ回路４０２、並びに出
力レベル調整回路４０３により構成されている。
【００２６】第１のサンプルホールド回路４０１−１
は、バッファ回路ＢＵＦ１、スイッチ回路ＳＷ１および
キャパシタＣ１により構成されている。バッファ回路Ｂ
ＵＦ１の入力は映像信号ＶＩＮの入力端子ＴIN1 に接続
され、出力端子がスイッチ回路ＳＷ１の固定接点ａに接
続されている。スイッチ回路ＳＷ１の作動接点ｂがキャ
パシタＣ１の一方の電極に接続され（これらの接続点を
出力ノードＮ１とする）、キャパシタＣ１の他方の電極
が接地されている。
は、バッファ回路ＢＵＦ１、スイッチ回路ＳＷ１および
キャパシタＣ１により構成されている。バッファ回路Ｂ
ＵＦ１の入力は映像信号ＶＩＮの入力端子ＴIN1 に接続
され、出力端子がスイッチ回路ＳＷ１の固定接点ａに接
続されている。スイッチ回路ＳＷ１の作動接点ｂがキャ
パシタＣ１の一方の電極に接続され（これらの接続点を
出力ノードＮ１とする）、キャパシタＣ１の他方の電極
が接地されている。
【００２７】スイッチ回路ＳＷ１は、タイミングコント
ロール回路５Ａによるパルス状のコントロール信号ＣＰ
１ー１がローレベルのときはオフ状態の保持し、ハイレ
ベルのときオン状態となる。第１のサンプルホールド回
路４０１−１は、スイッチ回路ＳＷ１がオン状態のとき
がサンプルタイムであり、このときキャパシタＣ１はバ
ッファ回路ＢＵＦ１の出力電圧に等しい電圧まで充電さ
れる。そして、コントロール信号ＣＰ１ー１がローレベ
ルになりオフ状態ときがホールドタイムであり、充電し
た電圧が保持される。
ロール回路５Ａによるパルス状のコントロール信号ＣＰ
１ー１がローレベルのときはオフ状態の保持し、ハイレ
ベルのときオン状態となる。第１のサンプルホールド回
路４０１−１は、スイッチ回路ＳＷ１がオン状態のとき
がサンプルタイムであり、このときキャパシタＣ１はバ
ッファ回路ＢＵＦ１の出力電圧に等しい電圧まで充電さ
れる。そして、コントロール信号ＣＰ１ー１がローレベ
ルになりオフ状態ときがホールドタイムであり、充電し
た電圧が保持される。
【００２８】第２のサンプルホールド回路４０１−２
は、バッファ回路ＢＵＦ２、スイッチ回路ＳＷ２および
キャパシタＣ２により構成されている。バッファ回路Ｂ
ＵＦ２の入力は第１のサンプルホールド回路４０１−１
の出力ノードＮ１に接続され、出力端子がスイッチ回路
ＳＷ２の固定接点ａに接続されている。スイッチ回路Ｓ
Ｗ２の作動接点ｂがキャパシタＣ２の一方の電極に接続
され（これらの接続点を出力ノードＮ２とする）、キャ
パシタＣ２の他方の電極が接地されている。
は、バッファ回路ＢＵＦ２、スイッチ回路ＳＷ２および
キャパシタＣ２により構成されている。バッファ回路Ｂ
ＵＦ２の入力は第１のサンプルホールド回路４０１−１
の出力ノードＮ１に接続され、出力端子がスイッチ回路
ＳＷ２の固定接点ａに接続されている。スイッチ回路Ｓ
Ｗ２の作動接点ｂがキャパシタＣ２の一方の電極に接続
され（これらの接続点を出力ノードＮ２とする）、キャ
パシタＣ２の他方の電極が接地されている。
【００２９】スイッチ回路ＳＷ２は、タイミングコント
ロール回路５Ａによるパルス状のコントロール信号ＣＰ
２がローレベルのときはオフ状態の保持し、ハイレベル
のときオン状態となる。第２のサンプルホールド回路４
０１−２は、スイッチ回路ＳＷ２がオン状態のときがサ
ンプルタイムであり、このときキャパシタＣ２はバッフ
ァ回路ＢＵＦ２の出力電圧に等しい電圧まで充電され
る。そして、コントロール信号ＣＰ２がローレベルにな
りオフ状態ときがホールドタイムであり、充電した電圧
が保持される。
ロール回路５Ａによるパルス状のコントロール信号ＣＰ
２がローレベルのときはオフ状態の保持し、ハイレベル
のときオン状態となる。第２のサンプルホールド回路４
０１−２は、スイッチ回路ＳＷ２がオン状態のときがサ
ンプルタイムであり、このときキャパシタＣ２はバッフ
ァ回路ＢＵＦ２の出力電圧に等しい電圧まで充電され
る。そして、コントロール信号ＣＰ２がローレベルにな
りオフ状態ときがホールドタイムであり、充電した電圧
が保持される。
【００３０】ドライブ回路４０２は、第２のサンプルホ
ールド回路４０１−２の出力信号を後述する出力レベル
調整回路４０３の制御に基づいて所定レベルＶＯＵＴに
保持して出力端子ＴOUT1から信号Ｄ１を出力する。ドラ
イブ回路４０２の非反転入力端子（＋）が第２のサンプ
ルホールド回路４０１−２の出力ノードＮ２に接続さ
れ、反転入力端子（−）が抵抗素子Ｒ２を介して出力端
子に接続されているとともに、出力レベル調整回路４０
３の出力に接続されている。
ールド回路４０１−２の出力信号を後述する出力レベル
調整回路４０３の制御に基づいて所定レベルＶＯＵＴに
保持して出力端子ＴOUT1から信号Ｄ１を出力する。ドラ
イブ回路４０２の非反転入力端子（＋）が第２のサンプ
ルホールド回路４０１−２の出力ノードＮ２に接続さ
れ、反転入力端子（−）が抵抗素子Ｒ２を介して出力端
子に接続されているとともに、出力レベル調整回路４０
３の出力に接続されている。
【００３１】出力レベル調整回路４０３は、入力映像信
号ＶＩＮとドライブ回路４０２の出力信号レベルＶＯＵ
Ｔを抵抗分割した電圧ＶＯＵＴ’とを比較してその差分
に応じた信号をドライブ回路４０２の反転入力端子
（−）に映像信号ＶＩＮと帰還電圧ＶＯＵＴ’の差分を
打ち消す方向で印加する。
号ＶＩＮとドライブ回路４０２の出力信号レベルＶＯＵ
Ｔを抵抗分割した電圧ＶＯＵＴ’とを比較してその差分
に応じた信号をドライブ回路４０２の反転入力端子
（−）に映像信号ＶＩＮと帰還電圧ＶＯＵＴ’の差分を
打ち消す方向で印加する。
【００３２】出力レベル調整回路４０３は、具体的に
は、電圧／電流変換アンプＧＭＡ１、キャパシタＣ３、
バッファ回路ＢＵＦ３、抵抗素子Ｒ１〜Ｒ４、および定
電圧源ＶＣＴにより構成されている。
は、電圧／電流変換アンプＧＭＡ１、キャパシタＣ３、
バッファ回路ＢＵＦ３、抵抗素子Ｒ１〜Ｒ４、および定
電圧源ＶＣＴにより構成されている。
【００３３】電圧／電流変換回路ＧＭＡ１は、反転入力
端子（−）が映像信号ＶＩＮの入力端子ＴIN1 に接続さ
れ、非反転入力端子（＋）が抵抗素子Ｒ３とＲ４の接続
点に接続され、出力端子がキャパシタＣ３の一方の電極
およびバッファ回路ＢＵＦ３の入力端子に接続されてい
る（これらの接続点を出力ノードＮ３とする）。キャパ
シタＣ３の他方の電極が接地され、バッファ回路ＢＵＦ
３の出力端子が抵抗素子Ｒ１を介してドライブ回路４０
２の反転入力端子（−）に接続されている。そして、ド
ライブ回路４０２の出力端子と接地ラインとの間に、抵
抗素子Ｒ４，Ｒ３および定電圧源ＶＣＴが直列に接続さ
れている。
端子（−）が映像信号ＶＩＮの入力端子ＴIN1 に接続さ
れ、非反転入力端子（＋）が抵抗素子Ｒ３とＲ４の接続
点に接続され、出力端子がキャパシタＣ３の一方の電極
およびバッファ回路ＢＵＦ３の入力端子に接続されてい
る（これらの接続点を出力ノードＮ３とする）。キャパ
シタＣ３の他方の電極が接地され、バッファ回路ＢＵＦ
３の出力端子が抵抗素子Ｒ１を介してドライブ回路４０
２の反転入力端子（−）に接続されている。そして、ド
ライブ回路４０２の出力端子と接地ラインとの間に、抵
抗素子Ｒ４，Ｒ３および定電圧源ＶＣＴが直列に接続さ
れている。
【００３４】出力レベル調整回路４０３においては、電
圧／電流変換回路ＧＭＡ１は、タイミングコントロール
回路５Ａによるコントロール信号ＣＰ３によりオン・オ
フ制御されるスイッチ回路ＳＷ３を有し、スイッチ回路
ＳＷ３がオン状態にあるときに、入力映像信号ＶＩＮの
電圧レベルと抵抗分割電圧ＶＯＵＴ’とが比較される。
そして、両電圧の差分が電流として出力され、キャパシ
タＣ３で電圧に変換される。そしてノードＮ３の電圧が
バッファ回路ＢＵＦ３を経由してドライブ回路４０２の
反転入力端子（−）側にＶＩＮとＶＯＵＴ’の差分を打
ち消す方向で印加される。
圧／電流変換回路ＧＭＡ１は、タイミングコントロール
回路５Ａによるコントロール信号ＣＰ３によりオン・オ
フ制御されるスイッチ回路ＳＷ３を有し、スイッチ回路
ＳＷ３がオン状態にあるときに、入力映像信号ＶＩＮの
電圧レベルと抵抗分割電圧ＶＯＵＴ’とが比較される。
そして、両電圧の差分が電流として出力され、キャパシ
タＣ３で電圧に変換される。そしてノードＮ３の電圧が
バッファ回路ＢＵＦ３を経由してドライブ回路４０２の
反転入力端子（−）側にＶＩＮとＶＯＵＴ’の差分を打
ち消す方向で印加される。
【００３５】なお、出力レベル調整回路４０３におい
て、抵抗素子Ｒ１，Ｒ２は、補正分を印加するために設
けられている。また、抵抗素子Ｒ３，Ｒ４は、電圧／電
流変換回路ＧＭＡ１で電圧比較をするときにドライブ回
路４０２の出力信号電圧ＶＯＵＴが入力映像信号ＶＩＮ
に対して（Ｒ１＋Ｒ２）／Ｒ１となってしまいそのまま
では比較しづらいことから、ＶＯＵＴをＲ３／（Ｒ３＋
Ｒ４）に分圧して、ＶＩＮと対等なＶＯＵＴ’とするた
めに設けられている。よって、Ｒ２／Ｒ１＝Ｒ４／Ｒ３
の関係を満足することが望ましい。また、定電圧源ＶＣ
Ｔの供給電圧は、入力電圧範囲の中心電圧にするのが適
当である。このループを構成することで最終的には、ド
ライブ回路４０２の出力信号電圧ＶＯＵＴは入力映像信
号ＶＩＮに対してオフセットが抑えられた値に安定する
ことになる。
て、抵抗素子Ｒ１，Ｒ２は、補正分を印加するために設
けられている。また、抵抗素子Ｒ３，Ｒ４は、電圧／電
流変換回路ＧＭＡ１で電圧比較をするときにドライブ回
路４０２の出力信号電圧ＶＯＵＴが入力映像信号ＶＩＮ
に対して（Ｒ１＋Ｒ２）／Ｒ１となってしまいそのまま
では比較しづらいことから、ＶＯＵＴをＲ３／（Ｒ３＋
Ｒ４）に分圧して、ＶＩＮと対等なＶＯＵＴ’とするた
めに設けられている。よって、Ｒ２／Ｒ１＝Ｒ４／Ｒ３
の関係を満足することが望ましい。また、定電圧源ＶＣ
Ｔの供給電圧は、入力電圧範囲の中心電圧にするのが適
当である。このループを構成することで最終的には、ド
ライブ回路４０２の出力信号電圧ＶＯＵＴは入力映像信
号ＶＩＮに対してオフセットが抑えられた値に安定する
ことになる。
【００３６】また、出力レベル調整回路４０３の電圧／
電流変換回路ＧＭＡ１における電圧比較は、映像信号Ｖ
ＩＮの反転時、非反転時の両方で行われる。このことに
ついて以下に詳述する。
電流変換回路ＧＭＡ１における電圧比較は、映像信号Ｖ
ＩＮの反転時、非反転時の両方で行われる。このことに
ついて以下に詳述する。
【００３７】液晶ディスプレイに直流的な電圧を印加し
続けるとその寿命が縮むことから、映像信号ＶＩＮを水
平同期信号（Ｈ）ごとに基準電圧ＶＳＩＧ（たとえば７
Ｖ）を中心に反転して、平均すると直流的な電圧が印加
されないようにすることが比較的主要な方法として用い
られる。図２は、このときの映像信号の様子を示してい
る。
続けるとその寿命が縮むことから、映像信号ＶＩＮを水
平同期信号（Ｈ）ごとに基準電圧ＶＳＩＧ（たとえば７
Ｖ）を中心に反転して、平均すると直流的な電圧が印加
されないようにすることが比較的主要な方法として用い
られる。図２は、このときの映像信号の様子を示してい
る。
【００３８】図２に示すような映像信号の入力に対し
て、上述のオフセット改善の比較動作は、非反転時の
み、もしくは反転時のみで行っても、その効果を得るこ
とができる。しかしその場合、入出力間に微妙なゲイン
誤差が存在したときに次のようなことが起こると考えら
れる。
て、上述のオフセット改善の比較動作は、非反転時の
み、もしくは反転時のみで行っても、その効果を得るこ
とができる。しかしその場合、入出力間に微妙なゲイン
誤差が存在したときに次のようなことが起こると考えら
れる。
【００３９】図３は、データ線駆動回路の入出力特性を
説明するための図である。図３中、（ａ）の破線で示す
直線が理想の入出力特性である。これに対し、図３中
（ｂ）で示す直線は、本発明による入出力の比較による
オフセット対策を行わないときの入出力特性の一例であ
る。この（ｂ）で示す特性はオフセットの他に、微妙な
ゲイン誤差も持っているとする。ここで、本発明による
入出力の比較によるオフセット対策を非反転時（Ｖ１点
において；たとえば３Ｖ）のみで行った場合の特性を図
３中直線（ｃ）に示す。
説明するための図である。図３中、（ａ）の破線で示す
直線が理想の入出力特性である。これに対し、図３中
（ｂ）で示す直線は、本発明による入出力の比較による
オフセット対策を行わないときの入出力特性の一例であ
る。この（ｂ）で示す特性はオフセットの他に、微妙な
ゲイン誤差も持っているとする。ここで、本発明による
入出力の比較によるオフセット対策を非反転時（Ｖ１点
において；たとえば３Ｖ）のみで行った場合の特性を図
３中直線（ｃ）に示す。
【００４０】図からわかるように、直線（ｂ）に対して
直線（ｃ）は理想直線（ａ）の近傍に平行移動し全体的
なオフセットは約Ｖａ分だけ軽減される。ただし、非反
転期間におけるオフセットはなくなっても、反転期間で
は、ゲイン誤差によるオフセットＶｂが残ってしまう。
同様に、反転時（Ｖ２点において；たとえば１１Ｖ）の
みで行うと、今度は、非反転期間でオフセットＶｂ’が
残ってしまう。これを図３中直線（ｄ）に示す。特性直
線（ｃ），（ｄ）のように反転期間と非反転期間とでオ
フセットが違うと、画面の１つのドットに注目したとき
に映像信号のＶ周期ごとに出力に差があらわれ、これは
フリッカとして見えることになる。
直線（ｃ）は理想直線（ａ）の近傍に平行移動し全体的
なオフセットは約Ｖａ分だけ軽減される。ただし、非反
転期間におけるオフセットはなくなっても、反転期間で
は、ゲイン誤差によるオフセットＶｂが残ってしまう。
同様に、反転時（Ｖ２点において；たとえば１１Ｖ）の
みで行うと、今度は、非反転期間でオフセットＶｂ’が
残ってしまう。これを図３中直線（ｄ）に示す。特性直
線（ｃ），（ｄ）のように反転期間と非反転期間とでオ
フセットが違うと、画面の１つのドットに注目したとき
に映像信号のＶ周期ごとに出力に差があらわれ、これは
フリッカとして見えることになる。
【００４１】非反転時（Ｖ１点において）と反転時（Ｖ
２点において）の両方で本発明による入出力の比較によ
るオフセット対策を行った場合を直線（ｅ）に示す。こ
の場合は、非反転時のみのときの効果と反転時のみのと
きの効果とがバランスする点に収束する。このとき、Ｖ
１点でのオフセットＶｃ’とＶ２点でのオフセットＶｃ
は、ほぼ等しくなるため、フリッカが無くなり、画質が
向上する。このため、出力レベル調整回路４０３の電圧
／電流変換回路ＧＭＡ１における電圧比較は、映像信号
ＶＩＮの反転時、非反転時の両方で行う。
２点において）の両方で本発明による入出力の比較によ
るオフセット対策を行った場合を直線（ｅ）に示す。こ
の場合は、非反転時のみのときの効果と反転時のみのと
きの効果とがバランスする点に収束する。このとき、Ｖ
１点でのオフセットＶｃ’とＶ２点でのオフセットＶｃ
は、ほぼ等しくなるため、フリッカが無くなり、画質が
向上する。このため、出力レベル調整回路４０３の電圧
／電流変換回路ＧＭＡ１における電圧比較は、映像信号
ＶＩＮの反転時、非反転時の両方で行う。
【００４２】タイミングコントロール回路５Ａは、タイ
ミングコントロール信号ＣＴＬ５１Ａによりデータ線駆
動回路４Ａの各出力ブロック４０−１，４０−２，４０
−３の第１および第２のサンプルホールド回路４０１−
１，４０１−２のスイッチ回路ＳＷ１，ＳＷ２のオン・
オフ制御によるサンプルタイムおよびホールドタイムの
タイミング制御、並びに出力レベル調整回路４０３の電
圧／電流変換回路ＧＭＡ１のスイッチ回路ＳＷ３のオン
・オフ制御による電圧比較のタイミング制御を、映像信
号の水平同期信号（Ｈ）の切り換えのための映像データ
のない期間で行う。
ミングコントロール信号ＣＴＬ５１Ａによりデータ線駆
動回路４Ａの各出力ブロック４０−１，４０−２，４０
−３の第１および第２のサンプルホールド回路４０１−
１，４０１−２のスイッチ回路ＳＷ１，ＳＷ２のオン・
オフ制御によるサンプルタイムおよびホールドタイムの
タイミング制御、並びに出力レベル調整回路４０３の電
圧／電流変換回路ＧＭＡ１のスイッチ回路ＳＷ３のオン
・オフ制御による電圧比較のタイミング制御を、映像信
号の水平同期信号（Ｈ）の切り換えのための映像データ
のない期間で行う。
【００４３】タイミングコントロール回路５Ａは、第１
のサンプルホールド回路４０１−１のスイッチ回路ＳＷ
１のオン・オフ制御は、出力ブロック４０−１，４０−
２，４０−３同時ではなく、順次に行われるようにコン
トロール信号ＣＰ１−１，ＣＰ１−２，ＣＰ１−３を出
力ブロック４０−１，４０−２，４０−３に供給する。
次に、出力ブロック４０−３へのコントロール信号ＣＰ
１−３の供給と同じタイミングで、各出力ブロック４０
−１〜４０−３の第２のサンプルホールド回路４０１−
２のスイッチ回路ＳＷ２にコントロール信号ＣＰ２を同
じタイミングで供給する。そして、各出力ブロック４０
−１〜４０−３へ電圧／電流変換回路ＧＭＡ１のスイッ
チ回路ＳＷ３をオンさせるためのコントロール信号ＣＰ
３を同じタイミングで供給する。
のサンプルホールド回路４０１−１のスイッチ回路ＳＷ
１のオン・オフ制御は、出力ブロック４０−１，４０−
２，４０−３同時ではなく、順次に行われるようにコン
トロール信号ＣＰ１−１，ＣＰ１−２，ＣＰ１−３を出
力ブロック４０−１，４０−２，４０−３に供給する。
次に、出力ブロック４０−３へのコントロール信号ＣＰ
１−３の供給と同じタイミングで、各出力ブロック４０
−１〜４０−３の第２のサンプルホールド回路４０１−
２のスイッチ回路ＳＷ２にコントロール信号ＣＰ２を同
じタイミングで供給する。そして、各出力ブロック４０
−１〜４０−３へ電圧／電流変換回路ＧＭＡ１のスイッ
チ回路ＳＷ３をオンさせるためのコントロール信号ＣＰ
３を同じタイミングで供給する。
【００４４】図４は、上述したタイミングコントロール
回路５Ａの各コントロール信号ＣＰ１（−１〜−３）〜
ＣＰ３の供給タイミングの一例を示すタイミングチャー
トである。サンプルホールドを含む回路で入力と出力の
電圧を比較するためには、入力にある時間Ｔだけ一定電
圧をかけ続ける必要がある。図４の例の場合、時間Ｔが
Ｔ１＋Ｔ２を含んだ形にする必要がある。ここで、Ｔ１
は映像信号ＶＩＮが第１および第２のサンプルホールド
回路４０１−１，４０１−２を通ってドライブ回路４０
２から電圧ＶＯＵＴの信号として出力されるまでの時間
である。この時間Ｔ１を設けないと比較する二つの信号
が準備されない。よって、比較を開始する前に必ず用意
しなければならない時間である。また、時間Ｔ２は映像
信号ＶＩＮと抵抗分割電圧ＶＯＵＴ’とを比較し、キャ
パシタＣ３を充電（または放電）するための時間であ
る。この時間Ｔだけ一定の電圧を映像信号のどこかに用
意する必要があるが、水平同期信号（Ｈ）の切り換え時
間に未使用部分があるので、そこに十分とることができ
る。なお、時間Ｔ２においてキャパシタＣ３を一度で完
全に充電する時間である必要はない。映像信号ＶＩＮの
水平同期信号（Ｈ）の切り換えごとに定期的にやってく
るので、徐々に充電できる時間でよい。
回路５Ａの各コントロール信号ＣＰ１（−１〜−３）〜
ＣＰ３の供給タイミングの一例を示すタイミングチャー
トである。サンプルホールドを含む回路で入力と出力の
電圧を比較するためには、入力にある時間Ｔだけ一定電
圧をかけ続ける必要がある。図４の例の場合、時間Ｔが
Ｔ１＋Ｔ２を含んだ形にする必要がある。ここで、Ｔ１
は映像信号ＶＩＮが第１および第２のサンプルホールド
回路４０１−１，４０１−２を通ってドライブ回路４０
２から電圧ＶＯＵＴの信号として出力されるまでの時間
である。この時間Ｔ１を設けないと比較する二つの信号
が準備されない。よって、比較を開始する前に必ず用意
しなければならない時間である。また、時間Ｔ２は映像
信号ＶＩＮと抵抗分割電圧ＶＯＵＴ’とを比較し、キャ
パシタＣ３を充電（または放電）するための時間であ
る。この時間Ｔだけ一定の電圧を映像信号のどこかに用
意する必要があるが、水平同期信号（Ｈ）の切り換え時
間に未使用部分があるので、そこに十分とることができ
る。なお、時間Ｔ２においてキャパシタＣ３を一度で完
全に充電する時間である必要はない。映像信号ＶＩＮの
水平同期信号（Ｈ）の切り換えごとに定期的にやってく
るので、徐々に充電できる時間でよい。
【００４５】次に、上記構成による動作を説明する。ま
ず、映像信号ＶＩＮの水平同期信号（Ｈ）の切り換え期
間の未使用部分を用いて、入力端子ＴINに比較用の電圧
Ｖ１が入力される。この電圧Ｖ１はしばらく一定のまま
入力端子ＴINに入力される。
ず、映像信号ＶＩＮの水平同期信号（Ｈ）の切り換え期
間の未使用部分を用いて、入力端子ＴINに比較用の電圧
Ｖ１が入力される。この電圧Ｖ１はしばらく一定のまま
入力端子ＴINに入力される。
【００４６】電圧Ｖ１は、各出力ブロック４０−１〜４
０−３に入力され、タイミングコントロール回路５Ａに
よるコントロール信号ＣＰ１（−１〜−３）、ＣＰ２に
よってオン・オフ制御される第１および第２のサンプル
ホールド回路４０１−１，４０１−２のスイッチ回路Ｓ
Ｗ１、ＳＷ２のＯＮオン・オフ動作を経て、電圧Ｖ１’
となりドライブ回路４０２の非反転入力（＋）に入力さ
れる。なお、ここで、電圧Ｖ１から電圧Ｖ１’になるの
は、サンプルホールドが発生させるドループ等の影響で
ある。
０−３に入力され、タイミングコントロール回路５Ａに
よるコントロール信号ＣＰ１（−１〜−３）、ＣＰ２に
よってオン・オフ制御される第１および第２のサンプル
ホールド回路４０１−１，４０１−２のスイッチ回路Ｓ
Ｗ１、ＳＷ２のＯＮオン・オフ動作を経て、電圧Ｖ１’
となりドライブ回路４０２の非反転入力（＋）に入力さ
れる。なお、ここで、電圧Ｖ１から電圧Ｖ１’になるの
は、サンプルホールドが発生させるドループ等の影響で
ある。
【００４７】そして、電圧Ｖ１’は（（Ｒ１＋Ｒ２）／
Ｒ１）×（Ｒ３／（Ｒ３＋Ｒ４））＝１なる関係から、
電圧Ｖ１’’（ＶＯＵＴ’）となり、電圧／電流変換回
路ＧＭＡ１の非反転入力端子（＋）に入力される。な
お、電圧Ｖ１’からＶ１’’になるのはドライブ回路４
０２が発生させるオフセット等の影響である。
Ｒ１）×（Ｒ３／（Ｒ３＋Ｒ４））＝１なる関係から、
電圧Ｖ１’’（ＶＯＵＴ’）となり、電圧／電流変換回
路ＧＭＡ１の非反転入力端子（＋）に入力される。な
お、電圧Ｖ１’からＶ１’’になるのはドライブ回路４
０２が発生させるオフセット等の影響である。
【００４８】次に、タイミングコントロール回路５Ａに
よるコントロール信号ＣＰ３によって、電圧／電流変換
回路ＧＭＡ１のスイッチ回路ＳＷ３がオン状態に切り換
えられる。このとき、電圧／電流変換回路ＧＭＡ１の反
転入力端子（−）には、入力電圧Ｖ１が供給されてい
る。したがって、電圧／電流変換回路ＧＭＡ１において
入力電圧Ｖ１と帰還電圧Ｖ１’’とが比較され、両電圧
の差分が電流として出力され、キャパシタＣ３で電圧に
変換される。そしてノードＮ３の電圧がバッファ回路Ｂ
ＵＦ３を経由してドライブ回路４０２の反転入力端子
（−）側にＶＩＮとＶＯＵＴ’の差分を打ち消す方向で
印加される。たとえば、Ｖ１＜Ｖ１’’であれば、抵抗
素子Ｒ１には＋方向の電圧が印加され、ドライブ回路４
０２の出力電圧ＶＯＵＴは下がる方向になる。
よるコントロール信号ＣＰ３によって、電圧／電流変換
回路ＧＭＡ１のスイッチ回路ＳＷ３がオン状態に切り換
えられる。このとき、電圧／電流変換回路ＧＭＡ１の反
転入力端子（−）には、入力電圧Ｖ１が供給されてい
る。したがって、電圧／電流変換回路ＧＭＡ１において
入力電圧Ｖ１と帰還電圧Ｖ１’’とが比較され、両電圧
の差分が電流として出力され、キャパシタＣ３で電圧に
変換される。そしてノードＮ３の電圧がバッファ回路Ｂ
ＵＦ３を経由してドライブ回路４０２の反転入力端子
（−）側にＶＩＮとＶＯＵＴ’の差分を打ち消す方向で
印加される。たとえば、Ｖ１＜Ｖ１’’であれば、抵抗
素子Ｒ１には＋方向の電圧が印加され、ドライブ回路４
０２の出力電圧ＶＯＵＴは下がる方向になる。
【００４９】次に、タイミングコントロール回路５Ａに
よるコントロール信号ＣＰ３によって、電圧／電流変換
回路ＧＭＡ１のスイッチ回路ＳＷ３がオフ状態に切り換
えられ、比較動作が中止される。その結果、入力端子Ｔ
INは電圧Ｖ１の入力から開放され、その後映像信号が入
ってくる。この間抵抗素子Ｒ１の電圧はホールドされ
る。そして、映像信号が終わり、水平同期信号（Ｈ）の
切り換えが始まる。
よるコントロール信号ＣＰ３によって、電圧／電流変換
回路ＧＭＡ１のスイッチ回路ＳＷ３がオフ状態に切り換
えられ、比較動作が中止される。その結果、入力端子Ｔ
INは電圧Ｖ１の入力から開放され、その後映像信号が入
ってくる。この間抵抗素子Ｒ１の電圧はホールドされ
る。そして、映像信号が終わり、水平同期信号（Ｈ）の
切り換えが始まる。
【００５０】以上の動作が繰り返し行われ、最終的には
Ｖ１＝Ｖ１’’になる点で安定する。このため、ドライ
ブ回路４０２の出力電圧ＶＯＵＴには入力映像信号ＶＩ
Ｎに対してオフセットの少ない信号が得られる。実際に
はオフセット電圧は、電圧／電流変換回路ＧＭＡ１のオ
フセット分による±５ｍＶ程度に抑えることができる。
このときの出力波形を図５の（ａ）および（ｂ）に示
す。なお、図５（ａ）は図９（ａ）のように１個のＩＣ
での出力を、（ｂ）は図９（ｂ）のように複数個のＩＣ
での出力を、それぞれ示している（ただし（ｂ）は、図
９（ｂ）において、ｍ＝２とした）。ここで、電圧／電
流変換回路ＧＭＡ１のオフセットは、差動トランジスタ
の相対的な特性差により発生するもので、絶対値的な特
性にはよらない。そのため、ＩＣ間でのオフセット差が
ＩＣ内部の各出力間のオフセット差より大きいというこ
とはないことから、図５（ａ）および（ｂ）に示す出力
波形はほぼ同じである。
Ｖ１＝Ｖ１’’になる点で安定する。このため、ドライ
ブ回路４０２の出力電圧ＶＯＵＴには入力映像信号ＶＩ
Ｎに対してオフセットの少ない信号が得られる。実際に
はオフセット電圧は、電圧／電流変換回路ＧＭＡ１のオ
フセット分による±５ｍＶ程度に抑えることができる。
このときの出力波形を図５の（ａ）および（ｂ）に示
す。なお、図５（ａ）は図９（ａ）のように１個のＩＣ
での出力を、（ｂ）は図９（ｂ）のように複数個のＩＣ
での出力を、それぞれ示している（ただし（ｂ）は、図
９（ｂ）において、ｍ＝２とした）。ここで、電圧／電
流変換回路ＧＭＡ１のオフセットは、差動トランジスタ
の相対的な特性差により発生するもので、絶対値的な特
性にはよらない。そのため、ＩＣ間でのオフセット差が
ＩＣ内部の各出力間のオフセット差より大きいというこ
とはないことから、図５（ａ）および（ｂ）に示す出力
波形はほぼ同じである。
【００５１】以上のように、本実施形態によれば、画素
スイッチが接続された複数のデータ線を入力映像信号に
応じて並列的に駆動する液晶表示装置のデータ線駆動回
路４Ａにおいて、入力映像信号をサンプリングしてサン
プリングデータを一定期間保持する直列接続されたサン
プルホールド回路４０１−１，４０１−２と、サンプル
ホールド回路４０１−２のホールドデータを所定レベル
の信号として出力するドライブ回路４０２と、入力映像
信号における水平同期信号の切り換え期間に設定された
電圧Ｖ１，Ｖ２とドライブ回路４０２の出力信号電圧Ｖ
ＯＵＴとを比較し、当該ドライブ回路の出力信号レベル
を一定のレベルに調整する出力レベル調整回路４０３と
を備えた複数の出力ブロック４０−１〜４０−ｎを設
け、各出力ブロック４０−１〜４０−ｎの入力端子ＴIN
1 〜ＴINn を映像信号の入力端子ＴINに並列に接続し、
出力端子ＴOUT1〜ＴOUTnを駆動すべき異なるデータ線に
接続したので、入力と出力の信号の比較によって出力の
オフセットを補正でき、複数本の出力間のオフセット差
を抑えることができる。したがって、このデータ線駆動
回路４Ａを高階調な液晶ディスプレイに用いても画面に
縦縞の繰り返しパターンが発生しない。また、フリッカ
も軽減できる利点がある。
スイッチが接続された複数のデータ線を入力映像信号に
応じて並列的に駆動する液晶表示装置のデータ線駆動回
路４Ａにおいて、入力映像信号をサンプリングしてサン
プリングデータを一定期間保持する直列接続されたサン
プルホールド回路４０１−１，４０１−２と、サンプル
ホールド回路４０１−２のホールドデータを所定レベル
の信号として出力するドライブ回路４０２と、入力映像
信号における水平同期信号の切り換え期間に設定された
電圧Ｖ１，Ｖ２とドライブ回路４０２の出力信号電圧Ｖ
ＯＵＴとを比較し、当該ドライブ回路の出力信号レベル
を一定のレベルに調整する出力レベル調整回路４０３と
を備えた複数の出力ブロック４０−１〜４０−ｎを設
け、各出力ブロック４０−１〜４０−ｎの入力端子ＴIN
1 〜ＴINn を映像信号の入力端子ＴINに並列に接続し、
出力端子ＴOUT1〜ＴOUTnを駆動すべき異なるデータ線に
接続したので、入力と出力の信号の比較によって出力の
オフセットを補正でき、複数本の出力間のオフセット差
を抑えることができる。したがって、このデータ線駆動
回路４Ａを高階調な液晶ディスプレイに用いても画面に
縦縞の繰り返しパターンが発生しない。また、フリッカ
も軽減できる利点がある。
【００５２】なお、本実施形態では、各出力ブロックに
おけるサンプルホールド回路を２個直列に接続した場合
を例に説明したが、本発明は、図６に示すように、任意
の数ｋ個のサンプルホールド回路を直列に接続した回路
に適用できることはいうまでもない。
おけるサンプルホールド回路を２個直列に接続した場合
を例に説明したが、本発明は、図６に示すように、任意
の数ｋ個のサンプルホールド回路を直列に接続した回路
に適用できることはいうまでもない。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
入力と出力の信号の比較によって出力のオフセットを補
正でき、複数本の出力間のオフセット差を抑えることが
できる。したがって、高階調な液晶ディスプレイに用い
ても画面に縦縞の繰り返しパターンが発生しない。ま
た、フリッカも軽減できる利点がある。
入力と出力の信号の比較によって出力のオフセットを補
正でき、複数本の出力間のオフセット差を抑えることが
できる。したがって、高階調な液晶ディスプレイに用い
ても画面に縦縞の繰り返しパターンが発生しない。ま
た、フリッカも軽減できる利点がある。
【図１】本発明に係る液晶表示装置のデータ線駆動回路
の一実施形態を示す回路図である。
の一実施形態を示す回路図である。
【図２】本発明に係る映像信号の構成例、並びに反転、
非反転動作を説明するための図である。
非反転動作を説明するための図である。
【図３】データ線駆動回路の入出力特性を説明するため
の図である。
の図である。
【図４】本発明に係るタイミングコントロール回路によ
るサンプルホールドおよび比較動作のタイミング制御を
説明するためのタイミングチャートである。
るサンプルホールドおよび比較動作のタイミング制御を
説明するためのタイミングチャートである。
【図５】本発明に係るデータ線駆動回路を集積化した場
合の出力波形例を示す図である。
合の出力波形例を示す図である。
【図６】本発明に係るデータ線駆動回路の他の実施形態
を示す回路図である。
を示す回路図である。
【図７】薄膜トランジスタ駆動方式を採用した液晶表示
装置の構成例を示す回路図である。
装置の構成例を示す回路図である。
【図８】従来のデータ線駆動回路の構成例を示すブロッ
ク図である。
ク図である。
【図９】データ線駆動回路を集積化した構成例を示す図
である。
である。
【図１０】データ線駆動回路を集積化した場合の理想入
出力と従来回路の実際の出力波形例を示す図である。
出力と従来回路の実際の出力波形例を示す図である。
１…液晶表示装置、２…ＴＦＴスイッチマトリクス部、
３…ゲート線駆動回路、４Ａ…データ線駆動回路、５Ａ
…タイミングコントロール回路、６…ゲート回路、７…
データ線コントロール回路、４０−１〜４０−ｎ…出力
ブロック、４０１−１〜４０１−ｋ…サンプルホールド
回路、４０２…ドライブ回路、４０３…出力レベル調整
回路、ＢＵＦ１〜ＢＵＦ３…バッファ回路、ＳＷ１〜Ｓ
Ｗ３…スイッチ回路、Ｃ１〜Ｃ３…キャパシタ、ＧＭＡ
１…電圧／電流変換回路、Ｒ１〜Ｒ４…抵抗素子、ＶＣ
Ｔ…定電圧源。
３…ゲート線駆動回路、４Ａ…データ線駆動回路、５Ａ
…タイミングコントロール回路、６…ゲート回路、７…
データ線コントロール回路、４０−１〜４０−ｎ…出力
ブロック、４０１−１〜４０１−ｋ…サンプルホールド
回路、４０２…ドライブ回路、４０３…出力レベル調整
回路、ＢＵＦ１〜ＢＵＦ３…バッファ回路、ＳＷ１〜Ｓ
Ｗ３…スイッチ回路、Ｃ１〜Ｃ３…キャパシタ、ＧＭＡ
１…電圧／電流変換回路、Ｒ１〜Ｒ４…抵抗素子、ＶＣ
Ｔ…定電圧源。
Claims (10)
- 【請求項１】 画素スイッチが接続されたデータ線を入
力映像信号に応じて駆動する液晶表示装置のデータ線駆
動回路であって、 入力映像信号をサンプリングしてサンプリングデータを
一定期間保持するサンプルホールド回路と、 上記サンプルホールド回路のホールドデータを所定レベ
ルの信号として出力するドライブ回路と、 入力映像信号における所定期間の電圧と上記ドライブ回
路の出力信号電圧とを比較し、当該ドライブ回路の出力
信号レベルを一定のレベルに調整する出力レベル調整回
路とを有する液晶表示装置のデータ線駆動回路。 - 【請求項２】 上記映像信号は映像データ期間を除く所
定期間に比較用電圧が設定されており、 上記出力レベル調整回路は、上記比較用電圧と上記ドラ
イブ回路の出力信号の電圧レベルとを比較する請求項１
記載の液晶表示装置のデータ線駆動回路。 - 【請求項３】 上記映像データ期間を除く所定期間は、
映像信号の水平同期信号の切り換え期間内の所定期間で
ある請求項２記載の液晶表示装置のデータ線駆動回路。 - 【請求項４】 上記映像信号は、水平同期信号の切り換
えごとに反転、非反転を繰り返し、反転期間、非反転期
間の両方の水平同期信号の切り換え期間内で、それぞれ
第１の比較用電圧および第２の比較用電圧が設定されて
いる請求項３記載の液晶表示装置のデータ線駆動回路。 - 【請求項５】 画素スイッチが接続された複数のデータ
線を入力映像信号に応じて並列的に駆動する液晶表示装
置のデータ線駆動回路であって、 入力映像信号をサンプリングしてサンプリングデータを
一定期間保持する少なくとも一つのサンプルホールド回
路と、上記サンプルホールド回路のホールドデータを所
定レベルの信号として出力するドライブ回路と、入力映
像信号における所定期間の電圧と上記ドライブ回路の出
力信号電圧とを比較し、当該ドライブ回路の出力信号レ
ベルを一定のレベルに調整する出力レベル調整回路とを
備えた出力ブロックを複数有し、 各出力ブロックの入力端子が映像信号の入力端子に並列
に接続され、出力端子が駆動すべき異なるデータ線に接
続されている液晶表示装置のデータ線駆動回路。 - 【請求項６】 上記映像信号は映像データ期間を除く所
定期間に比較用電圧が設定されており、 上記各出力ブロックの出力レベル調整回路は、上記比較
用電圧と上記ドライブ回路の出力信号の電圧レベルとを
比較する請求項５記載の液晶表示装置のデータ線駆動回
路。 - 【請求項７】 上記映像データ期間を除く所定期間は、
映像信号の水平同期信号の切り換え期間内の所定期間で
ある請求項６記載の液晶表示装置のデータ線駆動回路。 - 【請求項８】 上記映像信号は、水平同期信号の切り換
えごとに反転、非反転を繰り返し、反転期間、非反転期
間の両方の水平同期信号の切り換え期間内で、それぞれ
第１の比較用電圧および第２の比較用電圧が設定されて
いる請求項７記載の液晶表示装置のデータ線駆動回路。 - 【請求項９】 上記各出力ブロックのサンプルホールド
回路のサンプルホールドタイミングおよび出力レベル調
整回路の比較動作タイミングを制御するコントロール回
路を有する請求項５記載の液晶表示装置のデータ線駆動
回路。 - 【請求項１０】 上記各出力ブロックのサンプルホール
ド回路のサンプルホールドタイミングおよび出力レベル
調整回路の比較動作タイミングを制御するコントロール
回路を有する請求項８記載の液晶表示装置のデータ線駆
動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117213A JPH10307564A (ja) | 1997-05-07 | 1997-05-07 | 液晶表示装置のデータ線駆動回路 |
| US09/063,277 US6154192A (en) | 1997-05-07 | 1998-04-21 | Liquid crystal display device and data line drive circuit of liquid crystal display device |
| KR1019980016070A KR100547208B1 (ko) | 1997-05-07 | 1998-05-06 | 액정표시장치 및 액정표시장치의 데이터선 구동회로 |
| CNB98108088XA CN1146853C (zh) | 1997-05-07 | 1998-05-06 | 液晶显示器件及其数据线驱动电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117213A JPH10307564A (ja) | 1997-05-07 | 1997-05-07 | 液晶表示装置のデータ線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10307564A true JPH10307564A (ja) | 1998-11-17 |
Family
ID=14706201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9117213A Pending JPH10307564A (ja) | 1997-05-07 | 1997-05-07 | 液晶表示装置のデータ線駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6154192A (ja) |
| JP (1) | JPH10307564A (ja) |
| KR (1) | KR100547208B1 (ja) |
| CN (1) | CN1146853C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010534339A (ja) * | 2007-07-25 | 2010-11-04 | メドトロニック ミニメド インコーポレイテッド | 薬物溶出のための方法、媒体、および装置 |
| JP2011221255A (ja) * | 2010-04-08 | 2011-11-04 | Sony Corp | 表示装置、表示装置のレイアウト方法、及び、電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3930992B2 (ja) * | 1999-02-10 | 2007-06-13 | 株式会社日立製作所 | 液晶表示パネル用駆動回路及び液晶表示装置 |
| JP2001265285A (ja) * | 2000-03-14 | 2001-09-28 | Nec Corp | 液晶表示装置の駆動回路 |
| KR100427039B1 (ko) * | 2001-06-30 | 2004-04-17 | 주식회사 하이닉스반도체 | 캐패시터 부하 구동 앰프 |
| KR100515300B1 (ko) * | 2003-10-07 | 2005-09-15 | 삼성에스디아이 주식회사 | 전류 샘플/홀드 회로와 전류 샘플/홀드 방법 및 이를이용한 역다중화 장치와 디스플레이 장치 |
| KR100529076B1 (ko) * | 2003-11-10 | 2005-11-15 | 삼성에스디아이 주식회사 | 역다중화 장치 및 이를 이용한 디스플레이 장치 |
| JP3942595B2 (ja) * | 2004-01-13 | 2007-07-11 | 沖電気工業株式会社 | 液晶パネルの駆動回路 |
| KR100688505B1 (ko) * | 2004-11-22 | 2007-03-02 | 삼성전자주식회사 | 면적이 감소된 ｌｃｄ용 소스 구동 집적 회로 및 그 구동방법 |
| CN101501748B (zh) * | 2006-04-19 | 2012-12-05 | 伊格尼斯创新有限公司 | 有源矩阵显示器的稳定驱动设计 |
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| KR100857122B1 (ko) * | 2007-04-12 | 2008-09-05 | 주식회사 유니디스플레이 | 채널 오프셋 전압 보상 방법 및 이를 이용한 액정 패널구동용 컬럼 구동 회로 |
| CN101345026B (zh) * | 2007-07-10 | 2010-12-01 | 联詠科技股份有限公司 | 帧数据缓冲装置以及其相关帧数据取得方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227186A (ja) * | 1990-01-31 | 1991-10-08 | Sharp Corp | 固体走査用映像信号処理装置 |
| JP2571973B2 (ja) * | 1990-03-28 | 1997-01-16 | 株式会社高度映像技術研究所 | 駆動制御回路 |
| JPH04191723A (ja) * | 1990-11-27 | 1992-07-10 | Toshiba Corp | 液晶駆動装置 |
| JPH05265405A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 液晶表示装置 |
| JPH07130193A (ja) * | 1993-09-10 | 1995-05-19 | Toshiba Corp | バッファ回路及びこれを用いた液晶ディスプレイ装置 |
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-
1997
- 1997-05-07 JP JP9117213A patent/JPH10307564A/ja active Pending
-
1998
- 1998-04-21 US US09/063,277 patent/US6154192A/en not_active Expired - Lifetime
- 1998-05-06 KR KR1019980016070A patent/KR100547208B1/ko not_active Expired - Fee Related
- 1998-05-06 CN CNB98108088XA patent/CN1146853C/zh not_active Expired - Fee Related
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|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| US6154192A (en) | 2000-11-28 |
| CN1146853C (zh) | 2004-04-21 |
| KR100547208B1 (ko) | 2006-05-09 |
| CN1199213A (zh) | 1998-11-18 |
| KR19980086773A (ko) | 1998-12-05 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040428 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
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| A02 | Decision of refusal |
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