JPH10307762A - メモリ初期化制御方式 - Google Patents
メモリ初期化制御方式Info
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- JPH10307762A JPH10307762A JP9114508A JP11450897A JPH10307762A JP H10307762 A JPH10307762 A JP H10307762A JP 9114508 A JP9114508 A JP 9114508A JP 11450897 A JP11450897 A JP 11450897A JP H10307762 A JPH10307762 A JP H10307762A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 システムの起動時又は各種処理の起動時等に
おいて、メモリの記憶内容の初期化処理を不要とするこ
とにある。 【解決手段】 ＤＲＡＭ２０２の所望のアドレスに通常
データが書き込まれると、回路２０４は、ＤＲＡＭ２０
３の上記アドレスに対応するアドレスに記憶される保証
ビットデータの値を、書込済みを示す値にセットする。
ＤＲＡＭ２０３の各アドレスに記憶される保証ビットデ
ータは、電源投入直後は、必ず“０００”又は“１１
１”となるため、上述の書込済を示す値はこれらの値以
外の値に設定される。以後、ＤＲＡＭ２０２の所望のア
ドレスから通常データが読み出される場合に、そのアド
レスに対応するＤＲＡＭ２０３のアドレスに記憶されて
いる保証ビットデータの値が書込済みを示していれば、
ＤＲＡＭ２０２から読み出された通常データがデータバ
ス２０７に出力され、そうでない場合は、固定値“０”
がリードデータとしてデータバス２０７に出力される。
おいて、メモリの記憶内容の初期化処理を不要とするこ
とにある。 【解決手段】 ＤＲＡＭ２０２の所望のアドレスに通常
データが書き込まれると、回路２０４は、ＤＲＡＭ２０
３の上記アドレスに対応するアドレスに記憶される保証
ビットデータの値を、書込済みを示す値にセットする。
ＤＲＡＭ２０３の各アドレスに記憶される保証ビットデ
ータは、電源投入直後は、必ず“０００”又は“１１
１”となるため、上述の書込済を示す値はこれらの値以
外の値に設定される。以後、ＤＲＡＭ２０２の所望のア
ドレスから通常データが読み出される場合に、そのアド
レスに対応するＤＲＡＭ２０３のアドレスに記憶されて
いる保証ビットデータの値が書込済みを示していれば、
ＤＲＡＭ２０２から読み出された通常データがデータバ
ス２０７に出力され、そうでない場合は、固定値“０”
がリードデータとしてデータバス２０７に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリの記憶内容
の初期化技術に関する。
の初期化技術に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】マイク
ロプロセッサ（ＣＰＵ）を使用したシステムは、図１１
に示されるように、プログラムＲＯＭ、ＲＡＭ、入出力
制御装置（Ｉ／Ｏ）等の周辺回路が、アドレスバス、デ
ータバス、コントロールバス等の各種バスによって、Ｃ
ＰＵに接続されている。そして、システムの起動時又は
各種処理の起動時等においては、初期化処理（イニシャ
ライズ）が実行されることにより、これらの周辺回路内
に残存しているデータが初期化され、この結果、誤った
情報処理が防止される。
ロプロセッサ（ＣＰＵ）を使用したシステムは、図１１
に示されるように、プログラムＲＯＭ、ＲＡＭ、入出力
制御装置（Ｉ／Ｏ）等の周辺回路が、アドレスバス、デ
ータバス、コントロールバス等の各種バスによって、Ｃ
ＰＵに接続されている。そして、システムの起動時又は
各種処理の起動時等においては、初期化処理（イニシャ
ライズ）が実行されることにより、これらの周辺回路内
に残存しているデータが初期化され、この結果、誤った
情報処理が防止される。
【０００３】近年、各種装置の実現のためにほとんどと
言っていいほどＣＰＵが使用され、最近特に、ＣＰＵの
処理能力の向上に伴い、システムの規模が増大してい
る。更に、大量の情報を扱うイメージ／画像処理におい
ては、システムに搭載されるメモリの記憶容量が増大す
る傾向にあり、数十メガバイト程度の記憶容量はごく一
般的になってきている。そして、搭載されるメモリの記
憶容量が大きくなれば、システム立上げ時等におけるメ
モリの初期化処理に要する時間もかかり、システムの起
動が完了するまでにかなりの時間を要する結果となる。
言っていいほどＣＰＵが使用され、最近特に、ＣＰＵの
処理能力の向上に伴い、システムの規模が増大してい
る。更に、大量の情報を扱うイメージ／画像処理におい
ては、システムに搭載されるメモリの記憶容量が増大す
る傾向にあり、数十メガバイト程度の記憶容量はごく一
般的になってきている。そして、搭載されるメモリの記
憶容量が大きくなれば、システム立上げ時等におけるメ
モリの初期化処理に要する時間もかかり、システムの起
動が完了するまでにかなりの時間を要する結果となる。
【０００４】例えば、１クロックサイクルを２５０ナノ
秒として、１６メガバイトの記憶容量を有するメモリの
記憶内容を初期化するためには、バイトアクセス方式を
用いた場合に約４．２秒、ワードアクセス方式を用いた
場合に約２．１秒の時間が必要となる。
秒として、１６メガバイトの記憶容量を有するメモリの
記憶内容を初期化するためには、バイトアクセス方式を
用いた場合に約４．２秒、ワードアクセス方式を用いた
場合に約２．１秒の時間が必要となる。
【０００５】また、ソフトウエア処理によって初期化処
理が実行される場合には、初期化に要するステップ数を
加味した時間が必要となる。スタンドアロンマシン等
の、個別に存在するシステムでは、その起動に多少の時
間がかかっても、周囲のシステム環境に与える影響は少
ない。
理が実行される場合には、初期化に要するステップ数を
加味した時間が必要となる。スタンドアロンマシン等
の、個別に存在するシステムでは、その起動に多少の時
間がかかっても、周囲のシステム環境に与える影響は少
ない。
【０００６】しかし、ネットワーク又は他のシステムに
接続されて各種サービスを提供等しているシステムで
は、その起動に時間がかかると、上記サービスの提供等
が中段され、場合によっては、ネットワークに接続され
た他のシステム又は上記サービスを要求した他のシステ
ム等のシステムダウンを引き起こす要因にもなる。
接続されて各種サービスを提供等しているシステムで
は、その起動に時間がかかると、上記サービスの提供等
が中段され、場合によっては、ネットワークに接続され
た他のシステム又は上記サービスを要求した他のシステ
ム等のシステムダウンを引き起こす要因にもなる。
【０００７】そのような事態を回避するためにも、シス
テムを迅速に起動する必要があり、最近の傾向としてそ
の記憶容量が増大しているメモリの初期化処理を、速や
かに完了することが課題となっている。
テムを迅速に起動する必要があり、最近の傾向としてそ
の記憶容量が増大しているメモリの初期化処理を、速や
かに完了することが課題となっている。
【０００８】従来のＣＰＵを用いたシステムでは、図１
１に示されるように、ＣＰＵとＲＯＭ、ＲＡＭ等のメモ
リとが接続され、初期化処理の実行時に、ＲＯＭ（プロ
グラムＲＯＭ）に書き込まれているメモリの初期化ルー
チンが呼び出され、ＣＰＵが直接、メモリの各記憶領域
に“０”を書き込んでゆく方式が一般的である。
１に示されるように、ＣＰＵとＲＯＭ、ＲＡＭ等のメモ
リとが接続され、初期化処理の実行時に、ＲＯＭ（プロ
グラムＲＯＭ）に書き込まれているメモリの初期化ルー
チンが呼び出され、ＣＰＵが直接、メモリの各記憶領域
に“０”を書き込んでゆく方式が一般的である。
【０００９】また、メモリが、ＣＰＵからアクセスされ
るアドレスに基づいて動作する機能とは別に、アドレス
カウンタ、書込み制御回路等の特別なハードウエアを搭
載して、初期化処理の実行時に、そのアドレスカウンタ
と書込み制御回路が起動されることによりメモリの各記
憶領域に“０”が書き込まれてゆく、ハードウエア初期
化方式も存在する。
るアドレスに基づいて動作する機能とは別に、アドレス
カウンタ、書込み制御回路等の特別なハードウエアを搭
載して、初期化処理の実行時に、そのアドレスカウンタ
と書込み制御回路が起動されることによりメモリの各記
憶領域に“０”が書き込まれてゆく、ハードウエア初期
化方式も存在する。
【００１０】初期化の目的は、ＣＰＵ又は周辺Ｉ／Ｏが
メモリに記憶されているデータを最初に読み出したとき
に、そのデータの値がある特定の固定値（通常は
“０”）になることを保証するためである。
メモリに記憶されているデータを最初に読み出したとき
に、そのデータの値がある特定の固定値（通常は
“０”）になることを保証するためである。
【００１１】しかし、上述した従来の、ＣＰＵがＲＯＭ
に記憶されている初期化ルーチンを実行する方式又は特
別なハードウエアが初期化処理を実行する方式では、メ
モリの記憶容量に比例してその初期化に要する時間が増
大してしまうという問題点を有している。即ち、メモリ
の記憶容量が２倍になれば、その初期化に要する時間も
２倍になってしまう。
に記憶されている初期化ルーチンを実行する方式又は特
別なハードウエアが初期化処理を実行する方式では、メ
モリの記憶容量に比例してその初期化に要する時間が増
大してしまうという問題点を有している。即ち、メモリ
の記憶容量が２倍になれば、その初期化に要する時間も
２倍になってしまう。
【００１２】また、従来、ＲＯＭに記憶されているデー
タをＲＡＭに転送した後にそのＲＡＭ内のデータの書換
えを可能とさせる、画像メモリ等のデータ書換えシステ
ムにおいては、上記転送に要する時間だけ待ってから上
記書換え処理が開始されるため、この場合にも、ＲＡＭ
の記憶容量に比例して、そのＲＡＭに対する書換え処理
が実行可能な状態になるまでの時間が増大してしまうと
いう問題点を有していた。
タをＲＡＭに転送した後にそのＲＡＭ内のデータの書換
えを可能とさせる、画像メモリ等のデータ書換えシステ
ムにおいては、上記転送に要する時間だけ待ってから上
記書換え処理が開始されるため、この場合にも、ＲＡＭ
の記憶容量に比例して、そのＲＡＭに対する書換え処理
が実行可能な状態になるまでの時間が増大してしまうと
いう問題点を有していた。
【００１３】本発明の課題は、システムの起動時又は各
種処理の起動時等において、メモリの記憶内容の初期化
処理を不要とすることにある。
種処理の起動時等において、メモリの記憶内容の初期化
処理を不要とすることにある。
【００１４】
【課題を解決するための手段】本発明の一の態様は、メ
モリの記憶内容を初期化するためのメモリ初期化制御方
法を前提とする。
モリの記憶内容を初期化するためのメモリ初期化制御方
法を前提とする。
【００１５】まず、メモリへのアクセス状態が記録され
る。そして、その記録されたアクセス状態に従って、メ
モリに記録されたデータの出力と固定値の出力とが選択
的に切り替えられる。
る。そして、その記録されたアクセス状態に従って、メ
モリに記録されたデータの出力と固定値の出力とが選択
的に切り替えられる。
【００１６】上述の発明の構成によれば、メモリに対し
て初期化処理を実行しなくても、内容が書き換わってい
ないメモリのアドレスからは、必ず固定値（例えば
“０”）が出力されるように動作させることができ、仮
想的なメモリクリアを実現できる。
て初期化処理を実行しなくても、内容が書き換わってい
ないメモリのアドレスからは、必ず固定値（例えば
“０”）が出力されるように動作させることができ、仮
想的なメモリクリアを実現できる。
【００１７】本発明の他の態様として、以下の構成を有
する。本発明は、メモリの記憶内容を初期化する機構を
有するメモリ装置を前提とする。
する。本発明は、メモリの記憶内容を初期化する機構を
有するメモリ装置を前提とする。
【００１８】まず、アクセス保証データ記憶回路（第２
ＤＲＡＭ２０３、４０８）は、通常データを記憶する通
常データ記憶回路（第１ＤＲＡＭ２０２、４０７）とは
別に設けられ、その通常データ記憶回路におけるアドレ
スに１対１に対応するアドレスを指定可能であって、そ
の各アドレスに、その各アドレスに対応する通常データ
記憶回路上のアドレスに対する通常データのアクセス状
態を示すアクセス保証データを記憶する。
ＤＲＡＭ２０３、４０８）は、通常データを記憶する通
常データ記憶回路（第１ＤＲＡＭ２０２、４０７）とは
別に設けられ、その通常データ記憶回路におけるアドレ
スに１対１に対応するアドレスを指定可能であって、そ
の各アドレスに、その各アドレスに対応する通常データ
記憶回路上のアドレスに対する通常データのアクセス状
態を示すアクセス保証データを記憶する。
【００１９】次に、第１の制御回路（保証ビット比較／
ジェネレート回路２０４、リード・モディファイ・ライ
トタイミング生成回路４０９、リード時データレジスタ
４２３、ライト時データレジスタ４２２、ナンド回路４
３０、入力ゲート４３１）は、通常データ記憶回路の所
望のアドレスへの通常データのアクセス動作時に、その
所望のアドレスに対応するアクセス保証データ記憶回路
上のアドレスに、アクセス動作に対応するアクセス保証
データを設定する。この第１の制御回路は、例えば、通
常データ記憶回路の所望のアドレスへの通常データの書
込み動作時に、その所望のアドレスに対応するアクセス
保証データ記憶回路上のアドレスに、通常データの書込
みが発生したことを示す情報を含むアクセス保証データ
を設定する。また、この第１の制御回路は、通常データ
記憶回路の所望のアドレスからの通常データの読出し動
作時に、その所望のアドレスに対応するアクセス保証デ
ータ記憶回路上のアドレスに、通常データの読出しが発
生したことを示す情報を含むアクセス保証データを更に
設定するように構成することもできる。
ジェネレート回路２０４、リード・モディファイ・ライ
トタイミング生成回路４０９、リード時データレジスタ
４２３、ライト時データレジスタ４２２、ナンド回路４
３０、入力ゲート４３１）は、通常データ記憶回路の所
望のアドレスへの通常データのアクセス動作時に、その
所望のアドレスに対応するアクセス保証データ記憶回路
上のアドレスに、アクセス動作に対応するアクセス保証
データを設定する。この第１の制御回路は、例えば、通
常データ記憶回路の所望のアドレスへの通常データの書
込み動作時に、その所望のアドレスに対応するアクセス
保証データ記憶回路上のアドレスに、通常データの書込
みが発生したことを示す情報を含むアクセス保証データ
を設定する。また、この第１の制御回路は、通常データ
記憶回路の所望のアドレスからの通常データの読出し動
作時に、その所望のアドレスに対応するアクセス保証デ
ータ記憶回路上のアドレスに、通常データの読出しが発
生したことを示す情報を含むアクセス保証データを更に
設定するように構成することもできる。
【００２０】そして、第２の制御回路（保証ビット比較
／ジェネレート回路２０４、ラッチ４１６、ビットマス
ク回路４１７、４１８、ビット比較回路４１９、比較デ
ータレジスタ４２０、比較ビットレジスタ４２１、セレ
クタ４１３）は、通常データ記憶回路の所望のアドレス
からの通常データの読出し動作時に、その所望のアドレ
スに対応するアクセス保証データ記憶回路上のアドレス
に記憶されているアクセス保証データに基づいて、所望
のアドレスに対応する通常データ記憶回路上のアドレス
の通常データを選択して出力するか否かを決定する。よ
り具体的には、第２の制御回路は、通常データ記憶回路
の所望のアドレスからの通常データの読出し動作時に、
その所望のアドレスに対応するアクセス保証データ記憶
回路上のアドレスに記憶されているアクセス保証データ
が、通常データの書込みが発生したことを示す情報を含
んでいる場合においてのみ、所望のアドレスに対応する
通常データ記憶回路上のアドレスの通常データを選択し
て出力する。更に、第２の制御回路は、通常データ記憶
回路の所望のアドレスからの通常データの読出し動作時
に、その所望のアドレスに対応するアクセス保証データ
記憶回路上のアドレスに記憶されているアクセス保証デ
ータが、通常データの書込みが発生したことを示す情報
を含んでいない場合には、固定値のデータ、又はデフォ
ルトデータ記憶回路に記憶されたデフォルトデータを選
択して出力する。
／ジェネレート回路２０４、ラッチ４１６、ビットマス
ク回路４１７、４１８、ビット比較回路４１９、比較デ
ータレジスタ４２０、比較ビットレジスタ４２１、セレ
クタ４１３）は、通常データ記憶回路の所望のアドレス
からの通常データの読出し動作時に、その所望のアドレ
スに対応するアクセス保証データ記憶回路上のアドレス
に記憶されているアクセス保証データに基づいて、所望
のアドレスに対応する通常データ記憶回路上のアドレス
の通常データを選択して出力するか否かを決定する。よ
り具体的には、第２の制御回路は、通常データ記憶回路
の所望のアドレスからの通常データの読出し動作時に、
その所望のアドレスに対応するアクセス保証データ記憶
回路上のアドレスに記憶されているアクセス保証データ
が、通常データの書込みが発生したことを示す情報を含
んでいる場合においてのみ、所望のアドレスに対応する
通常データ記憶回路上のアドレスの通常データを選択し
て出力する。更に、第２の制御回路は、通常データ記憶
回路の所望のアドレスからの通常データの読出し動作時
に、その所望のアドレスに対応するアクセス保証データ
記憶回路上のアドレスに記憶されているアクセス保証デ
ータが、通常データの書込みが発生したことを示す情報
を含んでいない場合には、固定値のデータ、又はデフォ
ルトデータ記憶回路に記憶されたデフォルトデータを選
択して出力する。
【００２１】上述の発明の構成によれば、通常データ記
憶回路に対して初期化処理を実行しなくても、内容が書
き換わっていない通常データ記憶回路のアドレスから
は、必ず固定値（例えば“０”）が出力されるように動
作させることができ、仮想的なメモリクリアを実現でき
る。
憶回路に対して初期化処理を実行しなくても、内容が書
き換わっていない通常データ記憶回路のアドレスから
は、必ず固定値（例えば“０”）が出力されるように動
作させることができ、仮想的なメモリクリアを実現でき
る。
【００２２】また、内容が書き換わっていない通常デー
タ記憶回路のアドレスからは、固定値ではなく特定のＲ
ＯＭ等からのデフォルト値が出力されるように構成され
ることにより、例えば、ＲＯＭのデータをデフォルトと
することができ、書換えが行われた記憶内容のみがＲＡ
Ｍから読み出される。これにより、例えば、ＲＯＭの内
容をＲＡＭに転送する必要なく、書換え可能なＲＯＭ等
が構築可能となる。
タ記憶回路のアドレスからは、固定値ではなく特定のＲ
ＯＭ等からのデフォルト値が出力されるように構成され
ることにより、例えば、ＲＯＭのデータをデフォルトと
することができ、書換えが行われた記憶内容のみがＲＡ
Ｍから読み出される。これにより、例えば、ＲＯＭの内
容をＲＡＭに転送する必要なく、書換え可能なＲＯＭ等
が構築可能となる。
【００２３】上述の発明の構成において、アクセス保証
データ記憶回路はダイナミックランダムアクセスメモリ
であり、アクセス保証データに含まれる、通常データの
書込みが発生したことを示す情報は、メモリ装置への電
源の投入時に、アクセス保証データ記憶回路の各アドレ
スに出現することのないデータ値を有するように構成す
ることができる。
データ記憶回路はダイナミックランダムアクセスメモリ
であり、アクセス保証データに含まれる、通常データの
書込みが発生したことを示す情報は、メモリ装置への電
源の投入時に、アクセス保証データ記憶回路の各アドレ
スに出現することのないデータ値を有するように構成す
ることができる。
【００２４】この発明の構成により、安価なＤＲＡＭを
用いて、初期化時間を大幅に短縮可能なメモリシステム
を構成することが可能となる。又は、アクセス保証デー
タに含まれる、通常データの書込みが発生したことを示
す情報は、その通常データに対するサムチェック演算又
は巡回冗長符号演算の結果得られるサムチェックデータ
又は巡回冗長符号データであり、第２の制御回路は、通
常データ記憶回路の所望のアドレスからの通常データの
読出し動作時に、その読み出された通常データに対して
サムチェック演算又は巡回冗長符号演算を実行し、その
演算結果が、所望のアドレスに対応するアクセス保証デ
ータ記憶回路上のアドレスに記憶されているアクセス保
証データであるサムチェックデータ又は巡回冗長符号デ
ータと一致する場合においてのみ、通常データ記憶回路
から読み出された通常データを選択して出力するように
構成することができる。
用いて、初期化時間を大幅に短縮可能なメモリシステム
を構成することが可能となる。又は、アクセス保証デー
タに含まれる、通常データの書込みが発生したことを示
す情報は、その通常データに対するサムチェック演算又
は巡回冗長符号演算の結果得られるサムチェックデータ
又は巡回冗長符号データであり、第２の制御回路は、通
常データ記憶回路の所望のアドレスからの通常データの
読出し動作時に、その読み出された通常データに対して
サムチェック演算又は巡回冗長符号演算を実行し、その
演算結果が、所望のアドレスに対応するアクセス保証デ
ータ記憶回路上のアドレスに記憶されているアクセス保
証データであるサムチェックデータ又は巡回冗長符号デ
ータと一致する場合においてのみ、通常データ記憶回路
から読み出された通常データを選択して出力するように
構成することができる。
【００２５】この発明の構成によっても、安価なメモリ
素子を用いて、初期化時間を大幅に短縮可能なメモリシ
ステムを構成することが可能となる。ここまでの発明の
構成において、通常データの書込みが発生したことを示
す情報のデータ値と第２の制御回路が通常データの書込
みが発生したことを示す情報を検出するための判定値の
組を、複数の組の中で切り換える制御データ切換え回路
（比較データレジスタ４２０、比較ビットレジスタ４２
１、リード時データレジスタ４２３、ライト時データレ
ジスタ４２２）を更に含み、その制御データ切換え回路
による切換え動作によって、通常データ記憶回路の全て
の記憶内容を瞬時にクリアするように構成することがで
きる。
素子を用いて、初期化時間を大幅に短縮可能なメモリシ
ステムを構成することが可能となる。ここまでの発明の
構成において、通常データの書込みが発生したことを示
す情報のデータ値と第２の制御回路が通常データの書込
みが発生したことを示す情報を検出するための判定値の
組を、複数の組の中で切り換える制御データ切換え回路
（比較データレジスタ４２０、比較ビットレジスタ４２
１、リード時データレジスタ４２３、ライト時データレ
ジスタ４２２）を更に含み、その制御データ切換え回路
による切換え動作によって、通常データ記憶回路の全て
の記憶内容を瞬時にクリアするように構成することがで
きる。
【００２６】この発明の構成により、通常データの書込
みが発生したことを示す情報のデータ値と第２の制御回
路が通常データの書込みが発生したことを示す情報を検
出するための判定値の組を切り換える操作のみで、通常
データ記憶回路の全記憶領域のメモリクリアが実現さ
れ、画像メモリ等における記憶内容の瞬時のクリア操作
が可能となる。
みが発生したことを示す情報のデータ値と第２の制御回
路が通常データの書込みが発生したことを示す情報を検
出するための判定値の組を切り換える操作のみで、通常
データ記憶回路の全記憶領域のメモリクリアが実現さ
れ、画像メモリ等における記憶内容の瞬時のクリア操作
が可能となる。
【００２７】或いは、通常データの書込みが発生したこ
とを示す情報のデータ値と第２の制御回路が通常データ
の書込みが発生したことを示す情報を検出するための判
定値の組を、通常データ記憶回路及びアクセス保証デー
タ記憶回路の複数のアドレス領域毎に個別に設定し切り
換えることによって、そのアドレス領域毎にその記憶内
容を瞬時にクリアするように構成することができる。
とを示す情報のデータ値と第２の制御回路が通常データ
の書込みが発生したことを示す情報を検出するための判
定値の組を、通常データ記憶回路及びアクセス保証デー
タ記憶回路の複数のアドレス領域毎に個別に設定し切り
換えることによって、そのアドレス領域毎にその記憶内
容を瞬時にクリアするように構成することができる。
【００２８】この発明の構成により、通常データ記憶回
路上の複数のアドレス領域毎に、その記憶内容の瞬時の
クリア操作が可能となる。本発明の更に他の態様とし
て、以下の構成を有する。
路上の複数のアドレス領域毎に、その記憶内容の瞬時の
クリア操作が可能となる。本発明の更に他の態様とし
て、以下の構成を有する。
【００２９】まず、カウンタ回路（カウンタ８１２）
は、通常データを記憶する通常データ記憶回路（第１Ｒ
ＡＭ８０１）に対する通常データの書込み動作毎にカウ
ントアップする。
は、通常データを記憶する通常データ記憶回路（第１Ｒ
ＡＭ８０１）に対する通常データの書込み動作毎にカウ
ントアップする。
【００３０】カウント値記憶回路（第２ＲＡＭ８０２）
は、通常データ記憶回路とは別に設けられ、その通常デ
ータ記憶回路におけるアドレスに１対１に対応するアド
レスを指定可能であって、その各アドレスに、カウンタ
回路のカウント値を記憶する。
は、通常データ記憶回路とは別に設けられ、その通常デ
ータ記憶回路におけるアドレスに１対１に対応するアド
レスを指定可能であって、その各アドレスに、カウンタ
回路のカウント値を記憶する。
【００３１】アドレスデータ記憶回路（第３ＲＡＭ８０
３）は、通常データ記憶回路及びカウント値記憶回路と
は別に設けられ、カウンタ回路のカウント値に１対１に
対応するアドレスを指定可能であって、その各アドレス
に、通常データ記憶回路に対して指定されるアドレスに
対応するアドレスデータを記憶する。
３）は、通常データ記憶回路及びカウント値記憶回路と
は別に設けられ、カウンタ回路のカウント値に１対１に
対応するアドレスを指定可能であって、その各アドレス
に、通常データ記憶回路に対して指定されるアドレスに
対応するアドレスデータを記憶する。
【００３２】第３の制御回路（入力ゲート８０７）は、
通常データ記憶回路の所望のアドレスへの通常データの
書込み動作時に、その所望のアドレスに対応するカウン
ト値記憶回路上のアドレスに、現在のカウンタ回路のカ
ウント値を書き込む。
通常データ記憶回路の所望のアドレスへの通常データの
書込み動作時に、その所望のアドレスに対応するカウン
ト値記憶回路上のアドレスに、現在のカウンタ回路のカ
ウント値を書き込む。
【００３３】第４の制御回路（セレクタ８１１、入力ゲ
ート８０８）は、通常データ記憶回路の所望のアドレス
への通常データの書込み動作時に、アドレスデータ記憶
回路上の現在のカウンタ回路のカウント値に対応するア
ドレスに、所望のアドレスに対応するアドレスデータを
書き込む。
ート８０８）は、通常データ記憶回路の所望のアドレス
への通常データの書込み動作時に、アドレスデータ記憶
回路上の現在のカウンタ回路のカウント値に対応するア
ドレスに、所望のアドレスに対応するアドレスデータを
書き込む。
【００３４】第５の制御回路（第１比較回路８１８、第
２比較回路８１９、アンド回路８１７、セレクタ８１
０）は、通常データ記憶回路の所望のアドレスからの通
常データの読出し動作時に、現在のカウンタ回路のカウ
ント値と、その所望のアドレスに対応するカウント値記
憶回路上のアドレスに記憶されているカウント値と、そ
のカウント値に対応するアドレスデータ記憶回路上のア
ドレスに記憶されているアドレスデータとに基づいて、
所望のアドレスに対応する通常データ記憶回路上のアド
レスの通常データを選択して出力するか否かを決定す
る。より具体的には、第５の制御回路は、通常データ記
憶回路の所望のアドレスからの通常データの読出し動作
時に、現在のカウンタ回路のカウント値が０ではなく、
かつその所望のアドレスに対応するカウント値記憶回路
上のアドレスに記憶されているカウント値が現在のカウ
ンタ回路のカウント値未満であって、かつ記憶されてい
るカウント値に対応するアドレスデータ記憶回路上のア
ドレスに記憶されているアドレスデータが示すアドレス
所望のアドレスに一致する場合においてのみ、通常デー
タ記憶回路から読み出された通常データを選択して出力
する、以上の発明の構成によって、電源投入直後に記憶
内容が全く保証されないような、ＤＲＡＭ以外の任意の
メモリ素子においても、瞬時のメモリクリア操作が実現
される。
２比較回路８１９、アンド回路８１７、セレクタ８１
０）は、通常データ記憶回路の所望のアドレスからの通
常データの読出し動作時に、現在のカウンタ回路のカウ
ント値と、その所望のアドレスに対応するカウント値記
憶回路上のアドレスに記憶されているカウント値と、そ
のカウント値に対応するアドレスデータ記憶回路上のア
ドレスに記憶されているアドレスデータとに基づいて、
所望のアドレスに対応する通常データ記憶回路上のアド
レスの通常データを選択して出力するか否かを決定す
る。より具体的には、第５の制御回路は、通常データ記
憶回路の所望のアドレスからの通常データの読出し動作
時に、現在のカウンタ回路のカウント値が０ではなく、
かつその所望のアドレスに対応するカウント値記憶回路
上のアドレスに記憶されているカウント値が現在のカウ
ンタ回路のカウント値未満であって、かつ記憶されてい
るカウント値に対応するアドレスデータ記憶回路上のア
ドレスに記憶されているアドレスデータが示すアドレス
所望のアドレスに一致する場合においてのみ、通常デー
タ記憶回路から読み出された通常データを選択して出力
する、以上の発明の構成によって、電源投入直後に記憶
内容が全く保証されないような、ＤＲＡＭ以外の任意の
メモリ素子においても、瞬時のメモリクリア操作が実現
される。
【００３５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の各実施の形態につき詳細に説明する。 ＜第１の実施の形態＞図１(a) は、第１の実施の形態に
おいて使用されるメモリＬＳＩチップの構成図である。
明の各実施の形態につき詳細に説明する。 ＜第１の実施の形態＞図１(a) は、第１の実施の形態に
おいて使用されるメモリＬＳＩチップの構成図である。
【００３６】このメモリＬＳＩチップは、ダイナミック
ＲＡＭ（ＤＲＡＭ）チップである。このＤＲＡＭチップ
は、ローアドレス信号（ＲＡＳ）とコラムアドレス信号
（ＣＡＳ）とが供給されることにより、特定の１ビット
の記憶領域に対してリード動作又はライト動作を実行す
ることができる。
ＲＡＭ（ＤＲＡＭ）チップである。このＤＲＡＭチップ
は、ローアドレス信号（ＲＡＳ）とコラムアドレス信号
（ＣＡＳ）とが供給されることにより、特定の１ビット
の記憶領域に対してリード動作又はライト動作を実行す
ることができる。
【００３７】ＤＲＡＭには、その外部からの入力データ
又はその外部への出力データの状態とそれを構成するセ
ルの内部データの保持状態とが、同じ状態であるＴｒｕ
ｅセルと、反転している状態であるＮｏｔセルとがあ
る。
又はその外部への出力データの状態とそれを構成するセ
ルの内部データの保持状態とが、同じ状態であるＴｒｕ
ｅセルと、反転している状態であるＮｏｔセルとがあ
る。
【００３８】ＤＲＡＭの品種によりこの２種類のセルの
並び方異なるが、一般にＤＲＡＭは規則的に配置されて
いるため、電源オン時においてセルにチャージが無い状
態であるときには、ＴｒｕｅセルとＮｏｔセルの並びに
より、図１(a) に示されるように、“０”が出力される
アドレス領域と“１”が出力されるアドレス領域が存在
する。
並び方異なるが、一般にＤＲＡＭは規則的に配置されて
いるため、電源オン時においてセルにチャージが無い状
態であるときには、ＴｒｕｅセルとＮｏｔセルの並びに
より、図１(a) に示されるように、“０”が出力される
アドレス領域と“１”が出力されるアドレス領域が存在
する。
【００３９】そこで、本発明の第１の実施の形態では、
図１(b) に示されるように、上述の特性を有するＤＲＡ
Ｍチップが３チップ並べられ、例えば３ビットを１アク
セス単位（１アドレス）とする特別なメモリ素子が構成
される。
図１(b) に示されるように、上述の特性を有するＤＲＡ
Ｍチップが３チップ並べられ、例えば３ビットを１アク
セス単位（１アドレス）とする特別なメモリ素子が構成
される。
【００４０】このメモリ素子の特徴として、電源投入時
には、図１(a) で説明したＤＲＡＭチップの特性によ
り、図１(b) に示されるように構成されたメモリ素子の
各アドレスの３ビットデータは、必ず“０００”又は
“１１１”の何れかとなる。
には、図１(a) で説明したＤＲＡＭチップの特性によ
り、図１(b) に示されるように構成されたメモリ素子の
各アドレスの３ビットデータは、必ず“０００”又は
“１１１”の何れかとなる。
【００４１】図２は、上述の特別なメモリ素子を使用し
た本発明の第１の実施の形態の原理構成図である。図２
において、第２ＤＲＡＭ２０３が、図１(b) に示される
特別なメモリ素子に対応し、各アドレスには、３ビット
データ（以下、保証ビットデータという）が記憶され
る。
た本発明の第１の実施の形態の原理構成図である。図２
において、第２ＤＲＡＭ２０３が、図１(b) に示される
特別なメモリ素子に対応し、各アドレスには、３ビット
データ（以下、保証ビットデータという）が記憶され
る。
【００４２】第１ＤＲＡＭ２０２には、通常データが記
憶され、この各アドレスは、第２ＤＲＡＭ２０３の各ア
ドレスに１対１に対応している。本発明の第１の実施の
形態では、第１ＤＲＡＭ２０２の所望のアドレスに通常
データが新たに書き込まれた場合に、第２ＤＲＡＭ２０
３の上記アドレスに対応するアドレスに記憶される保証
ビットデータの値が、書込済みを示す値にセットされ
る。図１を用いて前述したように、第２ＤＲＡＭ２０３
の各アドレスに記憶される保証ビットデータは、電源投
入直後は、必ず“０００”又は“１１１”の何れかとな
るため、上述の書込済を示す値はこれらの値以外の値に
設定される（具体例については図３を用いて後述す
る）。以後、第１ＤＲＡＭ２０２の所望のアドレスから
通常データが読み出される場合に、そのアドレスに対応
する第２ＤＲＡＭ２０３のアドレスに記憶されている保
証ビットデータの値が書込済みを示している場合に、上
記第１ＤＲＡＭ２０２から読み出された通常データがリ
ードデータとしてデータバス２０７に出力され、上記保
証ビットデータの値が書込済みを示していない場合に
は、強制的に固定値“０”がリードデータとしてデータ
バス２０７に出力される。
憶され、この各アドレスは、第２ＤＲＡＭ２０３の各ア
ドレスに１対１に対応している。本発明の第１の実施の
形態では、第１ＤＲＡＭ２０２の所望のアドレスに通常
データが新たに書き込まれた場合に、第２ＤＲＡＭ２０
３の上記アドレスに対応するアドレスに記憶される保証
ビットデータの値が、書込済みを示す値にセットされ
る。図１を用いて前述したように、第２ＤＲＡＭ２０３
の各アドレスに記憶される保証ビットデータは、電源投
入直後は、必ず“０００”又は“１１１”の何れかとな
るため、上述の書込済を示す値はこれらの値以外の値に
設定される（具体例については図３を用いて後述す
る）。以後、第１ＤＲＡＭ２０２の所望のアドレスから
通常データが読み出される場合に、そのアドレスに対応
する第２ＤＲＡＭ２０３のアドレスに記憶されている保
証ビットデータの値が書込済みを示している場合に、上
記第１ＤＲＡＭ２０２から読み出された通常データがリ
ードデータとしてデータバス２０７に出力され、上記保
証ビットデータの値が書込済みを示していない場合に
は、強制的に固定値“０”がリードデータとしてデータ
バス２０７に出力される。
【００４３】このようにして、第１ＤＲＡＭ２０２に対
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。これが、本発明に関連する特徴であ
る。
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。これが、本発明に関連する特徴であ
る。
【００４４】以下に、本発明の第１の実施の形態の、よ
り詳細な動作について説明する。今、特には図示しない
ＣＰＵが、アドレスバス２０６及びデータバス２０７に
第１ＤＲＡＭ２０２にアクセスするためのアドレスデー
タ及び通常データであるライトデータをそれぞれ出力す
ると共に、ライトイネーブル信号２０８をアクティブに
してライト動作を指定する。この結果、上記アドレスデ
ータがアドレスバス２０６から第１ＤＲＡＭ２０２に入
力すると共に、上記ライトデータがデータドライバ２０
１（ライトイネーブル信号２０８がアクティブになると
動作する）を介して第１ＤＲＡＭ２０２に入力する。こ
れにより、上記アドレスデータに対応する第１ＤＲＡＭ
２０２のアドレスに、ライトデータが書き込まれる。
り詳細な動作について説明する。今、特には図示しない
ＣＰＵが、アドレスバス２０６及びデータバス２０７に
第１ＤＲＡＭ２０２にアクセスするためのアドレスデー
タ及び通常データであるライトデータをそれぞれ出力す
ると共に、ライトイネーブル信号２０８をアクティブに
してライト動作を指定する。この結果、上記アドレスデ
ータがアドレスバス２０６から第１ＤＲＡＭ２０２に入
力すると共に、上記ライトデータがデータドライバ２０
１（ライトイネーブル信号２０８がアクティブになると
動作する）を介して第１ＤＲＡＭ２０２に入力する。こ
れにより、上記アドレスデータに対応する第１ＤＲＡＭ
２０２のアドレスに、ライトデータが書き込まれる。
【００４５】これと同時に、上記アドレスデータが第２
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスが指定
される。
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスが指定
される。
【００４６】保証ビット比較／ジェネレート回路２０４
は、第１の制御状態において、ライトイネーブル信号２
０８がアクティブである場合に、第２ＤＲＡＭ２０３の
上記アドレスに対して、図３(a) の左列として示される
設定データ“ｎ０１”を書き込む。ここで、“ｎ”は、
それが指定されているビット（この場合は、ビットｂ
２）に対して何も書き込まれないことを示している。こ
の結果、第２ＤＲＡＭ２０３の上記アドレスに記憶され
る保証ビットデータのうち、ビットｂ１が“０”に、ま
たビットｂ０（最下位ビット）が“１”に変更され、ビ
ットｂ２（最上位ビット）は元の値が残される。
は、第１の制御状態において、ライトイネーブル信号２
０８がアクティブである場合に、第２ＤＲＡＭ２０３の
上記アドレスに対して、図３(a) の左列として示される
設定データ“ｎ０１”を書き込む。ここで、“ｎ”は、
それが指定されているビット（この場合は、ビットｂ
２）に対して何も書き込まれないことを示している。こ
の結果、第２ＤＲＡＭ２０３の上記アドレスに記憶され
る保証ビットデータのうち、ビットｂ１が“０”に、ま
たビットｂ０（最下位ビット）が“１”に変更され、ビ
ットｂ２（最上位ビット）は元の値が残される。
【００４７】上記第１の制御状態におけるライト動作時
の保証ビットデータ制御動作によって、図３(b) の(1)
に示されるように、第２ＤＲＡＭ２０３の所望のアドレ
スの保証ビットデータの内容が初期状態“０００”であ
る場合に、そのアドレスに対してライト動作が実行され
ると、その保証ビットデータの値は“００１”に変化す
る。
の保証ビットデータ制御動作によって、図３(b) の(1)
に示されるように、第２ＤＲＡＭ２０３の所望のアドレ
スの保証ビットデータの内容が初期状態“０００”であ
る場合に、そのアドレスに対してライト動作が実行され
ると、その保証ビットデータの値は“００１”に変化す
る。
【００４８】また、図３(b) の(2) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が初期値状態“１１１”である場合に、そのア
ドレスに対してライト動作が実行されると、その保証ビ
ットデータの値は“１０１”に変化する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が初期値状態“１１１”である場合に、そのア
ドレスに対してライト動作が実行されると、その保証ビ
ットデータの値は“１０１”に変化する。
【００４９】また、図３(b) の(3) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までライト動作のみが実行されていた後の
状態“００１”（図３(b) の(1) 又は(3) 自身）である
場合に、そのアドレスに対してライト動作が実行される
と、その保証ビットデータの値は“００１”を維持す
る。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までライト動作のみが実行されていた後の
状態“００１”（図３(b) の(1) 又は(3) 自身）である
場合に、そのアドレスに対してライト動作が実行される
と、その保証ビットデータの値は“００１”を維持す
る。
【００５０】また、図３(b) の(4) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までライト動作のみが実行されていた後の
状態又は既にライト動作とリード動作とが実行された後
の状態であってその値が“１０１”である場合に（図３
(b) の(2) 又は(4) 自身又は後述する(5) 、或いは、後
述する図３(c) の(4) 又は(5) ）、そのアドレスに対し
てライト動作が実行されると、その保証ビットデータの
値は“１０１”を維持する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までライト動作のみが実行されていた後の
状態又は既にライト動作とリード動作とが実行された後
の状態であってその値が“１０１”である場合に（図３
(b) の(2) 又は(4) 自身又は後述する(5) 、或いは、後
述する図３(c) の(4) 又は(5) ）、そのアドレスに対し
てライト動作が実行されると、その保証ビットデータの
値は“１０１”を維持する。
【００５１】更に、図３(b) の(5) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までリード動作のみが実行されていた後の
状態“１００”（後述する図３(c) の(1) 又は(2) 又は
(3) ）である場合に、そのアドレスに対してライト動作
が実行されると、その保証ビットデータの値は“１０
１”に変化する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までリード動作のみが実行されていた後の
状態“１００”（後述する図３(c) の(1) 又は(2) 又は
(3) ）である場合に、そのアドレスに対してライト動作
が実行されると、その保証ビットデータの値は“１０
１”に変化する。
【００５２】図３(b) の(6) については後述する。一
方、特には図示しないＣＰＵが、アドレスバス２０６に
第１ＤＲＡＭ２０２にアクセスするためのアドレスデー
タを出力すると共に、ライトイネーブル信号２０８をイ
ンアクティブにしてリード動作を指定すると、上記アド
レスデータが第２ＤＲＡＭ２０３にも入力することによ
り、そのアドレスデータに対応する第２ＤＲＡＭ２０３
のアドレスが指定される。
方、特には図示しないＣＰＵが、アドレスバス２０６に
第１ＤＲＡＭ２０２にアクセスするためのアドレスデー
タを出力すると共に、ライトイネーブル信号２０８をイ
ンアクティブにしてリード動作を指定すると、上記アド
レスデータが第２ＤＲＡＭ２０３にも入力することによ
り、そのアドレスデータに対応する第２ＤＲＡＭ２０３
のアドレスが指定される。
【００５３】保証ビット比較／ジェネレート回路２０４
は、第１の制御状態において、ライトイネーブル信号２
０８がインアクティブである場合に、第２ＤＲＡＭ２０
３の上記アドレスに対して、図３(a) の右列として示さ
れる設定データ“１０ｎ”を書き込む。この結果、第２
ＤＲＡＭ２０３の上記アドレスに記憶される保証ビット
データのうち、ビットｂ２が“１”に、またビットｂ１
が“０”に変更され、ビットｂ０は元の値が残される。
は、第１の制御状態において、ライトイネーブル信号２
０８がインアクティブである場合に、第２ＤＲＡＭ２０
３の上記アドレスに対して、図３(a) の右列として示さ
れる設定データ“１０ｎ”を書き込む。この結果、第２
ＤＲＡＭ２０３の上記アドレスに記憶される保証ビット
データのうち、ビットｂ２が“１”に、またビットｂ１
が“０”に変更され、ビットｂ０は元の値が残される。
【００５４】上記第１の制御状態におけるリード動作時
の保証ビットデータ制御動作によって、図３(c) の(1)
に示されるように、第２ＤＲＡＭ２０３の所望のアドレ
スの保証ビットデータの内容が初期状態“０００”であ
る場合に、そのアドレスに対してリード動作が実行され
ると、その保証ビットデータの値は“１００”に変化す
る。
の保証ビットデータ制御動作によって、図３(c) の(1)
に示されるように、第２ＤＲＡＭ２０３の所望のアドレ
スの保証ビットデータの内容が初期状態“０００”であ
る場合に、そのアドレスに対してリード動作が実行され
ると、その保証ビットデータの値は“１００”に変化す
る。
【００５５】また、図３(c) の(2) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が初期値状態“１１１”である場合には、その
アドレスに対してリード動作が実行された場合に、例外
的にその保証ビットデータの値は“１００”に変化させ
られる。これを実現するために、ラッチ４１６の３ビッ
トの出力値とライトイネーブル信号ＷＥとを入力とする
ナンド（ＮＡＮＤ）回路４３０と、ナンド回路４３０の
出力によって制御されるゲート回路４３１とが設けられ
ている。ナアンド回路４３０は、ラッチ４１６にラッチ
されている第２ＤＲＡＭ４０８における現在の保証ビッ
トデータの値がオール“１”で、かつリード動作時にお
いてライトイネーブル信号ＷＥがインアクティブ（ハイ
レベル＝“１”）である場合においてのみ、“０”を出
力する。ゲート回路４３１は、ナンド回路４３０の出力
が“１”のときは、リード時データレジスタ４２３の出
力値をそのまま通過させ、ナンド回路４３０の出力が
“０”のときは、リード時データレジスタ４２３の出力
値のうちビットｂ０（最下位ビット）を“０”にして出
力する。この結果、第２ＤＲＡＭ４０８の上記アドレス
には、値“１００”を有する保証ビットデータが書き込
まれる。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が初期値状態“１１１”である場合には、その
アドレスに対してリード動作が実行された場合に、例外
的にその保証ビットデータの値は“１００”に変化させ
られる。これを実現するために、ラッチ４１６の３ビッ
トの出力値とライトイネーブル信号ＷＥとを入力とする
ナンド（ＮＡＮＤ）回路４３０と、ナンド回路４３０の
出力によって制御されるゲート回路４３１とが設けられ
ている。ナアンド回路４３０は、ラッチ４１６にラッチ
されている第２ＤＲＡＭ４０８における現在の保証ビッ
トデータの値がオール“１”で、かつリード動作時にお
いてライトイネーブル信号ＷＥがインアクティブ（ハイ
レベル＝“１”）である場合においてのみ、“０”を出
力する。ゲート回路４３１は、ナンド回路４３０の出力
が“１”のときは、リード時データレジスタ４２３の出
力値をそのまま通過させ、ナンド回路４３０の出力が
“０”のときは、リード時データレジスタ４２３の出力
値のうちビットｂ０（最下位ビット）を“０”にして出
力する。この結果、第２ＤＲＡＭ４０８の上記アドレス
には、値“１００”を有する保証ビットデータが書き込
まれる。
【００５６】次に、図３(c) の(3) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までリード動作のみが実行されていた後の
状態“１００”（図３(c) の(1) 又は(2) 又は(3) 自
身）である場合に、そのアドレスに対してリード動作が
実行されると、その保証ビットデータの値は“１００”
を維持する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までリード動作のみが実行されていた後の
状態“１００”（図３(c) の(1) 又は(2) 又は(3) 自
身）である場合に、そのアドレスに対してリード動作が
実行されると、その保証ビットデータの値は“１００”
を維持する。
【００５７】また、図３(c) の(4) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までライト動作のみが実行されていた後の
状態“００１”（図３(b) の(1) 又は(3) ）である場合
に、そのアドレスに対しライト動作が実行されると、そ
の保証ビットデータの値は“１０１”に変化する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が今までライト動作のみが実行されていた後の
状態“００１”（図３(b) の(1) 又は(3) ）である場合
に、そのアドレスに対しライト動作が実行されると、そ
の保証ビットデータの値は“１０１”に変化する。
【００５８】更に図３(c) の(5) に示されるように、第
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が今までライト動作のみが実行されていた後の状
態又は既にライト動作とリード動作とが実行された後の
状態であってその値が“１０１”である場合に（図３
(b) の(2) 又は(4) 又は(5) 、或いは、図３(c) の(4)
又は(5) 自身）、そのアドレスに対してライト動作が実
行されると、その保証ビットデータの値は“１０１”を
維持する。
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が今までライト動作のみが実行されていた後の状
態又は既にライト動作とリード動作とが実行された後の
状態であってその値が“１０１”である場合に（図３
(b) の(2) 又は(4) 又は(5) 、或いは、図３(c) の(4)
又は(5) 自身）、そのアドレスに対してライト動作が実
行されると、その保証ビットデータの値は“１０１”を
維持する。
【００５９】図３(c) の(6) については後述する。以上
説明した第１の制御状態のもとでのライト動作時及びリ
ード動作時の保証ビットデータ制御動作の詳細からわか
るように、第１ＤＲＡＭ２０２の所望のアドレスに対し
て通常データのライト動作が実行されると、そのアドレ
スに対応する第２ＤＲＡＭ２０３のアドレスに記憶され
る保証ビットデータの内容は、図３(b) の(1) 〜(6) 或
いは図３(c) の(4) 又は(5) に示されるように、その下
位２ビット（ビットｂ１とｂ０）が必ず“０１”に変化
し、逆に、保証ビットデータの下位２ビットが“０１”
である場合には、その保証ビットデータが記憶されるア
ドレスに対応する第１ＤＲＡＭ２０２のアドレスに対し
て、必ずライト動作が実行されてその内容が書き換わっ
ていることがわかる。
説明した第１の制御状態のもとでのライト動作時及びリ
ード動作時の保証ビットデータ制御動作の詳細からわか
るように、第１ＤＲＡＭ２０２の所望のアドレスに対し
て通常データのライト動作が実行されると、そのアドレ
スに対応する第２ＤＲＡＭ２０３のアドレスに記憶され
る保証ビットデータの内容は、図３(b) の(1) 〜(6) 或
いは図３(c) の(4) 又は(5) に示されるように、その下
位２ビット（ビットｂ１とｂ０）が必ず“０１”に変化
し、逆に、保証ビットデータの下位２ビットが“０１”
である場合には、その保証ビットデータが記憶されるア
ドレスに対応する第１ＤＲＡＭ２０２のアドレスに対し
て、必ずライト動作が実行されてその内容が書き換わっ
ていることがわかる。
【００６０】以上の事実に基づいて、第１の制御状態に
おいて、保証ビット比較／ジェネレート回路２０４及び
データセレクタ２０５は、以下に説明する制御動作を実
行する。
おいて、保証ビット比較／ジェネレート回路２０４及び
データセレクタ２０５は、以下に説明する制御動作を実
行する。
【００６１】即ち、特には図示しないＣＰＵが、アドレ
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータがアドレスバス２０６から第
１ＤＲＡＭ２０２に入力することにより、上記アドレス
データに対応する第１ＤＲＡＭ２０２のアドレスから、
リードデータが読み出される。このリードデータは、デ
ータセレクタ２０５に入力する。
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータがアドレスバス２０６から第
１ＤＲＡＭ２０２に入力することにより、上記アドレス
データに対応する第１ＤＲＡＭ２０２のアドレスから、
リードデータが読み出される。このリードデータは、デ
ータセレクタ２０５に入力する。
【００６２】これと同時に、上記アドレスデータが第２
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。
【００６３】第１の制御状態において、保証ビット比較
／ジェネレート回路２０４は、ライトイネーブル信号２
０８がインアクティブである場合に、上記読み出された
保証ビットデータのうち下位２ビット（ビットｂ１とｂ
０）が“０１”であるか否かを判定する。
／ジェネレート回路２０４は、ライトイネーブル信号２
０８がインアクティブである場合に、上記読み出された
保証ビットデータのうち下位２ビット（ビットｂ１とｂ
０）が“０１”であるか否かを判定する。
【００６４】その結果、上記読み出された保証ビットデ
ータのうち下位２ビットが“０１”である場合には、保
証ビット比較／ジェネレート回路２０４はデータセレク
タ２０５に対して、第１ＤＲＡＭ２０２から読み出され
たリードデータを選択してデータバス２０７に出力させ
る。
ータのうち下位２ビットが“０１”である場合には、保
証ビット比較／ジェネレート回路２０４はデータセレク
タ２０５に対して、第１ＤＲＡＭ２０２から読み出され
たリードデータを選択してデータバス２０７に出力させ
る。
【００６５】逆に、上記読み出された保証ビットデータ
のうち下位２ビットが“０１”でない場合は、保証ビッ
ト比較／ジェネレート回路２０４はデータセレクタ２０
５に対して、固定値“０”をリードデータとしてデータ
バス２０７に出力させる。
のうち下位２ビットが“０１”でない場合は、保証ビッ
ト比較／ジェネレート回路２０４はデータセレクタ２０
５に対して、固定値“０”をリードデータとしてデータ
バス２０７に出力させる。
【００６６】このようにして、第１ＤＲＡＭ２０２に対
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。
【００６７】次に、図２に示されるメモリが画像処理等
において使用される画像メモリである場合の使用例につ
いて説明する。今、上述の第１の制御状態のもとで、例
えば第１ＤＲＡＭ２０２の全アドレスに対して画面走査
処理等のリード処理が実行された後、その全記憶内容が
クリア（画面クリア）される場合には、特には図示しな
いＣＰＵから保証ビット比較／ジェネレート回路２０４
に対し、次のような第２の制御状態が設定される。
において使用される画像メモリである場合の使用例につ
いて説明する。今、上述の第１の制御状態のもとで、例
えば第１ＤＲＡＭ２０２の全アドレスに対して画面走査
処理等のリード処理が実行された後、その全記憶内容が
クリア（画面クリア）される場合には、特には図示しな
いＣＰＵから保証ビット比較／ジェネレート回路２０４
に対し、次のような第２の制御状態が設定される。
【００６８】まず、特には図示しないＣＰＵが、アドレ
スバス２０６及びデータバス２０７に第１ＤＲＡＭ２０
２にアクセスするためのアドレスデータ及びライトデー
タを出力すると共に、ライトイネーブル信号２０８をア
クティブにしてライト動作を指定すると、上記アドレス
データが第２ＤＲＡＭ２０３にも入力することによっ
て、そのアドレスデータに対応する第２ＤＲＡＭ２０３
のアドレスが指定される。
スバス２０６及びデータバス２０７に第１ＤＲＡＭ２０
２にアクセスするためのアドレスデータ及びライトデー
タを出力すると共に、ライトイネーブル信号２０８をア
クティブにしてライト動作を指定すると、上記アドレス
データが第２ＤＲＡＭ２０３にも入力することによっ
て、そのアドレスデータに対応する第２ＤＲＡＭ２０３
のアドレスが指定される。
【００６９】保証ビット比較／ジェネレート回路２０４
は、第２の制御状態において、ライトイネーブル信号２
０８がアクティブである場合に、第２ＤＲＡＭ２０３の
上記アドレスに対して、図３(d) の左列として示される
設定データ“ｎ１ｎ”を書き込む。この結果、第２ＤＲ
ＡＭ２０３の上記アドレスに記憶される保証ビットデー
タのうち、ビットｂ１が“１”に変更され、ビットｂ２
とｂ０は元の値が残される。
は、第２の制御状態において、ライトイネーブル信号２
０８がアクティブである場合に、第２ＤＲＡＭ２０３の
上記アドレスに対して、図３(d) の左列として示される
設定データ“ｎ１ｎ”を書き込む。この結果、第２ＤＲ
ＡＭ２０３の上記アドレスに記憶される保証ビットデー
タのうち、ビットｂ１が“１”に変更され、ビットｂ２
とｂ０は元の値が残される。
【００７０】ここで、前述したように例えば第１ＤＲＡ
Ｍ２０２の全アドレスに対して画面走査処理等のリード
処理が実行された後は、第２ＤＲＡＭ２０３の全てのア
ドレスに記憶されている全ての保証ビットデータの内容
は、図３(c) に示されるように、“１００”又は“１０
１”の何れかの状態になっている。
Ｍ２０２の全アドレスに対して画面走査処理等のリード
処理が実行された後は、第２ＤＲＡＭ２０３の全てのア
ドレスに記憶されている全ての保証ビットデータの内容
は、図３(c) に示されるように、“１００”又は“１０
１”の何れかの状態になっている。
【００７１】今、上記第２の制御状態におけるライト動
作時の保証ビットデータ制御動作によって、図３(e) の
(1) に示されるように、第２ＤＲＡＭ２０３の所望のア
ドレスの保証ビットデータの内容が第１の制御状態から
移行した直後の初期状態“１００”である場合に、その
アドレスに対してライト動作が実行されると、その保証
ビットデータの値は“１１０”に変化する。
作時の保証ビットデータ制御動作によって、図３(e) の
(1) に示されるように、第２ＤＲＡＭ２０３の所望のア
ドレスの保証ビットデータの内容が第１の制御状態から
移行した直後の初期状態“１００”である場合に、その
アドレスに対してライト動作が実行されると、その保証
ビットデータの値は“１１０”に変化する。
【００７２】また図３(e) の(2) に示されるように、第
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が第１の制御状態から移行した直後の初期値状態
“１０１”である場合に、そのアドレスに対してライト
動作が実行されると、その保証ビットデータの値は“１
１１”に変化する。
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が第１の制御状態から移行した直後の初期値状態
“１０１”である場合に、そのアドレスに対してライト
動作が実行されると、その保証ビットデータの値は“１
１１”に変化する。
【００７３】また、図３(e) の(3) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までライト
動作のみが実行されていた後の状態“１１０”（図３
(e) の(1) 又は(3) 自身）である場合に、そのアドレス
に対してライト動作が実行されると、その保証ビットデ
ータの値は“１１０”を維持する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までライト
動作のみが実行されていた後の状態“１１０”（図３
(e) の(1) 又は(3) 自身）である場合に、そのアドレス
に対してライト動作が実行されると、その保証ビットデ
ータの値は“１１０”を維持する。
【００７４】また図３(e) の(4) に示されるように、第
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が第２の制御状態に移行した後にやはり今までラ
イト動作のみが実行されていた後の状態“１１１”（図
３(e) の(2) 又は(4) 自身）である場合に、そのアドレ
スに対してライト動作が実行されると、その保証ビット
データの値は“１１１”を維持する。
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が第２の制御状態に移行した後にやはり今までラ
イト動作のみが実行されていた後の状態“１１１”（図
３(e) の(2) 又は(4) 自身）である場合に、そのアドレ
スに対してライト動作が実行されると、その保証ビット
データの値は“１１１”を維持する。
【００７５】また、図３(e) の(5) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までリード
動作のみが実行されていた後の状態“０００”（後述す
る図３(f) の(1) 又は(2) 又は(3) ）である場合に、そ
のアドレスに対してライト動作が実行されると、その保
証ビットデータの値は“０１０”に変化する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までリード
動作のみが実行されていた後の状態“０００”（後述す
る図３(f) の(1) 又は(2) 又は(3) ）である場合に、そ
のアドレスに対してライト動作が実行されると、その保
証ビットデータの値は“０１０”に変化する。
【００７６】更に、図３(e) の(6) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が既にライト動作とリード動作とが実行された
後の状態“０１０”である場合に（図３(e) の(5) 又は
(6) 自身、或いは、図３(f)の(4) 又は(5) 又は(6)
）、そのアドレスに対してライト動作が実行される
と、その保証ビットデータの値は“０１０”を維持す
る。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が既にライト動作とリード動作とが実行された
後の状態“０１０”である場合に（図３(e) の(5) 又は
(6) 自身、或いは、図３(f)の(4) 又は(5) 又は(6)
）、そのアドレスに対してライト動作が実行される
と、その保証ビットデータの値は“０１０”を維持す
る。
【００７７】一方、特には図示しないＣＰＵが、アドレ
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータが第２ＤＲＡＭ２０３にも入
力することにより、そのアドレスデータに対応する第２
ＤＲＡＭ２０３のアドレスが指定される。
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータが第２ＤＲＡＭ２０３にも入
力することにより、そのアドレスデータに対応する第２
ＤＲＡＭ２０３のアドレスが指定される。
【００７８】保証ビット比較／ジェネレート回路２０４
は、第２の制御状態において、ライトイネーブル信号２
０８がインアクティブである場合に、第２ＤＲＡＭ２０
３の上記アドレスに対して、図３(d) の右列として示さ
れる設定データ“０ｎ０”を書き込む。この結果、第２
ＤＲＡＭ２０３の上記アドレスに記憶される保証ビット
データのうち、ビットｂ２とｂ０が共に“０”に変更さ
れ、ビットｂ１は元の値が残される。
は、第２の制御状態において、ライトイネーブル信号２
０８がインアクティブである場合に、第２ＤＲＡＭ２０
３の上記アドレスに対して、図３(d) の右列として示さ
れる設定データ“０ｎ０”を書き込む。この結果、第２
ＤＲＡＭ２０３の上記アドレスに記憶される保証ビット
データのうち、ビットｂ２とｂ０が共に“０”に変更さ
れ、ビットｂ１は元の値が残される。
【００７９】上述の第２の制御状態におけるリード動作
時の保証ビットデータ制御動作によって、図３(f) の
(1) に示されるように、第２ＤＲＡＭ２０３の所望のア
ドレスの保証ビットデータの内容が第１の制御状態から
移行した直後の初期状態“１００”である場合に、その
アドレスに対してリード動作が実行されると、その保証
ビットデータの値は“０００”に変化する。
時の保証ビットデータ制御動作によって、図３(f) の
(1) に示されるように、第２ＤＲＡＭ２０３の所望のア
ドレスの保証ビットデータの内容が第１の制御状態から
移行した直後の初期状態“１００”である場合に、その
アドレスに対してリード動作が実行されると、その保証
ビットデータの値は“０００”に変化する。
【００８０】また図３(f) の(2) に示されるように、第
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が第１の制御状態から移行した直後の初期値状態
“１０１”である場合に、そのアドレスに対してリード
動作が実行されると、その保証ビットデータの値はやは
り“０００”に変化する。
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が第１の制御状態から移行した直後の初期値状態
“１０１”である場合に、そのアドレスに対してリード
動作が実行されると、その保証ビットデータの値はやは
り“０００”に変化する。
【００８１】また、図３(f) の(3) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までリード
動作のみが実行されていた後の状態“０００”（図３
(f) の(1) 又は(2) 又は(3) 自身）である場合に、その
アドレスに対してリード動作が実行されると、その保証
ビットデータの値は“０００”を維持する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までリード
動作のみが実行されていた後の状態“０００”（図３
(f) の(1) 又は(2) 又は(3) 自身）である場合に、その
アドレスに対してリード動作が実行されると、その保証
ビットデータの値は“０００”を維持する。
【００８２】また、図３(f) の(4) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までライト
動作のみが実行されていた後の状態“１１０”（図３
(e) の(1) 又は(3) ）である場合に、そのアドレスに対
しライト動作が実行されると、その保証ビットデータの
値は“０１０”に変化する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後に今までライト
動作のみが実行されていた後の状態“１１０”（図３
(e) の(1) 又は(3) ）である場合に、そのアドレスに対
しライト動作が実行されると、その保証ビットデータの
値は“０１０”に変化する。
【００８３】更に、図３(f) の(5) に示されるように、
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後にやはり今まで
ライト動作のみが実行されていた後の状態“１１１”
（図３(e) の(2) 又は(4) ）である場合に、そのアドレ
スに対してライト動作が実行されると、その保証ビット
データの値は“０１０”に変化する。
第２ＤＲＡＭ２０３の所望のアドレスの保証ビットデー
タの内容が第２の制御状態に移行した後にやはり今まで
ライト動作のみが実行されていた後の状態“１１１”
（図３(e) の(2) 又は(4) ）である場合に、そのアドレ
スに対してライト動作が実行されると、その保証ビット
データの値は“０１０”に変化する。
【００８４】更に図３(f) の(6) に示されるように、第
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が既にライト動作とリード動作とが実行された後
の状態“０１０”である場合に（図３(e) の(5) 又は
(6) 、或いは、図３(f) の(4)又は(5) 又は(6) 自
身）、そのアドレスに対してライト動作が実行される
と、その保証ビットデータの値は“０１０”を維持す
る。
２ＤＲＡＭ２０３の所望のアドレスの保証ビットデータ
の内容が既にライト動作とリード動作とが実行された後
の状態“０１０”である場合に（図３(e) の(5) 又は
(6) 、或いは、図３(f) の(4)又は(5) 又は(6) 自
身）、そのアドレスに対してライト動作が実行される
と、その保証ビットデータの値は“０１０”を維持す
る。
【００８５】以上説明した第２の制御状態のもとでのラ
イト動作時及びリード動作時の保証ビットデータ制御動
作の詳細からわかるように、第１ＤＲＡＭ２０２の所望
のアドレスに対して通常データのライト動作が実行され
ると、そのアドレスに対応する第２ＤＲＡＭ２０３のア
ドレスに記憶される保証ビットデータの内容は、図３
(e) の(1) 〜(6) 或いは図３(f) の(4) 〜(6) に示され
るように、ビットｂ１が必ず“１”に変化し、逆に、保
証ビットデータのうちのビットｂ１が“１”である場合
には、その保証ビットデータが記憶されるアドレスに対
応する第１ＤＲＡＭ２０２のアドレスに対して、必ずラ
イト動作が実行されてその内容が書き換わっていること
がわかる。
イト動作時及びリード動作時の保証ビットデータ制御動
作の詳細からわかるように、第１ＤＲＡＭ２０２の所望
のアドレスに対して通常データのライト動作が実行され
ると、そのアドレスに対応する第２ＤＲＡＭ２０３のア
ドレスに記憶される保証ビットデータの内容は、図３
(e) の(1) 〜(6) 或いは図３(f) の(4) 〜(6) に示され
るように、ビットｂ１が必ず“１”に変化し、逆に、保
証ビットデータのうちのビットｂ１が“１”である場合
には、その保証ビットデータが記憶されるアドレスに対
応する第１ＤＲＡＭ２０２のアドレスに対して、必ずラ
イト動作が実行されてその内容が書き換わっていること
がわかる。
【００８６】以上の事実に基づいて、第２の制御状態に
おいて、保証ビット比較／ジェネレート回路２０４及び
データセレクタ２０５は、以下に説明する制御動作を実
行する。
おいて、保証ビット比較／ジェネレート回路２０４及び
データセレクタ２０５は、以下に説明する制御動作を実
行する。
【００８７】即ち、特には図示しないＣＰＵが、アドレ
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータがアドレスバス２０６から第
１ＤＲＡＭ２０２に入力することにより、上記アドレス
データに対応する第１ＤＲＡＭ２０２のアドレスから、
リードデータが読み出される。このリードデータは、デ
ータセレクタ２０５に入力する。
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータがアドレスバス２０６から第
１ＤＲＡＭ２０２に入力することにより、上記アドレス
データに対応する第１ＤＲＡＭ２０２のアドレスから、
リードデータが読み出される。このリードデータは、デ
ータセレクタ２０５に入力する。
【００８８】これと同時に、上記アドレスデータが第２
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。
【００８９】第２の制御状態において、保証ビット比較
／ジェネレート回路２０４は、ライトイネーブル信号２
０８がインアクティブである場合に、上記読み出された
保証ビットデータのうちビットｂ１が“１”であるか否
かを判定する。
／ジェネレート回路２０４は、ライトイネーブル信号２
０８がインアクティブである場合に、上記読み出された
保証ビットデータのうちビットｂ１が“１”であるか否
かを判定する。
【００９０】その結果、上記読み出された保証ビットデ
ータのうちのビットｂ１が“１”である場合には、保証
ビット比較／ジェネレート回路２０４はデータセレクタ
２０５に対して、第１ＤＲＡＭ２０２から読み出された
リードデータを選択してデータバス２０７に出力させ
る。
ータのうちのビットｂ１が“１”である場合には、保証
ビット比較／ジェネレート回路２０４はデータセレクタ
２０５に対して、第１ＤＲＡＭ２０２から読み出された
リードデータを選択してデータバス２０７に出力させ
る。
【００９１】逆に、上記読み出された保証ビットデータ
のうちのビットｂ１が“１”でない場合は、保証ビット
比較／ジェネレート回路２０４はデータセレクタ２０５
に対して、固定値“０”をリードデータとしてデータバ
ス２０７に出力させる。
のうちのビットｂ１が“１”でない場合は、保証ビット
比較／ジェネレート回路２０４はデータセレクタ２０５
に対して、固定値“０”をリードデータとしてデータバ
ス２０７に出力させる。
【００９２】このようにして、第１の制御状態のもとで
例えば第１ＤＲＡＭ２０２の全アドレスに対して画面走
査処理等のリード処理が実行された後に、特には図示し
ないＣＰＵから保証ビット比較／ジェネレート回路２０
４に対して、第２の制御状態が設定されることによっ
て、第１ＤＲＡＭ２０２に対して改めてメモリクリア処
理を実行しなくても、その全内容を仮想的に瞬時にクリ
アすることができる。
例えば第１ＤＲＡＭ２０２の全アドレスに対して画面走
査処理等のリード処理が実行された後に、特には図示し
ないＣＰＵから保証ビット比較／ジェネレート回路２０
４に対して、第２の制御状態が設定されることによっ
て、第１ＤＲＡＭ２０２に対して改めてメモリクリア処
理を実行しなくても、その全内容を仮想的に瞬時にクリ
アすることができる。
【００９３】続いて、上述の第２の制御状態のもとで、
例えば第１ＤＲＡＭ２０２の全アドレスに対して画面走
査処理等のリード処理が実行された後、その全記憶内容
が再びクリア（画面クリア）される場合には、特には図
示しないＣＰＵによって、保証ビット比較／ジェネレー
ト回路２０４での制御状態が、上述した第２の制御状態
から前述した第１の制御状態に再び切り替えられる。
例えば第１ＤＲＡＭ２０２の全アドレスに対して画面走
査処理等のリード処理が実行された後、その全記憶内容
が再びクリア（画面クリア）される場合には、特には図
示しないＣＰＵによって、保証ビット比較／ジェネレー
ト回路２０４での制御状態が、上述した第２の制御状態
から前述した第１の制御状態に再び切り替えられる。
【００９４】この切替えの直後に、特には図示しないＣ
ＰＵが、アドレスバス２０６に第１ＤＲＡＭ２０２にア
クセスするためのアドレスデータを出力すると共に、ラ
イトイネーブル信号２０８をインアクティブにしてリー
ド動作を指定すると、上記アドレスデータがアドレスバ
ス２０６から第１ＤＲＡＭ２０２に入力することによっ
て、上記アドレスデータに対応する第１ＤＲＡＭ２０２
のアドレスから、リードデータが読み出される。このリ
ードデータは、データセレクタ２０５に入力する。
ＰＵが、アドレスバス２０６に第１ＤＲＡＭ２０２にア
クセスするためのアドレスデータを出力すると共に、ラ
イトイネーブル信号２０８をインアクティブにしてリー
ド動作を指定すると、上記アドレスデータがアドレスバ
ス２０６から第１ＤＲＡＭ２０２に入力することによっ
て、上記アドレスデータに対応する第１ＤＲＡＭ２０２
のアドレスから、リードデータが読み出される。このリ
ードデータは、データセレクタ２０５に入力する。
【００９５】これと同時に、上記アドレスデータが第２
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。この保証ビットデータは、第２
の制御状態から移行した後の初期状態“０１０”を示し
ている。
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。この保証ビットデータは、第２
の制御状態から移行した後の初期状態“０１０”を示し
ている。
【００９６】前述したように、第１の制御状態において
は、保証ビット比較／ジェネレート回路２０４は、ライ
トイネーブル信号２０８がインアクティブである場合
に、上述の読み出された保証ビットデータのうち下位２
ビット（ビットｂ１とｂ０）が“０１”であるか否かを
判定する。
は、保証ビット比較／ジェネレート回路２０４は、ライ
トイネーブル信号２０８がインアクティブである場合
に、上述の読み出された保証ビットデータのうち下位２
ビット（ビットｂ１とｂ０）が“０１”であるか否かを
判定する。
【００９７】その結果、上述の、第２の制御状態から移
行した後の保証ビットデータの初期状態“０１０”にお
いて、その下位２ビットは“０１”ではない。従って、
保証ビット比較／ジェネレート回路２０４はデータセレ
クタ２０５に対して、固定値“０”をリードデータとし
てデータバス２０７に出力させる。
行した後の保証ビットデータの初期状態“０１０”にお
いて、その下位２ビットは“０１”ではない。従って、
保証ビット比較／ジェネレート回路２０４はデータセレ
クタ２０５に対して、固定値“０”をリードデータとし
てデータバス２０７に出力させる。
【００９８】このようにして、第２の制御状態のもとで
例えば第１ＤＲＡＭ２０２の全アドレスに対し画面走査
処理等のリード処理が実行された後に、特には図示しな
いＣＰＵから保証ビット比較／ジェネレート回路２０４
に対して、再び第１の制御状態が設定されることによ
り、第１ＤＲＡＭ２０２に対して改めてメモリクリア処
理を実行しなくても、その全内容を仮想的に瞬時にクリ
アすることができる。
例えば第１ＤＲＡＭ２０２の全アドレスに対し画面走査
処理等のリード処理が実行された後に、特には図示しな
いＣＰＵから保証ビット比較／ジェネレート回路２０４
に対して、再び第１の制御状態が設定されることによ
り、第１ＤＲＡＭ２０２に対して改めてメモリクリア処
理を実行しなくても、その全内容を仮想的に瞬時にクリ
アすることができる。
【００９９】続いて、以上説明した本発明の第１の実施
の形態の機能を実現する具体的な実施例について、図４
の回路構成図と図５及び図６のタイミングチャートに基
づいて説明する。
の形態の機能を実現する具体的な実施例について、図４
の回路構成図と図５及び図６のタイミングチャートに基
づいて説明する。
【０１００】なお、図４〜図６の説明では、全ての信号
は、それがローレベルのときにアクティブ状態を示し、
それがハイレベルのときにインアクティブ状態を示すも
のとする。即ち、全ての回路は、負論理に従って動作す
る。
は、それがローレベルのときにアクティブ状態を示し、
それがハイレベルのときにインアクティブ状態を示すも
のとする。即ち、全ての回路は、負論理に従って動作す
る。
【０１０１】図４において、第１ＤＲＡＭ４０７は、図
２の第１ＤＲＡＭ２０２に対応し、通常データを記憶す
る。第１ＤＲＡＭ４０７は、Ｌｏｗ側８ビット＋Ｈｉｇ
ｈ側８ビットのデータ部と、それぞれに対応した１ビッ
トずつ（１ビット×２）のパリティビット部とから構成
される。
２の第１ＤＲＡＭ２０２に対応し、通常データを記憶す
る。第１ＤＲＡＭ４０７は、Ｌｏｗ側８ビット＋Ｈｉｇ
ｈ側８ビットのデータ部と、それぞれに対応した１ビッ
トずつ（１ビット×２）のパリティビット部とから構成
される。
【０１０２】また図４において、第２ＤＲＡＭ４０８
は、図２の第２ＤＲＡＭ２０３に対応し、保証ビットデ
ータを記憶する。第２ＤＲＡＭ２０３は、Ｌｏｗ側８ビ
ットのデータ部とＨｉｇｈ側８ビットのデータ部のそれ
ぞれに対応した３ビットずつの保証ビットデータ部（３
ビット×２）から構成される。従って、この構成では、
Ｌｏｗ側８ビットのデータ部とＨｉｇｈ側８ビットのデ
ータ部に対して個別に、メモリクリア処理を実行するこ
とが可能である。
は、図２の第２ＤＲＡＭ２０３に対応し、保証ビットデ
ータを記憶する。第２ＤＲＡＭ２０３は、Ｌｏｗ側８ビ
ットのデータ部とＨｉｇｈ側８ビットのデータ部のそれ
ぞれに対応した３ビットずつの保証ビットデータ部（３
ビット×２）から構成される。従って、この構成では、
Ｌｏｗ側８ビットのデータ部とＨｉｇｈ側８ビットのデ
ータ部に対して個別に、メモリクリア処理を実行するこ
とが可能である。
【０１０３】また、図４において、セレクタ４１３及び
ラッチ４１５は、図２のデータセレクタ２０５に対応す
る。更に、図４において、リード・モディファイ・ライ
トタイミング生成回路４０９、ラッチ４１６、ビットマ
スク回路４１７、４１８、ビット比較回路４１９、比較
データレジスタ４２０、比較ビットレジスタ４２１、ラ
イト時データレジスタ４２２、リード時データレジスタ
４２３、及びオア回路４２８は、図２の保証ビット比較
／ジェネレート回路２０４に対応する。リード動作時における実施例の詳細動作 まず、入力ゲート４０１は、常にアクティブ状態（ロー
レベル：０Ｖ（ボルト））のイネーブル信号ＥＮを与え
られており、特には図示しないクロック発生回路からの
クロックＣＬＫ（Ｃｌｏｃｋ：図５(a) 、図６(a) ）
と、特には図示しないＣＰＵからのメモリリード信号Ｒ
Ｄ（メモリＲｅａｄ：図５(d) 、図６(d)）及びメモリ
ライト信号（メモリＷｒｉｔｅ：図５(e) 、図６(e) ）
を常に入力している。
ラッチ４１５は、図２のデータセレクタ２０５に対応す
る。更に、図４において、リード・モディファイ・ライ
トタイミング生成回路４０９、ラッチ４１６、ビットマ
スク回路４１７、４１８、ビット比較回路４１９、比較
データレジスタ４２０、比較ビットレジスタ４２１、ラ
イト時データレジスタ４２２、リード時データレジスタ
４２３、及びオア回路４２８は、図２の保証ビット比較
／ジェネレート回路２０４に対応する。リード動作時における実施例の詳細動作 まず、入力ゲート４０１は、常にアクティブ状態（ロー
レベル：０Ｖ（ボルト））のイネーブル信号ＥＮを与え
られており、特には図示しないクロック発生回路からの
クロックＣＬＫ（Ｃｌｏｃｋ：図５(a) 、図６(a) ）
と、特には図示しないＣＰＵからのメモリリード信号Ｒ
Ｄ（メモリＲｅａｄ：図５(d) 、図６(d)）及びメモリ
ライト信号（メモリＷｒｉｔｅ：図５(e) 、図６(e) ）
を常に入力している。
【０１０４】タイミング発生回路４０６及びリード・モ
ディファイ・ライトタイミング生成回路４０９は、入力
ゲート４０１を介して入力するクロックＣＬＫに同期し
て動作する。
ディファイ・ライトタイミング生成回路４０９は、入力
ゲート４０１を介して入力するクロックＣＬＫに同期し
て動作する。
【０１０５】特には図示しないＣＰＵにおいて、リード
命令が実行されると、まず、アドレスデータがアドレス
バス４２４に出力される（図５(b) のt1）。入力ゲート
４０２は、常にアクティブ状態（ローレベル：０Ｖ）の
イネーブル信号ＥＮを与えられており、アドレスバス２
０６上のアドレスデータを常に入力している。
命令が実行されると、まず、アドレスデータがアドレス
バス４２４に出力される（図５(b) のt1）。入力ゲート
４０２は、常にアクティブ状態（ローレベル：０Ｖ）の
イネーブル信号ＥＮを与えられており、アドレスバス２
０６上のアドレスデータを常に入力している。
【０１０６】入力ゲート４０２の出力側に配置されるア
ドレスデコーダ（アドレスＤＥＣ）４１０は、アドレス
バス４２４に出力されたアドレスデータをデコードした
結果、そのデコードされたアドレスがそのアドレスデコ
ーダ自身が含まれるメモリ装置宛てのものである場合に
は、タイミング発生回路４０６に出力されるチップセレ
クト信号ＣＳを、アクティブにする（図５(f) のt2）。
ドレスデコーダ（アドレスＤＥＣ）４１０は、アドレス
バス４２４に出力されたアドレスデータをデコードした
結果、そのデコードされたアドレスがそのアドレスデコ
ーダ自身が含まれるメモリ装置宛てのものである場合に
は、タイミング発生回路４０６に出力されるチップセレ
クト信号ＣＳを、アクティブにする（図５(f) のt2）。
【０１０７】タイミング発生回路４０６は、チップセレ
クト信号ＣＳがアクティブになると、入力ゲート４０１
を介して入力するクロックＣＬＫが最初にハイレベルか
らローレベルになるのに同期して、１クロックサイクル
の間、セレクタ４１２に供給されるアドレス選択信号Ａ
ＤＳＥＬをアクティブとする。この結果、アドレスバス
４２４にアドレスが出力されてから最初の１クロックサ
イクルの間は、アドレス選択信号ＡＤＳＥＬがインアク
ティブとなることにより（図５(k) のt1〜t4）、セレク
タ４１２は、入力ゲート４０２及び後述するセレクタ４
１１を介してアドレスバス４２４から入力するアドレス
データの上位９ビットからなるローアドレスデータ（ロ
ーＡＤＲ）を選択し、それを第１ＤＲＡＭ４０７に出力
する（図５(l) 参照）。また、アドレスバス４２４にア
ドレスが出力されてから次の１クロックサイクルの間
は、アドレス選択信号ＡＤＳＥＬがアクティブとなるこ
とにより（図５(k) のt4〜t9）、セレクタ４１２は、上
記アドレスデータの下位９ビットからなるコラムアドレ
スデータ（コラムＡＤＲ）を選択し、それを第１ＤＲＡ
Ｍ４０７に出力する（図５(l) 参照）。
クト信号ＣＳがアクティブになると、入力ゲート４０１
を介して入力するクロックＣＬＫが最初にハイレベルか
らローレベルになるのに同期して、１クロックサイクル
の間、セレクタ４１２に供給されるアドレス選択信号Ａ
ＤＳＥＬをアクティブとする。この結果、アドレスバス
４２４にアドレスが出力されてから最初の１クロックサ
イクルの間は、アドレス選択信号ＡＤＳＥＬがインアク
ティブとなることにより（図５(k) のt1〜t4）、セレク
タ４１２は、入力ゲート４０２及び後述するセレクタ４
１１を介してアドレスバス４２４から入力するアドレス
データの上位９ビットからなるローアドレスデータ（ロ
ーＡＤＲ）を選択し、それを第１ＤＲＡＭ４０７に出力
する（図５(l) 参照）。また、アドレスバス４２４にア
ドレスが出力されてから次の１クロックサイクルの間
は、アドレス選択信号ＡＤＳＥＬがアクティブとなるこ
とにより（図５(k) のt4〜t9）、セレクタ４１２は、上
記アドレスデータの下位９ビットからなるコラムアドレ
スデータ（コラムＡＤＲ）を選択し、それを第１ＤＲＡ
Ｍ４０７に出力する（図５(l) 参照）。
【０１０８】上記動作と並行して、タイミング発生回路
４０６は、チップセレクト信号ＣＳがアクティブになっ
た後、クロックＣＬＫが最初にローレベルからハイレベ
ルになるのに同期して、ローアドレス信号ＲＡＳをアク
ティブにし（図５(i) のt3）、クロックＣＬＫが次にロ
ーレベルからハイレベルになるのに同期して、コラムア
ドレス信号ＣＡＳをアクティブにする（図５(j) のt
6）。
４０６は、チップセレクト信号ＣＳがアクティブになっ
た後、クロックＣＬＫが最初にローレベルからハイレベ
ルになるのに同期して、ローアドレス信号ＲＡＳをアク
ティブにし（図５(i) のt3）、クロックＣＬＫが次にロ
ーレベルからハイレベルになるのに同期して、コラムア
ドレス信号ＣＡＳをアクティブにする（図５(j) のt
6）。
【０１０９】この結果、第１ＤＲＡＭ４０７は、ローア
ドレス信号ＲＡＳがアクティブになるタイミング（図５
(i) のt3）において、セレクタ４１２から出力されてい
るローアドレスデータ（図５(l) ）を取り込み、それに
続いてコラムアドレス信号ＣＡＳがアクティブになるタ
イミング（図５(j) のt6）において、セレクタ４１２か
ら出力されているコラムアドレスデータ（図５(l) ）を
取り込む。
ドレス信号ＲＡＳがアクティブになるタイミング（図５
(i) のt3）において、セレクタ４１２から出力されてい
るローアドレスデータ（図５(l) ）を取り込み、それに
続いてコラムアドレス信号ＣＡＳがアクティブになるタ
イミング（図５(j) のt6）において、セレクタ４１２か
ら出力されているコラムアドレスデータ（図５(l) ）を
取り込む。
【０１１０】また、アドレスデータがアドレスバス４２
４に出力された後（図５(b) のt1）に、特には図示しな
いＣＰＵから入力ゲート４０１を介してタイミング発生
回路４０６に入力しているメモリリード信号ＲＤ（メモ
リＲｅａｄ）がアクティブになる（図５(d) のt4）。
４に出力された後（図５(b) のt1）に、特には図示しな
いＣＰＵから入力ゲート４０１を介してタイミング発生
回路４０６に入力しているメモリリード信号ＲＤ（メモ
リＲｅａｄ）がアクティブになる（図５(d) のt4）。
【０１１１】タイミング発生回路４０６は、メモリリー
ド信号ＲＤがアクティブになると、アウトプットイネー
ブル信号ＯＥをアクティブにする（図５(g) のt5）。こ
の結果、第１ＤＲＡＭ４０７は、タイミングt1〜t9の間
に入力したローアドレスデータ及びコラムアドレスデー
タ（図５(l) ）に対応するアドレスから、通常データを
読み出す（図５(c) のt8）。
ド信号ＲＤがアクティブになると、アウトプットイネー
ブル信号ＯＥをアクティブにする（図５(g) のt5）。こ
の結果、第１ＤＲＡＭ４０７は、タイミングt1〜t9の間
に入力したローアドレスデータ及びコラムアドレスデー
タ（図５(l) ）に対応するアドレスから、通常データを
読み出す（図５(c) のt8）。
【０１１２】第１ＤＲＡＭ４０７から読み出された通常
データは、タイミング発生回路４０６から出力されるア
ウトプットイネーブル信号ＯＥがインアクティブになる
タイミング（図５の(g) のt16 ）で、ラッチ４１５にラ
ッチされる。
データは、タイミング発生回路４０６から出力されるア
ウトプットイネーブル信号ＯＥがインアクティブになる
タイミング（図５の(g) のt16 ）で、ラッチ４１５にラ
ッチされる。
【０１１３】タイミング発生回路４０６から出力される
アウトプットイネーブル信号ＯＥがインアクティブにな
った後、第１ＤＲＡＭ４０７は、通常データの出力を停
止する（図５(c) のt19 ）。更に、特には図示しないＣ
ＰＵから入力ゲート４０１を介してタイミング発生回路
４０６に入力しているメモリリード信号ＲＤがインアク
ティブになった後（図５(d) のt18 ）、上記ＣＰＵから
アドレスバス２０６へのアドレスデータの出力が停止す
るタイミング（図５(b) のt20 ）で、アドレスデコーダ
４１０からタイミング発生回路４０６に出力されるチッ
プセレクト信号ＣＳがインアクティブになり、上記ＣＰ
Ｕから第１ＤＲＡＭ４０７へのリード動作が完了する。
アウトプットイネーブル信号ＯＥがインアクティブにな
った後、第１ＤＲＡＭ４０７は、通常データの出力を停
止する（図５(c) のt19 ）。更に、特には図示しないＣ
ＰＵから入力ゲート４０１を介してタイミング発生回路
４０６に入力しているメモリリード信号ＲＤがインアク
ティブになった後（図５(d) のt18 ）、上記ＣＰＵから
アドレスバス２０６へのアドレスデータの出力が停止す
るタイミング（図５(b) のt20 ）で、アドレスデコーダ
４１０からタイミング発生回路４０６に出力されるチッ
プセレクト信号ＣＳがインアクティブになり、上記ＣＰ
Ｕから第１ＤＲＡＭ４０７へのリード動作が完了する。
【０１１４】上記第１ＤＲＡＭ４０７に対するリード動
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
まず、第２ＤＲＡＭ４０８は、第１ＤＲＡＭ４０７の場
合と同様に、タイミング発生回路４０６が出力するロー
アドレス信号ＲＡＳがアクティブになるタイミング（図
５(i) のt3）において、セレクタ４１２から出力されて
いるローアドレスデータ（図５(l) ）を取り込み、それ
に続いてコラムアドレス信号ＣＡＳがアクティブになる
タイミング（図５(j) のt6）において、セレクタ４１２
から出力されているコラムアドレスデータ（図５(l) ）
を取り込む。
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
まず、第２ＤＲＡＭ４０８は、第１ＤＲＡＭ４０７の場
合と同様に、タイミング発生回路４０６が出力するロー
アドレス信号ＲＡＳがアクティブになるタイミング（図
５(i) のt3）において、セレクタ４１２から出力されて
いるローアドレスデータ（図５(l) ）を取り込み、それ
に続いてコラムアドレス信号ＣＡＳがアクティブになる
タイミング（図５(j) のt6）において、セレクタ４１２
から出力されているコラムアドレスデータ（図５(l) ）
を取り込む。
【０１１５】またリード・モディファイ・ライトタイミ
ング生成回路４０９は、タイミング発生回路４０６が出
力するアウトプットイネーブル信号ＯＥがアクティブに
なると、アウトプットイネーブル信号ＯＥ２を１クロッ
クサイクルだけアクティブにする（図５(m) のt7〜t11
）。これに同期して、第２ＤＲＡＭ４０８は、タイミ
ングt1〜t9の間に入力したローアドレスデータ及びコラ
ムアドレスデータ（図５(l) ）に対応するアドレスか
ら、保証ビットデータを読み出す（図５(o) のt10〜t12
）。
ング生成回路４０９は、タイミング発生回路４０６が出
力するアウトプットイネーブル信号ＯＥがアクティブに
なると、アウトプットイネーブル信号ＯＥ２を１クロッ
クサイクルだけアクティブにする（図５(m) のt7〜t11
）。これに同期して、第２ＤＲＡＭ４０８は、タイミ
ングt1〜t9の間に入力したローアドレスデータ及びコラ
ムアドレスデータ（図５(l) ）に対応するアドレスか
ら、保証ビットデータを読み出す（図５(o) のt10〜t12
）。
【０１１６】第２ＤＲＡＭ４０８から読み出された保証
ビットデータは、リード・モディファイ・ライトタイミ
ング生成回路４０９から出力されるアウトプットイネー
ブル信号ＯＥ２がインアクティブになるタイミング（図
５の(m) のt11 ）で、リード・モディファイ・ライトタ
イミング生成回路４０９からの制御によって、ラッチ４
１６にラッチされる。
ビットデータは、リード・モディファイ・ライトタイミ
ング生成回路４０９から出力されるアウトプットイネー
ブル信号ＯＥ２がインアクティブになるタイミング（図
５の(m) のt11 ）で、リード・モディファイ・ライトタ
イミング生成回路４０９からの制御によって、ラッチ４
１６にラッチされる。
【０１１７】リード・モディファイ・ライトタイミング
生成回路４０９から第２ＤＲＡＭ４０８に出力されるア
ウトプットイネーブル信号ＯＥ２がインアクティブにな
ることにより（図５(m) のt11 ）、第２ＤＲＡＭ４０８
からの保証ビットデータの出力が停止する（図５(o) の
t12 ）。
生成回路４０９から第２ＤＲＡＭ４０８に出力されるア
ウトプットイネーブル信号ＯＥ２がインアクティブにな
ることにより（図５(m) のt11 ）、第２ＤＲＡＭ４０８
からの保証ビットデータの出力が停止する（図５(o) の
t12 ）。
【０１１８】ここで、タイミング発生回路４０６から
は、メモリレディ信号ＲＤＹ（メモリＲｅａｄｙ）が、
図５(q) に示されるタイミングで出力される。このメモ
リレディ信号ＲＤＹは、アクティブ状態のチップセレク
ト信号ＣＳによってイネーブルされる出力ゲート４０４
を介して、特には図示しないＣＰＵに出力される。
は、メモリレディ信号ＲＤＹ（メモリＲｅａｄｙ）が、
図５(q) に示されるタイミングで出力される。このメモ
リレディ信号ＲＤＹは、アクティブ状態のチップセレク
ト信号ＣＳによってイネーブルされる出力ゲート４０４
を介して、特には図示しないＣＰＵに出力される。
【０１１９】保証ビットデータがラッチ４１６にラッチ
された後、ビット比較回路４１９がビット比較演算を実
行する。ビット比較回路４１９は、前述した第１の制御
状態においては、ラッチ４１６にラッチされた保証ビッ
トデータのうち下位２ビットが“０１”であるか否かを
判定し、前述した第２の制御状態においては、ラッチ４
１６にラッチされた保証ビットデータのうちビットｂ１
が“１”であるか否かを判定する。
された後、ビット比較回路４１９がビット比較演算を実
行する。ビット比較回路４１９は、前述した第１の制御
状態においては、ラッチ４１６にラッチされた保証ビッ
トデータのうち下位２ビットが“０１”であるか否かを
判定し、前述した第２の制御状態においては、ラッチ４
１６にラッチされた保証ビットデータのうちビットｂ１
が“１”であるか否かを判定する。
【０１２０】この判定を実現するために、以下の動作が
実行される。まず、比較データレジスタ４２０には、前
述した第１の制御状態においては、特には図示しないＣ
ＰＵからデータバス２０７を介して、比較データ“＊０
１”が設定され、前述した第２の制御状態においては、
特には図示しないＣＰＵからデータバス２０７を介し
て、比較データ“＊１＊”が設定される。なお、“＊”
は、不定値を示す。
実行される。まず、比較データレジスタ４２０には、前
述した第１の制御状態においては、特には図示しないＣ
ＰＵからデータバス２０７を介して、比較データ“＊０
１”が設定され、前述した第２の制御状態においては、
特には図示しないＣＰＵからデータバス２０７を介し
て、比較データ“＊１＊”が設定される。なお、“＊”
は、不定値を示す。
【０１２１】上述の比較データレジスタ４２０への各比
較データの設定動作は、特には図示しないＣＰＵが、ｉ
／ｏＷｒｉｔｅ信号をアクティブ（ローレベル）にし、
ＤＭＡイネーブル信号をインアクティブ（ハイレベル）
にして、オア回路４２８の出力をアクティブ（ローレベ
ル）にすることにより、データバス２０７を介して必要
な比較データを転送する動作として実現される。
較データの設定動作は、特には図示しないＣＰＵが、ｉ
／ｏＷｒｉｔｅ信号をアクティブ（ローレベル）にし、
ＤＭＡイネーブル信号をインアクティブ（ハイレベル）
にして、オア回路４２８の出力をアクティブ（ローレベ
ル）にすることにより、データバス２０７を介して必要
な比較データを転送する動作として実現される。
【０１２２】また、比較ビットレジスタ４２１には、前
述した第１の制御状態においては、特には図示しないＣ
ＰＵからデータバス２０７を介して、ビットマスクデー
タ“０１１”が設定され、前述した第２の制御状態にお
いては、特には図示しないＣＰＵからデータバス２０７
を介して、ビットマスクデータ“０１０”が設定され
る。
述した第１の制御状態においては、特には図示しないＣ
ＰＵからデータバス２０７を介して、ビットマスクデー
タ“０１１”が設定され、前述した第２の制御状態にお
いては、特には図示しないＣＰＵからデータバス２０７
を介して、ビットマスクデータ“０１０”が設定され
る。
【０１２３】上述の比較ビットレジスタ４２１への各ビ
ットマスクデータの設定動作は、比較データレジスタ４
２０の場合と同様にして、特には図示しないＣＰＵが、
ｉ／ｏＷｒｉｔｅ信号をアクティブにし、ＤＭＡイネー
ブル信号をインアクティブにして、オア回路４２８の出
力をアクティブにすることにより、データバス２０７を
介して必要なビットマスクデータを転送する動作として
実現される。
ットマスクデータの設定動作は、比較データレジスタ４
２０の場合と同様にして、特には図示しないＣＰＵが、
ｉ／ｏＷｒｉｔｅ信号をアクティブにし、ＤＭＡイネー
ブル信号をインアクティブにして、オア回路４２８の出
力をアクティブにすることにより、データバス２０７を
介して必要なビットマスクデータを転送する動作として
実現される。
【０１２４】ビットマスク回路４１７は、ラッチ４１６
にラッチされた保証ビットデータと、比較ビットレジス
タ４２１に設定されているビットマスクデータとの間
で、ビット単位のアンド演算を実行する。この結果、ビ
ットマスク回路４１７からビット比較回路４１９へは、
前述した第１の制御状態においてはデータ“０ｘｙ”が
入力し、前述した第２の制御状態においてはデータ“０
ｘ０”が入力する。ここで、ビット値“ｘ”は、ラッチ
４１６にラッチされた保証ビットデータのビットｂ１の
値であり、ビット値“ｙ”は、ラッチ４１６にラッチさ
れた保証ビットデータのビットｂ０の値である。
にラッチされた保証ビットデータと、比較ビットレジス
タ４２１に設定されているビットマスクデータとの間
で、ビット単位のアンド演算を実行する。この結果、ビ
ットマスク回路４１７からビット比較回路４１９へは、
前述した第１の制御状態においてはデータ“０ｘｙ”が
入力し、前述した第２の制御状態においてはデータ“０
ｘ０”が入力する。ここで、ビット値“ｘ”は、ラッチ
４１６にラッチされた保証ビットデータのビットｂ１の
値であり、ビット値“ｙ”は、ラッチ４１６にラッチさ
れた保証ビットデータのビットｂ０の値である。
【０１２５】一方、ビットマスク回路４１８は、比較デ
ータレジスタ４２０に設定されている比較データと、比
較ビットレジスタ４２１に設定されているビットマスク
データとの間で、ビット単位のアンド演算を実行する。
この結果、ビットマスク回路４１８からビット比較回路
４１９へは、前述した第１の制御状態においてはデータ
“００１”が入力し、前述した第２の制御状態において
はデータ“０１０”が入力する。
ータレジスタ４２０に設定されている比較データと、比
較ビットレジスタ４２１に設定されているビットマスク
データとの間で、ビット単位のアンド演算を実行する。
この結果、ビットマスク回路４１８からビット比較回路
４１９へは、前述した第１の制御状態においてはデータ
“００１”が入力し、前述した第２の制御状態において
はデータ“０１０”が入力する。
【０１２６】ビット比較回路４１９は、ビットマスク回
路４１７から入力する３ビットデータと、ビットマスク
回路４１８から入力する３ビットデータとの間で、ビッ
ト単位の排他論理和（ＥＯＲ）演算を実行し、更に、各
ビットの演算結果を入力とするノア（ＮＯＲ）演算を実
行する。
路４１７から入力する３ビットデータと、ビットマスク
回路４１８から入力する３ビットデータとの間で、ビッ
ト単位の排他論理和（ＥＯＲ）演算を実行し、更に、各
ビットの演算結果を入力とするノア（ＮＯＲ）演算を実
行する。
【０１２７】即ち、前述した第１の制御状態において
は、ビット比較回路４１９は、まず、ビットマスク回路
４１７から入力する３ビットデータ“０ｘｙ”と、ビッ
トマスク回路４１８から入力する３ビットデータ“００
１”との間で、ビット単位の排他論理和演算を実行す
る。この結果、ビットｂ２（最上位ビット）の演算結果
は必ず“０”となる。また、ビットｂ１及びｂ０（最下
位ビット）の各演算結果は、ビット値“ｘ”が“０”で
かつビット値“ｙ”が“１”のときに共に“０”とな
る。従って、この場合においてのみ、上記各ビットの演
算結果を入力とするノア演算の結果が“１”となる。
は、ビット比較回路４１９は、まず、ビットマスク回路
４１７から入力する３ビットデータ“０ｘｙ”と、ビッ
トマスク回路４１８から入力する３ビットデータ“００
１”との間で、ビット単位の排他論理和演算を実行す
る。この結果、ビットｂ２（最上位ビット）の演算結果
は必ず“０”となる。また、ビットｂ１及びｂ０（最下
位ビット）の各演算結果は、ビット値“ｘ”が“０”で
かつビット値“ｙ”が“１”のときに共に“０”とな
る。従って、この場合においてのみ、上記各ビットの演
算結果を入力とするノア演算の結果が“１”となる。
【０１２８】一方、前述した第２の制御状態において
は、ビット比較回路４１９は、まず、ビットマスク回路
４１７から入力する３ビットデータ“０ｘ０”と、ビッ
トマスク回路４１８から入力する３ビットデータ“０１
０”との間で、ビット単位の排他論理和演算を実行す
る。この結果、ビットｂ２（最上位ビット）及びビット
ｂ０（最下位ビット）の各演算結果は共に必ず“０”と
なる。また、ビットｂ１の演算結果は、ビット値“ｘ”
が“１”のときに“０”となる。従って、この場合にお
いてのみ、上記各ビットの演算結果を入力とするノア演
算の結果が“１”となる。
は、ビット比較回路４１９は、まず、ビットマスク回路
４１７から入力する３ビットデータ“０ｘ０”と、ビッ
トマスク回路４１８から入力する３ビットデータ“０１
０”との間で、ビット単位の排他論理和演算を実行す
る。この結果、ビットｂ２（最上位ビット）及びビット
ｂ０（最下位ビット）の各演算結果は共に必ず“０”と
なる。また、ビットｂ１の演算結果は、ビット値“ｘ”
が“１”のときに“０”となる。従って、この場合にお
いてのみ、上記各ビットの演算結果を入力とするノア演
算の結果が“１”となる。
【０１２９】以上のようにして、ビット比較回路４１９
は、前述した第１の制御状態においては、第２ＤＲＡＭ
４０８からラッチ４１６に読み出された保証ビットデー
タのうち下位２ビットが“０１”であるか否か、また、
前述した第２の制御状態においては、第２ＤＲＡＭ４０
８からラッチ４１６に読み出された保証ビットデータの
うちビットｂ１が“１”であるか否かを判定することが
できる。
は、前述した第１の制御状態においては、第２ＤＲＡＭ
４０８からラッチ４１６に読み出された保証ビットデー
タのうち下位２ビットが“０１”であるか否か、また、
前述した第２の制御状態においては、第２ＤＲＡＭ４０
８からラッチ４１６に読み出された保証ビットデータの
うちビットｂ１が“１”であるか否かを判定することが
できる。
【０１３０】次に、セレクタ４１３は、ビット比較回路
４１９の上記演算結果が“１”である場合には、ラッチ
４１５にラッチされる第１ＤＲＡＭ４０７からのリード
データを選択し、一方、ビット比較回路４１９の上記演
算結果が“０”である場合には、固定値“０”（ローレ
ベル：０Ｖ）を選択して、その選択したデータを、出力
ゲート４０５を介してデータバス２０７に出力する。出
力ゲート４０５は、アドレスデコーダ４１０が出力する
チップセレクト信号ＣＳがアクティブ（ローレベル）
で、かつ入力ゲート４０１を介して入力するメモリリー
ド信号ＲＤがアクティブ（ローレベル）である場合に、
オア回路４２６の出力がアクティブ（ローレベル）にな
ることによって、イネーブル状態にされる。
４１９の上記演算結果が“１”である場合には、ラッチ
４１５にラッチされる第１ＤＲＡＭ４０７からのリード
データを選択し、一方、ビット比較回路４１９の上記演
算結果が“０”である場合には、固定値“０”（ローレ
ベル：０Ｖ）を選択して、その選択したデータを、出力
ゲート４０５を介してデータバス２０７に出力する。出
力ゲート４０５は、アドレスデコーダ４１０が出力する
チップセレクト信号ＣＳがアクティブ（ローレベル）
で、かつ入力ゲート４０１を介して入力するメモリリー
ド信号ＲＤがアクティブ（ローレベル）である場合に、
オア回路４２６の出力がアクティブ（ローレベル）にな
ることによって、イネーブル状態にされる。
【０１３１】このようにして、第１ＤＲＡＭ２０２に対
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。
【０１３２】次に、リード・モディファイ・ライトタイ
ミング生成回路４０９は、アウトプットイネーブル信号
ＯＥ２をインアクティブにしてから（図５(m) のt11
）、１クロックサイクルが経過した後に、例えば２ク
ロックサイクルの期間だけ、リード時データレジスタ４
２３に対して供給しているリード時データイネーブル信
号をアクティブにする（図５(p) のt13 〜t17 ）。
ミング生成回路４０９は、アウトプットイネーブル信号
ＯＥ２をインアクティブにしてから（図５(m) のt11
）、１クロックサイクルが経過した後に、例えば２ク
ロックサイクルの期間だけ、リード時データレジスタ４
２３に対して供給しているリード時データイネーブル信
号をアクティブにする（図５(p) のt13 〜t17 ）。
【０１３３】この結果リード時データレジスタ４２３か
ら、リード動作時における設定データ（前述した図３
(a) 又は図３(d) の各右列として示される各設定デー
タ）が、第２ＤＲＡＭ４０８に入力される（図５(o) の
t14 以降）。
ら、リード動作時における設定データ（前述した図３
(a) 又は図３(d) の各右列として示される各設定デー
タ）が、第２ＤＲＡＭ４０８に入力される（図５(o) の
t14 以降）。
【０１３４】リード・モディファイ・ライトタイミング
生成回路４０９は、リード時データイネーブル信号をア
クティブにしてから（図５(p) のt13 ）、１クロックサ
イクルが経過した後に、例えば１クロックサイクルの期
間だけ、ライトイネーブル信号ＷＥ２をアクティブにす
る（図５(n) のt15 〜t16 ）。
生成回路４０９は、リード時データイネーブル信号をア
クティブにしてから（図５(p) のt13 ）、１クロックサ
イクルが経過した後に、例えば１クロックサイクルの期
間だけ、ライトイネーブル信号ＷＥ２をアクティブにす
る（図５(n) のt15 〜t16 ）。
【０１３５】第２ＤＲＡＭ４０８は、上述のライトイネ
ーブル信号ＷＥ２がインアクティブに戻るタイミングで
（図５(n) のt16 ）、リード時データレジスタ４２３か
ら入力する保証ビットデータを、タイミングt1〜t9の間
に入力したローアドレスデータ及びコラムアドレスデー
タ（図５(l) ）に対応するアドレスに書き込む。
ーブル信号ＷＥ２がインアクティブに戻るタイミングで
（図５(n) のt16 ）、リード時データレジスタ４２３か
ら入力する保証ビットデータを、タイミングt1〜t9の間
に入力したローアドレスデータ及びコラムアドレスデー
タ（図５(l) ）に対応するアドレスに書き込む。
【０１３６】リード・モディファイ・ライトタイミング
生成回路４０９から出力されるリード時データイネーブ
ル信号がインアクティブになった後、リード時データレ
ジスタ４２３は保証ビットデータの出力を停止する（図
５(o) のt17 ）。
生成回路４０９から出力されるリード時データイネーブ
ル信号がインアクティブになった後、リード時データレ
ジスタ４２３は保証ビットデータの出力を停止する（図
５(o) のt17 ）。
【０１３７】この結果、前述した図３(c) 又は(f) に示
される、保証ビットデータのリード動作時の変更処理
が、実現される。ここで、特には図示しないＣＰＵは、
前述した第１の制御状態を図４に示される構成を有する
メモリに指定する場合には、ｉ／ｏＷｒｉｔｅ信号をア
クティブ（ローレベル）にし、ＤＭＡイネーブル信号を
インアクティブ（ハイレベル）にして、オア回路４２８
の出力をアクティブ（ローレベル）にすることにより、
データバス２０７を介してリード時データレジスタ４２
３に、図３(a) の右列として示される設定データを転送
する。
される、保証ビットデータのリード動作時の変更処理
が、実現される。ここで、特には図示しないＣＰＵは、
前述した第１の制御状態を図４に示される構成を有する
メモリに指定する場合には、ｉ／ｏＷｒｉｔｅ信号をア
クティブ（ローレベル）にし、ＤＭＡイネーブル信号を
インアクティブ（ハイレベル）にして、オア回路４２８
の出力をアクティブ（ローレベル）にすることにより、
データバス２０７を介してリード時データレジスタ４２
３に、図３(a) の右列として示される設定データを転送
する。
【０１３８】同様にして、上記ＣＰＵは、前述した第２
の制御状態を上記メモリに指定する場合には、ｉ／ｏＷ
ｒｉｔｅ信号をアクティブにし、ＤＭＡイネーブル信号
をインアクティブにして、オア回路４２８の出力をアク
ティブにすることにより、データバス２０７を介してリ
ード時データレジスタ４２３に、図３(d) の右列として
示される設定データを転送する。
の制御状態を上記メモリに指定する場合には、ｉ／ｏＷ
ｒｉｔｅ信号をアクティブにし、ＤＭＡイネーブル信号
をインアクティブにして、オア回路４２８の出力をアク
ティブにすることにより、データバス２０７を介してリ
ード時データレジスタ４２３に、図３(d) の右列として
示される設定データを転送する。
【０１３９】本発明には特には関連しないが、タイミン
グ発生回路４０６は、通常のメモリアクセス時には、制
御信号ＲＡＤにより、セレクタ４１１に対して、アドレ
スバス２０６から入力ゲート４０２を介して入力するア
ドレスデータを選択させている。そして、タイミング発
生回路４０６は、一定時間毎、例えば１０マイクロ秒毎
に、リフレッシュコントローラー４１４に対してリフレ
ッシュタイミング信号ＲＴＭを出力すると共に、制御信
号ＲＡＤにより、セレクタ４１１に対して、リフレッシ
ュコントローラー４１４から出力されるアドレスデータ
を選択させる。これにより、第１ＤＲＡＭ４０７及び第
２ＤＲＡＭ４０８に対するリフレッシュ動作が実行され
る。ライト動作時における実施例の詳細動作 特には図示しないＣＰＵにおいて、ライト命令が実行さ
れると、まず、アドレスデータがアドレスバス４２４に
出力される。これ以後、第１ＤＲＡＭ４０７及び第２Ｄ
ＲＡＭ４０８に対するローアドレスデータとコラムアド
レスデータの指定動作までは、前述したリード動作時の
場合と同様である。この場合、図６の各タイミングT1〜
T4、T5、及びT6は、それぞれ、図５の各タイミングt1〜
t4、t6、及びt9に対応する。
グ発生回路４０６は、通常のメモリアクセス時には、制
御信号ＲＡＤにより、セレクタ４１１に対して、アドレ
スバス２０６から入力ゲート４０２を介して入力するア
ドレスデータを選択させている。そして、タイミング発
生回路４０６は、一定時間毎、例えば１０マイクロ秒毎
に、リフレッシュコントローラー４１４に対してリフレ
ッシュタイミング信号ＲＴＭを出力すると共に、制御信
号ＲＡＤにより、セレクタ４１１に対して、リフレッシ
ュコントローラー４１４から出力されるアドレスデータ
を選択させる。これにより、第１ＤＲＡＭ４０７及び第
２ＤＲＡＭ４０８に対するリフレッシュ動作が実行され
る。ライト動作時における実施例の詳細動作 特には図示しないＣＰＵにおいて、ライト命令が実行さ
れると、まず、アドレスデータがアドレスバス４２４に
出力される。これ以後、第１ＤＲＡＭ４０７及び第２Ｄ
ＲＡＭ４０８に対するローアドレスデータとコラムアド
レスデータの指定動作までは、前述したリード動作時の
場合と同様である。この場合、図６の各タイミングT1〜
T4、T5、及びT6は、それぞれ、図５の各タイミングt1〜
t4、t6、及びt9に対応する。
【０１４０】次に、図６(c) のタイミングT7において、
特には図示しないＣＰＵによってデータバス２０７に、
通常データであるライトデータが出力される。このライ
トデータは、入力ゲート４０３を介して入力される。入
力ゲート４０３は、アドレスデコーダ４１０が出力する
チップセレクト信号ＣＳがアクティブ（ローレベル）
で、かつ入力ゲート４０１を介して入力するメモリリー
ド信号ＲＤがインアクティブ（ハイレベル）である場合
に、インバータ回路４２９の出力がアクティブ（ローレ
ベル）となって、オア回路４２７の出力がアクティブ
（ローレベル）になることによって、イネーブル状態に
される。
特には図示しないＣＰＵによってデータバス２０７に、
通常データであるライトデータが出力される。このライ
トデータは、入力ゲート４０３を介して入力される。入
力ゲート４０３は、アドレスデコーダ４１０が出力する
チップセレクト信号ＣＳがアクティブ（ローレベル）
で、かつ入力ゲート４０１を介して入力するメモリリー
ド信号ＲＤがインアクティブ（ハイレベル）である場合
に、インバータ回路４２９の出力がアクティブ（ローレ
ベル）となって、オア回路４２７の出力がアクティブ
（ローレベル）になることによって、イネーブル状態に
される。
【０１４１】更に、上記ＣＰＵから入力ゲート４０１を
介してタイミング発生回路４０６に入力しているメモリ
ライト信号ＷＲ（メモリＷｒｉｔｅ）がアクティブにな
る（図６(e) のT8）。
介してタイミング発生回路４０６に入力しているメモリ
ライト信号ＷＲ（メモリＷｒｉｔｅ）がアクティブにな
る（図６(e) のT8）。
【０１４２】タイミング発生回路４０６は、メモリライ
ト信号ＷＲがアクティブになってから１クロックサイク
ル後に、１クロックサイクル期間だけ、ライトイネーブ
ル信号ＷＥをアクティブにする（図６(h) のt11 〜t12
）。この結果、第１ＤＲＡＭ４０７は、ライトイネー
ブル信号ＷＥがインアクティブに戻るタイミング（図６
(h) のt12 ）において、タイミングT1〜T6の間に入力し
たローアドレスデータ及びコラムアドレスデータ（図６
(l) ）に対応するアドレスに、データバス２０７から入
力した通常データを書き込む（図６(c) のt12 ）。
ト信号ＷＲがアクティブになってから１クロックサイク
ル後に、１クロックサイクル期間だけ、ライトイネーブ
ル信号ＷＥをアクティブにする（図６(h) のt11 〜t12
）。この結果、第１ＤＲＡＭ４０７は、ライトイネー
ブル信号ＷＥがインアクティブに戻るタイミング（図６
(h) のt12 ）において、タイミングT1〜T6の間に入力し
たローアドレスデータ及びコラムアドレスデータ（図６
(l) ）に対応するアドレスに、データバス２０７から入
力した通常データを書き込む（図６(c) のt12 ）。
【０１４３】特には図示しないＣＰＵから入力ゲート４
０１を介してタイミング発生回路４０６に入力している
メモリライト信号ＷＲとタイミング発生回路４０６から
出力されるライトイネーブル信号ＷＥとが共にインアク
ティブになった後、上記ＣＰＵからアドレスバス２０６
へのアドレスデータの出力が停止するタイミング（図６
(b) のT15 ）で、アドレスデコーダ４１０からタイミン
グ発生回路４０６に出力されるチップセレクト信号ＣＳ
がインアクティブになり、上記ＣＰＵから第１ＤＲＡＭ
４０７へのライト動作が完了する。
０１を介してタイミング発生回路４０６に入力している
メモリライト信号ＷＲとタイミング発生回路４０６から
出力されるライトイネーブル信号ＷＥとが共にインアク
ティブになった後、上記ＣＰＵからアドレスバス２０６
へのアドレスデータの出力が停止するタイミング（図６
(b) のT15 ）で、アドレスデコーダ４１０からタイミン
グ発生回路４０６に出力されるチップセレクト信号ＣＳ
がインアクティブになり、上記ＣＰＵから第１ＤＲＡＭ
４０７へのライト動作が完了する。
【０１４４】上記第１ＤＲＡＭ４０７に対するライト動
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
まず、第２ＤＲＡＭ４０８は、第１ＤＲＡＭ４０７の場
合と同様に、タイミング発生回路４０６が出力するロー
アドレス信号ＲＡＳがアクティブになるタイミング（図
６(i) のT3）において、セレクタ４１２から出力されて
いるローアドレスデータ（図６(l) ）を取り込み、それ
に続いてコラムアドレス信号ＣＡＳがアクティブになる
タイミング（図６(j) のT6）において、セレクタ４１２
から出力されているコラムアドレスデータ（図６(l) ）
を取り込む。
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
まず、第２ＤＲＡＭ４０８は、第１ＤＲＡＭ４０７の場
合と同様に、タイミング発生回路４０６が出力するロー
アドレス信号ＲＡＳがアクティブになるタイミング（図
６(i) のT3）において、セレクタ４１２から出力されて
いるローアドレスデータ（図６(l) ）を取り込み、それ
に続いてコラムアドレス信号ＣＡＳがアクティブになる
タイミング（図６(j) のT6）において、セレクタ４１２
から出力されているコラムアドレスデータ（図６(l) ）
を取り込む。
【０１４５】また、リード・モディファイ・ライトタイ
ミング生成回路４０９は、タイミング発生回路４０６が
出力するローアドレス信号ＲＡＳがアクティブになった
後、図６(p) のタイミングT9から、例えば２クロックサ
イクルの期間だけ、ライト時データレジスタ４２２に対
して供給しているライト時データイネーブル信号をアク
ティブにする（図６(p) のT9〜T13 ）。
ミング生成回路４０９は、タイミング発生回路４０６が
出力するローアドレス信号ＲＡＳがアクティブになった
後、図６(p) のタイミングT9から、例えば２クロックサ
イクルの期間だけ、ライト時データレジスタ４２２に対
して供給しているライト時データイネーブル信号をアク
ティブにする（図６(p) のT9〜T13 ）。
【０１４６】この結果ライト時データレジスタ４２２か
ら、ライト動作時における設定データ（前述した図３
(a) 又は図３(d) の各左列として示される各設定デー
タ）が、第２ＤＲＡＭ４０８に入力される（図６(o) の
T10 以降）。
ら、ライト動作時における設定データ（前述した図３
(a) 又は図３(d) の各左列として示される各設定デー
タ）が、第２ＤＲＡＭ４０８に入力される（図６(o) の
T10 以降）。
【０１４７】リード・モディファイ・ライトタイミング
生成回路４０９は、タイミング発生回路４０６から出力
されるライトイネーブル信号ＷＥに完全に同期させて、
ライトイネーブル信号ＷＥ２をアクティブにする（図６
(n) のT11 〜T12 ）。
生成回路４０９は、タイミング発生回路４０６から出力
されるライトイネーブル信号ＷＥに完全に同期させて、
ライトイネーブル信号ＷＥ２をアクティブにする（図６
(n) のT11 〜T12 ）。
【０１４８】第２ＤＲＡＭ４０８は、上述のライトイネ
ーブル信号ＷＥ２がインアクティブに戻るタイミングで
（図６(n) のT12 ）、ライト時データレジスタ４２２か
ら入力する保証ビットデータを、タイミングT1〜T6の間
に入力したローアドレスデータ及びコラムアドレスデー
タ（図６(l) ）に対応するアドレスに書き込む。
ーブル信号ＷＥ２がインアクティブに戻るタイミングで
（図６(n) のT12 ）、ライト時データレジスタ４２２か
ら入力する保証ビットデータを、タイミングT1〜T6の間
に入力したローアドレスデータ及びコラムアドレスデー
タ（図６(l) ）に対応するアドレスに書き込む。
【０１４９】リード・モディファイ・ライトタイミング
生成回路４０９から出力されるライト時データイネーブ
ル信号がインアクティブになった後、ライト時データレ
ジスタ４２２は保証ビットデータの出力を停止する（図
６(o) のT14 ）。
生成回路４０９から出力されるライト時データイネーブ
ル信号がインアクティブになった後、ライト時データレ
ジスタ４２２は保証ビットデータの出力を停止する（図
６(o) のT14 ）。
【０１５０】この結果、前述した図３(b) 又は(e) に示
される、保証ビットデータのライト動作時の変更処理
が、実現される。ここで、特には図示しないＣＰＵは、
前述した第１の制御状態を図４に示される構成を有する
メモリに指定する場合には、ｉ／ｏＷｒｉｔｅ信号をア
クティブ（ローレベル）にし、ＤＭＡイネーブル信号を
インアクティブ（ハイレベル）にして、オア回路４２８
の出力をアクティブ（ローレベル）にすることにより、
データバス２０７を介してライト時データレジスタ４２
２に、第３(a) の左列として示される設定データを転送
する。
される、保証ビットデータのライト動作時の変更処理
が、実現される。ここで、特には図示しないＣＰＵは、
前述した第１の制御状態を図４に示される構成を有する
メモリに指定する場合には、ｉ／ｏＷｒｉｔｅ信号をア
クティブ（ローレベル）にし、ＤＭＡイネーブル信号を
インアクティブ（ハイレベル）にして、オア回路４２８
の出力をアクティブ（ローレベル）にすることにより、
データバス２０７を介してライト時データレジスタ４２
２に、第３(a) の左列として示される設定データを転送
する。
【０１５１】同様にして、上記ＣＰＵは、前述した第２
の制御状態を上記メモリに指定する場合には、ｉ／ｏＷ
ｒｉｔｅ信号をアクティブにし、ＤＭＡイネーブル信号
をインアクティブにして、オア回路４２８の出力をアク
ティブにすることにより、データバス２０７を介してラ
イト時データレジスタ４２２に、第３(d) の左列として
示される設定データを転送する。 ＜第２の実施の形態＞次に、本発明の第２の実施の形態
について説明する。
の制御状態を上記メモリに指定する場合には、ｉ／ｏＷ
ｒｉｔｅ信号をアクティブにし、ＤＭＡイネーブル信号
をインアクティブにして、オア回路４２８の出力をアク
ティブにすることにより、データバス２０７を介してラ
イト時データレジスタ４２２に、第３(d) の左列として
示される設定データを転送する。 ＜第２の実施の形態＞次に、本発明の第２の実施の形態
について説明する。
【０１５２】本発明の第２の実施の形態の原理構成は、
本発明の第１の実施の形態における図１及び図２の原理
構成と同様である。但し、本発明の第２の実施の形態の
構成が本発明の第１の実施の形態の構成と異なる点は、
図２の第２ＤＲＡＭ４０８に記憶される保証ビットデー
タが、図３で説明したようなデータではなく、ＳＵＭチ
ェックデータである点である。
本発明の第１の実施の形態における図１及び図２の原理
構成と同様である。但し、本発明の第２の実施の形態の
構成が本発明の第１の実施の形態の構成と異なる点は、
図２の第２ＤＲＡＭ４０８に記憶される保証ビットデー
タが、図３で説明したようなデータではなく、ＳＵＭチ
ェックデータである点である。
【０１５３】今、特には図示しないＣＰＵが、アドレス
バス２０６及びデータバス２０７に第１ＤＲＡＭ２０２
にアクセスするためのアドレスデータ及び通常データで
あるライトデータをそれぞれ出力すると共に、ライトイ
ネーブル信号２０８をアクティブにしてライト動作を指
定する。この結果、上記アドレスデータがアドレスバス
２０６から第１ＤＲＡＭ２０２に入力すると共に、上記
ライトデータがデータドライバ２０１（ライトイネーブ
ル信号２０８がアクティブになると動作する）を介して
第１ＤＲＡＭ２０２に入力する。これにより、上記アド
レスデータに対応する第１ＤＲＡＭ２０２のアドレス
に、ライトデータが書き込まれる。
バス２０６及びデータバス２０７に第１ＤＲＡＭ２０２
にアクセスするためのアドレスデータ及び通常データで
あるライトデータをそれぞれ出力すると共に、ライトイ
ネーブル信号２０８をアクティブにしてライト動作を指
定する。この結果、上記アドレスデータがアドレスバス
２０６から第１ＤＲＡＭ２０２に入力すると共に、上記
ライトデータがデータドライバ２０１（ライトイネーブ
ル信号２０８がアクティブになると動作する）を介して
第１ＤＲＡＭ２０２に入力する。これにより、上記アド
レスデータに対応する第１ＤＲＡＭ２０２のアドレス
に、ライトデータが書き込まれる。
【０１５４】これと同時に、上記アドレスデータが第２
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスが指定
される。
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスが指定
される。
【０１５５】ここまでの動作は、本発明の第１の実施の
形態の場合と同様である。保証ビット比較／ジェネレー
ト回路２０４は、第１の制御状態において、ライトイネ
ーブル信号２０８がアクティブである場合に、第１ＤＲ
ＡＭ４０７に書き込まれるライトデータについて、第１
の制御状態に対応する所定の基数を基準とするＳＵＭチ
ェックデータを算出し、第２ＤＲＡＭ２０３の上記アド
レスに対して、そのＳＵＭチェックデータを保証ビット
データとして書き込む。
形態の場合と同様である。保証ビット比較／ジェネレー
ト回路２０４は、第１の制御状態において、ライトイネ
ーブル信号２０８がアクティブである場合に、第１ＤＲ
ＡＭ４０７に書き込まれるライトデータについて、第１
の制御状態に対応する所定の基数を基準とするＳＵＭチ
ェックデータを算出し、第２ＤＲＡＭ２０３の上記アド
レスに対して、そのＳＵＭチェックデータを保証ビット
データとして書き込む。
【０１５６】以上説明した第１の制御状態のもとでのラ
イト動作時の保証ビットデータ制御動作からわかるよう
に、第１ＤＲＡＭ２０２の所望のアドレスに対して通常
データのライト動作が実行されると、そのアドレスに対
応する第２ＤＲＡＭ２０３のアドレスに記憶される保証
ビットデータの内容は、上記通常データに対応し第１の
制御状態に対応する所定の基数を基準とする正しいＳＵ
Ｍチェック演算の結果を示す内容となっている。逆に、
第１ＤＲＡＭ２０２の所望のアドレスに対して通常デー
タのライト動作が一度も実行されていなければ、そのア
ドレスに対応する第２ＤＲＡＭ２０３のアドレスに記憶
される保証ビットデータの内容は、正しいＳＵＭチェッ
ク演算の結果を示してはいない。
イト動作時の保証ビットデータ制御動作からわかるよう
に、第１ＤＲＡＭ２０２の所望のアドレスに対して通常
データのライト動作が実行されると、そのアドレスに対
応する第２ＤＲＡＭ２０３のアドレスに記憶される保証
ビットデータの内容は、上記通常データに対応し第１の
制御状態に対応する所定の基数を基準とする正しいＳＵ
Ｍチェック演算の結果を示す内容となっている。逆に、
第１ＤＲＡＭ２０２の所望のアドレスに対して通常デー
タのライト動作が一度も実行されていなければ、そのア
ドレスに対応する第２ＤＲＡＭ２０３のアドレスに記憶
される保証ビットデータの内容は、正しいＳＵＭチェッ
ク演算の結果を示してはいない。
【０１５７】以上の事実に基づいて、第１の制御状態に
おいて、保証ビット比較／ジェネレート回路２０４及び
データセレクタ２０５は、以下に説明する制御動作を実
行する。
おいて、保証ビット比較／ジェネレート回路２０４及び
データセレクタ２０５は、以下に説明する制御動作を実
行する。
【０１５８】即ち、特には図示しないＣＰＵが、アドレ
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータがアドレスバス２０６から第
１ＤＲＡＭ２０２に入力することにより、上記アドレス
データに対応する第１ＤＲＡＭ２０２のアドレスから、
リードデータが読み出される。このリードデータは、デ
ータセレクタ２０５に入力する。
スバス２０６に第１ＤＲＡＭ２０２にアクセスするため
のアドレスデータを出力すると共に、ライトイネーブル
信号２０８をインアクティブにしてリード動作を指定す
ると、上記アドレスデータがアドレスバス２０６から第
１ＤＲＡＭ２０２に入力することにより、上記アドレス
データに対応する第１ＤＲＡＭ２０２のアドレスから、
リードデータが読み出される。このリードデータは、デ
ータセレクタ２０５に入力する。
【０１５９】これと同時に、上記アドレスデータが第２
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。
ＤＲＡＭ２０３にも入力することにより、そのアドレス
データに対応する第２ＤＲＡＭ２０３のアドレスから保
証ビット比較／ジェネレート回路２０４に、保証ビット
データが読み出される。
【０１６０】第１の制御状態において、保証ビット比較
／ジェネレート回路２０４は、ライトイネーブル信号２
０８がインアクティブである場合に、第１ＤＲＡＭ４０
７から出力されたリードデータに対してＳＵＭチェック
演算を実行し、その演算結果を、第２ＤＲＡＭ４０８か
ら読み出された保証ビットデータと比較する。
／ジェネレート回路２０４は、ライトイネーブル信号２
０８がインアクティブである場合に、第１ＤＲＡＭ４０
７から出力されたリードデータに対してＳＵＭチェック
演算を実行し、その演算結果を、第２ＤＲＡＭ４０８か
ら読み出された保証ビットデータと比較する。
【０１６１】その結果、上記ＳＵＭチェック演算の結果
と第２ＤＲＡＭ４０８から読み出された保証ビットデー
タとが一致する場合には、保証ビット比較／ジェネレー
ト回路２０４はデータセレクタ２０５に対して、第１Ｄ
ＲＡＭ２０２から読み出されたリードデータを選択して
データバス２０７に出力させる。
と第２ＤＲＡＭ４０８から読み出された保証ビットデー
タとが一致する場合には、保証ビット比較／ジェネレー
ト回路２０４はデータセレクタ２０５に対して、第１Ｄ
ＲＡＭ２０２から読み出されたリードデータを選択して
データバス２０７に出力させる。
【０１６２】逆に、上記ＳＵＭチェック演算の結果と第
２ＤＲＡＭ４０８から読み出された保証ビットデータと
が一致しない場合には、保証ビット比較／ジェネレート
回路２０４はデータセレクタ２０５に対して、固定値
“０”をリードデータとしてデータバス２０７に出力さ
せる。
２ＤＲＡＭ４０８から読み出された保証ビットデータと
が一致しない場合には、保証ビット比較／ジェネレート
回路２０４はデータセレクタ２０５に対して、固定値
“０”をリードデータとしてデータバス２０７に出力さ
せる。
【０１６３】このようにして、第１ＤＲＡＭ２０２に対
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。
【０１６４】今、上述の第１の制御状態のもとで、その
全記憶内容をクリアする場合には、特には図示しないＣ
ＰＵから保証ビット比較／ジェネレート回路２０４に対
し、ＳＵＭチェック演算において用いられる基数とし
て、第１の制御状態に対応する所定の基数とは異なる、
第２の制御状態に対応する所定の基数が設定される。
全記憶内容をクリアする場合には、特には図示しないＣ
ＰＵから保証ビット比較／ジェネレート回路２０４に対
し、ＳＵＭチェック演算において用いられる基数とし
て、第１の制御状態に対応する所定の基数とは異なる、
第２の制御状態に対応する所定の基数が設定される。
【０１６５】この結果、上記基数の切換え動作の直後
に、第１ＤＲＡＭ４０７の各アドレスから通常データが
読み出されるときには、第１ＤＲＡＭ４０７から出力さ
れたリードデータに対して実行されたＳＵＭチェック演
算の結果と、第２ＤＲＡＭ４０８から読み出された保証
ビットデータとが一致しないため、全てのアドレスにお
いて、データセレクタ２０５からは固定値“０”がリー
ドデータとしてデータバス２０７に出力されることにな
る。
に、第１ＤＲＡＭ４０７の各アドレスから通常データが
読み出されるときには、第１ＤＲＡＭ４０７から出力さ
れたリードデータに対して実行されたＳＵＭチェック演
算の結果と、第２ＤＲＡＭ４０８から読み出された保証
ビットデータとが一致しないため、全てのアドレスにお
いて、データセレクタ２０５からは固定値“０”がリー
ドデータとしてデータバス２０７に出力されることにな
る。
【０１６６】このようにして、第１の制御状態のもとで
例えば第１ＤＲＡＭ２０２の各記憶内容に対して画像処
理等が実行された後に、特には図示しないＣＰＵから保
証ビット比較／ジェネレート回路２０４に対して、第２
の制御状態が設定されることによって、第１ＤＲＡＭ２
０２に対して改めてメモリクリア処理を実行しなくて
も、その全内容を仮想的に瞬時にクリアすることができ
る。
例えば第１ＤＲＡＭ２０２の各記憶内容に対して画像処
理等が実行された後に、特には図示しないＣＰＵから保
証ビット比較／ジェネレート回路２０４に対して、第２
の制御状態が設定されることによって、第１ＤＲＡＭ２
０２に対して改めてメモリクリア処理を実行しなくて
も、その全内容を仮想的に瞬時にクリアすることができ
る。
【０１６７】再び、全記憶内容がクリアされる場合に
は、特には図示しないＣＰＵから保証ビット比較／ジェ
ネレート回路２０４に対し、ＳＵＭチェック演算におい
て用いられる基数として、再び第１の制御状態に対応す
る所定の基数が設定される。
は、特には図示しないＣＰＵから保証ビット比較／ジェ
ネレート回路２０４に対し、ＳＵＭチェック演算におい
て用いられる基数として、再び第１の制御状態に対応す
る所定の基数が設定される。
【０１６８】続いて、以上説明した本発明の第２の実施
の形態の機能を実現する具体的な実施例について、図７
の回路構成図に基づいて説明する。なお、図７の説明で
は、全ての信号は、それがローレベルのときにアクティ
ブ状態を示し、それがハイレベルのときにインアクティ
ブ状態を示すものとする。即ち、全ての回路は、負論理
に従って動作する。
の形態の機能を実現する具体的な実施例について、図７
の回路構成図に基づいて説明する。なお、図７の説明で
は、全ての信号は、それがローレベルのときにアクティ
ブ状態を示し、それがハイレベルのときにインアクティ
ブ状態を示すものとする。即ち、全ての回路は、負論理
に従って動作する。
【０１６９】また、図７において、本発明の第１の実施
の形態の実施例における図４の回路構成図と同じ番号又
は記号が付された部分は、本発明の第１の実施の形態の
実施例の場合と同じ機能を有するものとする。リード動作時における実施例の詳細動作 図７において、リード動作時における第１ＤＲＡＭ４０
７に対するリード制御動作は、図４に示される本発明の
第１の実施の形態の実施例の場合と全く同様である。
の形態の実施例における図４の回路構成図と同じ番号又
は記号が付された部分は、本発明の第１の実施の形態の
実施例の場合と同じ機能を有するものとする。リード動作時における実施例の詳細動作 図７において、リード動作時における第１ＤＲＡＭ４０
７に対するリード制御動作は、図４に示される本発明の
第１の実施の形態の実施例の場合と全く同様である。
【０１７０】その第１ＤＲＡＭ４０７に対するリード動
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
まず、第２ＤＲＡＭ４０８は、第１ＤＲＡＭ４０７の場
合と同様に、タイミング発生回路４０６が出力するロー
アドレス信号ＲＡＳがアクティブになるタイミング（図
５(i) のt3を参照）において、セレクタ４１２から出力
されているローアドレスデータ（図５(l) を参照）を取
り込み、それに続いてコラムアドレス信号ＣＡＳがアク
ティブになるタイミング（図５(j) のt6を参照）におい
て、セレクタ４１２から出力されているコラムアドレス
データ（図５(l) を参照）を取り込む。
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
まず、第２ＤＲＡＭ４０８は、第１ＤＲＡＭ４０７の場
合と同様に、タイミング発生回路４０６が出力するロー
アドレス信号ＲＡＳがアクティブになるタイミング（図
５(i) のt3を参照）において、セレクタ４１２から出力
されているローアドレスデータ（図５(l) を参照）を取
り込み、それに続いてコラムアドレス信号ＣＡＳがアク
ティブになるタイミング（図５(j) のt6を参照）におい
て、セレクタ４１２から出力されているコラムアドレス
データ（図５(l) を参照）を取り込む。
【０１７１】またリード・ライトタイミング生成回路７
０８は、タイミング発生回路４０６が出力するアウトプ
ットイネーブル信号ＯＥがアクティブになると、アウト
プットイネーブル信号ＯＥ２を１クロックサイクルだけ
アクティブにする（図５(m)のt7〜t11 を参照）。これ
に同期して、第２ＤＲＡＭ４０８は、タイミングt1〜t9
の間に入力したローアドレスデータ及びコラムアドレス
データ（図５(l) を参照）に対応するアドレスから、保
証ビットデータを読み出す（図５(o) のt10 〜t12 を参
照）。
０８は、タイミング発生回路４０６が出力するアウトプ
ットイネーブル信号ＯＥがアクティブになると、アウト
プットイネーブル信号ＯＥ２を１クロックサイクルだけ
アクティブにする（図５(m)のt7〜t11 を参照）。これ
に同期して、第２ＤＲＡＭ４０８は、タイミングt1〜t9
の間に入力したローアドレスデータ及びコラムアドレス
データ（図５(l) を参照）に対応するアドレスから、保
証ビットデータを読み出す（図５(o) のt10 〜t12 を参
照）。
【０１７２】第２ＤＲＡＭ４０８から読み出された保証
ビットデータは、リード・ライトタイミング生成回路７
０８から出力されるアウトプットイネーブル信号ＯＥ２
がインアクティブになるタイミング（図５の(m) のt11
を参照）で、リード・ライトタイミング生成回路７０８
からの制御により、ラッチ７０１にラッチされる。
ビットデータは、リード・ライトタイミング生成回路７
０８から出力されるアウトプットイネーブル信号ＯＥ２
がインアクティブになるタイミング（図５の(m) のt11
を参照）で、リード・ライトタイミング生成回路７０８
からの制御により、ラッチ７０１にラッチされる。
【０１７３】ここで、リード動作時には、アドレスデコ
ーダ４１０が出力するチップセレクト信号ＣＳがアクテ
ィブ（ローレベル）となり、かつ入力ゲート４０１を介
して入力するメモリリード信号ＲＤがアクティブ（ロー
レベル）となって、オア回路４２６の出力がアクティブ
（ローレベル）になることによって、セレクタ７０２
が、ラッチ４１５にラッチされている第１ＤＲＡＭ４０
７からのリードデータを選択する。
ーダ４１０が出力するチップセレクト信号ＣＳがアクテ
ィブ（ローレベル）となり、かつ入力ゲート４０１を介
して入力するメモリリード信号ＲＤがアクティブ（ロー
レベル）となって、オア回路４２６の出力がアクティブ
（ローレベル）になることによって、セレクタ７０２
が、ラッチ４１５にラッチされている第１ＤＲＡＭ４０
７からのリードデータを選択する。
【０１７４】この結果、ビット加算回路７０３は、上記
リードデータのビットｂ０〜ｂ１５までの“１”の数を
加算する。続いて、減算回路７０５が、特には図示しな
いＣＰＵから基数レジスタ７０４に予め設定されている
所定の基数から、ビット加算回路７０３が出力する加算
結果を減算することにより、上記所定の基数を基準とす
るＳＵＭチェックデータを算出する。
リードデータのビットｂ０〜ｂ１５までの“１”の数を
加算する。続いて、減算回路７０５が、特には図示しな
いＣＰＵから基数レジスタ７０４に予め設定されている
所定の基数から、ビット加算回路７０３が出力する加算
結果を減算することにより、上記所定の基数を基準とす
るＳＵＭチェックデータを算出する。
【０１７５】そして、ビット比較回路７０６は、ラッチ
７０１にラッチされた保証ビットデータと、減算回路７
０５が出力するＳＵＭチェックデータとが一致するか否
かを判定し、上記２つのデータが一致する場合に判定結
果“１”を出力し、そうでない場合に判定結果“０”を
出力する。
７０１にラッチされた保証ビットデータと、減算回路７
０５が出力するＳＵＭチェックデータとが一致するか否
かを判定し、上記２つのデータが一致する場合に判定結
果“１”を出力し、そうでない場合に判定結果“０”を
出力する。
【０１７６】セレクタ４１３は、ビット比較回路７０６
の上記判定結果が“１”である場合には、ラッチ４１５
にラッチされる第１ＤＲＡＭ４０７からのリードデータ
を選択し、一方、ビット比較回路７０６の上記判定結果
が“０”である場合には、固定値“０”（ローレベル：
０Ｖ）を選択して、その選択したデータを、出力ゲート
４０５を介してデータバス２０７に出力する。
の上記判定結果が“１”である場合には、ラッチ４１５
にラッチされる第１ＤＲＡＭ４０７からのリードデータ
を選択し、一方、ビット比較回路７０６の上記判定結果
が“０”である場合には、固定値“０”（ローレベル：
０Ｖ）を選択して、その選択したデータを、出力ゲート
４０５を介してデータバス２０７に出力する。
【０１７７】このようにして、第１ＤＲＡＭ２０２に対
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。ライト動作時における実施例の詳細動作 図７において、ライト動作時における第１ＤＲＡＭ４０
７に対するライト制御動作は、図４に示される本発明の
第１の実施の形態の実施例の場合と全く同様である。
して初期化処理を実行しなくても、内容が書き換わって
いない第１ＤＲＡＭ２０２のアドレスからは、必ず固定
値“０”が出力されることになり、仮想的なメモリクリ
アが実現される。ライト動作時における実施例の詳細動作 図７において、ライト動作時における第１ＤＲＡＭ４０
７に対するライト制御動作は、図４に示される本発明の
第１の実施の形態の実施例の場合と全く同様である。
【０１７８】その第１ＤＲＡＭ４０７に対するライト動
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
ライト動作時には、アドレスデコーダ４１０が出力する
チップセレクト信号ＣＳがアクティブ（ローレベル）と
なり、かつ入力ゲート４０１を介して入力するメモリリ
ード信号ＲＤがインアクティブ（ハイレベル）となり、
その結果、オア回路４２６の出力がインアクティブ（ハ
イレベル）になることによって、セレクタ７０２が、デ
ータバス２０７から入力ゲート４０３を介して入力する
ライトデータを選択する。
作と並行して、本発明に特に関連する、第２ＤＲＡＭ４
０８に対する保証ビットデータ制御動作が実行される。
ライト動作時には、アドレスデコーダ４１０が出力する
チップセレクト信号ＣＳがアクティブ（ローレベル）と
なり、かつ入力ゲート４０１を介して入力するメモリリ
ード信号ＲＤがインアクティブ（ハイレベル）となり、
その結果、オア回路４２６の出力がインアクティブ（ハ
イレベル）になることによって、セレクタ７０２が、デ
ータバス２０７から入力ゲート４０３を介して入力する
ライトデータを選択する。
【０１７９】この結果、ビット加算回路７０３は、上記
ライトデータのビットｂ０〜ｂ１５までの“１”の数を
加算する。続いて、減算回路７０５が、特には図示しな
いＣＰＵから基数レジスタ７０４に予め設定されている
所定の基数から、ビット加算回路７０３が出力する加算
結果を減算することにより、上記所定の基数を基準とす
るＳＵＭチェックデータを算出する。
ライトデータのビットｂ０〜ｂ１５までの“１”の数を
加算する。続いて、減算回路７０５が、特には図示しな
いＣＰＵから基数レジスタ７０４に予め設定されている
所定の基数から、ビット加算回路７０３が出力する加算
結果を減算することにより、上記所定の基数を基準とす
るＳＵＭチェックデータを算出する。
【０１８０】このＳＵＭチェックデータは、バッファ回
路７０７に保持される。リード・ライトタイミング生成
回路７０８は、タイミング発生回路４０６が出力するロ
ーアドレス信号ＲＡＳがアクティブになった後に、バッ
ファ回路７０７に対して供給しているデータイネーブル
信号をアクティブにする（図６(p) のT9〜T13 を参
照）。
路７０７に保持される。リード・ライトタイミング生成
回路７０８は、タイミング発生回路４０６が出力するロ
ーアドレス信号ＲＡＳがアクティブになった後に、バッ
ファ回路７０７に対して供給しているデータイネーブル
信号をアクティブにする（図６(p) のT9〜T13 を参
照）。
【０１８１】この結果、バッファ回路７０７から、第１
ＤＲＡＭ４０７に対するライトデータに対応するＳＵＭ
チェックデータが、第２ＤＲＡＭ４０８に保証ビットデ
ータとして入力される。
ＤＲＡＭ４０７に対するライトデータに対応するＳＵＭ
チェックデータが、第２ＤＲＡＭ４０８に保証ビットデ
ータとして入力される。
【０１８２】リード・ライトタイミング生成回路７０８
は、タイミング発生回路４０６から出力されるライトイ
ネーブル信号ＷＥに完全に同期させて、ライトイネーブ
ル信号ＷＥ２をアクティブにする（図６(n) のT11 〜T1
2 参照）。
は、タイミング発生回路４０６から出力されるライトイ
ネーブル信号ＷＥに完全に同期させて、ライトイネーブ
ル信号ＷＥ２をアクティブにする（図６(n) のT11 〜T1
2 参照）。
【０１８３】第２ＤＲＡＭ４０８は、上述のライトイネ
ーブル信号ＷＥ２がインアクティブに戻るタイミングで
（図６(n) のT12 を参照）、バッファ回路７０７から入
力する保証ビットデータを、先に入力したローアドレス
データ及びコラムアドレスデータ（図６(l) を参照）に
対応するアドレスに書き込む。
ーブル信号ＷＥ２がインアクティブに戻るタイミングで
（図６(n) のT12 を参照）、バッファ回路７０７から入
力する保証ビットデータを、先に入力したローアドレス
データ及びコラムアドレスデータ（図６(l) を参照）に
対応するアドレスに書き込む。
【０１８４】ここで、特には図示しないＣＰＵは、前述
した第１の制御状態を図７に示される構成を有するメモ
リに指定する場合には、ｉ／ｏＷｒｉｔｅ信号をアクテ
ィブ（ローレベル）にし、ＤＭＡイネーブル信号をイン
アクティブ（ハイレベル）にして、オア回路４２８の出
力をアクティブ（ローレベル）にすることにより、デー
タバス２０７を介して基数レジスタ７０４に、第１の制
御状態に対応する所定の基数を転送する。
した第１の制御状態を図７に示される構成を有するメモ
リに指定する場合には、ｉ／ｏＷｒｉｔｅ信号をアクテ
ィブ（ローレベル）にし、ＤＭＡイネーブル信号をイン
アクティブ（ハイレベル）にして、オア回路４２８の出
力をアクティブ（ローレベル）にすることにより、デー
タバス２０７を介して基数レジスタ７０４に、第１の制
御状態に対応する所定の基数を転送する。
【０１８５】同様にして、上記ＣＰＵは、前述した第２
の制御状態を上記メモリに指定する場合には、ｉ／ｏＷ
ｒｉｔｅ信号をアクティブにし、ＤＭＡイネーブル信号
をインアクティブにして、オア回路４２８の出力をアク
ティブにすることにより、データバス２０７を介して基
数レジスタ７０４に、第２の制御状態に対応する所定の
基数を転送する。
の制御状態を上記メモリに指定する場合には、ｉ／ｏＷ
ｒｉｔｅ信号をアクティブにし、ＤＭＡイネーブル信号
をインアクティブにして、オア回路４２８の出力をアク
ティブにすることにより、データバス２０７を介して基
数レジスタ７０４に、第２の制御状態に対応する所定の
基数を転送する。
【０１８６】上述の構成において、第２ＤＲＡＭ４０８
からの読出しデータを比較するためのＳＵＭチェックの
結果がオール“０”又はオール“１”になっても、第１
ＤＲＡＭ４０７から読み出されたデータが電源オン後に
選択されないように、数ビットの余剰ビットを基数レジ
スタ７０４と第２ＤＲＡＭ４０８とビット比較回路７０
６に設けるように構成することができる。そして、基数
の設定時に、“１”又は“０”が偏らないビットデータ
が上記余剰ビットとして設定されることによって、演算
が実行されない状態のままでビット比較回路７０６での
比較動作や第２ＤＲＡＭ４０８への設定動作（ライト動
作時のみ）が実行される。
からの読出しデータを比較するためのＳＵＭチェックの
結果がオール“０”又はオール“１”になっても、第１
ＤＲＡＭ４０７から読み出されたデータが電源オン後に
選択されないように、数ビットの余剰ビットを基数レジ
スタ７０４と第２ＤＲＡＭ４０８とビット比較回路７０
６に設けるように構成することができる。そして、基数
の設定時に、“１”又は“０”が偏らないビットデータ
が上記余剰ビットとして設定されることによって、演算
が実行されない状態のままでビット比較回路７０６での
比較動作や第２ＤＲＡＭ４０８への設定動作（ライト動
作時のみ）が実行される。
【０１８７】これにより、電源オン後やソフト処理後に
基数の書換えのみで、メモリクリアを実施することがで
きる。 ＜第３の実施の形態＞次に、本発明の第３の実施の形態
について説明する。
基数の書換えのみで、メモリクリアを実施することがで
きる。 ＜第３の実施の形態＞次に、本発明の第３の実施の形態
について説明する。
【０１８８】図８は、本発明の第３の実施の形態の機能
を実現する具体的な実施例の回路構成図である。なお、
図８の説明では、全ての信号は、それがローレベルのと
きにアクティブ状態を示し、それがハイレベルのときに
インアクティブ状態を示すものとする。即ち、全ての回
路は、負論理に従って動作する。
を実現する具体的な実施例の回路構成図である。なお、
図８の説明では、全ての信号は、それがローレベルのと
きにアクティブ状態を示し、それがハイレベルのときに
インアクティブ状態を示すものとする。即ち、全ての回
路は、負論理に従って動作する。
【０１８９】本発明の第３の実施の形態では、第１ＲＡ
Ｍ８０１が通常データを記憶し、また、第２ＲＡＭ８０
２及び第３ＲＡＭ８０３に、それぞれ異なる種類の保証
ビットデータが記憶される。この場合に、第１ＲＡＭ８
０１の各アドレスは、第２ＲＡＭ８０２の各アドレスに
１対１に対応している。また、第３ＲＡＭ８０３の各ア
ドレスは、カウンタ８１２が出力可能な各カウンタ値に
対応している。
Ｍ８０１が通常データを記憶し、また、第２ＲＡＭ８０
２及び第３ＲＡＭ８０３に、それぞれ異なる種類の保証
ビットデータが記憶される。この場合に、第１ＲＡＭ８
０１の各アドレスは、第２ＲＡＭ８０２の各アドレスに
１対１に対応している。また、第３ＲＡＭ８０３の各ア
ドレスは、カウンタ８１２が出力可能な各カウンタ値に
対応している。
【０１９０】本発明の第３の実施の形態では、第１ＲＡ
Ｍ８０１、第２ＲＡＭ８０２、及び第３ＲＡＭ８０３
は、ＤＲＡＭに限定されないことが特徴である。従っ
て、図８の構成では、アドレス信号やその他の制御信号
の供給機構は、簡略化して示されている。ライト動作時における実施例の詳細動作 まず、カウンタ８１２は、電源投入時に、特には図示し
ないＣＰＵが、Ｉ／ＯＷｒｉｔｅ信号をアクティブ（ロ
ーレベル）にし、ＤＭＡイネーブル信号をインアクティ
ブ（ハイレベル）にする結果、オア回路８１５の出力が
アクティブ（ローレベル）となることによって、クリア
される。その後、このカウンタ８１２は、常にアクティ
ブ状態（ローレベル：０Ｖ）のイネーブル信号ＥＮを与
えられている入力ゲート８０６を介してライトイネーブ
ル信号ＷＥとして入力するメモリライト信号（メモリＷ
ｒｉｔｅ）がローレベルからハイレベルに変化するタイ
ミングでカウントアップされる（図９のＡ）。即ち、第
１ＲＡＭ８０１に対する通常データの書込みが１回発生
する毎に、カウンタ８１２がカウントアップされる。
Ｍ８０１、第２ＲＡＭ８０２、及び第３ＲＡＭ８０３
は、ＤＲＡＭに限定されないことが特徴である。従っ
て、図８の構成では、アドレス信号やその他の制御信号
の供給機構は、簡略化して示されている。ライト動作時における実施例の詳細動作 まず、カウンタ８１２は、電源投入時に、特には図示し
ないＣＰＵが、Ｉ／ＯＷｒｉｔｅ信号をアクティブ（ロ
ーレベル）にし、ＤＭＡイネーブル信号をインアクティ
ブ（ハイレベル）にする結果、オア回路８１５の出力が
アクティブ（ローレベル）となることによって、クリア
される。その後、このカウンタ８１２は、常にアクティ
ブ状態（ローレベル：０Ｖ）のイネーブル信号ＥＮを与
えられている入力ゲート８０６を介してライトイネーブ
ル信号ＷＥとして入力するメモリライト信号（メモリＷ
ｒｉｔｅ）がローレベルからハイレベルに変化するタイ
ミングでカウントアップされる（図９のＡ）。即ち、第
１ＲＡＭ８０１に対する通常データの書込みが１回発生
する毎に、カウンタ８１２がカウントアップされる。
【０１９１】また、メモリリード信号（メモリＲｅａ
ｄ）は、入力ゲート８０６を介してアウトプットイネー
ブル信号ＯＥとして入力される。特には図示しないＣＰ
Ｕにおいて、ライト命令が実行されると、まず、アドレ
スデータがアドレスバス８２０に出力される。入力ゲー
ト８０４は、常にアクティブ状態（ローレベル：０Ｖ）
のイネーブル信号ＥＮを与えられており、アドレスバス
８２０上のアドレスデータを常に入力している。このア
ドレスデータは、第１ＲＡＭ８０１及び第２ＲＡＭ８０
２に供給される。
ｄ）は、入力ゲート８０６を介してアウトプットイネー
ブル信号ＯＥとして入力される。特には図示しないＣＰ
Ｕにおいて、ライト命令が実行されると、まず、アドレ
スデータがアドレスバス８２０に出力される。入力ゲー
ト８０４は、常にアクティブ状態（ローレベル：０Ｖ）
のイネーブル信号ＥＮを与えられており、アドレスバス
８２０上のアドレスデータを常に入力している。このア
ドレスデータは、第１ＲＡＭ８０１及び第２ＲＡＭ８０
２に供給される。
【０１９２】一方、上記ＣＰＵにより、ライトデータが
データバス８２１に出力される。ここで、入力ゲート８
０４の出力側に配置されるアドレスデコーダ８２２は、
アドレスバス８２０に出力されたアドレスデータをデコ
ードした結果、そのデコードされたアドレスがそのアド
レスデコーダ自身が含まれるメモリ装置宛てのものであ
る場合に、それが出力するチップセレクト信号ＣＳをア
クティブにする。また、ライト動作時には、ライトイネ
ーブル信号ＷＥ（＝メモリライト信号）はアクティブに
され、アウトプットイネーブル信号ＯＥ（＝メモリリー
ド信号）はインアクティブにされる。
データバス８２１に出力される。ここで、入力ゲート８
０４の出力側に配置されるアドレスデコーダ８２２は、
アドレスバス８２０に出力されたアドレスデータをデコ
ードした結果、そのデコードされたアドレスがそのアド
レスデコーダ自身が含まれるメモリ装置宛てのものであ
る場合に、それが出力するチップセレクト信号ＣＳをア
クティブにする。また、ライト動作時には、ライトイネ
ーブル信号ＷＥ（＝メモリライト信号）はアクティブに
され、アウトプットイネーブル信号ＯＥ（＝メモリリー
ド信号）はインアクティブにされる。
【０１９３】この結果、インバータ回路８１６の出力が
アクティブとなることにより、オア回路８１３の出力が
アクティブとなる。一方、アウトプットイネーブル信号
ＯＥがインアクティブ（ハイレベル）になることによっ
て、オア回路８１４の出力もインアクティブ（ハイレベ
ル）となる。
アクティブとなることにより、オア回路８１３の出力が
アクティブとなる。一方、アウトプットイネーブル信号
ＯＥがインアクティブ（ハイレベル）になることによっ
て、オア回路８１４の出力もインアクティブ（ハイレベ
ル）となる。
【０１９４】オア回路８１３の出力がアクティブとなる
ことによって、入力ゲート８０５がイネーブル状態にさ
れ、データバス８２１上のライトデータが第１ＲＡＭ８
０１に取り込まれる。
ことによって、入力ゲート８０５がイネーブル状態にさ
れ、データバス８２１上のライトデータが第１ＲＡＭ８
０１に取り込まれる。
【０１９５】第１ＲＡＭ８０１は、ライトイネーブル信
号ＷＥに同期して、アドレスバス８２０から入力ゲート
８０４を介して指定されたライトアドレスに、データバ
ス８２１から入力ゲート８０５を介して入力したライト
データを書き込む。
号ＷＥに同期して、アドレスバス８２０から入力ゲート
８０４を介して指定されたライトアドレスに、データバ
ス８２１から入力ゲート８０５を介して入力したライト
データを書き込む。
【０１９６】一方、オア回路８１３の出力がアクティブ
となることによって入力ゲート８０７及び８０８がイネ
ーブル状態にされ、また、オア回路８１４の出力がイン
アクティブ（ハイレベル＝“１”）となることによっ
て、セレクタ８１１は、カウンタ８１２のカウント出力
値Ｑを選択する。
となることによって入力ゲート８０７及び８０８がイネ
ーブル状態にされ、また、オア回路８１４の出力がイン
アクティブ（ハイレベル＝“１”）となることによっ
て、セレクタ８１１は、カウンタ８１２のカウント出力
値Ｑを選択する。
【０１９７】この結果、第２ＲＡＭ８０２は、ライトイ
ネーブル信号ＷＥに同期して、第１ＲＡＭ８０１に対し
て指定されたライトアドレスと同じアドレスに、入力ゲ
ート８０７を介してカウンタ８１２のカウント出力値Ｑ
を書き込む（図９のＢ）。
ネーブル信号ＷＥに同期して、第１ＲＡＭ８０１に対し
て指定されたライトアドレスと同じアドレスに、入力ゲ
ート８０７を介してカウンタ８１２のカウント出力値Ｑ
を書き込む（図９のＢ）。
【０１９８】また、第３ＲＡＭ８０３は、ライトイネー
ブル信号ＷＥに同期して、セレクタ８１１を介して入力
されるカウンタ８１２のカウント出力値Ｑに対応するア
ドレスに、入力ゲート８０８を介して上記ライトアドレ
ス値を書き込む（図９のＣ）。
ブル信号ＷＥに同期して、セレクタ８１１を介して入力
されるカウンタ８１２のカウント出力値Ｑに対応するア
ドレスに、入力ゲート８０８を介して上記ライトアドレ
ス値を書き込む（図９のＣ）。
【０１９９】以上のように、図８の構成において、ライ
ト動作時には、第１ＲＡＭ８０１の指定されたライトア
ドレスに通常データが書き込まれ、第２ＲＡＭ８０２の
上記ライトアドレスと同じアドレスに現在のカウント出
力値Ｑが書き込まれ、第３ＲＡＭ８０３の上記カウント
出力値Ｑに対応するアドレスに上記ライトアドレスが書
き込まれる。リード動作時における実施例の詳細動作 特には図示しないＣＰＵにおいて、リード命令が実行さ
れると、まず、アドレスデータがアドレスバス８２０に
出力され、そのアドレスデータは、入力ゲート８０４を
介して、第１ＲＡＭ８０１及び第２ＲＡＭ８０２に供給
される。
ト動作時には、第１ＲＡＭ８０１の指定されたライトア
ドレスに通常データが書き込まれ、第２ＲＡＭ８０２の
上記ライトアドレスと同じアドレスに現在のカウント出
力値Ｑが書き込まれ、第３ＲＡＭ８０３の上記カウント
出力値Ｑに対応するアドレスに上記ライトアドレスが書
き込まれる。リード動作時における実施例の詳細動作 特には図示しないＣＰＵにおいて、リード命令が実行さ
れると、まず、アドレスデータがアドレスバス８２０に
出力され、そのアドレスデータは、入力ゲート８０４を
介して、第１ＲＡＭ８０１及び第２ＲＡＭ８０２に供給
される。
【０２００】リード動作時には、ライトイネーブル信号
ＷＥ（＝メモリライト信号）はインアクティブにされ、
アウトプットイネーブル信号ＯＥ（＝メモリリード信
号）はアクティブにされる。
ＷＥ（＝メモリライト信号）はインアクティブにされ、
アウトプットイネーブル信号ＯＥ（＝メモリリード信
号）はアクティブにされる。
【０２０１】この結果、インバータ回路８１６の出力が
インアクティブとなることにより、オア回路８１３の出
力がインアクティブ（ハイレベル）となる。逆に、オア
回路８１４の出力はアクティブ（ローレベル）となる。
インアクティブとなることにより、オア回路８１３の出
力がインアクティブ（ハイレベル）となる。逆に、オア
回路８１４の出力はアクティブ（ローレベル）となる。
【０２０２】オア回路８１３の出力がインアクティブと
なることによって、入力ゲート８０５、８０７、及び８
０８が、それぞれディスエーブル状態にされる。一方、
オア回路８１４の出力がアクティブとなることによっ
て、出力ゲート８０９がイネーブル状態にされ、セレク
タ８１１が第２ＲＡＭ８０２からのリードデータを選択
する。
なることによって、入力ゲート８０５、８０７、及び８
０８が、それぞれディスエーブル状態にされる。一方、
オア回路８１４の出力がアクティブとなることによっ
て、出力ゲート８０９がイネーブル状態にされ、セレク
タ８１１が第２ＲＡＭ８０２からのリードデータを選択
する。
【０２０３】第１ＲＡＭ８０１は、アウトプットイネー
ブル信号ＯＥに同期して、アドレスバス８２０から入力
ゲート８０４を介して指定されたリードアドレスより、
通常データを読み出し、それをセレクタ８１０に出力す
る。
ブル信号ＯＥに同期して、アドレスバス８２０から入力
ゲート８０４を介して指定されたリードアドレスより、
通常データを読み出し、それをセレクタ８１０に出力す
る。
【０２０４】第２ＲＡＭ８０２は、アウトプットイネー
ブル信号ＯＥに同期して、第１ＲＡＭ８０１に対して指
定されたリードアドレスと同じアドレスから、カウント
出力値Ｑである保証ビットデータを読み出す。
ブル信号ＯＥに同期して、第１ＲＡＭ８０１に対して指
定されたリードアドレスと同じアドレスから、カウント
出力値Ｑである保証ビットデータを読み出す。
【０２０５】第３ＲＡＭ８０３は、アウトプットイネー
ブル信号ＯＥに同期して、第２ＲＡＭ８０２から読み出
されセレクタ８１１を介して入力するカウント出力値に
対応するアドレスから、アドレスデータである保証ビッ
トデータを読み出す。
ブル信号ＯＥに同期して、第２ＲＡＭ８０２から読み出
されセレクタ８１１を介して入力するカウント出力値に
対応するアドレスから、アドレスデータである保証ビッ
トデータを読み出す。
【０２０６】第１比較回路８１８は、カウンタ８１２の
現在のカウント出力値Ｑが“０”ではなく、かつ第２Ｒ
ＡＭ８０２から読み出されたカウント出力値がカウンタ
８１２の現在のカウント出力値Ｑ未満である場合に、判
定結果“１”を出力し、それ以外の場合に、判定結果
“０”を出力する（図１０のＡ、Ｂ）。
現在のカウント出力値Ｑが“０”ではなく、かつ第２Ｒ
ＡＭ８０２から読み出されたカウント出力値がカウンタ
８１２の現在のカウント出力値Ｑ未満である場合に、判
定結果“１”を出力し、それ以外の場合に、判定結果
“０”を出力する（図１０のＡ、Ｂ）。
【０２０７】また第２比較回路８１９は、第１ＲＡＭ８
０１及び第２ＲＡＭ８０２に対して現在指定されている
リードアドレスと、第３ＲＡＭ８０３から読み出された
アドレスデータとが一致する場合に、判定結果“１”を
出力し、それ以外の場合に、判定結果“０”を出力する
（図１０のＣ、Ｄ）。
０１及び第２ＲＡＭ８０２に対して現在指定されている
リードアドレスと、第３ＲＡＭ８０３から読み出された
アドレスデータとが一致する場合に、判定結果“１”を
出力し、それ以外の場合に、判定結果“０”を出力する
（図１０のＣ、Ｄ）。
【０２０８】アンド回路８１７は、第１比較回路８１８
及び第２比較回路８１９の判定結果が共に“１”である
場合においてのみ、その出力を“１”にし、それ以外の
場合には、その出力を“０”にする。
及び第２比較回路８１９の判定結果が共に“１”である
場合においてのみ、その出力を“１”にし、それ以外の
場合には、その出力を“０”にする。
【０２０９】このようにして、カウンタ８１２の現在の
カウント出力値Ｑが“０”でなく、かつ第２ＲＡＭ８０
２から読み出されたカウント出力値がカウンタ８１２の
現在のカウント出力値Ｑ未満であり、かつ第１ＲＡＭ８
０１及び第２ＲＡＭ８０２に対して現在指定されている
リードアドレスと、第３ＲＡＭ８０３から読み出された
アドレスデータとが一致する場合においてのみ、アンド
回路８１７は“１”を出力し、それ以外の場合にはアン
ド回路８１７は“０”を出力する。
カウント出力値Ｑが“０”でなく、かつ第２ＲＡＭ８０
２から読み出されたカウント出力値がカウンタ８１２の
現在のカウント出力値Ｑ未満であり、かつ第１ＲＡＭ８
０１及び第２ＲＡＭ８０２に対して現在指定されている
リードアドレスと、第３ＲＡＭ８０３から読み出された
アドレスデータとが一致する場合においてのみ、アンド
回路８１７は“１”を出力し、それ以外の場合にはアン
ド回路８１７は“０”を出力する。
【０２１０】今、電源投入後、第１ＲＡＭ８０１の所望
のアドレスに一度も通常データが書き込まれていない場
合には、カウンタ８１２の現在のカウント出力値Ｑが
“０”となるか、又は第２ＲＡＭ８０２から読み出され
たカウント出力値がカウンタ８１２の現在のカウント出
力値Ｑ未満とはならないか、又は第１ＲＡＭ８０１及び
第２ＲＡＭ８０２に対して現在指定されているリードア
ドレスと、第３ＲＡＭ８０３から読み出されたアドレス
データとが一致しないはずである。そのような場合に
は、アンド回路８１７は“０”を出力する。
のアドレスに一度も通常データが書き込まれていない場
合には、カウンタ８１２の現在のカウント出力値Ｑが
“０”となるか、又は第２ＲＡＭ８０２から読み出され
たカウント出力値がカウンタ８１２の現在のカウント出
力値Ｑ未満とはならないか、又は第１ＲＡＭ８０１及び
第２ＲＡＭ８０２に対して現在指定されているリードア
ドレスと、第３ＲＡＭ８０３から読み出されたアドレス
データとが一致しないはずである。そのような場合に
は、アンド回路８１７は“０”を出力する。
【０２１１】そこで、セレクタ８１０は、アンド回路８
１７の出力が“１”である場合は、第１ＲＡＭ８０１か
ら出力されているリードデータを選択し、一方、アンド
回路８１７の出力が“０”である場合は、固定値“０”
（ローレベル：０Ｖ）を選択し、その選択したデータ
を、出力ゲート８０９を介してデータバス２０７に出力
する。出力ゲート８０９は、前述したように、リード動
作時には、イネーブル状態にされている。
１７の出力が“１”である場合は、第１ＲＡＭ８０１か
ら出力されているリードデータを選択し、一方、アンド
回路８１７の出力が“０”である場合は、固定値“０”
（ローレベル：０Ｖ）を選択し、その選択したデータ
を、出力ゲート８０９を介してデータバス２０７に出力
する。出力ゲート８０９は、前述したように、リード動
作時には、イネーブル状態にされている。
【０２１２】このようにして、第１ＲＡＭ８０１に対し
て初期化処理を実行しなくても、内容が書き換わってい
ない第１ＲＡＭ８０１のアドレスからは、必ず固定値
“０”が出力されることになり、仮想的なメモリクリア
が実現される。
て初期化処理を実行しなくても、内容が書き換わってい
ない第１ＲＡＭ８０１のアドレスからは、必ず固定値
“０”が出力されることになり、仮想的なメモリクリア
が実現される。
【０２１３】ここで、例えば第１ＲＡＭ８０１の全アド
レスの内容がクリアされる場合は、特には図示しないＣ
ＰＵが、Ｉ／Ｏ Ｗｒｉｔｅ信号をアクティブ（ローレ
ベル）にし、ＤＭＡイネーブル信号をインアクティブ
（ハイレベル）にして、オア回路８１５の出力をアクテ
ィブ（ローレベル）にすることにより、カウンタ８１２
をクリアする。この結果、カウンタ８１２の現在のカウ
ント出力値Ｑが“０”となって、全リードアドレスに対
して第１比較回路８１８が判定結果“０”を出力するた
め、データバス２０７には全リードアドレスに対して固
定値“０”が出力される。
レスの内容がクリアされる場合は、特には図示しないＣ
ＰＵが、Ｉ／Ｏ Ｗｒｉｔｅ信号をアクティブ（ローレ
ベル）にし、ＤＭＡイネーブル信号をインアクティブ
（ハイレベル）にして、オア回路８１５の出力をアクテ
ィブ（ローレベル）にすることにより、カウンタ８１２
をクリアする。この結果、カウンタ８１２の現在のカウ
ント出力値Ｑが“０”となって、全リードアドレスに対
して第１比較回路８１８が判定結果“０”を出力するた
め、データバス２０７には全リードアドレスに対して固
定値“０”が出力される。
【０２１４】第１ＲＡＭ８０１に対して改めてメモリク
リア処理を実行しなくても、その全内容を仮想的に瞬時
にクリアすることができる。上述した本発明の第３の実
施の形態の構成は、電源投入直後に記憶内容が全く保証
されないような、ＤＲＡＭ以外の任意のメモリ素子に対
しても適用できる、という特徴を有する。 ＜他の実施の形態＞上述の各実施の形態は、記憶内容が
書き換えられていないＲＡＭのアドレスからは必ず固定
値“０”が出力されるように構成されているが、本発明
はこれに限られるものではない。即ち、記憶内容が書き
換えられていないＲＡＭのアドレスからは固定値“０”
ではなく特定のＲＯＭの内容が出力されるように構成さ
れることにより、ＲＯＭのデータがデフォルトとなり、
書換えが行われた記憶内容のみがＲＡＭから読み出され
る。これにより、書換え可能なプログラム／テーブルＲ
ＯＭ等が構築可能となる。
リア処理を実行しなくても、その全内容を仮想的に瞬時
にクリアすることができる。上述した本発明の第３の実
施の形態の構成は、電源投入直後に記憶内容が全く保証
されないような、ＤＲＡＭ以外の任意のメモリ素子に対
しても適用できる、という特徴を有する。 ＜他の実施の形態＞上述の各実施の形態は、記憶内容が
書き換えられていないＲＡＭのアドレスからは必ず固定
値“０”が出力されるように構成されているが、本発明
はこれに限られるものではない。即ち、記憶内容が書き
換えられていないＲＡＭのアドレスからは固定値“０”
ではなく特定のＲＯＭの内容が出力されるように構成さ
れることにより、ＲＯＭのデータがデフォルトとなり、
書換えが行われた記憶内容のみがＲＡＭから読み出され
る。これにより、書換え可能なプログラム／テーブルＲ
ＯＭ等が構築可能となる。
【０２１５】また、メモリシステムが、本発明が適用さ
れる複数の並列なＲＡＭによって構成され、各ＲＡＭが
切り換えられることにより、デフォルトの状態から差異
のある複数の状態を記憶することが可能となる。これに
より、例えばマルチタスクから構成されるプログラムに
おいて、同じアドレス領域を使用するタスクのメモリ管
理等も、本発明が適用されるＲＡＭの切換え制御によ
り、容易に実現できる。この場合、各タスク間でのメモ
リ領域の重複を回避できる。
れる複数の並列なＲＡＭによって構成され、各ＲＡＭが
切り換えられることにより、デフォルトの状態から差異
のある複数の状態を記憶することが可能となる。これに
より、例えばマルチタスクから構成されるプログラムに
おいて、同じアドレス領域を使用するタスクのメモリ管
理等も、本発明が適用されるＲＡＭの切換え制御によ
り、容易に実現できる。この場合、各タスク間でのメモ
リ領域の重複を回避できる。
【０２１６】また、前述した本発明の第２の実施の形態
の構成では、保証ビットデータとしてＳＵＭチェックデ
ータが使用されているが、本発明はこれに限られるもの
ではなく、ＣＲＣチェックデータ等が使用されてもよ
い。
の構成では、保証ビットデータとしてＳＵＭチェックデ
ータが使用されているが、本発明はこれに限られるもの
ではなく、ＣＲＣチェックデータ等が使用されてもよ
い。
【０２１７】上述の各実施の形態は、メモリ領域全体に
対して、１組の保証ビットデータの設定データ（図３
(a) 又は(d) に対応）と判定値が設定され、その組が切
り換えられることにより、メモリ領域全体が瞬時に初期
化される構成を有しているが、本発明はこれに限られる
ものではない。即ち、メモリ領域を分割して得られる各
区分領域毎に、それぞれ個別の上記設定データと判定値
の組が設定され、それらの組が順次切り換えられること
により、区分領域毎の瞬時の初期化を実現することがで
きる。
対して、１組の保証ビットデータの設定データ（図３
(a) 又は(d) に対応）と判定値が設定され、その組が切
り換えられることにより、メモリ領域全体が瞬時に初期
化される構成を有しているが、本発明はこれに限られる
ものではない。即ち、メモリ領域を分割して得られる各
区分領域毎に、それぞれ個別の上記設定データと判定値
の組が設定され、それらの組が順次切り換えられること
により、区分領域毎の瞬時の初期化を実現することがで
きる。
【０２１８】
【発明の効果】本発明によれば、メモリ又は通常データ
記憶回路に対して初期化処理を実行しなくても、内容が
書き換わっていないメモリ又は通常データ記憶回路のア
ドレスからは、必ず固定値（例えば“０”）が出力され
るように動作させることができ、仮想的なメモリクリア
を実現するとが可能となる。
記憶回路に対して初期化処理を実行しなくても、内容が
書き換わっていないメモリ又は通常データ記憶回路のア
ドレスからは、必ず固定値（例えば“０”）が出力され
るように動作させることができ、仮想的なメモリクリア
を実現するとが可能となる。
【０２１９】また、内容が書き換わっていない通常デー
タ記憶回路のアドレスからは、固定値ではなく特定のＲ
ＯＭ等からのデフォルト値が出力されるように構成され
ることにより、例えば、ＲＯＭのデータをデフォルトと
することができ、書換えが行われた記憶内容のみがＲＡ
Ｍから読み出される。これにより、例えば、ＲＯＭの内
容をＲＡＭに転送する必要なく、書換え可能なＲＯＭ等
が構築可能となる。
タ記憶回路のアドレスからは、固定値ではなく特定のＲ
ＯＭ等からのデフォルト値が出力されるように構成され
ることにより、例えば、ＲＯＭのデータをデフォルトと
することができ、書換えが行われた記憶内容のみがＲＡ
Ｍから読み出される。これにより、例えば、ＲＯＭの内
容をＲＡＭに転送する必要なく、書換え可能なＲＯＭ等
が構築可能となる。
【０２２０】また、本発明によれば、安価なＤＲＡＭ等
のメモリ素子を用いて、初期化時間を大幅に短縮可能な
メモリシステムを構成することが可能となる。更に、本
発明によれば、通常データの書込みが発生したことを示
す情報のデータ値と第２の制御回路が通常データの書込
みが発生したことを示す情報を検出するための判定値の
組を切り換える操作のみで、通常データ記憶回路の全記
憶領域のメモリクリアが実現され、画像メモリ等におけ
る記憶内容の瞬時のクリア操作が可能となる。
のメモリ素子を用いて、初期化時間を大幅に短縮可能な
メモリシステムを構成することが可能となる。更に、本
発明によれば、通常データの書込みが発生したことを示
す情報のデータ値と第２の制御回路が通常データの書込
みが発生したことを示す情報を検出するための判定値の
組を切り換える操作のみで、通常データ記憶回路の全記
憶領域のメモリクリアが実現され、画像メモリ等におけ
る記憶内容の瞬時のクリア操作が可能となる。
【０２２１】また、本発明によれば、通常データ記憶回
路上の複数のアドレス領域毎に、その記憶内容の瞬時の
クリア操作も可能となる。更に、本発明によれば、電源
投入直後に記憶内容が全く保証されないような、ＤＲＡ
Ｍ以外の任意のメモリ素子においても、瞬時のメモリク
リア操作を実現することが可能となる。
路上の複数のアドレス領域毎に、その記憶内容の瞬時の
クリア操作も可能となる。更に、本発明によれば、電源
投入直後に記憶内容が全く保証されないような、ＤＲＡ
Ｍ以外の任意のメモリ素子においても、瞬時のメモリク
リア操作を実現することが可能となる。
【図１】メモリＬＳＩの構成図である。
【図２】第１及び第２の実施の形態の原理構成図であ
る。
る。
【図３】保証ビットデータの説明図である。
【図４】第１の実施の形態の実施例の回路構成図であ
る。
る。
【図５】第１の実施の形態の実施例の動作タイミングチ
ャートチャネル（リード動作時）である。
ャートチャネル（リード動作時）である。
【図６】第１の実施の形態の実施例の動作タイミングチ
ャートチャネル（ライト動作時）である。
ャートチャネル（ライト動作時）である。
【図７】第２の実施の形態の実施例の回路構成図であ
る。
る。
【図８】第３の実施の形態の実施例の回路構成図であ
る。
る。
【図９】第３の実施の形態の動作説明図（ライト動作
時）である。
時）である。
【図１０】第３の実施の形態の動作説明図（リード動作
時）である。
時）である。
【図１１】マイクロプロセッサシステムの構成図であ
る。
る。
２０１ データドライバ ２０２ 第１ＤＲＡＭ ２０３ 第２ＤＲＡＭ ２０４ 保証ビット比較／ジェネレート回路 ２０５ データセレクタ ２０６ アドレスバス ２０７ データバス ２０８ ライトイネーブル信号
Claims (13)
- 【請求項１】 メモリの記憶内容を初期化するためのメ
モリ初期化制御方法であって、 前記メモリへのアクセス状態を記録し、 該記録されたアクセス状態に従って、前記メモリに記録
されたデータの出力と固定値の出力とを選択的に切り替
える、 過程を含むことを特徴とするメモリ初期化制御方法。 - 【請求項２】 メモリの記憶内容を初期化する機構を有
するメモリ装置であって、 通常データを記憶する通常データ記憶回路とは別に設け
られ、該通常データ記憶回路におけるアドレスに１対１
に対応するアドレスを指定可能であって、該各アドレス
に、該各アドレスに対応する前記通常データ記憶回路上
のアドレスに対する前記通常データのアクセス状態を示
すアクセス保証データを記憶するアクセス保証データ記
憶回路と、 前記通常データ記憶回路の所望のアドレスへの前記通常
データのアクセス動作時に、該所望のアドレスに対応す
る前記アクセス保証データ記憶回路上のアドレスに、前
記アクセス動作に対応するアクセス保証データを設定す
る第１の制御回路と、 前記通常データ記憶回路の所望のアドレスからの前記通
常データの読出し動作時に、該所望のアドレスに対応す
る前記アクセス保証データ記憶回路上のアドレスに記憶
されている前記アクセス保証データに基づいて、前記所
望のアドレスに対応する前記通常データ記憶回路上のア
ドレスの前記通常データを選択して出力するか否かを決
定する第２の制御回路と、 を含むことを特徴とするメモリ装置。 - 【請求項３】 前記第１の制御回路は、前記通常データ
記憶回路の所望のアドレスへの前記通常データの書込み
動作時に、該所望のアドレスに対応する前記アクセス保
証データ記憶回路上のアドレスに、前記通常データの書
込みが発生したことを示す情報を含む前記アクセス保証
データを設定し、 前記第２の制御回路は、前記通常データ記憶回路の所望
のアドレスからの前記通常データの読出し動作時に、該
所望のアドレスに対応する前記アクセス保証データ記憶
回路上のアドレスに記憶されている前記アクセス保証デ
ータが、前記通常データの書込みが発生したことを示す
情報を含んでいる場合においてのみ、前記所望のアドレ
スに対応する前記通常データ記憶回路上のアドレスの前
記通常データを選択して出力する、 ことを特徴とする請求項２に記載のメモリ装置。 - 【請求項４】 前記第２の制御回路は、前記通常データ
記憶回路の所望のアドレスからの前記通常データの読出
し動作時に、該所望のアドレスに対応する前記アクセス
保証データ記憶回路上のアドレスに記憶されている前記
アクセス保証データが、前記通常データの書込みが発生
したことを示す情報を含んでいない場合には、固定値の
データを選択して出力する、 ことを特徴とする請求項３に記載のメモリ装置。 - 【請求項５】 前記第２の制御回路は、前記通常データ
記憶回路の所望のアドレスからの前記通常データの読出
し動作時に、該所望のアドレスに対応する前記アクセス
保証データ記憶回路上のアドレスに記憶されている前記
アクセス保証データが、前記通常データの書込みが発生
したことを示す情報を含んでいない場合には、デフォル
トデータ記憶回路に記憶されたデフォルトデータを選択
して出力する、 ことを特徴とする請求項３に記載のメモリ装置。 - 【請求項６】 前記第１の制御回路は、前記通常データ
記憶回路の所望のアドレスからの前記通常データの読出
し動作時に、該所望のアドレスに対応する前記アクセス
保証データ記憶回路上のアドレスに、前記通常データの
読出しが発生したことを示す情報を含む前記アクセス保
証データを更に設定する、 ことを特徴とする請求項３乃至５の何れか１項に記載の
メモリ装置。 - 【請求項７】 前記アクセス保証データ記憶回路はダイ
ナミックランダムアクセスメモリであり、 前記アクセス保証データに含まれる、前記通常データの
書込みが発生したことを示す情報は、前記メモリ装置へ
の電源の投入時に、前記アクセス保証データ記憶回路の
各アドレスに出現することのないデータ値を有する、 ことを特徴とする請求項３乃至６の何れか１項に記載の
メモリ装置。 - 【請求項８】 前記アクセス保証データに含まれる、前
記通常データの書込みが発生したことを示す情報は、該
通常データに対するサムチェック演算の結果得られるサ
ムチェックデータであり、 前記第２の制御回路は、前記通常データ記憶回路の所望
のアドレスからの前記通常データの読出し動作時に、該
読み出された通常データに対して前記サムチェック演算
を実行し、その演算結果が、前記所望のアドレスに対応
する前記アクセス保証データ記憶回路上のアドレスに記
憶されている前記アクセス保証データであるサムチェッ
クデータと一致する場合においてのみ、前記通常データ
記憶回路から読み出された前記通常データを選択して出
力する、 ことを特徴とする請求項３乃至６の何れか１項に記載の
メモリ装置。 - 【請求項９】 前記アクセス保証データに含まれる、前
記通常データの書込みが発生したことを示す情報は、該
通常データに対する巡回冗長符号演算の結果得られる巡
回冗長符号データであり、 前記第２の制御回路は、前記通常データ記憶回路の所望
のアドレスからの前記通常データの読出し動作時に、該
読み出された通常データに対して前記巡回冗長符号演算
を実行し、その演算結果が、前記所望のアドレスに対応
する前記アクセス保証データ記憶回路上のアドレスに記
憶されている前記アクセス保証データである巡回冗長符
号データと一致する場合においてのみ、前記通常データ
記憶回路から読み出された前記通常データを選択して出
力する、 ことを特徴とする請求項３乃至６の何れか１項に記載の
メモリ装置。 - 【請求項１０】 前記通常データの書込みが発生したこ
とを示す情報のデータ値と前記第２の制御回路が前記通
常データの書込みが発生したことを示す情報を検出する
ための判定値の組を、複数の組の中で切り換える制御デ
ータ切換え回路を更に含み、 該制御データ切換え回路による切換え動作によって、前
記通常データ記憶回路の全ての記憶内容を瞬時にクリア
する、 ことを特徴とする請求項３乃至９の何れか１項に記載の
メモリ装置。 - 【請求項１１】 前記通常データの書込みが発生したこ
とを示す情報のデータ値と前記第２の制御回路が前記通
常データの書込みが発生したことを示す情報を検出する
ための判定値の組を、前記通常データ記憶回路及び前記
アクセス保証データ記憶回路の複数のアドレス領域毎に
個別に設定し切り換えることによって、該アドレス領域
毎にその記憶内容を瞬時にクリアする、 ことを特徴とする請求項３乃至９の何れか１項に記載の
メモリ装置。 - 【請求項１２】 メモリの記憶内容を初期化する機構を
有するメモリ装置であって、 通常データを記憶する通常データ記憶回路に対する通常
データの書込み動作毎にカウントアップするカウンタ回
路と、 前記通常データ記憶回路とは別に設けられ、該通常デー
タ記憶回路におけるアドレスに１対１に対応するアドレ
スを指定可能であって、該各アドレスに、前記カウンタ
回路のカウント値を記憶するカウント値記憶回路と、 前記通常データ記憶回路及び前記カウント値記憶回路と
は別に設けられ、前記カウンタ回路のカウント値に１対
１に対応するアドレスを指定可能であって、該各アドレ
スに、前記通常データ記憶回路に対して指定されるアド
レスに対応するアドレスデータを記憶するアドレスデー
タ記憶回路と、 前記通常データ記憶回路の所望のアドレスへの前記通常
データの書込み動作時に、該所望のアドレスに対応する
前記カウント値記憶回路上のアドレスに、現在の前記カ
ウンタ回路のカウント値を書き込む第３の制御回路と、 前記通常データ記憶回路の所望のアドレスへの前記通常
データの書込み動作時に、前記アドレスデータ記憶回路
上の前記現在のカウンタ回路のカウント値に対応するア
ドレスに、前記所望のアドレスに対応するアドレスデー
タを書き込む第４の制御回路と、 前記通常データ記憶回路の所望のアドレスからの前記通
常データの読出し動作時に、現在の前記カウンタ回路の
カウント値と、該所望のアドレスに対応する前記カウン
ト値記憶回路上のアドレスに記憶されている前記カウン
ト値と、該カウント値に対応する前記アドレスデータ記
憶回路上のアドレスに記憶されている前記アドレスデー
タとに基づいて、前記所望のアドレスに対応する前記通
常データ記憶回路上のアドレスの前記通常データを選択
して出力するか否かを決定する第５の制御回路と、 を含むことを特徴とするメモリ装置。 - 【請求項１３】 前記第５の制御回路は、前記通常デー
タ記憶回路の所望のアドレスからの前記通常データの読
出し動作時に、現在の前記カウンタ回路のカウント値が
０ではなく、かつ該所望のアドレスに対応する前記カウ
ント値記憶回路上のアドレスに記憶されている前記カウ
ント値が前記現在のカウンタ回路のカウント値未満であ
って、かつ前記記憶されているカウント値に対応する前
記アドレスデータ記憶回路上のアドレスに記憶されてい
る前記アドレスデータが示すアドレス前記所望のアドレ
スに一致する場合においてのみ、前記通常データ記憶回
路から読み出された前記通常データを選択して出力す
る、 ことを特徴とする請求項１２に記載のメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11450897A JP3821911B2 (ja) | 1997-05-02 | 1997-05-02 | メモリ初期化制御方式 |
| US08/991,339 US6029210A (en) | 1997-05-02 | 1997-12-16 | Memory initialization system selectively outputting a data between a normal data stored in the memory and a fixed value according to a registered access state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11450897A JP3821911B2 (ja) | 1997-05-02 | 1997-05-02 | メモリ初期化制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10307762A true JPH10307762A (ja) | 1998-11-17 |
| JP3821911B2 JP3821911B2 (ja) | 2006-09-13 |
Family
ID=14639522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11450897A Expired - Fee Related JP3821911B2 (ja) | 1997-05-02 | 1997-05-02 | メモリ初期化制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6029210A (ja) |
| JP (1) | JP3821911B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3408479B2 (ja) * | 1999-12-17 | 2003-05-19 | 日本電気株式会社 | 半導体記憶装置 |
| KR20160120004A (ko) | 2015-04-07 | 2016-10-17 | 삼성전자주식회사 | 시스템 온-칩 및 이를 포함하는 전자 기기 |
| JP2021157604A (ja) * | 2020-03-27 | 2021-10-07 | 株式会社村田製作所 | データ通信装置、データ通信モジュール |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720819A (en) * | 1983-12-30 | 1988-01-19 | Texas Instruments Incorporated | Method and apparatus for clearing the memory of a video computer |
| JPS61118792A (ja) * | 1984-11-14 | 1986-06-06 | 三菱電機株式会社 | デイスプレイ装置 |
| JPH0348952A (ja) * | 1989-07-17 | 1991-03-01 | Hitachi Ltd | メモリ管理方式およびそれを用いた行列、テーブル、ファイル処理ならびに情報処理方式 |
| JP3172363B2 (ja) * | 1994-05-31 | 2001-06-04 | 三洋電機株式会社 | 信号処理装置 |
| JPH08123951A (ja) * | 1994-10-25 | 1996-05-17 | Matsushita Electric Ind Co Ltd | 画像メモリ状態管理装置 |
| JP3427149B2 (ja) * | 1996-01-26 | 2003-07-14 | 三菱電機株式会社 | 符号化信号の復号回路及びその同期制御方法， 同期検出回路及び同期検出方法 |
-
1997
- 1997-05-02 JP JP11450897A patent/JP3821911B2/ja not_active Expired - Fee Related
- 1997-12-16 US US08/991,339 patent/US6029210A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP3821911B2 (ja) | 2006-09-13 |
| US6029210A (en) | 2000-02-22 |
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| Date | Code | Title | Description |
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