JPH10308090A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ゼロクリア処理が直前になされたメモリ領域
については、リフレッシュ動作を省略できる点に着眼し
て、ＤＲＡＭのリフレッシュ動作に際しての電力の節減
や電子計算機速度の向上を図る。 【解決手段】 メインメモリ１１のあるメモリ領域のゼ
ロクリア処理が完了すると、メモリテーブル１７に設け
られた当該メモリ領域のメモリアドレスに対応するリフ
レッシュ実行フラグを無効モード「０」にし、当該メモ
リ領域のリフレッシュリクエストに対してもリフレッシ
ュが実行されないようにする。すなわち、次回のメモリ
アクセスがリフレッシュタイマ１３からのリフレッシュ
リクエストであるときは、メモリテーブル１７のリフレ
ッシュ実行フラグは無効モード「０」であるので、リフ
レッシュ実行フラグを有効モード「１」に操作して、リ
フレッシュ動作は省略して次の動作に移る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は電子計算機のメイ
ンメモリ、プリンタのフレームメモリなどに使用するメ
モリ装置であって、メモリ領域がＤＲＡＭ（Dynamic Ra
ndom Access Memory）で構成されるものに関する。

【０００２】

【従来の技術】近年、画像、音声などを扱うアプリケー
ションソフトが使用される機会が多くなるにつれ、電子
計算機やその周辺機器のメインメモリも大容量化が進ん
でいる。このようなメモリには、記憶容量が大きくて、
単位記憶容量あたりの製造単価が安いＤＲＡＭが一般に
使用されている。そして、周知のように、ＤＲＡＭでは
一定期間おきに再書き込み（以下、「リフレッシュ」と
いう）して内部データを保持する必要がある。

【０００３】従来は、定期的にリフレッシュリクエスト
信号を発生するリフレッシュタイマを用意し、このリフ
レッシュタイマからの定期的なリフレッシュリクエスト
信号に同期してＤＲＡＭをリフレッシュしていた。

【０００４】

【発明が解決しようとする課題】しかしながら、電子計
算機の速度の向上と消費電力の節減の観点から、リフレ
ッシュはできるだけ省略することが望ましい。特に大容
量のメモリを扱う場合は、消費電力が大きいため、回路
の動作が不安定になるという問題もあり、極力リフレッ
シュは行わないことが望ましい。

【０００５】そこで、特開平５−２４２６７１号公報で
は、電子スチルカメラの場合に一画面あたりの画素数を
少なく設定することができることに鑑み、ＤＲＡＭ内の
画像領域の存在する行だけをリフレッシュするようにし
て、リフレッシュ動作による消費電力の節減を図らんと
する技術が開示されている。

【０００６】一方、ＤＲＡＭをプリンタなどの画像デー
タ用のフレームメモリなど、例えば、ＰＤＬ（Page Des
cription Language）で記述されたデータを展開する領
域などとして使用した場合、画像データを展開する前に
あらかじめフレームメモリの領域をゼロクリアしておく
必要がある。そのために、画像のような大容量のデータ
を扱っている場合に、メモリクリアのために必要となる
時間は膨大なものとなる。

【０００７】そして、これからリフレッシュをしようと
するメモリ領域が直前に読み出されたり、書き込まれた
りした領域である場合は、リフレッシュ動作を省略する
ことができるので、メモリのリフレッシュをゼロクリア
処理により代替することができる。

【０００８】しかしながら、従来技術において、ゼロク
リア処理が直前になされたメモリ領域についてはリフレ
ッシュ動作を省略できる点に着眼して、ＤＲＡＭのリフ
レッシュに際しての電力の節減や電子計算機の速度の向
上を図ろうとする技術は存在していなかった。

【０００９】そこで、この発明の第１の目的は、前記の
課題を解決し、ゼロクリア処理が直前になされたメモリ
領域についてはリフレッシュ動作を省略できる点に着眼
して、ＤＲＡＭのリフレッシュ動作に際しての電力の節
減や電子計算機速度の向上を図ることにある。

【００１０】この発明の第２の目的は、ゼロクリア処理
がなされた後の最初に行われるリフレッシュ動作を省略
することで、電力の節減や電子計算機速度の向上を図る
ことにある。

【００１１】この発明の第３の目的は、ゼロクリア処理
要求を保留し、この保留後の最初に行われるリフレッシ
ュ動作時にゼロクリア処理を行うことで、電力の節減や
電子計算機速度の向上を図ることにある。

【００１２】この発明の第４の目的は、メモリアクセス
制御を容易にし、ＤＲＡＭの制御回路を簡易化できるよ
うにすることにある。

【００１３】この発明の第５の目的は、状況に応じたリ
フレッシュ方式を選択できるようにすることにある。

【００１４】この発明の第６の目的は、ＤＲＡＭの記憶
データの確実性を確保することにある。

【００１５】

【課題を解決するための手段】請求項１に記載の発明
は、メモリ領域がＤＲＡＭで構成され、このメモリ領域
を定期的にリフレッシュしてデータの記憶を維持するメ
モリ装置であって、メモリ領域のうち系外からゼロクリ
ア処理要求のされた部分に対し、このゼロクリア処理要
求に基づくゼロクリア処理により、前記ゼロクリア処理
要求後の最初のリフレッシュリクエストに基づくリフレ
ッシュ動作に代えるリフレッシュ管理手段を備えている
ことを特徴とするものである。

【００１６】従って、ＤＲＡＭのメモリ領域のうち、ゼ
ロクリア処理要求のされた部分につき、このゼロクリア
処理要求に基づくゼロクリア処理により、このゼロクリ
ア処理要求後の最初のリフレッシュリクエストに基づく
リフレッシュ動作に代えることができるので、無駄なリ
フレッシュ動作を省くことができる。

【００１７】請求項２に記載の発明は、リフレッシュ管
理手段は、系外からのゼロクリア処理要求に基づいてメ
モリ領域に対するゼロクリア処理を行う第１のゼロクリ
ア実行手段と、前記メモリ領域のうち前記ゼロクリア処
理のなされた部分のメモリアドレスを記憶する第１のメ
モリアドレス記憶手段と、このメモリアドレスが記憶さ
れた前記メモリ領域に対する前記ゼロクリア処理後の最
初に行われるリフレッシュ動作を省略するリフレッシュ
省略手段とを備えていることを特徴とするものである。

【００１８】従って、系外からのゼロクリア処理要求に
基づいてゼロクリア処理を行ない、メモリ領域のうちゼ
ロクリア処理のなされた部分のメモリアドレスを記憶し
て、この記憶されたメモリアドレスが表示するメモリ領
域に対して、ゼロクリア処理後の最初に行われるリフレ
ッシュ動作を省略することで、無駄なリフレッシュ動作
を省くことができる。

【００１９】請求項３に記載の発明は、リフレッシュ管
理手段は、メモリ領域に対する系外からのゼロクリア処
理要求を保留するゼロクリア保留手段と、このゼロクリ
ア処理要求が保留された前記メモリ領域のメモリアドレ
スを記憶する第２のメモリアドレス記憶手段と、前記保
留後の最初に行われるリフレッシュ動作時に、このメモ
リアドレスが記憶された前記メモリ領域に対し、リフレ
ッシュ動作に代えてゼロクリア処理を行う第２のゼロク
リア実行手段とを備えていることを特徴とするものであ
る。

【００２０】従って、メモリ領域に対する系外からのゼ
ロクリア処理要求を保留し、このゼロクリア処理要求が
保留されたメモリ領域の部分のメモリアドレスを記憶し
て、前記保留後の最初に行われるリフレッシュ動作時
に、この記憶されたメモリアドレスが表示するメモリ領
域に対し、リフレッシュ動作に代えてゼロクリア処理を
行うことで、無駄なリフレッシュ動作を省くことができ
る。

【００２１】請求項４に記載の発明は、メモリ領域は複
数のＤＲＡＭモジュールに分割されていて、リフレッシ
ュ管理手段により、リフレッシュ動作およびリフレッシ
ュ動作に代えて行うゼロクリア処理を前記ＤＲＡＭモジ
ュール単位に行うものであることを特徴とするものであ
る。

【００２２】従って、リフレッシュなどの制御をＤＲＡ
Ｍモジュール単位とすることができ、各ＤＲＡＭモジュ
ールに与える制御信号ごとに制御することが可能となる
ので、メモリアクセス制御が容易となり、ＤＲＡＭの制
御回路を簡易化できる。

【００２３】請求項５に記載の発明は、リフレッシュ管
理手段により、リフレッシュ動作をＣＡＳビフォアＲＡ
Ｓリフレッシュサイクルにより行うものであることを特
徴とするものである。

【００２４】従って、リフレッシュなどの制御をＣＡＳ
ビフォアＲＡＳリフレッシュサイクルで行うので、リフ
レッシュアドレスを不要とすることができる。

【００２５】請求項６に記載の発明は、リフレッシュ管
理手段は、アドレス空間を示す制御信号であってＤＲＡ
Ｍと連絡しているバス上にメモリアドレスとは別に用意
されているものによりゼロクリア要求を判断するゼロク
リア要求判断手段を備えていることを特徴とするもので
ある。

【００２６】従って、バス上にメモリアドレスとは別に
用意されているアドレス空間を示す制御信号によりゼロ
クリア要求を判断するので、バスをモニタリングして一
定サイズのゼロクリア要求を判断する場合に比べ、ゼロ
クリア要求の検出回路を簡単にすることができる。

【００２７】請求項７に記載の発明は、リフレッシュ管
理手段は、リフレッシュ動作に代えて行うゼロクリア処
理を系外からの信号に基づいて選択的に行う選択手段を
備えていることを特徴とするものである。

【００２８】従って、系外からの信号により、通常のリ
フレッシュ動作を行うか、ゼロクリア処理で代行させる
か、リフレッシュ方式を選択できる。

【００２９】請求項８に記載の発明は、リフレッシュ管
理手段は、ゼロクリア処理後の経時をカウントするタイ
マを備え、このカウントによりゼロクリア要求から一定
期間内にリフレッシュリクエスト信号が発生した場合に
限りリフレッシュ動作を省略するものであることを特徴
とするものである。

【００３０】従って、ゼロクリア要求から一定期間内に
リフレッシュリクエスト信号が発生した場合に限り、リ
フレッシュ動作を省略するので、正確な時間でのリフレ
ッシュ動作を可能として、データの確実性を確保するこ
とができる。

【００３１】請求項９に記載の発明は、リフレッシュ管
理手段は、ゼロクリア要求からカウントする一定期間の
大きさを調節する期間設定手段を備えていることを特徴
とするものである。

【００３２】従って、ゼロクリア要求から一定期間内に
リフレッシュリクエスト信号が発生した場合に限り、リ
フレッシュ動作を省略することができ、この場合の一定
期間を可変にすることができるので、正確な時間でのリ
フレッシュ動作を可能として、データの確実性を確保す
ることができる。

【００３３】

【発明の実施の形態】

〔発明の第１の実施の形態〕図１に、この発明の第１の
実施の形態を示す電子計算機システムの全体構成を示
す。

【００３４】同図に示すように、この電子計算機システ
ムは、メインバス２に、ＣＰＵ３、メモリ装置１、その
他のＩ／Ｏモジュール４などが接続されている。メイン
バス２は、アドレスバス、データバス、コントロールバ
スで構成され、このメインバス２を介してメモリ装置１
へのアクセスが行われる。

【００３５】メインメモリ１１は、ＤＲＡＭで構成され
ており、メモリコントローラ１２（リフレッシュ管理手
段、第１のゼロクリア実行手段、リフレッシュ省略手
段）から送られてくる、ＲＡＳ（ロウ・アドレス・スト
ローブ）信号、ＣＡＳ（カラム・アドレス・ストロー
ブ）信号、Ｗ（ライト）信号、ＯＥ（アウトプット・イ
ネーブル）信号により、リードアクセス、ライトアクセ
ス、リフレッシュを行う。

【００３６】リフレッシュタイマ１３は、定期的にリフ
レッシュリクエストを発生し、メモリコントローラ１２
に対して前記メインメモリ１１のリフレッシュを要求す
る。また、リフレッシュ動作をＲＡＳオンリリフレッシ
ュサイクルにより行う場合は、リフレッシュサイクル時
にリフレッシュするロウアドレスが必要なので、リフレ
ッシュアドレスカウンタ１４にアドレスのインクリメン
トを指示する。

【００３７】前記メモリコントローラ１２は、前記メイ
ンバス２からのメモリリード、メモリライト要求を受け
付け、前記メインメモリ１１に対するＲＡＳ信号、ＣＡ
Ｓ信号、Ｗ信号、ＯＥ信号によって、前記メインメモリ
１１のリードアクセス、ライトアクセスを制御する。こ
れと同時に、メモリアドレスをマルチプレクスするため
の制御信号（ＳＥＬ）をアドレス発生回路１５に送る。
また、リフレッシュタイマ１３からのリフレッシュリク
エストを検出すると、前記メインメモリ１１のリフレッ
シュサイクルを実行するため、ＲＡＳ信号、ＣＡＳ信
号、アドレス信号を制御し、前記アドレス発生回路１５
にリフレッシュ用のメモリアドレスを選択し出力するよ
うに指示する。

【００３８】前記リフレッシュアドレスカウンタ１４
は、ＲＡＳオンリリフレッシュによるリフレッシュを行
う場合、前記メインメモリ１１に与えるロウアドレスを
発生する。このロウアドレスが実際にリフレッシュされ
る前記メインメモリ１１上のアドレスとなる。そして、
前記リフレッシュタイマ１３からのリフレッシュリクエ
ストにより、前記リフレッシュアドレスカウンタ１４を
インクリメントし、前記メインメモリ１１に与えるリフ
レッシュアドレスのロウアドレスを変え、先頭アドレス
から順番にリフレッシュするようにする。そして、リフ
レッシュアドレスをメインメモリの最後までカウントし
たら、前記リフレッシュアドレスカウンタ１４の値を先
頭アドレスに戻す。

【００３９】前記アドレス発生回路１５は、前記メイン
バス２からのメモリリード、メモリライトの要求時に
は、前記メモリコントローラ１２からの制御信号（ＳＥ
Ｌ）によりアクセスアドレスをロウアドレスとカラムア
ドレスに分けてメインメモリ１１に与える。また、ＲＡ
Ｓオンリリフレッシュ時には、リフレッシュアドレスカ
ウンタ１４で作成したロウアドレスを前記メインメモリ
１１に与える。

【００４０】ゼロクリア検出回路１６は、前記メインバ
ス２からのアクセスに対して、それが前記メインメモリ
１１のいずれかのメモリ領域に対してのゼロクリア要求
であるか否かの判定をする。

【００４１】メモリテーブル１７（リフレッシュ管理手
段、第１のメモリアドレス記憶手段）は、リフレッシュ
が必要なメモリ領域の管理テーブルであり、図２に示す
ように、ある決められたサイズ単位に分割されたメモリ
領域に対して、各メモリ領域を表示するメモリアドレス
と、このメモリアドレスに各々対応したリフレッシュ実
行フラグとからなっている。リフレッシュ実行フラグは
１ビットで示され、例えば、リフレッシュなしを「０」
（無効モード）、リフレッシュありを「１」（有効モー
ド）で示す。ひとつのメモリ領域全体に対するゼロクリ
ア要求が発生し、ゼロクリア処理が完了したら、当該メ
モリ領域に対するリフレッシュ実行フラグを無効モード
「０」にし、その後に、このメモリテーブル１７を参照
することにより、当該メモリ領域の次回のリフレッシュ
動作を省略する。また、リフレッシュ実行フラグが無効
モード「０」であるときに、当該メモリ領域に対するリ
フレッシュリクエストが発生したら、リフレッシュ実行
フラグを有効モード「１」にし、次回からの当該メモリ
領域のリフレッシュリクエストを受け付ける。

【００４２】前記の電子計算機システムで、メモリ装置
１をプリンタのフレームメモリとして使用するときは、
メインメモリ１１を図３に示す構成にする。例えば、Ａ
４サイズの４００ｄｐｉのモノクロ画像のプリントを想
定した場合、画像を展開するフレームメモリに要するメ
モリ領域は、およそ２ＭＢ必要である。また、プリンタ
システムの場合、複数のプリント要求を受け付けるため
に画像展開用メモリ領域を複数持ち、同時に展開するこ
とが考えられる。これら領域単位にメモリを管理し、ゼ
ロクリア処理も、このメモリ領域ごとに行なう必要があ
る。

【００４３】図３のようにｎ個のフレームメモリを用意
する場合、（ｎ×２）ＭＢの容量が必要である。また、
このフレーム（フレーム０、フレーム１、…、フレーム
ｎ−１）に対してリフレッシュが必要かどうかを示すた
めに、図２に示すように、前記メモリテーブル１７の各
エントリを各フレームのメモリ領域に対応させる。そし
て、各フレームメモリのメモリ領域に対するリフレッシ
ュ動作の有無を対応するリフレッシュ実行フラグにより
示す。

【００４４】つぎに、上記構成の動作について説明す
る。

【００４５】メインメモリ１１に対するリード、ライト
は、メインバス２からのメモリアクセスリクエストであ
るＡＳ（アドレス・ストローブ）信号、ＤＳ（データ・
ストローブ）信号をメモリコントローラ１２が検知する
ことで開始される。このとき、メインバス２上に出力さ
れているアドレスをアドレス発生回路１５に内蔵のマル
チプレクサで時分割し、ＲＡＳ信号、ＣＡＳ信号に合わ
せて、分割されたロウアドレスとカラムアドレスをメイ
ンメモリ１１に送る。

【００４６】そして、リードアクセスの際はメインバス
２上のデータが有効になった時点で、ライトアクセスの
際はデータがメインメモリ１１に書き込まれた時点で、
メインバス２上にＡＣＫ信号を出力し、ＣＰＵ３などの
アクセス元に対してメインメモリ１１のリード、ライト
アクセスが終了したことを知らせる。

【００４７】また、メインメモリ１１がＤＲＡＭで構成
されているので、一定期間後にリフレッシュが必要であ
る。そのため、リフレッシュタイマ１３がＤＲＡＭで必
要とされているリフレッシュの間隔だけ内部でウエイト
し、一定期間ごとにメモリコントローラ１２に対してリ
フレッシュリクエストを出力する。このリフレッシュリ
クエストを受け取ることにより、メモリコントローラ１
２がＲＡＳ、ＣＡＳ、ロウアドレスを図４のタイミング
チャートに示すように制御して、定期的なリフレッシュ
動作を行う。また、ＲＡＳオンリリフレッシュを行う場
合は、リフレッシュ動作ごとにリフレッシュするロウア
ドレスをインクリメントする必要があり、その要求をリ
フレッシュアドレスカウンタ１４に通知する。リフレッ
シュアドレスカウンタ１４は、その要求を受け、自身の
カウンタをインクリメントし、メインメモリ１１に与え
るロウアドレスを変えていく。図４の例ではｍ、ｍ＋
１、ｍ＋２、ｍ＋３、…とカウントアップする。

【００４８】ただし、メモリコントローラ１２は、リフ
レッシュリクエストを受け取ったとき、同時にリフレッ
シュを行うメモリアドレスに対応しているメモリテーブ
ル１７上のリフレッシュ実行フラグを参照する。例え
ば、ｍ＋１、ｍ＋２、ｍ＋３に対するリフレッシュ実行
フラグが有効モード「１」の場合は、図４に示すよう
に、そのメモリアドレスが示すメモリ領域には通常のリ
フレッシュ動作を行う。また、ｍに対するリフレッシュ
実行フラグが無効モード「０」の場合は、図４に示すよ
うに、そのアドレスに対するリフレッシュ動作を省略す
るので、ただちに次の動作に移る。

【００４９】メモリリード、メモリライトリクエスト
と、リフレッシュリクエストとが重なったときは、リフ
レッシュ動作を優先する。すなわち、メモリリード、メ
モリライトに際しては、メモリコントローラ１２はリフ
レッシュタイマ１３からのリフレッシュリクエストをチ
ェックし、リフレッシュリクエストがないときはメイン
メモリ１１に対するリード、ライトアクセスを行う。ま
た、リフレッシュリクエストが発生している場合には、
メインバス２からのメモリアクセスをペンディングし、
初めにメインメモリ１１のリフレッシュを行い、リフレ
ッシュ動作が終了した時点で、ペンディングされていた
リード、ライトアクセスを行う。

【００５０】一方、ＰＤＬで記述された画像データを展
開する場合、その展開するメモリ領域を予めゼロクリア
しておき、そのメモリ領域に画像データを展開する必要
がある。その時点で画像データを展開するメモリ領域
分、つまり１フレーム分のメモリ領域に対するゼロクリ
ア要求が発生することになり、図３に示すようにメイン
メモリ１１の１フレームは２ＭＢの容量を持つので、２
ＭＢのメモリ領域に対するゼロクリア処理がなされる。

【００５１】そこで、フレームメモリの領域に対するゼ
ロクリア処理を行うことにより、当該メモリ領域に対す
るリフレッシュ動作を同時に行っているとみなし、リフ
レッシュ動作を省略する処理をおこなう。この処理の詳
細を、理解を容易にするための図５のフローチャートを
参照して説明する。

【００５２】すなわち、ＣＰＵ３、その他のモジュール
からメインバス２を介して、一定領域、例えば、１フレ
ーム分のメモリ領域に対するゼロクリア要求が発生した
場合、まず、メインバス２からの要求をゼロクリア検出
回路１６が検出して、このメモリアクセスがゼロクリア
要求であると判断する（ステップＳ１）。これは、ゼロ
クリア検出回路１６がメインバス２をモニタリングして
おり、一定サイズのゼロクリアアクセスが生じた場合に
検出し、それをメモリテーブル１７に通知する。

【００５３】その後、当該メモリ領域のゼロクリア処理
が完了すると（ステップＳ２）、メモリテーブル１７の
対応するリフレッシュ実行フラグを無効モード「０」に
し（ステップＳ３）、その後の当該メモリ領域のリフレ
ッシュリクエストに対してもリフレッシュが実行されな
いようにする。

【００５４】すなわち、上記操作により、次回のメモリ
アクセスがリフレッシュタイマ１３からのリフレッシュ
リクエストであるときは（ステップＳ１、Ｓ４）、メモ
リテーブル１７のリフレッシュ実行フラグは無効モード
「０」であるので、リフレッシュ実行フラグを有効モー
ド「１」に操作して、リフレッシュ動作は省略して次の
動作に移る（ステップＳ５、Ｓ６）。このとき、リフレ
ッシュ実行フラグを有効モード「１」にしたので、次回
のリフレッシュリクエストの際にはリフレッシュ動作が
なされる（ステップＳ５、Ｓ７）。なお、メモリアクセ
スがゼロクリアアクセスでもリフレッシュリクエストで
もないときは、通常のリード、ライトアクセスなどが行
われる（ステップＳ８）。

【００５５】〔発明の第２の実施の形態〕この発明の第
２の実施の形態を示す電子計算機システムは、メモリテ
ーブル１７を除く各部、すなわち、メインメモリ１１、
メモリコントローラ１２（リフレッシュ管理手段、ゼロ
クリア保留手段、第２のゼロクリア実行手段）、リフレ
ッシュタイマ１３、リフレッシュアドレスカウンタ１
４、アドレス発生回路１５、ゼロクリア検出回路１６な
どが、図１に示す第１の実施の形態のものと同様の構成
であるので、全体構成を示すブロック図は図１に代えて
省略し、第１の実施の形態と共通の各部についての詳細
な説明も省略する。

【００５６】この実施の形態におけるメモリテーブル１
７の構成は図６に示す。

【００５７】このメモリテーブル１７（リフレッシュ管
理手段、第２のメモリアドレス記憶手段）は、ゼロクリ
ア要求の有無を管理するテーブルであり、ある決められ
たサイズ単位に分割されたメモリ領域に対して、各メモ
リ領域を示すメモリアドレスと、このメモリアドレスに
各々対応しているゼロクリア要求フラグとからなる。ゼ
ロクリア要求フラグは１ビットで示され、例えば、ゼロ
クリア要求なしを「０」（無効モード）、ゼロクリア要
求ありを「１」（有効モード）で表示する。図６はフレ
ーム２に対してゼロクリア要求が生じているときの例を
示している。

【００５８】次に、動作について説明する。

【００５９】メモリコントローラ１２は、リフレッシュ
タイマ１３からリフレッシュリクエストを受けたとき
は、メモリテーブル１７を参照して、リフレッシュを行
うメモリアドレスに対応するゼロクリア要求フラグを参
照する。

【００６０】そして、ゼロクリア要求フラグが無効モー
ド「０」の場合は通常のリフレッシュ動作を行い、有効
モード「１」の場合はリフレッシュ動作を省略し、代わ
りにゼロクリア処理を行う。これにより、ゼロクリアア
クセスのように、ある一定サイズの連続したメモリ領域
に対してアクセスする場合、処理するタイミングをリフ
レッシュ動作の時に行うように変更することで、当該メ
モリ領域に対する実際のリフレッシュ動作を省略するこ
とができる。

【００６１】この場合の処理を、理解を容易にするため
の図７のフローチャートを参照して説明する。

【００６２】すなわち、ＣＰＵ３、その他のモジュール
から、メインバス２を介して一定領域例えば、１フレー
ム分のメモリ領域に対するゼロクリア要求が発生した場
合、まず、メインバス２からの要求をゼロクリア検出回
路１６が検出し、現在のアクセスがゼロクリア要求であ
ると判断する。これはゼロクリア検出回路１６がメイン
バス２をモニタリングし、一定サイズのゼロクリア要求
が生じた場合に検出し、その旨をメモリコントローラ１
２およびメモリテーブル１７に通知することで行なう。
メモリコントローラ１２は、この通知によりゼロクリア
要求をペンディングし、メモリテーブル１７は当該メモ
リ領域に対するゼロクリア要求フラグを有効モード
「１」にして、当該メモリ領域に対するゼロクリア要求
がペンディングされていることを表示する（ステップＳ
１１、Ｓ１２）。

【００６３】その後に、リフレッシュタイマ１３からリ
フレッシュリクエストが出力されたときは、リフレッシ
ュアドレスカウンタ１４はアドレス値をインクリメント
し、リフレッシュアドレスカウンタ１４で示されるロウ
アドレスのＲＡＳオンリリフレッシュ動作に移行する。
この際メモリテーブル１７を参照し、当該メモリ領域の
ゼロクリア要求フラグが無効モード「０」であるとき
は、通常のリフレッシュ動作を行う（ステップＳ１３、
Ｓ１４、Ｓ１５）。

【００６４】逆にゼロクリア要求フラグが有効モード
「１」であるときは、通常のリフレッシュ動作を省略
し、代わりに、ペンディングしていたゼロクリア処理を
実行する（ステップＳ１４、Ｓ１６）。ゼロクリア処理
が完了したら、ゼロクリア要求フラグを無効モード
「０」にし、当該メモリ領域へのゼロクリア要求がない
ことを表示する（ステップＳ１７）。これにより次回の
リフレッシュリクエストの際には通常のリフレッシュ動
作が行われる。なお、メモリアクセスがゼロクリア要求
のアクセスでも、リフレッシュリクエストでもないとき
は、通常のリード、ライトアクセスなどが行われる（ス
テップＳ１８） 〔発明の第３の実施の形態〕この発明の第３の実施の形
態を示す電子計算機システムは、図８に示すような構成
で、メモリ装置１においてロウアドレスの出力に係わる
リフレッシュアドレスカウンタ１４が設けられておら
ず、リフレッシュなどにＣＡＳビフォアＲＡＳリフレッ
シュサイクルを用いている点や、メインメモリ１１、メ
モリテーブル１７（リフレッシュ管理手段）の構成が後
述のように異なる点を除き、メモリコントローラ１２
（リフレッシュ管理手段）、リフレッシュタイマ１３、
アドレス発生回路１５、ゼロクリア検出回路１６などに
ついては前記第１の実施の形態と同様の構成であるた
め、第１の実施の形態と共通の各部についての詳細な説
明は省略する。

【００６５】一般に、大容量のメモリを構成する場合、
メモリチップが複数搭載されたＤＲＡＭモジュールを使
用する場合が多い。そこで、この実施の形態では、図９
に示すように、４ＭＢのＤＲＡＭモジュールを使用する
場合に２つのフレームにつき１枚のＤＲＡＭモジュール
を対応させている。

【００６６】そして、図１０に示すように、メモリテー
ブル１７の各エントリをＤＲＡＭモジュール単位とし、
リフレッシュ実行フラグもＤＲＡＭモジュール単位に設
けている。

【００６７】リフレッシュタイマ１３は、定期的にリフ
レッシュリクエストを発生し、メモリコントローラ１２
にメインメモリ１１のリフレッシュを要求する。

【００６８】アドレス発生回路１５は、メインバス２か
らのメモリリード、メモリライト要求時に、メモリコン
トローラ１２からの制御信号（ＳＥＬ）によって、アク
セスアドレスをロウアドレスとカラムアドレスとにわけ
てメインメモリ１１に与える。

【００６９】次に、動作について説明する。

【００７０】この実施の形態では、上記の構成としたこ
とにより、メインメモリ１１に対するゼロクリア処理、
リフレッシュ動作は、ＤＲＡＭモジュール単位で行える
ようにしている。

【００７１】すなわち、ＣＰＵ３、その他のモジュール
からメインバス２を介して、ＤＲＡＭモジュール分（こ
の例では２フレーム分）のメモリ領域に対するゼロクリ
ア要求が発生した場合、まず、メインバス２からの要求
をゼロクリア検出回路１６が検出して、このメモリアク
セスがゼロクリア要求であると判断する。これは、ゼロ
クリア検出回路１６がメインバス２をモニタリングし、
一定サイズのゼロクリアアクセスが生じた場合に検出
し、それをメモリテーブル１７に通知することで行な
う。

【００７２】その後、当該ＤＲＡＭモジュールのゼロク
リア処理が完了すると、対応するメモリテーブル１７の
リフレッシュ実行フラグを無効モード「０」にし、当該
メモリ領域のリフレッシュリクエストに対してもリフレ
ッシュが実行されないようにする。

【００７３】すなわち、上記操作により、次回のメモリ
アクセスがリフレッシュタイマ１３からのリフレッシュ
リクエストであるときは、メモリテーブル１７のリフレ
ッシュ実行フラグは無効モード「０」であるので、リフ
レッシュ実行フラグを有効モード「１」に操作して、リ
フレッシュ動作は省略して次の動作に移る。このとき、
リフレッシュ実行フラグを有効モード「１」にしたの
で、次回のリフレッシュリクエストの際には当該ＤＲＡ
Ｍモジュールに対しリフレッシュ動作がなされる。

【００７４】このように、リフレッシュなどの制御をＤ
ＲＡＭモジュール単位とすることにより、各ＤＲＡＭモ
ジュールに与える制御信号ごとに制御することが可能と
なるので、メモリアクセス制御が容易となり、制御回路
を簡易化することができる。

【００７５】リフレッシュ動作は次のように行う。すな
わち、リフレッシュタイマ１３がメインメモリ１１で必
要とされるリフレッシュ間隔だけ内部でウエイトし、一
定期間ごとにメインメモリ１１に対してリフレッシュリ
クエストを出力する。このリフレッシュリクエストを受
け取ることにより、メモリコントローラ１２が定期的な
リフレッシュ動作を行う。リフレッシュ動作はＣＡＳビ
フォアＲＡＳリフレッシュサイクルで行う。

【００７６】ただし、メモリコントローラ１２はリフレ
ッシュリクエストを受け取ったとき、同時にリフレッシ
ュを行うＤＲＡＭモジュールに該当するメモリテーブル
１７上のリフレッシュ実行フラグを参照する。例えば、
ｍ＋１、ｍ＋２、ｍ＋３に対するリフレッシュ実行フラ
グが有効モード「１」の場合は、図１１に示すように、
そのアドレスは通常のリフレッシュ動作を行う。また、
ｍに対するリフレッシュ実行フラグが無効モード「０」
の場合は、図１１に示すように、そのメモリアドレスに
対するリフレッシュ動作を省略するので、ただちに次の
動作に移る。

【００７７】このように、リフレッシュなどの制御をＣ
ＡＳビフォアＲＡＳリフレッシュサイクルで行うので、
ＲＡＳオンリリフレッシュのようにロウアドレスを発生
する必要がなく、メモリアクセス制御が容易となり、制
御回路を簡易化できる。

【００７８】〔発明の第４の実施の形態〕この発明の第
４の実施の形態を示す電子計算機システムは、メインメ
モリ１１、メモリコントローラ１２（リフレッシュ管理
手段）、リフレッシュタイマ１３、リフレッシュアドレ
スカウンタ１４、アドレス発生回路１５、ゼロクリア検
出回路１６（ゼロクリア要求判断手段）、メモリテーブ
ル１７（リフレッシュ管理手段）などについては前記第
１の実施の形態と同様の構成であるため、図１〜図５を
参照して説明した第１の実施の形態と共通の各部につい
て、詳細な説明は省略する。

【００７９】この実施の形態が、発明の第１の実施の形
態と相違する点は、前記のようにメインバス２をモニタ
リングして一定サイズのゼロクリア要求を判断するのに
代えて、アドレス空間を示す制御信号であってメインバ
ス２上にメモリアドレスとは別に用意されているものに
ゼロクリア要求を割り当てている点である。

【００８０】すなわち、ゼロクリア検出回路１６は、メ
インバス２からのアクセス要求に対して、アドレス空間
を示す制御信号を見ることにより、それがメインメモリ
１１のある領域に対してのゼロクリア要求であるかどう
かの判断を行う。

【００８１】このように、アドレス空間を示す制御信号
であってメインバス２上にメモリアドレスとは別に用意
されているものにゼロクリア要求を割り当てることで、
ゼロクリア検出回路１６の回路規模を縮小することがで
きる。

【００８２】〔発明の第５の実施の形態〕この発明の第
５の実施の形態を示す電子計算機システムは、図１２に
示すように、メインメモリ１１、メモリコントローラ１
２（リフレッシュ管理手段）、リフレッシュタイマ１
３、リフレッシュアドレスカウンタ１４、アドレス発生
回路１５、ゼロクリア検出回路１６、メモリテーブル１
７（リフレッシュ管理手段）などについては前記第１の
実施の形態と同様の構成であるため、第１の実施の形態
と共通の各部について、詳細な説明は省略する。

【００８３】この実施の形態では、メモリ装置１にレジ
スタ１８（選択手段）が設けられている。このレジスタ
１８はメインバス２からアクセスでき、自由に書き込む
ことができるものである。そして、このレジスタ１８は
ゼロクリア要求に対する次回のリフレッシュ動作の省略
をするか否か、またはゼロクリア処理を次回のリフレッ
シュ動作時に行うか否かを１ビットで示すものである。
このレジスタ１８にアクセスすることによりリフレッシ
ュ方式を選択することができる。

【００８４】次に、動作について説明する。

【００８５】例えば、レジスタ１８の値が「０」のと
き、ゼロクリア要求に対する次回のリフレッシュ動作を
省略しないこととし、レジスタ１８の値が「１」のとき
ゼロクリア要求に対する次回のリフレッシュ動作を省略
するものとする。そして、レジスタ１８の値が「０」の
場合は通常のリフレッシュ動作を行い、メインバス２か
らのゼロクリア要求に対しても、リフレッシュ動作の省
略は行わない。また、メインバス２からレジスタ１８に
「１」の書き込みがあったら、その時点からゼロクリア
要求に対する次回のリフレッシュ動作を省略するものと
し、例えば前記第１の実施の形態と同様の動作を行う。

【００８６】〔発明の第６の実施の形態〕この発明の第
６の実施の形態を示す電子計算機システムは、図１３に
示すように、メインメモリ１１、メモリコントローラ１
２（リフレッシュ管理手段）、リフレッシュタイマ１
３、リフレッシュアドレスカウンタ１４、アドレス発生
回路１５、ゼロクリア検出回路１６、メモリテーブル１
７（リフレッシュ管理手段）などについては前記第１の
実施の形態と同様の構成であるため、第１の実施の形態
と共通の各部について、詳細な説明は省略する。

【００８７】この実施の形態では、メモリ装置１内にイ
ンターバルタイマ１９（タイマ）を備えている。このイ
ンターバルタイマ１９は、ゼロクリア処理を行なった後
のリフレッシュの省略が有効である期間を計測するもの
である。

【００８８】次に、動作について説明する。

【００８９】以下では、理解を容易にするための図１４
のフローチャートを参照して説明する。ゼロクリア要求
によりゼロクリア処理がされたメモリ領域については
（ステップＳ２１、Ｓ２２）、メモリテーブル１７のリ
フレッシュ実行フラグを無効モード「０」にし（ステッ
プＳ２３）、当該メモリ領域に対するリフレッシュリク
エストに対してもリフレッシュが実行されないようにす
る。

【００９０】この実施の形態では、それと同時にインタ
ーバルタイマ１９を起動し（ステップＳ２４）、一定時
間の計測を行なう。この間にリフレッシュタイマ１３が
リフレッシュリクエストを発生しない場合は、リフレッ
シュ実行フラグを有効モード「１」にし（ステップＳ２
５、Ｓ２６）、リフレッシュリクエストを受け付けるよ
うにする。そして、インターバルタイマ１９をオフする
（ステップＳ２７）。

【００９１】また、インターバルタイマ１９による一定
時間の計測終了前に次回のリフレッシュタイマ１３から
のリフレッシュリクエストが発生した場合は、メモリテ
ーブル１７の当該メモリ領域に対応しているリフレッシ
ュ実行フラグは無効モード「０」であるので、リフレッ
シュ動作を省略し、次の動作に移ることができる（ステ
ップＳ２８、Ｓ２９）。同時にリフレッシュ実行フラグ
を有効モード「１」に操作し、次回のリフレッシュリク
エストは通常のリフレッシュ動作（ステップＳ３２）を
行なえるようにする（ステップＳ３０、Ｓ３１）。な
お、メモリアクセスがゼロクリアアクセスでもリフレッ
シュリクエストでもないときは、通常のリード、ライト
アクセスなどがなされる（ステップＳ３３）。

【００９２】このような動作を、図１５、図１６のタイ
ムチャートも参照して説明する。

【００９３】以下では、フレーム０、フレーム１のメモ
リ領域に対し定期的にリフレッシュがなされている場合
に、あるタイミングでフレーム０に対して、ゼロクリア
処理が生じた場合を例として説明する。

【００９４】図１５に示すように、ゼロクリア処理終了
後にリフレッシュ実行フラグを無効モード「０」にし、
インターバルタイマ１９がカウントを始める。この例で
はカウント終了前、すなわち、一定時間ｔが経過する前
にフレーム０に対する次のリフレッシュ要求が発生した
ので、リフレッシュを省略して（Ｎｏｎｅ）、次の処理
に進む。また、同時にリフレッシュ実行フラグを有効モ
ード「１」とする。

【００９５】図１６の場合も、ゼロクリア処理終了後、
リフレッシュ実行フラグを無効モード「０」にし、イン
ターバルタイマ１９がカウントを始める。カウント終
了、つまり一定時間ｔを経過しても、フレーム０に対す
る次のリフレッシュ要求が発生しないので、リフレッシ
ュ実行フラグを有効モード「１」にし、次回のリフレッ
シュ要求は通常のリフレッシュ動作を行なう。

【００９６】〔発明の第７の実施の形態〕この発明の第
７の実施の形態を示す電子計算機システムは、図１７に
示すように、メインメモリ１１、メモリコントローラ１
２（リフレッシュ管理手段）、リフレッシュタイマ１
３、リフレッシュアドレスカウンタ１４、アドレス発生
回路１５、ゼロクリア検出回路１６、メモリテーブル１
７（リフレッシュ管理手段）、インターバルタイマ１９
などについては前記第６の実施の形態と同様の構成であ
るため、第６の実施の形態と共通の各部について、詳細
な説明は省略する。

【００９７】この実施の形態では、メモリ装置１内にレ
ジスタ２０（期間設定手段）を備えている。このレジス
タ２０は、メインバス２からアクセスすることができ、
自由に書き込みをすることができる。そして、このレジ
スタ２０によりゼロクリア処理を行なった後のリフレッ
シュ省略が有効である期間を設定することができる。

【００９８】次に、動作について説明する。

【００９９】この実施の形態の動作は、図１４〜図１６
を参照して説明した、前記第６の実施の形態の動作と同
様であるが、レジスタ２０にアクセスすることにより前
記の期間ｔを可変することができる。これにより、正確
な時間でのリフレッシュ動作を可能として、データの確
実性を確保することができる。

【０１００】

【発明の効果】請求項１に記載の発明は、メモリ領域が
ＤＲＡＭで構成され、このメモリ領域を定期的にリフレ
ッシュしてデータの記憶を維持するメモリ装置であっ
て、前記メモリ領域のうち系外からゼロクリア処理要求
のされた部分に対し、このゼロクリア処理要求に基づく
ゼロクリア処理により、前記ゼロクリア処理要求後の最
初のリフレッシュリクエストに基づくリフレッシュ動作
に代えるリフレッシュ管理手段を備えていることを特徴
とするものであるので、ＤＲＡＭのメモリ領域のうち、
ゼロクリア処理要求のされた部分につき、このゼロクリ
ア処理要求に基づくゼロクリア処理により、このゼロク
リア処理要求後の最初のリフレッシュリクエストに基づ
くリフレッシュ動作に代えることで、無駄なリフレッシ
ュ動作を省き、リフレッシュ動作に際しての電力の節減
や電子計算機速度の向上を図ることができる。

【０１０１】請求項２に記載の発明は、請求項１に記載
の発明において、リフレッシュ管理手段は、系外からの
ゼロクリア処理要求に基づいてメモリ領域に対するゼロ
クリア処理を行う第１のゼロクリア実行手段と、前記メ
モリ領域のうち前記ゼロクリア処理のなされた部分のメ
モリアドレスを記憶する第１のメモリアドレス記憶手段
と、このメモリアドレスが記憶された前記メモリ領域に
対する前記ゼロクリア処理後の最初に行われるリフレッ
シュ動作を省略するリフレッシュ省略手段とを備えてい
ることを特徴とするものであるので、系外からのゼロク
リア処理要求に基づいてゼロクリア処理を行ない、メモ
リ領域のうちゼロクリア処理のなされた部分のメモリア
ドレスを記憶して、この記憶されたメモリアドレスが表
示するメモリ領域に対して、ゼロクリア処理後の最初に
行われるリフレッシュ動作を省略することで、無駄なリ
フレッシュ動作を省くことができる。

【０１０２】請求項３に記載の発明は、請求項１に記載
の発明において、リフレッシュ管理手段は、メモリ領域
に対する系外からのゼロクリア処理要求を保留するゼロ
クリア保留手段と、このゼロクリア処理要求が保留され
たメモリ領域のメモリアドレスを記憶する第２のメモリ
アドレス記憶手段と、前記保留後の最初に行われるリフ
レッシュ動作時に、このメモリアドレスが記憶された前
記メモリ領域に対し、リフレッシュ動作に代えてゼロク
リア処理を行う第２のゼロクリア実行手段とを備えてい
ることを特徴とするものであるので、メモリ領域に対す
る系外からのゼロクリア処理要求を保留し、このゼロク
リア要求が保留されたメモリ領域の部分のメモリアドレ
スを記憶して、前記保留後の最初に行われるリフレッシ
ュ動作時に、この記憶されたメモリアドレスが表示する
メモリ領域に対し、リフレッシュ動作に代えてゼロクリ
ア処理を行うことで、無駄なリフレッシュ動作を省くこ
とができる。

【０１０３】請求項４に記載の発明は、請求項１、２、
３のいずれかに記載の発明において、メモリ領域は複数
のＤＲＡＭモジュールに分割されていて、リフレッシュ
管理手段により、リフレッシュ動作およびリフレッシュ
動作に代えて行うゼロクリア処理を前記ＤＲＡＭモジュ
ール単位に行うものであることを特徴とするものである
ので、リフレッシュなどの制御をＤＲＡＭモジュール単
位とすることができ、各ＤＲＡＭモジュールに与える制
御信号ごとに制御することが可能となるため、メモリア
クセス制御が容易となり、ＤＲＡＭの制御回路を簡易化
できる。

【０１０４】請求項５に記載の発明は、請求項４に記載
の発明において、リフレッシュ管理手段により、リフレ
ッシュ動作をＣＡＳビフォアＲＡＳリフレッシュサイク
ルにより行うものであることを特徴とするものであるの
で、リフレッシュなどの制御をＣＡＳビフォアＲＡＳリ
フレッシュサイクルで行ない、リフレッシュアドレスを
不要とすることができるため、メモリアクセス制御が容
易となり、ＤＲＡＭの制御回路を簡易化できる。

【０１０５】請求項６に記載の発明は、請求項１、２、
３、４、５のいずれかに記載の発明において、リフレッ
シュ管理手段は、アドレス空間を示す制御信号であって
ＤＲＡＭと連絡しているバス上にメモリアドレスとは別
に用意されているものによりゼロクリア要求を判断する
ゼロクリア要求判断手段を備えていることを特徴とする
ものであるので、バス上にメモリアドレスとは別に用意
されているアドレス空間を示す制御信号によりゼロクリ
ア要求を判断するので、バスをモニタリングして一定サ
イズのゼロクリア要求を判断する場合に比べ、ゼロクリ
ア要求の検出回路を簡単にすることができる。

【０１０６】請求項７に記載の発明は、請求項１、２、
３、４、５、６のいずれかに記載の発明において、リフ
レッシュ管理手段は、リフレッシュ動作に代えて行うゼ
ロクリア処理を系外からの信号に基づいて選択的に行う
選択手段を備えていることを特徴とするものであるの
で、系外からの信号により、通常のリフレッシュ動作を
行うか、ゼロクリア処理で代行させるか、リフレッシュ
方式を選択できるため、状況に応じたリフレッシュ方式
を得ることができる。

【０１０７】請求項８に記載の発明は、請求項１、２、
３、４、５、６、７のいずれかに記載の発明において、
リフレッシュ管理手段は、ゼロクリア処理後の経時をカ
ウントするタイマを備え、このカウントによりゼロクリ
ア要求から一定期間内にリフレッシュリクエスト信号が
発生した場合に限りリフレッシュ動作を省略するもので
あることを特徴とするものであるので、ゼロクリア要求
から一定期間内にリフレッシュリクエスト信号が発生し
た場合に限り、リフレッシュ動作を省略するので、正確
な時間でのリフレッシュ動作を可能として、データの確
実性を確保することができる。

【０１０８】請求項９に記載の発明は、請求項８に記載
の発明において、リフレッシュ管理手段は、ゼロクリア
要求からカウントする一定期間の大きさを調節する期間
設定手段を備えていることを特徴とするものであるの
で、ゼロクリア要求から一定期間内にリフレッシュリク
エスト信号が発生した場合に限り、リフレッシュ動作を
省略することができ、この場合の一定期間を可変にする
ことができるので、正確な時間でのリフレッシュ動作を
可能として、データの確実性を確保することができる。

【図面の簡単な説明】

【図１】この発明の第１、第２、第４の実施の形態にお
ける電子計算機システムのブロック図である。

【図２】この発明の第１、第４の実施の形態のメモリテ
ーブルの構成を示す図である。

【図３】この発明の第１、第２、第４の実施の形態を示
すメインメモリのメモリマップ図である。

【図４】この発明の第１の実施の形態の動作を説明する
タイミングチャートである。

【図５】この発明の第１の実施の形態の動作を説明する
フローチャートである。

【図６】この発明の第２の実施の形態を示すメモリテー
ブルの構成を示す図である。

【図７】この発明の第２の実施の形態の動作を説明する
フローチャートである。

【図８】この発明の第３の実施の形態を示す電子計算機
システムのブロック図である。

【図９】この発明の第３の実施の形態を示すメインメモ
リのメモリマップ図である。

【図１０】この発明の第３の実施の形態を示すメモリテ
ーブルの構成を示す図である。

【図１１】この発明の第３の実施の形態の動作を説明す
るタイミングチャートである。

【図１２】この発明の第５の実施の形態を示す電子計算
機システムのブロック図である。

【図１３】この発明の第６の実施の形態を示す電子計算
機システムのブロック図である。

【図１４】この発明の第６の実施の形態の動作を説明す
るフローチャートである。

【図１５】この発明の第６の実施の形態の動作を説明す
るタイミングチャートである。

【図１６】この発明の第６の実施の形態の動作を説明す
るタイミングチャートである。

【図１７】この発明の第７の実施の形態を示す電子計算
機システムのブロック図である。

【符号の説明】

１２ リフレッシュ管理手段、第１、第２のゼロクリ
ア処理、リフレッシュ省略手段、ゼロクリア保留手段、
第２のゼロクリア実行手段 １６ ゼロクリア要求判断手段 １７ リフレッシュ管理手段、第１、第２のメモリア
ドレス記憶手段 １８ 選択手段 １９ タイマ ２０ 期間設定手段

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリ領域がＤＲＡＭで構成され、この
   メモリ領域を定期的にリフレッシュしてデータの記憶を
   維持するメモリ装置であって、 前記メモリ領域のうち系外からゼロクリア処理要求のさ
   れた部分に対し、このゼロクリア処理要求に基づくゼロ
   クリア処理により、前記ゼロクリア処理要求後の最初の
   リフレッシュリクエストに基づくリフレッシュ動作に代
   えるリフレッシュ管理手段を備えていることを特徴とす
   るメモリ装置。
2. 【請求項２】 リフレッシュ管理手段は、 系外からのゼロクリア処理要求に基づいてメモリ領域に
   対するゼロクリア処理を行う第１のゼロクリア実行手段
   と、 前記メモリ領域のうち前記ゼロクリア処理のなされた部
   分のメモリアドレスを記憶する第１のメモリアドレス記
   憶手段と、 このメモリアドレスが記憶されたメモリ領域に対する前
   記ゼロクリア処理後の最初に行われるリフレッシュ動作
   を省略するリフレッシュ省略手段とを備えていることを
   特徴とする請求項１に記載のメモリ装置。
3. 【請求項３】 リフレッシュ管理手段は、 メモリ領域に対する系外からのゼロクリア処理要求を保
   留するゼロクリア保留手段と、 このゼロクリア処理要求が保留された前記メモリ領域の
   メモリアドレスを記憶する第２のメモリアドレス記憶手
   段と、 前記保留後の最初に行われるリフレッシュ動作時に、こ
   のメモリアドレスが記憶された前記メモリ領域に対し、
   リフレッシュ動作に代えてゼロクリア処理を行う第２の
   ゼロクリア実行手段とを備えていることを特徴とする請
   求項１に記載のメモリ装置。
4. 【請求項４】 メモリ領域は複数のＤＲＡＭモジュール
   に分割されていて、 リフレッシュ管理手段により、リフレッシュ動作および
   リフレッシュ動作に代えて行うゼロクリア処理を前記Ｄ
   ＲＡＭモジュール単位に行うものであることを特徴とす
   る請求項１、２、３のいずれかに記載のメモリ装置。
5. 【請求項５】 リフレッシュ管理手段により、リフレッ
   シュ動作をＣＡＳビフォアＲＡＳリフレッシュサイクル
   により行うものであることを特徴とする請求項４に記載
   のメモリ装置。
6. 【請求項６】 リフレッシュ管理手段は、 アドレス空間を示す制御信号であってＤＲＡＭと連絡し
   ているバス上にメモリアドレスとは別に用意されている
   ものによりゼロクリア要求を判断するゼロクリア要求判
   断手段を備えていることを特徴とする請求項１、２、
   ３、４、５のいずれかに記載のメモリ装置。
7. 【請求項７】 リフレッシュ管理手段は、 リフレッシュ動作に代えて行うゼロクリア処理を系外か
   らの信号に基づいて選択的に行う選択手段を備えている
   ことを特徴とする請求項１、２、３、４、５、６のいず
   れかに記載のメモリ装置。
8. 【請求項８】 リフレッシュ管理手段は、 ゼロクリア処理後の経時をカウントするタイマを備え、 このカウントによりゼロクリア要求から一定期間内にリ
   フレッシュリクエスト信号が発生した場合に限りリフレ
   ッシュ動作を省略するものであることを特徴とする請求
   項１、２、３、４、５、６、７のいずれかに記載のメモ
   リ装置。
9. 【請求項９】 リフレッシュ管理手段は、 ゼロクリア要求からカウントする一定期間の大きさを調
   節する期間設定手段を備えていることを特徴とする請求
   項８に記載のメモリ装置。