JPH10308511A - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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Abstract
(57)【要約】
【課題】 溝ゲート型パワーＭＯＳＦＥＴにおいて、溝
側面に炭化珪素薄膜を形成し、高耐圧、低オン抵抗、ゲ
ート閾値電圧が低い構造を得る。 【解決手段】 溝７の側面にｎ型薄膜半導体層８が形成
されてなるＭＯＳＦＥＴであって、逆バイアス電圧印加
時に、ｎ型薄膜半導体層８がパンチスルーするよりも先
に、ｎ- 型エピタキシャル層２とｐ型エピタキシャル層
３との間のｐｎ接合がアバランシェブレークダウンする
ようにした。具体的には、ゲート電極層１０にｐ型のポ
リシリコンを用いた場合、ｎ型薄膜半導体層８の膜厚Ｘ
（μｍ）と不純物濃度Ｎ（ｃｍ-3）を、目的とする耐圧
Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．６）＋
０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定
し、ゲート電極層１０にｎ型のポリシリコンを用いた場
合、Ｙ＜−１００００｛（Ｘ−０．６）＋０．３（ｌｏ
ｇＮ−１５）｝の関係を満たすように設定した。
側面に炭化珪素薄膜を形成し、高耐圧、低オン抵抗、ゲ
ート閾値電圧が低い構造を得る。 【解決手段】 溝７の側面にｎ型薄膜半導体層８が形成
されてなるＭＯＳＦＥＴであって、逆バイアス電圧印加
時に、ｎ型薄膜半導体層８がパンチスルーするよりも先
に、ｎ- 型エピタキシャル層２とｐ型エピタキシャル層
３との間のｐｎ接合がアバランシェブレークダウンする
ようにした。具体的には、ゲート電極層１０にｐ型のポ
リシリコンを用いた場合、ｎ型薄膜半導体層８の膜厚Ｘ
（μｍ）と不純物濃度Ｎ（ｃｍ-3）を、目的とする耐圧
Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．６）＋
０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定
し、ゲート電極層１０にｎ型のポリシリコンを用いた場
合、Ｙ＜−１００００｛（Ｘ−０．６）＋０．３（ｌｏ
ｇＮ−１５）｝の関係を満たすように設定した。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置に関し、炭化珪素半導体装置として、例えば、絶縁ゲ
ート型電界効果トランジスタ、とりわけ大電力用の縦型
ＭＯＳＦＥＴ等として用いることができるものである。
置に関し、炭化珪素半導体装置として、例えば、絶縁ゲ
ート型電界効果トランジスタ、とりわけ大電力用の縦型
ＭＯＳＦＥＴ等として用いることができるものである。
【０００２】
【従来の技術】従来、炭化珪素半導体装置として、低オ
ン抵抗、高耐圧に優れた溝ゲート型パワーＭＯＳＦＥＴ
が提案されている（特開平７−３２６７５５号公報、あ
るいは特開平８−７０１２４号公報）。この溝ゲート型
パワーＭＯＳＦＥＴは、図１７に示すように、ｎ+ 型の
単結晶炭化珪素（ＳｉＣ）半導体基板１とｎ- 型エピタ
キシャル層２とｐ型エピタキシャル層３により六方晶系
の単結晶炭化珪素よりなる半導体基板４が構成されてお
り、その上面（主表面）を略（０００１−）カーボン面
としている。
ン抵抗、高耐圧に優れた溝ゲート型パワーＭＯＳＦＥＴ
が提案されている（特開平７−３２６７５５号公報、あ
るいは特開平８−７０１２４号公報）。この溝ゲート型
パワーＭＯＳＦＥＴは、図１７に示すように、ｎ+ 型の
単結晶炭化珪素（ＳｉＣ）半導体基板１とｎ- 型エピタ
キシャル層２とｐ型エピタキシャル層３により六方晶系
の単結晶炭化珪素よりなる半導体基板４が構成されてお
り、その上面（主表面）を略（０００１−）カーボン面
としている。
【０００３】ｐ型エピタキシャル層３の表層部の所定領
域には、ｎ+ 型ソース領域５が形成されており、ｎ+ 型
ソース領域５の所定位置には溝（トレンチ）７が形成さ
れている。この溝７は、ｎ+ 型ソース領域５とｐ型エピ
タキシャル層３を貫通してｎ - 型エピタキシャル層２に
達し、ｐ型エピタキシャル層３の表面に垂直な側面７ａ
およびｐ型エピタキシャル層３の表面に平行な底面７ｂ
を有する。
域には、ｎ+ 型ソース領域５が形成されており、ｎ+ 型
ソース領域５の所定位置には溝（トレンチ）７が形成さ
れている。この溝７は、ｎ+ 型ソース領域５とｐ型エピ
タキシャル層３を貫通してｎ - 型エピタキシャル層２に
達し、ｐ型エピタキシャル層３の表面に垂直な側面７ａ
およびｐ型エピタキシャル層３の表面に平行な底面７ｂ
を有する。
【０００４】溝７の内部には、ゲート絶縁膜（ゲート酸
化膜）９が形成され、このゲート酸化膜９内にはゲート
電極層１０が充填されている。ゲート電極層１０上に
は、層間絶縁膜１１が配置されている。さらに、層間絶
縁膜１１上を含めたｎ+ 型ソース領域５の表面およびｐ
型エピタキシャル層３の表面には、ソース電極層１２が
形成され、このソース電極層１２はｎ+ 型ソース領域５
とｐ型エピタキシャル層３に共に接している。また、ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板４の裏
面）には、ドレイン電極層１３が形成されている。
化膜）９が形成され、このゲート酸化膜９内にはゲート
電極層１０が充填されている。ゲート電極層１０上に
は、層間絶縁膜１１が配置されている。さらに、層間絶
縁膜１１上を含めたｎ+ 型ソース領域５の表面およびｐ
型エピタキシャル層３の表面には、ソース電極層１２が
形成され、このソース電極層１２はｎ+ 型ソース領域５
とｐ型エピタキシャル層３に共に接している。また、ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板４の裏
面）には、ドレイン電極層１３が形成されている。
【０００５】なお、ゲート電極層１０に正電圧を印加す
ることで、溝７の側面７ａでのｐ型エピタキシャル層３
の表面がチャネルとなって、ソース電極層１２とドレイ
ン電極層１３の間に電流が流れる。
ることで、溝７の側面７ａでのｐ型エピタキシャル層３
の表面がチャネルとなって、ソース電極層１２とドレイ
ン電極層１３の間に電流が流れる。
【０００６】
【発明が解決しようとする課題】上述した溝ゲート型パ
ワーＭＯＳＦＥＴにおけるソース・ドレイン間耐圧は、
ｐ型エピタキシャル層３とｎ- 型エピタキシャル層２の
ｐｎ接合のアバランシェブレークダウンの起きる条件
と、ｐ型エピタキシャル層３が全域空乏化してパンチス
ルーが生じる条件で決定される。パンチスルーでは、ｐ
型エピタキシャル層の膜厚のばらつきにより耐圧が変化
し、所定の耐圧を得ることが難しいため、アバランシェ
ブレークダウンを起こさせることが必要である。パンチ
スルーを防止し、かつアバランシェブレークダウンを起
こさせるためには、ｐ型エピタキシャル層３の不純物濃
度を十分高くし、ｎ+ 型ソース領域５とｎ- 型エピタキ
シャル層２に挟まれた領域の厚さａを十分厚くする必要
がある。
ワーＭＯＳＦＥＴにおけるソース・ドレイン間耐圧は、
ｐ型エピタキシャル層３とｎ- 型エピタキシャル層２の
ｐｎ接合のアバランシェブレークダウンの起きる条件
と、ｐ型エピタキシャル層３が全域空乏化してパンチス
ルーが生じる条件で決定される。パンチスルーでは、ｐ
型エピタキシャル層の膜厚のばらつきにより耐圧が変化
し、所定の耐圧を得ることが難しいため、アバランシェ
ブレークダウンを起こさせることが必要である。パンチ
スルーを防止し、かつアバランシェブレークダウンを起
こさせるためには、ｐ型エピタキシャル層３の不純物濃
度を十分高くし、ｎ+ 型ソース領域５とｎ- 型エピタキ
シャル層２に挟まれた領域の厚さａを十分厚くする必要
がある。
【０００７】しかしながら、ｐ型エピタキシャル層３の
不純物濃度を高くすると、ゲート閾値電圧が高くなり、
また不純物散乱の増大によりチャネル移動度が低下し、
オン抵抗が大きくなる。また、厚さａを大きくすると、
チャネル長が長くなり、オン抵抗が大きくなるという課
題がある。そこで、本出願人は、図１８に示すように、
溝７の側面７ａにおいて、ｎ+ 型ソース領域５、ｐ型エ
ピタキシャル層３、およびｎ- 型エピタキシャル層２の
表面に、ｎ型の炭化珪素の薄膜半導体層８をエピタキシ
ャル成長法により形成した半導体装置を提案した（特願
平７−２２９４８７号）。
不純物濃度を高くすると、ゲート閾値電圧が高くなり、
また不純物散乱の増大によりチャネル移動度が低下し、
オン抵抗が大きくなる。また、厚さａを大きくすると、
チャネル長が長くなり、オン抵抗が大きくなるという課
題がある。そこで、本出願人は、図１８に示すように、
溝７の側面７ａにおいて、ｎ+ 型ソース領域５、ｐ型エ
ピタキシャル層３、およびｎ- 型エピタキシャル層２の
表面に、ｎ型の炭化珪素の薄膜半導体層８をエピタキシ
ャル成長法により形成した半導体装置を提案した（特願
平７−２２９４８７号）。
【０００８】この図１８に示す半導体装置においては、
ｎ型薄膜半導体層８をチャネル形成領域とし、ゲート電
極層１０に電圧を印加してゲート酸化膜９に電界を加え
ることにより、ｎ型薄膜半導体層８に蓄積型チャネルを
誘起させて、ソース電極層１２とドレイン電極層１３の
間に電流を流すようにしている。このように、ＭＯＳＦ
ＥＴの動作モードを、チャネル形成層の導電型を反転さ
せることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させチャネルを誘起する反転モードの
ＭＯＳＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを
動作させることができる。
ｎ型薄膜半導体層８をチャネル形成領域とし、ゲート電
極層１０に電圧を印加してゲート酸化膜９に電界を加え
ることにより、ｎ型薄膜半導体層８に蓄積型チャネルを
誘起させて、ソース電極層１２とドレイン電極層１３の
間に電流を流すようにしている。このように、ＭＯＳＦ
ＥＴの動作モードを、チャネル形成層の導電型を反転さ
せることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させチャネルを誘起する反転モードの
ＭＯＳＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを
動作させることができる。
【０００９】また、ｐ型エピタキシャル層３の不純物濃
度とチャネルが形成されるｎ型薄膜半導体層８の不純物
濃度を独立に制御することができるため、ｐ型エピタキ
シャル層３の不純物濃度を高くし、ｎ+ 型ソース領域５
とｎ- 型エピタキシャル層２に挟まれた厚さａを小さく
することにより、チャネル長を短くすることができ、高
耐圧で、かつオン抵抗を低くすることができる。
度とチャネルが形成されるｎ型薄膜半導体層８の不純物
濃度を独立に制御することができるため、ｐ型エピタキ
シャル層３の不純物濃度を高くし、ｎ+ 型ソース領域５
とｎ- 型エピタキシャル層２に挟まれた厚さａを小さく
することにより、チャネル長を短くすることができ、高
耐圧で、かつオン抵抗を低くすることができる。
【００１０】また、チャネルが形成されるｎ型薄膜半導
体層８の不純物濃度を低くすることにより、ゲート閾値
電圧を低くしたりキャリアが流れるときの不純物散乱の
影響を小さくすることができるため、チャネル移動度を
大きくすることができ、さらにオン抵抗を小さくし電力
損失を小さくすることができる。従って、図１８に示す
溝ゲート型パワーＭＯＳＦＥＴによれば、高耐圧、低電
力損失で、ゲート閾値電圧が低い炭化珪素半導体装置を
得ることができる。
体層８の不純物濃度を低くすることにより、ゲート閾値
電圧を低くしたりキャリアが流れるときの不純物散乱の
影響を小さくすることができるため、チャネル移動度を
大きくすることができ、さらにオン抵抗を小さくし電力
損失を小さくすることができる。従って、図１８に示す
溝ゲート型パワーＭＯＳＦＥＴによれば、高耐圧、低電
力損失で、ゲート閾値電圧が低い炭化珪素半導体装置を
得ることができる。
【００１１】しかしながら、先に提案した図１８に示す
溝ゲート型パワーＭＯＳＦＥＴにおいては、ｎ型薄膜半
導体層８の構造パラメータである膜厚、不純物濃度と、
ゲート電極１２の構成材料の導電型との関係については
検討されておらず、それらの関係によっては、所望のソ
ース・ドレイン間耐圧が得られない可能性がある。そこ
で、本発明は、溝側面に炭化珪素薄膜を形成した場合に
おいて、所望の高耐圧が得られるようにすることを目的
とする。
溝ゲート型パワーＭＯＳＦＥＴにおいては、ｎ型薄膜半
導体層８の構造パラメータである膜厚、不純物濃度と、
ゲート電極１２の構成材料の導電型との関係については
検討されておらず、それらの関係によっては、所望のソ
ース・ドレイン間耐圧が得られない可能性がある。そこ
で、本発明は、溝側面に炭化珪素薄膜を形成した場合に
おいて、所望の高耐圧が得られるようにすることを目的
とする。
【００１２】
【課題を解決するための手段】ｎ型薄膜半導体層８の耐
圧は、ｐ型エピタキシャル層３とｎ型薄膜半導体層８の
ｐｎ接合の静電ポテンシャル差により生じる空乏層の拡
がりと、ゲート電極層１０の構成材料とＳｉＣの仕事関
数差により生じる空乏層の拡がりの両方を利用して制御
することができる。すなわち、それらの空乏層の拡がり
により、ｎ型薄膜半導体層８の全域を空乏化し、ソース
・ドレイン間のｎ型薄膜半導体層８に電位障壁を形成
し、ｎ型薄膜半導体層８に耐圧を持たせる。
圧は、ｐ型エピタキシャル層３とｎ型薄膜半導体層８の
ｐｎ接合の静電ポテンシャル差により生じる空乏層の拡
がりと、ゲート電極層１０の構成材料とＳｉＣの仕事関
数差により生じる空乏層の拡がりの両方を利用して制御
することができる。すなわち、それらの空乏層の拡がり
により、ｎ型薄膜半導体層８の全域を空乏化し、ソース
・ドレイン間のｎ型薄膜半導体層８に電位障壁を形成
し、ｎ型薄膜半導体層８に耐圧を持たせる。
【００１３】このソース・ドレイン間の薄膜部の電位障
壁の大きさは、原理的にｎ型薄膜半導体層８の膜厚、不
純物濃度、耐圧、ゲート電極層１０の構成材料の導電型
によって変動する。従って、耐圧変動を抑制するために
は、ｐ型エピタキシャル層３とｎ- 型エピタキシャル層
２で決まる耐圧より高めにｎ型薄膜半導体層８の耐圧を
設定する必要がある。
壁の大きさは、原理的にｎ型薄膜半導体層８の膜厚、不
純物濃度、耐圧、ゲート電極層１０の構成材料の導電型
によって変動する。従って、耐圧変動を抑制するために
は、ｐ型エピタキシャル層３とｎ- 型エピタキシャル層
２で決まる耐圧より高めにｎ型薄膜半導体層８の耐圧を
設定する必要がある。
【００１４】そこで、その条件を見い出すため、図１９
に示すシュミレーションモデルを設定し、デバイスシュ
ミュレータとしてＭＥＤＩＣＩ（ＴＭＡ社製）を用いて
計算を行った。このシュミレーションモデルにおいて
は、ゲート酸化膜９の溝の側面の膜厚を６０ｎｍとし、
ｐ型エピタキシャル層３の不純物濃度、接合深さ、およ
びｎ- 型エピタキシャル層２の不純物濃度、接合深さ
を、ｐ型エピタキシャル層３とｎ-型エピタキシャル層
２により構成されるボディダイオードの耐圧が１０００
Ｖになるように設定した。また、ＳｉＣの誘電率を１
０．０、電子親和力を４．３ｅＶ、バンドギャップを
２．９Ｖとし、ドレイン電流を５×１０-10 Ａ、温度Ｔ
を６２３Ｋとした。
に示すシュミレーションモデルを設定し、デバイスシュ
ミュレータとしてＭＥＤＩＣＩ（ＴＭＡ社製）を用いて
計算を行った。このシュミレーションモデルにおいて
は、ゲート酸化膜９の溝の側面の膜厚を６０ｎｍとし、
ｐ型エピタキシャル層３の不純物濃度、接合深さ、およ
びｎ- 型エピタキシャル層２の不純物濃度、接合深さ
を、ｐ型エピタキシャル層３とｎ-型エピタキシャル層
２により構成されるボディダイオードの耐圧が１０００
Ｖになるように設定した。また、ＳｉＣの誘電率を１
０．０、電子親和力を４．３ｅＶ、バンドギャップを
２．９Ｖとし、ドレイン電流を５×１０-10 Ａ、温度Ｔ
を６２３Ｋとした。
【００１５】図２０、図２１に不純物濃度をパラメータ
としてｎ型薄膜半導体層８の膜厚を変化させた場合の耐
圧の計算結果を示す。図２０は、ゲート電極層１０にｐ
型のポリシリコンを用いた場合、図２１は、ゲート電極
層１０にｎ型のポリシリコンを用いた場合を示してお
り、図中の○、△、□は不純物濃度を示している。ｎ型
薄膜半導体層８の膜厚変化に対して耐圧が一定となる部
分は、前述のボディダイオードの耐圧が１０００Ｖに固
定されている場合である。また、ｎ型薄膜半導体層８の
膜厚増加とともに耐圧が急激に減少する部分において
は、ｎ型薄膜半導体層８のパンチスルーにより耐圧が決
定されている。なお、耐圧が１０００Ｖに固定されてい
る部分は、ｎ型薄膜半導体層８がパンチスルーを起こす
よりも先に、ｎ- 型エピタキシャル層２とｐ型エピタキ
シャル層３との間のｐｎ接合がアバランシェブレークダ
ウンするようになっている。
としてｎ型薄膜半導体層８の膜厚を変化させた場合の耐
圧の計算結果を示す。図２０は、ゲート電極層１０にｐ
型のポリシリコンを用いた場合、図２１は、ゲート電極
層１０にｎ型のポリシリコンを用いた場合を示してお
り、図中の○、△、□は不純物濃度を示している。ｎ型
薄膜半導体層８の膜厚変化に対して耐圧が一定となる部
分は、前述のボディダイオードの耐圧が１０００Ｖに固
定されている場合である。また、ｎ型薄膜半導体層８の
膜厚増加とともに耐圧が急激に減少する部分において
は、ｎ型薄膜半導体層８のパンチスルーにより耐圧が決
定されている。なお、耐圧が１０００Ｖに固定されてい
る部分は、ｎ型薄膜半導体層８がパンチスルーを起こす
よりも先に、ｎ- 型エピタキシャル層２とｐ型エピタキ
シャル層３との間のｐｎ接合がアバランシェブレークダ
ウンするようになっている。
【００１６】ゲート電極層１０にｐ型のポリシリコンを
用いた場合には、図２０から、ｎ型薄膜半導体層８の膜
厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）と耐圧Ｙ（Ｖ）
は、Ｙ＝−１００００｛（Ｘ−０．８）＋０．３（ｌｏ
ｇＮ−１５）｝の関係を満たすところで、耐圧が急激に
減少し始める。また、ゲート電極層１０にｎ型のポリシ
リコンを用いた場合には、図２１から、ｎ型薄膜半導体
層８の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）と耐圧
Ｙ（Ｖ）は、Ｙ＝−１００００｛（Ｘ−０．６）＋０．
３（ｌｏｇＮ−１５）｝の関係を満たすところで、耐圧
が急激に減少し始める。
用いた場合には、図２０から、ｎ型薄膜半導体層８の膜
厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）と耐圧Ｙ（Ｖ）
は、Ｙ＝−１００００｛（Ｘ−０．８）＋０．３（ｌｏ
ｇＮ−１５）｝の関係を満たすところで、耐圧が急激に
減少し始める。また、ゲート電極層１０にｎ型のポリシ
リコンを用いた場合には、図２１から、ｎ型薄膜半導体
層８の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）と耐圧
Ｙ（Ｖ）は、Ｙ＝−１００００｛（Ｘ−０．６）＋０．
３（ｌｏｇＮ−１５）｝の関係を満たすところで、耐圧
が急激に減少し始める。
【００１７】従って、上記した関係を基に、ｎ型薄膜半
導体層８の膜厚と不純物濃度を設定すれば、目的とする
耐圧を得ることができる。本発明は上記検討を基になさ
れたもので、請求項１に記載の発明においては、逆バイ
アス電圧印加時に、第２の半導体層がパンチスルーを起
こすよりも先に、高抵抗半導体層と第１の半導体層との
間のｐｎ接合がアバランシェブレークダウンするように
したことを特徴としている。このような関係にすること
により、目的とする高耐圧を得ることができる。
導体層８の膜厚と不純物濃度を設定すれば、目的とする
耐圧を得ることができる。本発明は上記検討を基になさ
れたもので、請求項１に記載の発明においては、逆バイ
アス電圧印加時に、第２の半導体層がパンチスルーを起
こすよりも先に、高抵抗半導体層と第１の半導体層との
間のｐｎ接合がアバランシェブレークダウンするように
したことを特徴としている。このような関係にすること
により、目的とする高耐圧を得ることができる。
【００１８】請求項２に記載の発明においては、ゲート
電極層を第２導電型として、第２の半導体層の膜厚Ｘ
（μｍ）と不純物濃度Ｎ（ｃｍ-3）が、耐圧Ｙ（Ｖ）に
対し、Ｙ＜−１００００｛（Ｘ−０．８）＋０．３（ｌ
ｏｇＮ−１５）｝の関係を満たすように設定されている
ことを特徴としている。また、請求項３に記載の発明に
おいては、ゲート電極層を第１導電型として、第２の半
導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）が、
耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．
６）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすよう
に設定されていることを特徴としている。このような関
係を満たすように、第２の半導体層の膜厚、不純物濃度
Ｎ（ｃｍ-3）を設定することにより、目的とする高耐圧
を得ることができる。
電極層を第２導電型として、第２の半導体層の膜厚Ｘ
（μｍ）と不純物濃度Ｎ（ｃｍ-3）が、耐圧Ｙ（Ｖ）に
対し、Ｙ＜−１００００｛（Ｘ−０．８）＋０．３（ｌ
ｏｇＮ−１５）｝の関係を満たすように設定されている
ことを特徴としている。また、請求項３に記載の発明に
おいては、ゲート電極層を第１導電型として、第２の半
導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）が、
耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．
６）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすよう
に設定されていることを特徴としている。このような関
係を満たすように、第２の半導体層の膜厚、不純物濃度
Ｎ（ｃｍ-3）を設定することにより、目的とする高耐圧
を得ることができる。
【００１９】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本実施形態におけるｎチャ
ネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パワ
ーＭＯＳＦＥＴ）を示す。低抵抗半導体層としてのｎ+
型炭化珪素半導体基板１は、六方晶炭化珪素が用いられ
ている。このｎ+ 型炭化珪素半導体基板１上に、高抵抗
半導体層としてのｎ- 型炭化珪素半導体層（ｎ- 型エピ
タキシャル層）２と第１の半導体層としてのｐ型炭化珪
素半導体層（ｐ型エピタキシャル層）３が順次積層され
ている。このように、ｎ+ 型炭化珪素半導体基板１とｎ
- 型エピタキシャル層２とｐ型エピタキシャル層３とか
ら単結晶炭化珪素よりなる半導体基板４が構成されてお
り、その上面を略（０００１−）カーボン面としてい
る。
について説明する。図１に、本実施形態におけるｎチャ
ネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パワ
ーＭＯＳＦＥＴ）を示す。低抵抗半導体層としてのｎ+
型炭化珪素半導体基板１は、六方晶炭化珪素が用いられ
ている。このｎ+ 型炭化珪素半導体基板１上に、高抵抗
半導体層としてのｎ- 型炭化珪素半導体層（ｎ- 型エピ
タキシャル層）２と第１の半導体層としてのｐ型炭化珪
素半導体層（ｐ型エピタキシャル層）３が順次積層され
ている。このように、ｎ+ 型炭化珪素半導体基板１とｎ
- 型エピタキシャル層２とｐ型エピタキシャル層３とか
ら単結晶炭化珪素よりなる半導体基板４が構成されてお
り、その上面を略（０００１−）カーボン面としてい
る。
【００２０】ｐ型エピタキシャル層３内の表層部におけ
る所定領域には、半導体領域としてのｎ+ 型ソース領域
５が形成されている。さらに、ｐ型エピタキシャル層３
内の表層部におけるｎ+ 型ソース領域５の外周側の所定
領域には、低抵抗ｐ型炭化珪素領域６が形成されてい
る。また、ｎ+ 型ソース領域５の所定領域に溝７が形成
され、この溝７は、ｎ+ 型ソース領域５とｐ型エピタキ
シャル層３を貫通しｎ- 型エピタキシャル層２に達して
いる。溝７は半導体基板４の表面に垂直な側面７ａおよ
び半導体基板４の表面に平行な底面７ｂを有する。
る所定領域には、半導体領域としてのｎ+ 型ソース領域
５が形成されている。さらに、ｐ型エピタキシャル層３
内の表層部におけるｎ+ 型ソース領域５の外周側の所定
領域には、低抵抗ｐ型炭化珪素領域６が形成されてい
る。また、ｎ+ 型ソース領域５の所定領域に溝７が形成
され、この溝７は、ｎ+ 型ソース領域５とｐ型エピタキ
シャル層３を貫通しｎ- 型エピタキシャル層２に達して
いる。溝７は半導体基板４の表面に垂直な側面７ａおよ
び半導体基板４の表面に平行な底面７ｂを有する。
【００２１】また、溝７の側面７ａは略［１１−００］
方向に延設されている。この場合、［１１−００］方向
は、＜１１−００＞、＜１０１−０＞、＜０１１−０
＞、＜１−１００＞、＜１０１−０＞、＜０１１０−＞
の６つの方向を総称したものであり、溝７の側面７ａ
は、略［１１−００］方向に対して平行である複数の面
から構成される。
方向に延設されている。この場合、［１１−００］方向
は、＜１１−００＞、＜１０１−０＞、＜０１１−０
＞、＜１−１００＞、＜１０１−０＞、＜０１１０−＞
の６つの方向を総称したものであり、溝７の側面７ａ
は、略［１１−００］方向に対して平行である複数の面
から構成される。
【００２２】また、溝７の側面７ａの平面形状は、各内
角が略等しい六角形となっている。つまり、図２の半導
体基板４の平面図に示すように、六角形の６つの辺Ｓ
１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６において、辺Ｓ１と
Ｓ２となす角度（内角）、辺Ｓ２とＳ３となす角度（内
角）、辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５
となす角度（内角）、辺Ｓ５とＳ６となす角度（内
角）、辺Ｓ６とＳ１となす角度（内角）は略１２０゜と
なっている。
角が略等しい六角形となっている。つまり、図２の半導
体基板４の平面図に示すように、六角形の６つの辺Ｓ
１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６において、辺Ｓ１と
Ｓ２となす角度（内角）、辺Ｓ２とＳ３となす角度（内
角）、辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５
となす角度（内角）、辺Ｓ５とＳ６となす角度（内
角）、辺Ｓ６とＳ１となす角度（内角）は略１２０゜と
なっている。
【００２３】図１の溝７の側面７ａにおけるｎ+ 型ソー
ス領域５とｐ型エピタキシャル層３とｎ- 型エピタキシ
ャル層２の表面には、ｎ型の炭化珪素の薄膜半導体層
（第２の半導体層）８が延設されている。ｎ型薄膜半導
体層８は、厚さがおよそ１０００〜５０００Å程度の薄
膜よりなり、ｎ型薄膜半導体層８の結晶型は、ｐ型エピ
タキシャル層３の結晶型と同じであり、例えば、６Ｈ−
ＳｉＣとなっている。この他にも４Ｈ−ＳｉＣであった
り、３Ｃ−ＳｉＣであってもよい。また、ｎ型薄膜半導
体層８の不純物濃度は、ｎ+ 型炭化珪素半導体基板１お
よびｎ+ 型ソース領域５の不純物濃度より低くなってい
る。
ス領域５とｐ型エピタキシャル層３とｎ- 型エピタキシ
ャル層２の表面には、ｎ型の炭化珪素の薄膜半導体層
（第２の半導体層）８が延設されている。ｎ型薄膜半導
体層８は、厚さがおよそ１０００〜５０００Å程度の薄
膜よりなり、ｎ型薄膜半導体層８の結晶型は、ｐ型エピ
タキシャル層３の結晶型と同じであり、例えば、６Ｈ−
ＳｉＣとなっている。この他にも４Ｈ−ＳｉＣであった
り、３Ｃ−ＳｉＣであってもよい。また、ｎ型薄膜半導
体層８の不純物濃度は、ｎ+ 型炭化珪素半導体基板１お
よびｎ+ 型ソース領域５の不純物濃度より低くなってい
る。
【００２４】さらに、溝７内でのｎ型薄膜半導体層８の
表面と溝７の底面７ｂにはゲート酸化膜９が形成されて
いる。溝７内におけるゲート酸化膜９の内側には、ゲー
ト電極層１０が充填されている。ゲート電極層１０は層
間絶縁膜１１にて覆われている。ｎ+ 型ソース領域５の
表面および低抵抗ｐ型炭化珪素領域６の表面には第１の
電極層としてのソース電極層１２が形成されている。ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板４の裏
面）には、第２の電極層としてのドレイン電極層１３が
形成されている。
表面と溝７の底面７ｂにはゲート酸化膜９が形成されて
いる。溝７内におけるゲート酸化膜９の内側には、ゲー
ト電極層１０が充填されている。ゲート電極層１０は層
間絶縁膜１１にて覆われている。ｎ+ 型ソース領域５の
表面および低抵抗ｐ型炭化珪素領域６の表面には第１の
電極層としてのソース電極層１２が形成されている。ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板４の裏
面）には、第２の電極層としてのドレイン電極層１３が
形成されている。
【００２５】この溝ゲート型パワーＭＯＳＦＥＴの動作
としては、ゲート電極１０に正の電極を印加することに
より、薄膜半導体層８に蓄積型チャネルを誘起させ、ソ
ース電極層１２とドレイン電極層１３との間にキャリア
が流れる。つまり、薄膜半導体層８がチャネル形成領域
となる。このように、ＭＯＳＦＥＴ動作モードとしてチ
ャネルを誘起させる蓄積モードとすることで、導電型を
反転させてチャネルを誘起する反転モードのＭＯＳＦＥ
Ｔに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させる
ことができるとともに、チャネル移動度を大きくするこ
とができ、低電力損失でゲート閾値電圧が低くなる。ま
た、ゲート電圧無印加時のソース・ドレイン電流制御
は、ｐ型エピタキシャル層３（ボディー層）と薄膜半導
体層８（チャネル形成層）により形成されるｐｎ接合の
空乏層の拡がりにより行う。ノーマリオフ特性は薄膜半
導体層８を完全に空乏化することで達成することができ
る。
としては、ゲート電極１０に正の電極を印加することに
より、薄膜半導体層８に蓄積型チャネルを誘起させ、ソ
ース電極層１２とドレイン電極層１３との間にキャリア
が流れる。つまり、薄膜半導体層８がチャネル形成領域
となる。このように、ＭＯＳＦＥＴ動作モードとしてチ
ャネルを誘起させる蓄積モードとすることで、導電型を
反転させてチャネルを誘起する反転モードのＭＯＳＦＥ
Ｔに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させる
ことができるとともに、チャネル移動度を大きくするこ
とができ、低電力損失でゲート閾値電圧が低くなる。ま
た、ゲート電圧無印加時のソース・ドレイン電流制御
は、ｐ型エピタキシャル層３（ボディー層）と薄膜半導
体層８（チャネル形成層）により形成されるｐｎ接合の
空乏層の拡がりにより行う。ノーマリオフ特性は薄膜半
導体層８を完全に空乏化することで達成することができ
る。
【００２６】さらに、ｐ型エピタキシャル層３（ボディ
ー層）とｎ- 型エピタキシャル層２（ドリフト層）はｐ
ｎ接合を形成するため、素子の耐圧はソース電極に固定
されたｐ型エピタキシャル層３とｎ- 型エピタキシャル
層２との間のｐｎ接合のアバランシェブレークダウンで
決まるように設計できるため、破壊耐量を大きくでき
る。つまり、ソースに対しドレイン側に大きな正の電圧
（例えばノイズや誘導性負荷をスイッチングした際に生
じる逆起電圧）が印加された際、すなわちソース−ドレ
イン間におけるｐｎ接合に逆バイアス電圧が印加された
際に、ｎ- 型エピタキシャル層２とｐ型エピタキシャル
層３との間の薄膜半導体層８がドレイン側の高電圧によ
ってパンチスルーするより先に、ｎ- 型エピタキシャル
層２とｐ型エピタキシャル層３との間のｐｎ接合の方
が、上述したパンチスルーが生じる電圧より低い電圧に
てアバランシェブレークダウンを起こすようにすればよ
い。
ー層）とｎ- 型エピタキシャル層２（ドリフト層）はｐ
ｎ接合を形成するため、素子の耐圧はソース電極に固定
されたｐ型エピタキシャル層３とｎ- 型エピタキシャル
層２との間のｐｎ接合のアバランシェブレークダウンで
決まるように設計できるため、破壊耐量を大きくでき
る。つまり、ソースに対しドレイン側に大きな正の電圧
（例えばノイズや誘導性負荷をスイッチングした際に生
じる逆起電圧）が印加された際、すなわちソース−ドレ
イン間におけるｐｎ接合に逆バイアス電圧が印加された
際に、ｎ- 型エピタキシャル層２とｐ型エピタキシャル
層３との間の薄膜半導体層８がドレイン側の高電圧によ
ってパンチスルーするより先に、ｎ- 型エピタキシャル
層２とｐ型エピタキシャル層３との間のｐｎ接合の方
が、上述したパンチスルーが生じる電圧より低い電圧に
てアバランシェブレークダウンを起こすようにすればよ
い。
【００２７】図２０、２１に示すグラフにおいては耐圧
が急激に変化する領域が薄膜半導体層８のパンチスルー
によって決定される耐圧を示し、耐圧が１０００Ｖにて
示される領域は薄膜半導体層８がパンチスルーを起こす
電圧よりも上述したアバランシェブレークダウンを起こ
す電圧の方が低いこと意味する。２つの図からｎ- 型エ
ピタキシャル層２とｐ型エピタキシャル層３との間のｐ
ｎ接合のアバランシェブレークダウンにてＳｉＣパワー
ＭＯＳＦＥＴの耐圧を決定するためには薄膜半導体層８
の不純物濃度が濃いほどその膜厚を薄くする必要があ
る。
が急激に変化する領域が薄膜半導体層８のパンチスルー
によって決定される耐圧を示し、耐圧が１０００Ｖにて
示される領域は薄膜半導体層８がパンチスルーを起こす
電圧よりも上述したアバランシェブレークダウンを起こ
す電圧の方が低いこと意味する。２つの図からｎ- 型エ
ピタキシャル層２とｐ型エピタキシャル層３との間のｐ
ｎ接合のアバランシェブレークダウンにてＳｉＣパワー
ＭＯＳＦＥＴの耐圧を決定するためには薄膜半導体層８
の不純物濃度が濃いほどその膜厚を薄くする必要があ
る。
【００２８】なお、ＳｉＣパワーＭＯＳＦＥＴの耐圧を
ｎ- 型エピタキシャル層２とｐ型エピタキシャル層３と
の間のｐｎ接合のアバランシェブレークダウンにて決定
するためには、図２０、２１に示されるように薄膜半導
体層８を設定する他に、例えばｎ- 型エピタキシャル層
２とｐ型エピタキシャル層３との不純物濃度を変えるこ
とで達成することが可能である。
ｎ- 型エピタキシャル層２とｐ型エピタキシャル層３と
の間のｐｎ接合のアバランシェブレークダウンにて決定
するためには、図２０、２１に示されるように薄膜半導
体層８を設定する他に、例えばｎ- 型エピタキシャル層
２とｐ型エピタキシャル層３との不純物濃度を変えるこ
とで達成することが可能である。
【００２９】また、ｐ型エピタキシャル層３の不純物濃
度と薄膜半導体層８の不純物濃度とを独立に制御するこ
とで、高耐圧、低電力損失でゲート閾値電圧が低いＭＯ
ＳＦＥＴとなる。特に、チャネルを形成する薄膜半導体
層８の不純物濃度を低くすることで、キャリアが流れる
時の不純物散乱の影響が小さくなり、チャネル移動度を
大きくすることができる。ソース・ドレイン間耐圧は、
ｎ- 型エピタキシャル層２、ｐ型エピタキシャル層３の
不純物濃度およびその膜厚で主に支配されるので、ｐ型
エピタキシャル層３の不純物濃度を上げて、高抵抗半導
体層と半導体領域に挟まれた距離を短くすることがで
き、高耐圧性を維持しながら、チャネル長を短くするこ
とができる。そのため、チャネル抵抗を飛躍的に低減で
き、ソース・ドレイン間のオン抵抗を低減することがで
きる。
度と薄膜半導体層８の不純物濃度とを独立に制御するこ
とで、高耐圧、低電力損失でゲート閾値電圧が低いＭＯ
ＳＦＥＴとなる。特に、チャネルを形成する薄膜半導体
層８の不純物濃度を低くすることで、キャリアが流れる
時の不純物散乱の影響が小さくなり、チャネル移動度を
大きくすることができる。ソース・ドレイン間耐圧は、
ｎ- 型エピタキシャル層２、ｐ型エピタキシャル層３の
不純物濃度およびその膜厚で主に支配されるので、ｐ型
エピタキシャル層３の不純物濃度を上げて、高抵抗半導
体層と半導体領域に挟まれた距離を短くすることがで
き、高耐圧性を維持しながら、チャネル長を短くするこ
とができる。そのため、チャネル抵抗を飛躍的に低減で
き、ソース・ドレイン間のオン抵抗を低減することがで
きる。
【００３０】次に、溝ゲート型パワーＭＯＳＦＥＴの製
造工程を、図３〜図１４を用いて説明する。まず、図３
に示すように、主表面が（０００１−）カーボン面であ
るｎ+ 型炭化珪素半導体基板１を用意し、その表面にｎ
- 型エピタキシャル層２をエピタキシャル成長させ、さ
らにｎ- 型エピタキシャル層２上にｐ型エピタキシャル
層３をエピタキシャル成長させる。このようにして、ｎ
+ 型炭化珪素半導体基板１とｎ- 型エピタキシャル層２
とｐ型エピタキシャル層３とからなる半導体基板４が形
成される。なお、ｎ+ 型炭化珪素半導体基板１の結晶軸
を約３．５°〜８°傾けてｎ- 型エピタキシャル層２、
ｐ型エピタキシャル層３を形成しているため、半導体基
板４の主表面の面方位は、略（０００１−）カーボン面
となる。
造工程を、図３〜図１４を用いて説明する。まず、図３
に示すように、主表面が（０００１−）カーボン面であ
るｎ+ 型炭化珪素半導体基板１を用意し、その表面にｎ
- 型エピタキシャル層２をエピタキシャル成長させ、さ
らにｎ- 型エピタキシャル層２上にｐ型エピタキシャル
層３をエピタキシャル成長させる。このようにして、ｎ
+ 型炭化珪素半導体基板１とｎ- 型エピタキシャル層２
とｐ型エピタキシャル層３とからなる半導体基板４が形
成される。なお、ｎ+ 型炭化珪素半導体基板１の結晶軸
を約３．５°〜８°傾けてｎ- 型エピタキシャル層２、
ｐ型エピタキシャル層３を形成しているため、半導体基
板４の主表面の面方位は、略（０００１−）カーボン面
となる。
【００３１】次に、図４に示すように、ｐ型エピタキシ
ャル層３の表層部の所定領域に、ｎ + 型ソース領域５を
例えば窒素のイオン注入により形成する。さらに、ｐ型
エピタキシャル層３の表層部の別の所定領域に低抵抗ｐ
型炭化珪素領域６を例えばアルミニウムのイオン注入に
より形成する。そして、図５に示すように、ドライエッ
チング法としてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法を用い、ｎ+ 型ソース領域５及びｐ型
エピタキシャル層３をともに貫通してｎ- 型エピタキシ
ャル層２に達する溝７を形成する。この時、溝７の側面
７ａが略［１１−００］方向に平行となるように溝７を
形成する。それゆえ、図２に示すように、上面から見た
溝７の側面７ａの平面形状は、各内角が略等しい六角形
となる。
ャル層３の表層部の所定領域に、ｎ + 型ソース領域５を
例えば窒素のイオン注入により形成する。さらに、ｐ型
エピタキシャル層３の表層部の別の所定領域に低抵抗ｐ
型炭化珪素領域６を例えばアルミニウムのイオン注入に
より形成する。そして、図５に示すように、ドライエッ
チング法としてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法を用い、ｎ+ 型ソース領域５及びｐ型
エピタキシャル層３をともに貫通してｎ- 型エピタキシ
ャル層２に達する溝７を形成する。この時、溝７の側面
７ａが略［１１−００］方向に平行となるように溝７を
形成する。それゆえ、図２に示すように、上面から見た
溝７の側面７ａの平面形状は、各内角が略等しい六角形
となる。
【００３２】さらに、図６に示すように、エピタキシャ
ル成長法により溝７の内壁（側面７ａおよび底面７ｂ）
を含めた半導体基板４の上面にｎ型薄膜半導体層８を形
成する。具体的には、ＣＶＤ法により、６Ｈ−ＳｉＣの
上に６Ｈ−ＳｉＣの薄膜層をホモエピタキシャル成長さ
せ、溝７の内壁におけるｎ+ 型ソース領域５、ｐ型エピ
タキシャル層３およびｎ- 型エピタキシャル層２の表面
に延びるｎ型薄膜半導体層８を形成する。
ル成長法により溝７の内壁（側面７ａおよび底面７ｂ）
を含めた半導体基板４の上面にｎ型薄膜半導体層８を形
成する。具体的には、ＣＶＤ法により、６Ｈ−ＳｉＣの
上に６Ｈ−ＳｉＣの薄膜層をホモエピタキシャル成長さ
せ、溝７の内壁におけるｎ+ 型ソース領域５、ｐ型エピ
タキシャル層３およびｎ- 型エピタキシャル層２の表面
に延びるｎ型薄膜半導体層８を形成する。
【００３３】このとき、エピ成長速度は（０００１−）
カーボン面に比べて、それに垂直な方向では８〜１０倍
以上であるので、ｎ型薄膜半導体層８を溝側面７ａで厚
く溝底面７ｂで薄く形成することができる。また、ここ
で、溝側面７ａのｎ型薄膜半導体層８の膜厚Ｘ（μｍ）
と不純物濃度Ｎ（ｃｍ-3）は、ゲート電極層１０がｐ型
ポリシリコンの場合には、目的とするソース・ドレイン
間耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．
８）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすよう
に設定され、ゲート電極層１０がｎ型ポリシリコンの場
合には、Ｙ＜−１００００｛（Ｘ−０．６）＋０．３
（ｌｏｇＮ−１５）｝の関係を満たすように設定され
る。
カーボン面に比べて、それに垂直な方向では８〜１０倍
以上であるので、ｎ型薄膜半導体層８を溝側面７ａで厚
く溝底面７ｂで薄く形成することができる。また、ここ
で、溝側面７ａのｎ型薄膜半導体層８の膜厚Ｘ（μｍ）
と不純物濃度Ｎ（ｃｍ-3）は、ゲート電極層１０がｐ型
ポリシリコンの場合には、目的とするソース・ドレイン
間耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．
８）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすよう
に設定され、ゲート電極層１０がｎ型ポリシリコンの場
合には、Ｙ＜−１００００｛（Ｘ−０．６）＋０．３
（ｌｏｇＮ−１５）｝の関係を満たすように設定され
る。
【００３４】このｎ型薄膜半導体層８の形成工程におい
て、溝形成工程によって生じた表面凹凸を低減しながら
成長する。よって、チャネル形成面は平坦な面となり、
チャネル移動度が向上する。また、ｎ型薄膜半導体層８
にはＲＩＥ法によるイオン衝撃で生じる結晶欠陥は存在
しないので、移動度の低下を防止することができ、ソー
ス・ドレイン間のオン抵抗を低減することができる。
て、溝形成工程によって生じた表面凹凸を低減しながら
成長する。よって、チャネル形成面は平坦な面となり、
チャネル移動度が向上する。また、ｎ型薄膜半導体層８
にはＲＩＥ法によるイオン衝撃で生じる結晶欠陥は存在
しないので、移動度の低下を防止することができ、ソー
ス・ドレイン間のオン抵抗を低減することができる。
【００３５】引き続き、図７に示すように、熱酸化によ
り半導体基板４およびｎ型薄膜半導体層８の表面と溝７
の底面７ｂに、ゲート酸化膜（熱酸化膜）９を形成す
る。このとき、熱酸化膜は側面７ａで薄く基板表面およ
び溝底面７ｂで厚くなり、半導体基板４表面上および溝
底面７ｂ上にエピ成長で形成された薄膜半導体層８が酸
化膜になる。これは、六方晶炭化珪素の酸化速度が（０
００１−）カーボン面で最も速く（０００１−）カーボ
ン面に垂直な面に比べ約５倍であるからである。このよ
うにして、エピタキシャル成長によるｎ型薄膜半導体層
８のうち半導体基板４表面上および溝底面７ｂの薄膜半
導体層８が熱酸化して溝側面７ａにのみ薄膜半導体層８
が残ることとなる。
り半導体基板４およびｎ型薄膜半導体層８の表面と溝７
の底面７ｂに、ゲート酸化膜（熱酸化膜）９を形成す
る。このとき、熱酸化膜は側面７ａで薄く基板表面およ
び溝底面７ｂで厚くなり、半導体基板４表面上および溝
底面７ｂ上にエピ成長で形成された薄膜半導体層８が酸
化膜になる。これは、六方晶炭化珪素の酸化速度が（０
００１−）カーボン面で最も速く（０００１−）カーボ
ン面に垂直な面に比べ約５倍であるからである。このよ
うにして、エピタキシャル成長によるｎ型薄膜半導体層
８のうち半導体基板４表面上および溝底面７ｂの薄膜半
導体層８が熱酸化して溝側面７ａにのみ薄膜半導体層８
が残ることとなる。
【００３６】このゲート酸化膜９の形成工程において、
前述したようにチャネル形成面は平坦な面となるので、
チャネル形成面に形成されるゲート酸化膜９の膜厚も均
一とすることができる。その結果、完成したＭＯＳＦＥ
Ｔにおいて、ゲート電圧印加時に局所的な電界集中箇所
はない。そのため、ゲート酸化膜耐圧を向上することが
できる。また、同様な理由からゲート酸化膜寿命を長く
することができる。
前述したようにチャネル形成面は平坦な面となるので、
チャネル形成面に形成されるゲート酸化膜９の膜厚も均
一とすることができる。その結果、完成したＭＯＳＦＥ
Ｔにおいて、ゲート電圧印加時に局所的な電界集中箇所
はない。そのため、ゲート酸化膜耐圧を向上することが
できる。また、同様な理由からゲート酸化膜寿命を長く
することができる。
【００３７】そして、図８に示すように、溝７内のゲー
ト酸化膜９の内側に、ゲート電極層１０を充填する。こ
のゲート電極層１０の構成材料としては、ｐ型のポリシ
リコンあるいはｎ型のポリシリコンを用いる。さらに、
図９に示すように、ゲート電極層１０の上面に絶縁膜１
１を形成する。その後、図１に示すように、層間絶縁膜
１１上を含むｎ+ 型ソース領域５と低抵抗ｐ型炭化珪素
領域６の上に、ソース電極層１２を形成する。また、ｎ
+ 型炭化珪素半導体基板１の表面に、ドレイン電極層１
３を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成す
る。
ト酸化膜９の内側に、ゲート電極層１０を充填する。こ
のゲート電極層１０の構成材料としては、ｐ型のポリシ
リコンあるいはｎ型のポリシリコンを用いる。さらに、
図９に示すように、ゲート電極層１０の上面に絶縁膜１
１を形成する。その後、図１に示すように、層間絶縁膜
１１上を含むｎ+ 型ソース領域５と低抵抗ｐ型炭化珪素
領域６の上に、ソース電極層１２を形成する。また、ｎ
+ 型炭化珪素半導体基板１の表面に、ドレイン電極層１
３を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成す
る。
【００３８】なお、上述した実施形態において、ｎ+ 型
ソース領域５と低抵抗ｐ型炭化珪素領域６に形成される
ソース電極層１２は、異なる材料でもよい。また、低抵
抗ｐ型炭化珪素領域６は省略も可能であり、この場合、
ソース電極層１２はｎ+ 型ソース領域５と第１のｐ型エ
ピタキシャル層３に接するように形成される。また、ソ
ース電極層１２は、少なくともｎ+ 型ソース領域５の表
面に形成されていればよい。
ソース領域５と低抵抗ｐ型炭化珪素領域６に形成される
ソース電極層１２は、異なる材料でもよい。また、低抵
抗ｐ型炭化珪素領域６は省略も可能であり、この場合、
ソース電極層１２はｎ+ 型ソース領域５と第１のｐ型エ
ピタキシャル層３に接するように形成される。また、ソ
ース電極層１２は、少なくともｎ+ 型ソース領域５の表
面に形成されていればよい。
【００３９】さらに、本発明に係る炭化珪素半導体装置
は、上述したｎチャネル縦型のＭＯＳＦＥＴに限らず、
図１においてｐ型とｎ型を入れ替えた、ｐチャネル縦型
ＭＯＳＦＥＴにおいても同様に適用することができる。
さらに、図１に示す構成では、溝７は半導体基板４の表
面に対し側面７ａがほぼ９０゜となっているが、図１０
に示すように、溝７の側面７ａと半導体基板４の表面の
なす角度は必ずしも９０゜に近くなくてもよい。また、
溝７は底面を有しないＶ字型でもよい。さらに図１１に
示すように溝７の側面７ａは平面でなくてもよく、滑ら
かな曲面でもよい。
は、上述したｎチャネル縦型のＭＯＳＦＥＴに限らず、
図１においてｐ型とｎ型を入れ替えた、ｐチャネル縦型
ＭＯＳＦＥＴにおいても同様に適用することができる。
さらに、図１に示す構成では、溝７は半導体基板４の表
面に対し側面７ａがほぼ９０゜となっているが、図１０
に示すように、溝７の側面７ａと半導体基板４の表面の
なす角度は必ずしも９０゜に近くなくてもよい。また、
溝７は底面を有しないＶ字型でもよい。さらに図１１に
示すように溝７の側面７ａは平面でなくてもよく、滑ら
かな曲面でもよい。
【００４０】なお、溝７の側面７ａと半導体基板４の表
面のなす角度は、チャネル移動度が大きくなるように設
計することにより、より良い効果が得られる。また、図
１２に示すように、ゲート電極層１０の上部が、ｎ+ 型
ソース領域５の上方に延びる形状であってもよい。本構
成とすることで、ｎ+ 型ソース領域５とｎ型薄膜半導体
層８に誘起されたチャネルとの接続抵抗を低減すること
ができる。
面のなす角度は、チャネル移動度が大きくなるように設
計することにより、より良い効果が得られる。また、図
１２に示すように、ゲート電極層１０の上部が、ｎ+ 型
ソース領域５の上方に延びる形状であってもよい。本構
成とすることで、ｎ+ 型ソース領域５とｎ型薄膜半導体
層８に誘起されたチャネルとの接続抵抗を低減すること
ができる。
【００４１】さらに、図１３に示すように、ゲート酸化
膜９の厚さは、チャネルが形成されるｎ型薄膜半導体層
８の中央部と下端でほぼ等しく、かつｎ型薄膜半導体層
８の下端より下までゲート電極層１０が達している構造
であってもよい。本構造とすることでｎ型薄膜半導体層
８に誘起されたチャネルとドレイン領域との接続抵抗を
低減することができる。さらには、図１４に示すように
実施してもよい。つまり、図１２に示したようにゲート
電極層１０の上部が、ｎ+ 型ソース領域５の上方に延び
る形状であって、かつ、図１３に示したようにｎ型薄膜
半導体層８の下端より下までゲート電極層１０が延びて
いる構造であってもよい。
膜９の厚さは、チャネルが形成されるｎ型薄膜半導体層
８の中央部と下端でほぼ等しく、かつｎ型薄膜半導体層
８の下端より下までゲート電極層１０が達している構造
であってもよい。本構造とすることでｎ型薄膜半導体層
８に誘起されたチャネルとドレイン領域との接続抵抗を
低減することができる。さらには、図１４に示すように
実施してもよい。つまり、図１２に示したようにゲート
電極層１０の上部が、ｎ+ 型ソース領域５の上方に延び
る形状であって、かつ、図１３に示したようにｎ型薄膜
半導体層８の下端より下までゲート電極層１０が延びて
いる構造であってもよい。
【００４２】また、ｎ型薄膜半導体層８とｐ型エピタキ
シャル層３とは異なる結晶型でもよく、例えば、ｐ型エ
ピタキシャル層３を６ＨのＳｉＣ、ｎ型薄膜半導体層８
を４ＨのＳｉＣとしてキャリアが流れる方向の移動度を
大きくすることにより低電力損失のＭＯＳＦＥＴが得ら
れる。さらに、図１５に示すように、溝７の側面の平面
形状（詳しくは、ゲート電極層１０側の形状）は、各内
角が略等しい六角形としても良い。つまり、図１６の基
板４の平面図に示すように、六角形の６つの辺Ｓ１１、
Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６において、辺
Ｓ１１とＳ１２となす角度（内角）、辺Ｓ１２とＳ１３
となす角度（内角）、辺Ｓ１３とＳ１４となす角度（内
角）、辺Ｓ１４とＳ１５となす角度（内角）、辺Ｓ１５
とＳ１６となす角度（内角）、辺Ｓ１６とＳ１１となす
角度（内角）は略１２０度となっている。
シャル層３とは異なる結晶型でもよく、例えば、ｐ型エ
ピタキシャル層３を６ＨのＳｉＣ、ｎ型薄膜半導体層８
を４ＨのＳｉＣとしてキャリアが流れる方向の移動度を
大きくすることにより低電力損失のＭＯＳＦＥＴが得ら
れる。さらに、図１５に示すように、溝７の側面の平面
形状（詳しくは、ゲート電極層１０側の形状）は、各内
角が略等しい六角形としても良い。つまり、図１６の基
板４の平面図に示すように、六角形の６つの辺Ｓ１１、
Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６において、辺
Ｓ１１とＳ１２となす角度（内角）、辺Ｓ１２とＳ１３
となす角度（内角）、辺Ｓ１３とＳ１４となす角度（内
角）、辺Ｓ１４とＳ１５となす角度（内角）、辺Ｓ１５
とＳ１６となす角度（内角）、辺Ｓ１６とＳ１１となす
角度（内角）は略１２０度となっている。
【００４３】また、溝７の側面７ａは、略［１１−０
０］方向に対して平行である複数の面から構成されるも
のに限らず、略［１１２−０］方向に対して平行である
複数の面から構成されるものであってもよい。なお、本
明細書において、六方晶系の単結晶炭化珪素の面および
方向軸を表す場合、本来ならば図面に記載されているよ
うに、所要の数字の上にバーを付した表現を取るべきで
あるが、表現手段に制約があるため、所要の数字の上に
バーを付す表現の代わりに、所要数字の後に「−」を付
して表現している。
０］方向に対して平行である複数の面から構成されるも
のに限らず、略［１１２−０］方向に対して平行である
複数の面から構成されるものであってもよい。なお、本
明細書において、六方晶系の単結晶炭化珪素の面および
方向軸を表す場合、本来ならば図面に記載されているよ
うに、所要の数字の上にバーを付した表現を取るべきで
あるが、表現手段に制約があるため、所要の数字の上に
バーを付す表現の代わりに、所要数字の後に「−」を付
して表現している。
【図１】本発明の一実施形態に係る溝ゲート型パワーＭ
ＯＳＦＥＴの斜視図である。
ＯＳＦＥＴの斜視図である。
【図２】図１に示す半導体基板４の平面図である。
【図３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの製
造工程を説明するための断面図である。
造工程を説明するための断面図である。
【図４】図３に続く製造工程を説明するための断面図で
ある。
ある。
【図５】図４に続く製造工程を説明するための断面図で
ある。
ある。
【図６】図５に続く製造工程を説明するための断面図で
ある。
ある。
【図７】図６に続く製造工程を説明するための断面図で
ある。
ある。
【図８】図７に続く製造工程を説明するための断面図で
ある。
ある。
【図９】図８に続く製造工程を説明するための断面図で
ある。
ある。
【図１０】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。
変形例を示す断面構造模式図である。
【図１１】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。
変形例を示す断面構造模式図である。
【図１２】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。
変形例を示す断面構造模式図である。
【図１３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。
変形例を示す断面構造模式図である。
【図１４】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す断面構造模式図である。
変形例を示す断面構造模式図である。
【図１５】図１に示す溝ゲート型パワーＭＯＳＦＥＴの
変形例を示す斜視図である。
変形例を示す斜視図である。
【図１６】図１５に示す半導体基板４の平面図である。
【図１７】従来の溝ゲート型パワーＭＯＳＦＥＴの断面
構造模式図である。
構造模式図である。
【図１８】本出願人が先に提案した溝ゲート型パワーＭ
ＯＳＦＥＴの断面構造模式図である。
ＯＳＦＥＴの断面構造模式図である。
【図１９】ｎ型薄膜半導体層８の膜厚、不純物濃度を決
めるためのシュミレーションモデルを示す図である。
めるためのシュミレーションモデルを示す図である。
【図２０】ゲート電極層１０にｐ型のポリシリコンを用
い、不純物濃度をパラメータとしてｎ型薄膜半導体層８
の膜厚を変化させた場合の耐圧の計算結果を示す図であ
る。
い、不純物濃度をパラメータとしてｎ型薄膜半導体層８
の膜厚を変化させた場合の耐圧の計算結果を示す図であ
る。
【図２１】ゲート電極層１０にｎ型のポリシリコンを用
い、不純物濃度をパラメータとしてｎ型薄膜半導体層８
の膜厚を変化させた場合の耐圧の計算結果を示す図であ
る。
い、不純物濃度をパラメータとしてｎ型薄膜半導体層８
の膜厚を変化させた場合の耐圧の計算結果を示す図であ
る。
１…低抵抗半導体層としてのｎ+ 型炭化珪素半導体基
板、２…高抵抗半導体層としてのｎ- 型エピタキシャル
層、３…第１の半導体層としてのｐ型エピタキシャル
層、４…半導体基板、５…半導体領域としてのｎ+ 型ソ
ース領域、７…溝、７ａ…側面、７ｂ…底面、８…第２
の半導体層としてのｎ型薄膜半導体層、９…ゲート酸化
膜、１０…ゲート電極層、１１…層間絶縁膜、１２…第
１の電極層としてのソース電極層、１３…第２の電極層
としてのドレイン電極層。
板、２…高抵抗半導体層としてのｎ- 型エピタキシャル
層、３…第１の半導体層としてのｐ型エピタキシャル
層、４…半導体基板、５…半導体領域としてのｎ+ 型ソ
ース領域、７…溝、７ａ…側面、７ｂ…底面、８…第２
の半導体層としてのｎ型薄膜半導体層、９…ゲート酸化
膜、１０…ゲート電極層、１１…層間絶縁膜、１２…第
１の電極層としてのソース電極層、１３…第２の電極層
としてのドレイン電極層。
Claims (3)
- 【請求項１】 第１導電型の低抵抗半導体層（１）と第
１導電型の高抵抗半導体層（２）と第２導電型の第１の
半導体層（３）とが積層され炭化珪素よりなる半導体基
板（４）と、 前記第１の半導体層の表層部の所定領域に形成された第
１導電型の半導体領域（５）と、 前記半導体基板の表面から前記半導体領域と前記第１の
半導体層を貫通する溝（７）と、 前記溝の側面における少なくとも前記第１の半導体層の
表面に形成された炭化珪素の薄膜よりなる第１導電型の
第２の半導体層（８）と、 少なくとも前記第２の半導体層の表面に形成されたゲー
ト絶縁膜（９）と、 前記溝内における前記ゲート絶縁膜の上に形成されたゲ
ート電極層（１０）と、 前記半導体基板の表面のうち少なくとも前記半導体領域
の一部の表面上に形成された第１の電極層（１２）と、 前記半導体基板の裏面に形成された第２の電極層（１
３）とを備え、 前記第２の電極層と前記第１の電極層の間のｐｎ接合に
逆バイアスの電圧が印加されたとき、前記高抵抗半導体
層と前記半導体領域との間の前記第２の半導体層がパン
チスルーを起こすよりも先に、前記高抵抗半導体層と前
記第１の半導体層との間のｐｎ接合がアバランシェブレ
ークダウンするようにしたことを特徴とする炭化珪素半
導体装置。 - 【請求項２】 第１導電型の低抵抗半導体層（１）と第
１導電型の高抵抗半導体層（２）と第２導電型の第１の
半導体層（３）とが積層され炭化珪素よりなる半導体基
板（４）と、 前記第１の半導体層の表層部の所定領域に形成された第
１導電型の半導体領域（５）と、 前記半導体基板の表面から前記半導体領域と前記第１の
半導体層を貫通する溝（７）と、 前記溝の側面における少なくとも前記第１の半導体層の
表面に形成された炭化珪素の薄膜よりなる第１導電型の
第２の半導体層（８）と、 少なくとも前記第２の半導体層の表面に形成されたゲー
ト絶縁膜（９）と、 前記溝内における前記ゲート絶縁膜の上に形成された第
２導電型のゲート電極層（１０）と、 前記半導体基板の表面のうち少なくとも前記半導体領域
の一部の表面上に形成された第１の電極層（１２）と、 前記半導体基板の裏面に形成された第２の電極層（１
３）とを備え、 前記第２の半導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ
（ｃｍ-3）は、耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００
｛（Ｘ−０．８）＋０．３（ｌｏｇＮ−１５）｝の関係
を満たすように設定されていることを特徴とする炭化珪
素半導体装置。 - 【請求項３】 第１導電型の低抵抗半導体層（１）と第
１導電型の高抵抗半導体層（２）と第２導電型の第１の
半導体層（３）とが積層され炭化珪素よりなる半導体基
板（４）と、 前記第１の半導体層の表層部の所定領域に形成された第
１導電型の半導体領域（５）と、 前記半導体基板の表面から前記半導体領域と前記第１の
半導体層を貫通する溝（７）と、 前記溝の側面における少なくとも前記第１の半導体層の
表面に形成された炭化珪素の薄膜よりなる第１導電型の
第２の半導体層（８）と、 少なくとも前記第２の半導体層の表面に形成されたゲー
ト絶縁膜（９）と、 前記溝内における前記ゲート絶縁膜の上に形成された第
１導電型のゲート電極層（１０）と、 前記半導体基板の表面のうち少なくとも前記半導体領域
の一部の表面上に形成された第１の電極層（１２）と、 前記半導体基板の裏面に形成された第２の電極層（１
３）とを備え、 前記第２の半導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ
（ｃｍ-3）は、耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００
｛（Ｘ−０．６）＋０．３（ｌｏｇＮ−１５）｝の関係
を満たすように設定されていることを特徴とする炭化珪
素半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35822197A JP3709688B2 (ja) | 1997-03-05 | 1997-12-25 | 炭化珪素半導体装置 |
| US09/034,344 US6057558A (en) | 1997-03-05 | 1998-03-04 | Silicon carbide semiconductor device and manufacturing method thereof |
| DE19809564A DE19809564B4 (de) | 1997-03-05 | 1998-03-05 | Siliziumkarbid-Halbleiterbauelement |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-50499 | 1997-03-05 | ||
| JP5049997 | 1997-03-05 | ||
| JP35822197A JP3709688B2 (ja) | 1997-03-05 | 1997-12-25 | 炭化珪素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308511A true JPH10308511A (ja) | 1998-11-17 |
| JP3709688B2 JP3709688B2 (ja) | 2005-10-26 |
Family
ID=26390974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35822197A Expired - Fee Related JP3709688B2 (ja) | 1997-03-05 | 1997-12-25 | 炭化珪素半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3709688B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077358A (ja) * | 1999-09-02 | 2001-03-23 | Fuji Electric Co Ltd | 炭化けい素ｕｍｏｓ半導体素子およびその製造方法 |
| JP2002246397A (ja) * | 2001-02-16 | 2002-08-30 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2006156962A (ja) * | 2004-11-08 | 2006-06-15 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| US7470930B2 (en) | 2005-04-19 | 2008-12-30 | Denso Corporation | Silicon carbide semiconductor device |
| JP2009094203A (ja) * | 2007-10-05 | 2009-04-30 | Denso Corp | 炭化珪素半導体装置 |
| JP2009117593A (ja) * | 2007-11-06 | 2009-05-28 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| US7615849B2 (en) | 2005-09-12 | 2009-11-10 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2012248572A (ja) * | 2011-05-25 | 2012-12-13 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2015099845A (ja) * | 2013-11-19 | 2015-05-28 | 住友電気工業株式会社 | 半導体装置 |
-
1997
- 1997-12-25 JP JP35822197A patent/JP3709688B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7763893B2 (en) | 2005-04-19 | 2010-07-27 | Denso Corporation | Silicon carbide semiconductor device |
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| US7825449B2 (en) | 2007-11-06 | 2010-11-02 | Denso Corporation | Silicon carbide semiconductor device and related manufacturing method |
| JP2012248572A (ja) * | 2011-05-25 | 2012-12-13 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2015099845A (ja) * | 2013-11-19 | 2015-05-28 | 住友電気工業株式会社 | 半導体装置 |
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|---|---|
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