JPH10308662A - Ｃｍｏｓ論理回路およびその駆動方法 - Google Patents
Ｃｍｏｓ論理回路およびその駆動方法Info
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- JPH10308662A JPH10308662A JP9119982A JP11998297A JPH10308662A JP H10308662 A JPH10308662 A JP H10308662A JP 9119982 A JP9119982 A JP 9119982A JP 11998297 A JP11998297 A JP 11998297A JP H10308662 A JPH10308662 A JP H10308662A
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- power supply
- logic circuit
- pulse power
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 たとえば一対のＰＭＯＳトランジスタから成
るクランプ回路とそれぞれ少なくとも１つのＮＭＯＳト
ランジスタを備える２つの関数回路とを備えて構成さ
れ、（ｃ）で示すパルス電源によって駆動され、出力ノ
ードを断熱充電するようにしたＣＭＯＳ論理回路の駆動
方法において、演算処理時間の短縮を図る。 【解決手段】 （ａ）（ｂ）で示す入力を前記パルス電
源と同位相とする。したがって、パルス電源がハイレベ
ルであるときには、いずれかの入力もハイレベルで立上
がっており、（ｄ）および（ｅ）で示すように、前記
（ａ）（ｂ）で示すそれぞれの入力に対応する出力もパ
ルス電源の立上がりに合わせて立上がり、断熱充電動作
を実現しつつ、入力に対する出力の応答遅れを無くし、
演算処理時間を短縮することができる。
るクランプ回路とそれぞれ少なくとも１つのＮＭＯＳト
ランジスタを備える２つの関数回路とを備えて構成さ
れ、（ｃ）で示すパルス電源によって駆動され、出力ノ
ードを断熱充電するようにしたＣＭＯＳ論理回路の駆動
方法において、演算処理時間の短縮を図る。 【解決手段】 （ａ）（ｂ）で示す入力を前記パルス電
源と同位相とする。したがって、パルス電源がハイレベ
ルであるときには、いずれかの入力もハイレベルで立上
がっており、（ｄ）および（ｅ）で示すように、前記
（ａ）（ｂ）で示すそれぞれの入力に対応する出力もパ
ルス電源の立上がりに合わせて立上がり、断熱充電動作
を実現しつつ、入力に対する出力の応答遅れを無くし、
演算処理時間を短縮することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
内に形成される論理回路およびその駆動方法に関し、特
に前記論理回路として、低消費電力な断熱充電法を利用
するＣＭＯＳ構成の論理回路およびその駆動方法に関す
る。
内に形成される論理回路およびその駆動方法に関し、特
に前記論理回路として、低消費電力な断熱充電法を利用
するＣＭＯＳ構成の論理回路およびその駆動方法に関す
る。
【０００２】
【従来の技術】断熱充電論理回路は、Seitz,C.L.,Frey,
A.H.,Mattisson,S.,Rabin,S.D.,Speck,D.A.,and van de
Snepscheut,J.L.A.：“Hot-Clock nMOS," Proceedings
of the 1985 Chapel Hill Conference on VLSI,pp.1-1
7(Computer Science Press,1985)によって提案されたＭ
ＯＳ集積論理回路の低消費電力化の手法である。以下
に、この断熱充電法について説明する。
A.H.,Mattisson,S.,Rabin,S.D.,Speck,D.A.,and van de
Snepscheut,J.L.A.：“Hot-Clock nMOS," Proceedings
of the 1985 Chapel Hill Conference on VLSI,pp.1-1
7(Computer Science Press,1985)によって提案されたＭ
ＯＳ集積論理回路の低消費電力化の手法である。以下
に、この断熱充電法について説明する。
【０００３】標準的なＣＭＯＳ回路では、或るノードの
電圧を充電するにあたって、電源に接続されたスイッチ
であるＭＯＳＦＥＴを閉じると、ノードの容量Ｃが完全
に充電されるまで、スイッチの抵抗によって、該スイッ
チによる電位差をＶとすると、（１／２）×ＣＶ2 の電
力が消費される。しかしながら、ノードの電位が電源電
位と等しければ、電源とノードとが接続されても、前記
スイッチには電流が流れず、電力消費もなくなる。
電圧を充電するにあたって、電源に接続されたスイッチ
であるＭＯＳＦＥＴを閉じると、ノードの容量Ｃが完全
に充電されるまで、スイッチの抵抗によって、該スイッ
チによる電位差をＶとすると、（１／２）×ＣＶ2 の電
力が消費される。しかしながら、ノードの電位が電源電
位と等しければ、電源とノードとが接続されても、前記
スイッチには電流が流れず、電力消費もなくなる。
【０００４】したがって、電源電圧を、スイッチ抵抗Ｒ
とノードの容量Ｃとの時定数ＲＣに比べて比較的ゆっく
りと上昇させると、スイッチによる電位差を小さくし
て、ノードの電位を電源電圧と同様に上昇させて近い値
に保つことができる。このようにして、ノードの電位を
電源に対して均衡させ、容量を断熱的に充電することが
できる。このとき、スイッチの抵抗で生じる消費電力
は、
とノードの容量Ｃとの時定数ＲＣに比べて比較的ゆっく
りと上昇させると、スイッチによる電位差を小さくし
て、ノードの電位を電源電圧と同様に上昇させて近い値
に保つことができる。このようにして、ノードの電位を
電源に対して均衡させ、容量を断熱的に充電することが
できる。このとき、スイッチの抵抗で生じる消費電力
は、
【０００５】
【数１】
【０００６】で与えられる。ただし、Ｔはこの過程に要
する時間であり、Ｖ（ｔ）は容量の電圧特性である。
する時間であり、Ｖ（ｔ）は容量の電圧特性である。
【０００７】ここで、電圧の勾配が線形であり、かつ
Ｒ，Ｔが定数で、Ｔ≫ＲＣであるとすると、前記式１は
下式で近似される。
Ｒ，Ｔが定数で、Ｔ≫ＲＣであるとすると、前記式１は
下式で近似される。
【０００８】
【数２】
【０００９】なお、前記電圧の勾配が正弦波である場合
には、上記式２に係数π2 ／８が掛る。
には、上記式２に係数π2 ／８が掛る。
【００１０】上記式２は、Ｔを無限大に大きくすると、
ノードの容量を充電するのに必要な電力を零にできるこ
とを示している。このように準静的に充電する方法が前
記断熱充電法であり、該断熱充電法での消費電力に関す
る点は、ＣＭＯＳの標準的な充電方法では、時間に対し
て無関係、すなわちＲＣ定数に無関係に、前述のように
（１／２）×ＣＶ2 の電力を消費する点とは大きく異な
っている。
ノードの容量を充電するのに必要な電力を零にできるこ
とを示している。このように準静的に充電する方法が前
記断熱充電法であり、該断熱充電法での消費電力に関す
る点は、ＣＭＯＳの標準的な充電方法では、時間に対し
て無関係、すなわちＲＣ定数に無関係に、前述のように
（１／２）×ＣＶ2 の電力を消費する点とは大きく異な
っている。
【００１１】たとえば図６で示すようなＣＭＯＳインバ
ータの場合、入力ノードＫＩへの入力ＩＮを図７（ａ）
で示すように変化するとき、出力ノードＫＯからの出力
／ＯＵＴは、図７（ｂ）で示すように変化する。すなわ
ち、入力ＩＮが時刻ｔ１１においてローレベルに立下が
ると、ＰＭＯＳトランジスタＱＰが導通し、ＮＭＯＳト
ランジスタＱＮが遮断し、出力ノードＫＯは、ＰＭＯＳ
トランジスタＱＰを介して、電源ライン１を介して参照
符Ｉ１で示す充電電流によって充電され、前記電源ライ
ン１が接続される電源電位Ｖｄｄまで充電される。
ータの場合、入力ノードＫＩへの入力ＩＮを図７（ａ）
で示すように変化するとき、出力ノードＫＯからの出力
／ＯＵＴは、図７（ｂ）で示すように変化する。すなわ
ち、入力ＩＮが時刻ｔ１１においてローレベルに立下が
ると、ＰＭＯＳトランジスタＱＰが導通し、ＮＭＯＳト
ランジスタＱＮが遮断し、出力ノードＫＯは、ＰＭＯＳ
トランジスタＱＰを介して、電源ライン１を介して参照
符Ｉ１で示す充電電流によって充電され、前記電源ライ
ン１が接続される電源電位Ｖｄｄまで充電される。
【００１２】これに対して、前記入力ＩＮが時刻ｔ１２
においてハイレベルに立上がると、ＰＭＯＳトランジス
タＱＰは遮断し、ＮＭＯＳトランジスタＱＮは導通し、
出力ノードＫＯの電荷は、ＮＭＯＳトランジスタＱＮを
介する電源ライン２への放電電流Ｉ２によって放電され
る。
においてハイレベルに立上がると、ＰＭＯＳトランジス
タＱＰは遮断し、ＮＭＯＳトランジスタＱＮは導通し、
出力ノードＫＯの電荷は、ＮＭＯＳトランジスタＱＮを
介する電源ライン２への放電電流Ｉ２によって放電され
る。
【００１３】したがって、このような通常の充電方法で
は、図８において、参照符α１で示す一定の電源電位Ｖ
ｄｄと、参照符α２で示す出力ノードＫＯの電位との間
の電位差Ｖ１がスイッチングによる損失の原因となる。
これに対して、前述の断熱充電法では、電源電位は参照
符α３で示すように変化し、これに追従して出力ノード
ＫＯの電位も参照符α４で示すように変化し、損失は参
照符Ｖ２で示す電位差に対応した僅かな値となる。
は、図８において、参照符α１で示す一定の電源電位Ｖ
ｄｄと、参照符α２で示す出力ノードＫＯの電位との間
の電位差Ｖ１がスイッチングによる損失の原因となる。
これに対して、前述の断熱充電法では、電源電位は参照
符α３で示すように変化し、これに追従して出力ノード
ＫＯの電位も参照符α４で示すように変化し、損失は参
照符Ｖ２で示す電位差に対応した僅かな値となる。
【００１４】近年、このような断熱充電法を利用したＭ
ＯＳトランジスタ回路が盛んに考案されている。たとえ
ば、Moon,Y.,and Jeong,D.-K,:“Efficient Charge Rec
overy Logic,"1995 Symposium on VLSI Circuits Diges
t of Technical Papers,pp.129-130,May 1995.ならびに
Kramer,A.,Denker,J.S.,Flower,B.,and Moroney,J.:“2
nd Order Adiabatic Computation with 2N-2P and 2N-2
N2P Logic Circuits,"Porc.Int.Symp.Low Power Desig
n,pp.191-196,Dana Point,April 1995. では、図９で示
すような基本的なＣＭＯＳ論理回路ＬＯＧが示されてい
る。
ＯＳトランジスタ回路が盛んに考案されている。たとえ
ば、Moon,Y.,and Jeong,D.-K,:“Efficient Charge Rec
overy Logic,"1995 Symposium on VLSI Circuits Diges
t of Technical Papers,pp.129-130,May 1995.ならびに
Kramer,A.,Denker,J.S.,Flower,B.,and Moroney,J.:“2
nd Order Adiabatic Computation with 2N-2P and 2N-2
N2P Logic Circuits,"Porc.Int.Symp.Low Power Desig
n,pp.191-196,Dana Point,April 1995. では、図９で示
すような基本的なＣＭＯＳ論理回路ＬＯＧが示されてい
る。
【００１５】このＣＭＯＳ論理回路ＬＯＧは、ＥＣＲＬ
(Efficient Chargy Recovery Logic) 回路、または２Ｎ
−２Ｐ回路と称されるインバータ／バッファである。こ
のＣＭＯＳ論理回路ＬＯＧは、大略的に、クランプ回路
ＣＬＰと、２つの関数回路ＦＵＮ１，ＦＵＮ２とを備え
て構成されている。前記クランプ回路ＣＬＰは、一対の
ＰＭＯＳトランジスタＱＰ１，ＱＰ２を備えて構成され
ている。また、関数回路ＦＵＮ１，ＦＵＮ２は、それぞ
れ１個のＮＭＯＳトランジスタＱＮ１，ＱＮ２を備える
基本的な回路構成で実現されている。
(Efficient Chargy Recovery Logic) 回路、または２Ｎ
−２Ｐ回路と称されるインバータ／バッファである。こ
のＣＭＯＳ論理回路ＬＯＧは、大略的に、クランプ回路
ＣＬＰと、２つの関数回路ＦＵＮ１，ＦＵＮ２とを備え
て構成されている。前記クランプ回路ＣＬＰは、一対の
ＰＭＯＳトランジスタＱＰ１，ＱＰ２を備えて構成され
ている。また、関数回路ＦＵＮ１，ＦＵＮ２は、それぞ
れ１個のＮＭＯＳトランジスタＱＮ１，ＱＮ２を備える
基本的な回路構成で実現されている。
【００１６】前記ＰＭＯＳトランジスタＱＰ１，ＱＰ２
のソース電極は、共通に電源ライン１に接続されてお
り、この電源ライン１は、前記断熱充電法を実現するた
めのパルス電源φに接続されている。一方、ＮＭＯＳト
ランジスタＱＮ１，ＱＮ２のゲート電極は、それぞれ入
力ノードＫＩ１，ＫＩ２に接続され、入力ＩＮ，／ＩＮ
が入力される。また、ＮＭＯＳトランジスタＱＮ１，Ｑ
Ｎ２のソース電極には、電源ライン２を介して、定電圧
源となる接地レベルが共通に印加される。
のソース電極は、共通に電源ライン１に接続されてお
り、この電源ライン１は、前記断熱充電法を実現するた
めのパルス電源φに接続されている。一方、ＮＭＯＳト
ランジスタＱＮ１，ＱＮ２のゲート電極は、それぞれ入
力ノードＫＩ１，ＫＩ２に接続され、入力ＩＮ，／ＩＮ
が入力される。また、ＮＭＯＳトランジスタＱＮ１，Ｑ
Ｎ２のソース電極には、電源ライン２を介して、定電圧
源となる接地レベルが共通に印加される。
【００１７】ＰＭＯＳトランジスタＱＰ１のドレイン電
極とＮＭＯＳトランジスタＱＮ１のドレイン電極とは、
相互に接続されて出力ノードＫＯ２となり、該出力ノー
ドＫＯ２からは出力／ＯＵＴが出力され、また該出力ノ
ードＫＯ２は前記ＰＭＯＳトランジスタＱＰ２のゲート
電極にクロス接続されている。同様に、ＰＭＯＳトラン
ジスタＱＰ２のドレイン電極とＮＭＯＳトランジスタＱ
Ｎ２のドレイン電極とは、相互に接続されて出力ノード
ＫＯ１となり、出力ＯＵＴを導出するとともに、該出力
ノードＫＯ１は前記ＰＭＯＳトランジスタＱＰ１のゲー
ト電極にクロス接続されている。
極とＮＭＯＳトランジスタＱＮ１のドレイン電極とは、
相互に接続されて出力ノードＫＯ２となり、該出力ノー
ドＫＯ２からは出力／ＯＵＴが出力され、また該出力ノ
ードＫＯ２は前記ＰＭＯＳトランジスタＱＰ２のゲート
電極にクロス接続されている。同様に、ＰＭＯＳトラン
ジスタＱＰ２のドレイン電極とＮＭＯＳトランジスタＱ
Ｎ２のドレイン電極とは、相互に接続されて出力ノード
ＫＯ１となり、出力ＯＵＴを導出するとともに、該出力
ノードＫＯ１は前記ＰＭＯＳトランジスタＱＰ１のゲー
ト電極にクロス接続されている。
【００１８】図１０は、上述のように構成された断熱充
電法を用いるＣＭＯＳ論理回路ＬＯＧの典型的な従来技
術の駆動方法を説明するための波形図である。この駆動
方法では、「ＲＥＳＥＴ」「ＷＡＩＴ」「ＥＶＡＬＵＡ
ＴＥ」「ＨＯＬＤ」の４つの動作によって、１周期の動
作が構成されている。図９における、入力ＩＮ、入力／
ＩＮ、パルス電源φ、出力ＯＵＴおよび出力／ＯＵＴの
各波形は、それぞれ図１０（ａ）、図１０（ｂ）、図１
０（ｃ）、図１０（ｄ）および図１０（ｅ）に対応して
いる。
電法を用いるＣＭＯＳ論理回路ＬＯＧの典型的な従来技
術の駆動方法を説明するための波形図である。この駆動
方法では、「ＲＥＳＥＴ」「ＷＡＩＴ」「ＥＶＡＬＵＡ
ＴＥ」「ＨＯＬＤ」の４つの動作によって、１周期の動
作が構成されている。図９における、入力ＩＮ、入力／
ＩＮ、パルス電源φ、出力ＯＵＴおよび出力／ＯＵＴの
各波形は、それぞれ図１０（ａ）、図１０（ｂ）、図１
０（ｃ）、図１０（ｄ）および図１０（ｅ）に対応して
いる。
【００１９】まず最初の周期では、「ＲＥＳＥＴ」動作
によって、パルス電源φがハイレベルからローレベルに
引下げられて、出力ノードＫＯ１，ＫＯ２のデータが消
去される。次に、「ＷＡＩＴ」動作では、前記パルス電
源φがローレベルのままで、いずれか一方の入力ノー
ド、この図１０の例では、入力ノードＫＩ１への入力Ｉ
Ｎがハイレベルに引上げられる。
によって、パルス電源φがハイレベルからローレベルに
引下げられて、出力ノードＫＯ１，ＫＯ２のデータが消
去される。次に、「ＷＡＩＴ」動作では、前記パルス電
源φがローレベルのままで、いずれか一方の入力ノー
ド、この図１０の例では、入力ノードＫＩ１への入力Ｉ
Ｎがハイレベルに引上げられる。
【００２０】こうして、入力状態が確定すると、「ＥＶ
ＡＬＵＡＴＥ」動作が行われ、パルス電源φがハイレベ
ルに引上げられる。このとき、前述のように入力ＩＮが
ハイレベルであり、入力／ＩＮはローレベルであるの
で、ＮＭＯＳトランジスタＱＮ１が導通し、ＮＭＯＳト
ランジスタＱＮ２が遮断しており、ＰＭＯＳトランジス
タＱＰ２が導通し、出力ＯＵＴが前記パルス電源φの上
昇に伴って上昇してゆく。またこのとき、ＭＯＳトラン
ジスタＱＮ２，ＱＰ１は遮断したままであり、出力／Ｏ
ＵＴはローレベルのままとなる。
ＡＬＵＡＴＥ」動作が行われ、パルス電源φがハイレベ
ルに引上げられる。このとき、前述のように入力ＩＮが
ハイレベルであり、入力／ＩＮはローレベルであるの
で、ＮＭＯＳトランジスタＱＮ１が導通し、ＮＭＯＳト
ランジスタＱＮ２が遮断しており、ＰＭＯＳトランジス
タＱＰ２が導通し、出力ＯＵＴが前記パルス電源φの上
昇に伴って上昇してゆく。またこのとき、ＭＯＳトラン
ジスタＱＮ２，ＱＰ１は遮断したままであり、出力／Ｏ
ＵＴはローレベルのままとなる。
【００２１】このようにして、出力ノードＫＯ１，ＫＯ
２の電位が確定すると、「ＨＯＬＤ」動作が行われ、入
力ノードＫＩ１，ＫＩ２がともにローレベルに引下げら
れて、入力データの消去が行われる。ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２のゲート電極は、前述のように出力
ノードＫＯ１，ＫＯ２とクロス接続されており、したが
って入力ＩＮ，／ＩＮを消去すると、ＮＭＯＳトランジ
スタＱＮ１，ＱＮ２はともに遮断するけれども、出力ノ
ードＫＯ１のハイレベルは保持され、出力ノードＫＯ２
は接地電源と遮断されて浮遊状態となり、そのローレベ
ルはダイナミックに保持される。
２の電位が確定すると、「ＨＯＬＤ」動作が行われ、入
力ノードＫＩ１，ＫＩ２がともにローレベルに引下げら
れて、入力データの消去が行われる。ＰＭＯＳトランジ
スタＱＰ１，ＱＰ２のゲート電極は、前述のように出力
ノードＫＯ１，ＫＯ２とクロス接続されており、したが
って入力ＩＮ，／ＩＮを消去すると、ＮＭＯＳトランジ
スタＱＮ１，ＱＮ２はともに遮断するけれども、出力ノ
ードＫＯ１のハイレベルは保持され、出力ノードＫＯ２
は接地電源と遮断されて浮遊状態となり、そのローレベ
ルはダイナミックに保持される。
【００２２】次の周期では、同様に「ＲＥＳＥＴ」動作
の後、「ＷＡＩＴ」動作では、入力／ＩＮが引上げら
れ、入力ＩＮはローレベルのままとされる。これによっ
て、「ＨＯＬＤ」動作では、出力／ＯＵＴがハイレベル
に保持され、ＯＵＴはローレベルとなる。このようにし
て、インバータ／バッファ動作が実現される。
の後、「ＷＡＩＴ」動作では、入力／ＩＮが引上げら
れ、入力ＩＮはローレベルのままとされる。これによっ
て、「ＨＯＬＤ」動作では、出力／ＯＵＴがハイレベル
に保持され、ＯＵＴはローレベルとなる。このようにし
て、インバータ／バッファ動作が実現される。
【００２３】上述のように構成されたＣＭＯＳ論理回路
ＬＯＧは、たとえば図１１で示すように、該ＣＭＯＳ論
理回路ＬＯＧを単位論理回路として、複数段カスケード
接続された順序回路に構成され、レジスタなどとして使
用されている。
ＬＯＧは、たとえば図１１で示すように、該ＣＭＯＳ論
理回路ＬＯＧを単位論理回路として、複数段カスケード
接続された順序回路に構成され、レジスタなどとして使
用されている。
【００２４】この図１１で示す例では、インバータ／バ
ッファＦ１，Ｆ２，Ｆ３，Ｆ４は、それぞれ相互に位相
が１／４周期だけずれたパルス電源φ１，φ２，φ３，
φ４によって駆動される。パルス電源φ３，φ４は、パ
ルス電源φ１，φ２とそれぞれ逆位相でよく、φ３＝／
φ１，φ４＝／φ２となっている。第１段目のインバー
タ／バッファＦ１には、前記入力ＩＮ，／ＩＮが与えら
れ、後続の各インバータ／バッファＦ２，Ｆ３，Ｆ４へ
は、前段のインバータ／バッファＦ１，Ｆ２，Ｆ３から
の出力がそれぞれ与えられる。最終段のインバータ／バ
ッファＦ４からは、前記出力ＯＵＴ，／ＯＵＴが出力さ
れる。
ッファＦ１，Ｆ２，Ｆ３，Ｆ４は、それぞれ相互に位相
が１／４周期だけずれたパルス電源φ１，φ２，φ３，
φ４によって駆動される。パルス電源φ３，φ４は、パ
ルス電源φ１，φ２とそれぞれ逆位相でよく、φ３＝／
φ１，φ４＝／φ２となっている。第１段目のインバー
タ／バッファＦ１には、前記入力ＩＮ，／ＩＮが与えら
れ、後続の各インバータ／バッファＦ２，Ｆ３，Ｆ４へ
は、前段のインバータ／バッファＦ１，Ｆ２，Ｆ３から
の出力がそれぞれ与えられる。最終段のインバータ／バ
ッファＦ４からは、前記出力ＯＵＴ，／ＯＵＴが出力さ
れる。
【００２５】図１２に、各パルス電源φ１，φ２，φ
３，φ４の動作波形図を示す。また、前記図１２におけ
る各時刻ｔ０，ｔ１，ｔ２，…でのインバータ／バッフ
ァＦ１〜Ｆ４の動作を図１３で示す。この図１３におい
て、「♯１」は、第１周期目のデータを表し、「♯２」
は第２周期目のデータを表す。このように、データ「♯
１」「♯２」…は、パルス電源φ１〜φ４に同期して、
１／４周期毎に、順次、後段側にシフトされてゆく。
３，φ４の動作波形図を示す。また、前記図１２におけ
る各時刻ｔ０，ｔ１，ｔ２，…でのインバータ／バッフ
ァＦ１〜Ｆ４の動作を図１３で示す。この図１３におい
て、「♯１」は、第１周期目のデータを表し、「♯２」
は第２周期目のデータを表す。このように、データ「♯
１」「♯２」…は、パルス電源φ１〜φ４に同期して、
１／４周期毎に、順次、後段側にシフトされてゆく。
【００２６】一方、前述のように構成されたＣＭＯＳ論
理回路ＬＯＧは、関数回路ＦＵＮ１，ＦＵＮ２のＮＭＯ
ＳトランジスタＱＮ１，ＱＮ２を、複数の素子の直列お
よび／または並列構成とすることによって、所望とする
任意の複合論理回路を構成することができる。たとえ
ば、図１４で示す複合論理回路ｌｏｇは、 ＯＵＴ＝（Ａ・Ｂ＋Ｄ・Ｅ）・（Ｃ＋Ｆ） …（３） ／ＯＵＴ＝／｛（Ａ・Ｂ＋Ｄ・Ｅ）・（Ｃ＋Ｆ）｝ …（４） という論理を示している。ただし、・は論理ＡＮＤを表
し、＋は論理ＯＲを表す。この論理回路ｌｏｇは、前記
ＰＭＯＳトランジスタＱＰ１，ＱＰ２をクランプ回路Ｃ
ＬＰとし、前記ＮＭＯＳトランジスタＱＮ１に代えて、
入力論理Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆにそれぞれ対応するＮ
ＭＯＳトランジスタＱＮ１１，ＱＮ１２，ＱＮ１３，Ｑ
Ｎ１４，ＱＮ１５，ＱＮ１６から成る関数回路ＦＵＮ１
０と、前記ＮＭＯＳトランジスタＱＮ２に代えて、入力
論理／Ａ，／Ｂ，／Ｃ，／Ｄ，／Ｅ，／Ｆにそれぞれ対
応するＮＭＯＳトランジスタＱＮ２１，ＱＮ２２，ＱＮ
２３，ＱＮ２４，ＱＮ２５，ＱＮ２６とを備える関数回
路ＦＵＮ２０とを備えて構成されている。
理回路ＬＯＧは、関数回路ＦＵＮ１，ＦＵＮ２のＮＭＯ
ＳトランジスタＱＮ１，ＱＮ２を、複数の素子の直列お
よび／または並列構成とすることによって、所望とする
任意の複合論理回路を構成することができる。たとえ
ば、図１４で示す複合論理回路ｌｏｇは、 ＯＵＴ＝（Ａ・Ｂ＋Ｄ・Ｅ）・（Ｃ＋Ｆ） …（３） ／ＯＵＴ＝／｛（Ａ・Ｂ＋Ｄ・Ｅ）・（Ｃ＋Ｆ）｝ …（４） という論理を示している。ただし、・は論理ＡＮＤを表
し、＋は論理ＯＲを表す。この論理回路ｌｏｇは、前記
ＰＭＯＳトランジスタＱＰ１，ＱＰ２をクランプ回路Ｃ
ＬＰとし、前記ＮＭＯＳトランジスタＱＮ１に代えて、
入力論理Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆにそれぞれ対応するＮ
ＭＯＳトランジスタＱＮ１１，ＱＮ１２，ＱＮ１３，Ｑ
Ｎ１４，ＱＮ１５，ＱＮ１６から成る関数回路ＦＵＮ１
０と、前記ＮＭＯＳトランジスタＱＮ２に代えて、入力
論理／Ａ，／Ｂ，／Ｃ，／Ｄ，／Ｅ，／Ｆにそれぞれ対
応するＮＭＯＳトランジスタＱＮ２１，ＱＮ２２，ＱＮ
２３，ＱＮ２４，ＱＮ２５，ＱＮ２６とを備える関数回
路ＦＵＮ２０とを備えて構成されている。
【００２７】
【発明が解決しようとする課題】上述の複合論理回路ｌ
ｏｇのように、ＡＮＤ論理が複合化されると、トランジ
スタの直列段数が増加してしまう。このため、該直列段
数の増加による駆動能力の低下と、デバイスに要求され
る性能との兼合いによって生じる前記直列段数の制約か
ら、論理演算を複数段に分割して行わなければならない
場合がある。たとえば、前記ＮＭＯＳトランジスタの直
列段数が２個までに制限された場合、前記図１４で示す
回路は、図１５で示す論理回路ｌｏｇａのように、２段
の論理回路ＬＯＧ１，ＬＯＧ２に分割される。
ｏｇのように、ＡＮＤ論理が複合化されると、トランジ
スタの直列段数が増加してしまう。このため、該直列段
数の増加による駆動能力の低下と、デバイスに要求され
る性能との兼合いによって生じる前記直列段数の制約か
ら、論理演算を複数段に分割して行わなければならない
場合がある。たとえば、前記ＮＭＯＳトランジスタの直
列段数が２個までに制限された場合、前記図１４で示す
回路は、図１５で示す論理回路ｌｏｇａのように、２段
の論理回路ＬＯＧ１，ＬＯＧ２に分割される。
【００２８】この論理回路ｌｏｇａでは、第１段目の論
理回路ＬＯＧ１において、クランプ回路ＣＬＰ１と関数
回路ＦＵＮ１１，ＦＵＮ１２とから成る論理回路によっ
て、 Ｇ＝Ａ・Ｂ＋Ｄ・Ｅ …（５） ／Ｇ＝／（Ａ・Ｂ＋Ｄ・Ｅ） …（６） の論理演算を行い、クランプ回路ＣＬＰ２と関数回路Ｆ
ＵＮ２１，ＦＵＮ２２とから成る論理回路によって、 Ｈ＝Ｃ＋Ｆ …（７） ／Ｈ＝／（Ｃ＋Ｆ） …（８） の論理演算を行うように構成されている。
理回路ＬＯＧ１において、クランプ回路ＣＬＰ１と関数
回路ＦＵＮ１１，ＦＵＮ１２とから成る論理回路によっ
て、 Ｇ＝Ａ・Ｂ＋Ｄ・Ｅ …（５） ／Ｇ＝／（Ａ・Ｂ＋Ｄ・Ｅ） …（６） の論理演算を行い、クランプ回路ＣＬＰ２と関数回路Ｆ
ＵＮ２１，ＦＵＮ２２とから成る論理回路によって、 Ｈ＝Ｃ＋Ｆ …（７） ／Ｈ＝／（Ｃ＋Ｆ） …（８） の論理演算を行うように構成されている。
【００２９】この論理回路ＬＯＧ1 での演算結果Ｇ，Ｈ
が、クランプ回路ＣＬＰ３と関数回路ＦＵＮ３１，ＦＵ
Ｎ３２とから成る第２段目の論理回路ＬＯＧ２に入力さ
れて、 ＯＵＴ＝／（／Ｇ＋／Ｈ）＝（Ｇ・Ｈ） …（９） ／ＯＵＴ＝／（Ｇ・Ｈ） …（１０） の論理演算が行われている。
が、クランプ回路ＣＬＰ３と関数回路ＦＵＮ３１，ＦＵ
Ｎ３２とから成る第２段目の論理回路ＬＯＧ２に入力さ
れて、 ＯＵＴ＝／（／Ｇ＋／Ｈ）＝（Ｇ・Ｈ） …（９） ／ＯＵＴ＝／（Ｇ・Ｈ） …（１０） の論理演算が行われている。
【００３０】したがって、論理回路ＬＯＧ２は、論理回
路ＬＯＧ１の出力を入力としているので、前述の図１０
で示す典型的な従来技術の駆動方法を用いると、第１段
目の論理回路ＬＯＧ１の駆動に用いられるパルス電源φ
１から１／４周期遅れのパルス電源φ２が、第２段目の
単位論理回路ＬＯＧ２の駆動に用いられることになる。
このため、従来技術の駆動方法では、複合論理を分割す
ると、その分割個数分だけ、演算処理に必要なクロック
数が増加し、演算処理時間が長くなるという問題があ
る。
路ＬＯＧ１の出力を入力としているので、前述の図１０
で示す典型的な従来技術の駆動方法を用いると、第１段
目の論理回路ＬＯＧ１の駆動に用いられるパルス電源φ
１から１／４周期遅れのパルス電源φ２が、第２段目の
単位論理回路ＬＯＧ２の駆動に用いられることになる。
このため、従来技術の駆動方法では、複合論理を分割す
ると、その分割個数分だけ、演算処理に必要なクロック
数が増加し、演算処理時間が長くなるという問題があ
る。
【００３１】本発明の目的は、演算処理時間を短縮する
ことができるＣＭＯＳ論理回路およびその駆動方法を提
供することである。
ことができるＣＭＯＳ論理回路およびその駆動方法を提
供することである。
【００３２】
【課題を解決するための手段】請求項１の発明に係るＣ
ＭＯＳ論理回路は、一対のＭＯＳトランジスタを備え、
各ＭＯＳトランジスタのゲート電極は対を成す他方のＭ
ＯＳトランジスタのドレイン電極にクロス接続され、ソ
ース電極は共にパルス電源または定電圧源のいずれか一
方に接続されるクランプ回路と、少なくとも１つのＭＯ
Ｓトランジスタを備え、該ＭＯＳトランジスタのゲート
電極をそれぞれ入力ノードとし、一端が共通に前記パル
ス電源または定電圧源のいずれか他方に接続され、他端
はクランプ回路の対応するＭＯＳトランジスタのドレイ
ン電極にそれぞれ接続されて出力ノードとなる２つの関
数回路とを含むＣＭＯＳ論理回路において、複数個の該
ＣＭＯＳ論理回路で複合論理を構成する場合に、前記パ
ルス電源を共通とすることを特徴とする。
ＭＯＳ論理回路は、一対のＭＯＳトランジスタを備え、
各ＭＯＳトランジスタのゲート電極は対を成す他方のＭ
ＯＳトランジスタのドレイン電極にクロス接続され、ソ
ース電極は共にパルス電源または定電圧源のいずれか一
方に接続されるクランプ回路と、少なくとも１つのＭＯ
Ｓトランジスタを備え、該ＭＯＳトランジスタのゲート
電極をそれぞれ入力ノードとし、一端が共通に前記パル
ス電源または定電圧源のいずれか他方に接続され、他端
はクランプ回路の対応するＭＯＳトランジスタのドレイ
ン電極にそれぞれ接続されて出力ノードとなる２つの関
数回路とを含むＣＭＯＳ論理回路において、複数個の該
ＣＭＯＳ論理回路で複合論理を構成する場合に、前記パ
ルス電源を共通とすることを特徴とする。
【００３３】上記の構成によれば、複雑な複合論理を構
成するにあたって、関数回路のＭＯＳトランジスタが直
列多段となってしまい、駆動能力の低下によって所望と
するデバイス性能が得られない場合に、該論理を分割
し、複数のＣＭＯＳ論理回路でそれぞれ演算処理して、
その演算処理結果を合成するように構成すると、分割し
た各論理の演算のためのＣＭＯＳ論理回路からの出力、
すなわち後段側のその分割された論理を合成するための
ＣＭＯＳ論理回路の入力は、パルス電源と同位相となっ
ているのに対して、前記後段側のＣＭＯＳ論理回路に共
通のパルス電源から電力を供給しても、その出力ノード
は断熱充電されることになる。
成するにあたって、関数回路のＭＯＳトランジスタが直
列多段となってしまい、駆動能力の低下によって所望と
するデバイス性能が得られない場合に、該論理を分割
し、複数のＣＭＯＳ論理回路でそれぞれ演算処理して、
その演算処理結果を合成するように構成すると、分割し
た各論理の演算のためのＣＭＯＳ論理回路からの出力、
すなわち後段側のその分割された論理を合成するための
ＣＭＯＳ論理回路の入力は、パルス電源と同位相となっ
ているのに対して、前記後段側のＣＭＯＳ論理回路に共
通のパルス電源から電力を供給しても、その出力ノード
は断熱充電されることになる。
【００３４】このようにして、低消費電力である断熱充
電法を利用するようにしたＣＭＯＳ論理回路において、
複数個のＣＭＯＳ論理回路で複合論理を構成しても、そ
れぞれのＣＭＯＳ論理回路に個別の位相のパルス電源が
必要とならず、演算処理のための時間を短縮することが
できる。また、パルス電源がハイレベルであるときに、
ハイレベルとなるべき入力ノードがハイレベルに入力値
が確定したままで保持されるので、ローレベルとなるべ
き出力ノードは浮遊状態となることなく、その出力レベ
ルは安定して保持される。
電法を利用するようにしたＣＭＯＳ論理回路において、
複数個のＣＭＯＳ論理回路で複合論理を構成しても、そ
れぞれのＣＭＯＳ論理回路に個別の位相のパルス電源が
必要とならず、演算処理のための時間を短縮することが
できる。また、パルス電源がハイレベルであるときに、
ハイレベルとなるべき入力ノードがハイレベルに入力値
が確定したままで保持されるので、ローレベルとなるべ
き出力ノードは浮遊状態となることなく、その出力レベ
ルは安定して保持される。
【００３５】また、請求項２の発明に係るＣＭＯＳ論理
回路では、前記クランプ回路は一対のＰＭＯＳトランジ
スタから成り、前記２つの関数回路はそれぞれ１または
複数のＮＭＯＳトランジスタから成ることを特徴とす
る。
回路では、前記クランプ回路は一対のＰＭＯＳトランジ
スタから成り、前記２つの関数回路はそれぞれ１または
複数のＮＭＯＳトランジスタから成ることを特徴とす
る。
【００３６】上記の構成によれば、入力ノードに接続さ
れる関数回路がＮＭＯＳトランジスタであるので、駆動
能力が高く、高速動作に対応することができる。
れる関数回路がＮＭＯＳトランジスタであるので、駆動
能力が高く、高速動作に対応することができる。
【００３７】さらにまた、請求項３の発明に係るＣＭＯ
Ｓ論理回路では、前記クランプ回路は一対のＣＭＯＳト
ランジスタから成り、前記２つの関数回路はそれぞれ１
または複数のＮＭＯＳトランジスタまたはＰＭＯＳトラ
ンジスタから成ることを特徴とする。
Ｓ論理回路では、前記クランプ回路は一対のＣＭＯＳト
ランジスタから成り、前記２つの関数回路はそれぞれ１
または複数のＮＭＯＳトランジスタまたはＰＭＯＳトラ
ンジスタから成ることを特徴とする。
【００３８】上記の構成によれば、クランプ回路がＣＭ
ＯＳ構成であるので、出力ノードがハイレベルまたはロ
ーレベルのいずれの状態であっても、その出力ノードの
論理が安定して保持され、誤動作を防止することができ
る。
ＯＳ構成であるので、出力ノードがハイレベルまたはロ
ーレベルのいずれの状態であっても、その出力ノードの
論理が安定して保持され、誤動作を防止することができ
る。
【００３９】また、請求項４の発明に係るＣＭＯＳ論理
回路の駆動方法は、一対のＭＯＳトランジスタを備え、
各ＭＯＳトランジスタのゲート電極は対を成す他方のＭ
ＯＳトランジスタのドレイン電極にクロス接続され、ソ
ース電極は共にパルス電源または定電圧源のいずれか一
方に接続されるクランプ回路と、少なくとも１つのＭＯ
Ｓトランジスタを備え、該ＭＯＳトランジスタのゲート
電極をそれぞれ入力ノードとし、一端が共通に前記パル
ス電源または定電圧源のいずれか他方に接続され、他端
はクランプ回路の対応するＭＯＳトランジスタのドレイ
ン電極にそれぞれ接続されて出力ノードとなる２つの関
数回路とを含むＣＭＯＳ論理回路の駆動方法において、
入力ノードを前記パルス電源と同位相で駆動することを
特徴とする。
回路の駆動方法は、一対のＭＯＳトランジスタを備え、
各ＭＯＳトランジスタのゲート電極は対を成す他方のＭ
ＯＳトランジスタのドレイン電極にクロス接続され、ソ
ース電極は共にパルス電源または定電圧源のいずれか一
方に接続されるクランプ回路と、少なくとも１つのＭＯ
Ｓトランジスタを備え、該ＭＯＳトランジスタのゲート
電極をそれぞれ入力ノードとし、一端が共通に前記パル
ス電源または定電圧源のいずれか他方に接続され、他端
はクランプ回路の対応するＭＯＳトランジスタのドレイ
ン電極にそれぞれ接続されて出力ノードとなる２つの関
数回路とを含むＣＭＯＳ論理回路の駆動方法において、
入力ノードを前記パルス電源と同位相で駆動することを
特徴とする。
【００４０】上記の構成によれば、入力がパルス電源と
同位相で変化しても、ハイレベルを出力すべき出力ノー
ドの電位も同位相で変化するので、該出力ノードは断熱
充電されることになる。
同位相で変化しても、ハイレベルを出力すべき出力ノー
ドの電位も同位相で変化するので、該出力ノードは断熱
充電されることになる。
【００４１】したがって、低消費電力である断熱充電法
を利用するようにしたＣＭＯＳ論理回路において、入力
と出力とが同位相となり、演算処理のための時間を短縮
することができる。
を利用するようにしたＣＭＯＳ論理回路において、入力
と出力とが同位相となり、演算処理のための時間を短縮
することができる。
【００４２】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図４に基づいて説明すれば以下のとおりである。
図１〜図４に基づいて説明すれば以下のとおりである。
【００４３】図１は、たとえば前述の図９で示されるＣ
ＭＯＳ論理回路ＬＯＧなどに適用される本発明の駆動方
法による動作を説明するための波形図である。本発明の
駆動方法では、前述の図１０で示す従来技術の駆動方法
と同様に、「ＲＥＳＥＴ」「ＷＡＩＴ」「ＥＶＡＬＵＡ
ＴＥ」「ＨＯＬＤ」の４つの動作によって、１周期の動
作が構成されている。この図１において、入力ＩＮ、入
力／ＩＮ、パルス電源φ、出力ＯＵＴおよび出力／ＯＵ
Ｔの各波形は、それぞれ図１（ａ）、図１（ｂ）、図１
（ｃ）、図１（ｄ）および図１（ｅ）に対応している。
ＭＯＳ論理回路ＬＯＧなどに適用される本発明の駆動方
法による動作を説明するための波形図である。本発明の
駆動方法では、前述の図１０で示す従来技術の駆動方法
と同様に、「ＲＥＳＥＴ」「ＷＡＩＴ」「ＥＶＡＬＵＡ
ＴＥ」「ＨＯＬＤ」の４つの動作によって、１周期の動
作が構成されている。この図１において、入力ＩＮ、入
力／ＩＮ、パルス電源φ、出力ＯＵＴおよび出力／ＯＵ
Ｔの各波形は、それぞれ図１（ａ）、図１（ｂ）、図１
（ｃ）、図１（ｄ）および図１（ｅ）に対応している。
【００４４】本発明の駆動方法で注目すべきは、ハイレ
ベルとなる入力ＩＮ，／ＩＮが、パルス電源φと同位相
とされることである。したがって、まず最初の周期で
は、「ＲＥＳＥＴ」動作によって、パルス電源φがハイ
レベルからローレベルに引下げられて、出力ノードＫＯ
１，ＫＯ２のデータが消去されるとともに、ハイレベル
であった入力、図１の例では／ＩＮがローレベルに引下
げられる。次に、「ＷＡＩＴ」動作では、パルス電源φ
および入力ＩＮ，／ＩＮが共にローレベルとされ、した
がって出力ＯＵＴ，／ＯＵＴもローレベルとされる。
ベルとなる入力ＩＮ，／ＩＮが、パルス電源φと同位相
とされることである。したがって、まず最初の周期で
は、「ＲＥＳＥＴ」動作によって、パルス電源φがハイ
レベルからローレベルに引下げられて、出力ノードＫＯ
１，ＫＯ２のデータが消去されるとともに、ハイレベル
であった入力、図１の例では／ＩＮがローレベルに引下
げられる。次に、「ＷＡＩＴ」動作では、パルス電源φ
および入力ＩＮ，／ＩＮが共にローレベルとされ、した
がって出力ＯＵＴ，／ＯＵＴもローレベルとされる。
【００４５】続いて、パルス電源φのレベルを立上げる
「ＥＶＡＬＵＡＴＥ」動作が行われ、このとき一方の入
力、すなわちこの図１の例ではＩＮも、そのパルス電源
φの上昇にともなって、ハイレベルに引上げられる。ま
たこのとき、入力／ＩＮは、ローレベルのままとされ
る。したがって、ＮＭＯＳトランジスタＱＮ１が導通
し、ＮＭＯＳトランジスタＱＮ２が遮断して、ＰＭＯＳ
トランジスタＱＰ２が導通し、出力ＯＵＴがハイレベル
に上昇してゆく。またこのとき、ＰＭＯＳトランジスタ
ＱＰ１は遮断したままであり、出力／ＯＵＴはローレベ
ルのままとなる。
「ＥＶＡＬＵＡＴＥ」動作が行われ、このとき一方の入
力、すなわちこの図１の例ではＩＮも、そのパルス電源
φの上昇にともなって、ハイレベルに引上げられる。ま
たこのとき、入力／ＩＮは、ローレベルのままとされ
る。したがって、ＮＭＯＳトランジスタＱＮ１が導通
し、ＮＭＯＳトランジスタＱＮ２が遮断して、ＰＭＯＳ
トランジスタＱＰ２が導通し、出力ＯＵＴがハイレベル
に上昇してゆく。またこのとき、ＰＭＯＳトランジスタ
ＱＰ１は遮断したままであり、出力／ＯＵＴはローレベ
ルのままとなる。
【００４６】このようにして、出力ノードＫＯ１，ＫＯ
２の電位が確定すると、「ＨＯＬＤ」動作となり、前記
パルス電源φおよび入力ノードＩＮがハイレベルのまま
で保持され、したがって出力ＯＵＴもハイレベルのまま
となる。このとき、前述の図１０で示す従来技術では、
入力ＩＮがローレベルとなってしまうので、出力ノード
ＫＯ２は接地電源と遮断されて浮遊状態となり、そのロ
ーレベルはダイナミックに保持されていただけであるの
に対して、本発明では、ＭＯＳトランジスタＱＮ１，Ｑ
Ｐ２が導通しているので、出力ノードＫＯ１，ＫＯ２の
電位が安定して保持される。
２の電位が確定すると、「ＨＯＬＤ」動作となり、前記
パルス電源φおよび入力ノードＩＮがハイレベルのまま
で保持され、したがって出力ＯＵＴもハイレベルのまま
となる。このとき、前述の図１０で示す従来技術では、
入力ＩＮがローレベルとなってしまうので、出力ノード
ＫＯ２は接地電源と遮断されて浮遊状態となり、そのロ
ーレベルはダイナミックに保持されていただけであるの
に対して、本発明では、ＭＯＳトランジスタＱＮ１，Ｑ
Ｐ２が導通しているので、出力ノードＫＯ１，ＫＯ２の
電位が安定して保持される。
【００４７】次の周期では、同様に「ＲＥＳＥＴ」動作
が行われ、パルス電源φの引下げにともなって、ハイレ
ベルであった入力ＩＮもローレベルに引下げられる。こ
れによって、ハイレベルであった出力ＯＵＴもローレベ
ルとなる。次の「ＷＡＩＴ」動作では、パルス電源φお
よび入力ＩＮ，／ＩＮが共にローレベルとされ、したが
って、出力ＯＵＴ，／ＯＵＴもローレベルとされる。こ
れに続いて、「ＥＶＡＬＵＡＴＥ」動作では、入力ＩＮ
はローレベルのままで、パルス電源φの上昇にともなっ
て、入力／ＩＮがハイレベルに引上げられ、これによっ
て出力／ＯＵＴがハイレベルとなる。「ＨＯＬＤ」動作
では、パルス電源φおよび入力／ＩＮのハイレベルが保
持され、出力／ＯＵＴもハイレベルに安定して保持され
る。さらに次の周期の「ＲＥＳＥＴ」動作となると、パ
ルス電源φの低下にともなって、入力／ＩＮ、したがっ
て出力／ＯＵＴがローレベルに引下げられる。
が行われ、パルス電源φの引下げにともなって、ハイレ
ベルであった入力ＩＮもローレベルに引下げられる。こ
れによって、ハイレベルであった出力ＯＵＴもローレベ
ルとなる。次の「ＷＡＩＴ」動作では、パルス電源φお
よび入力ＩＮ，／ＩＮが共にローレベルとされ、したが
って、出力ＯＵＴ，／ＯＵＴもローレベルとされる。こ
れに続いて、「ＥＶＡＬＵＡＴＥ」動作では、入力ＩＮ
はローレベルのままで、パルス電源φの上昇にともなっ
て、入力／ＩＮがハイレベルに引上げられ、これによっ
て出力／ＯＵＴがハイレベルとなる。「ＨＯＬＤ」動作
では、パルス電源φおよび入力／ＩＮのハイレベルが保
持され、出力／ＯＵＴもハイレベルに安定して保持され
る。さらに次の周期の「ＲＥＳＥＴ」動作となると、パ
ルス電源φの低下にともなって、入力／ＩＮ、したがっ
て出力／ＯＵＴがローレベルに引下げられる。
【００４８】なお、上述のような駆動方法は、たとえ
ば、図２〜図４で示すような各ＣＭＯＳ論理回路ＬＯＧ
ａ，ＬＯＧｂ，ＬＯＧｃなどでも実施することができ
る。これらのＣＭＯＳ論理回路ＬＯＧａ，ＬＯＧｂ，Ｌ
ＯＧｃにおいて、前述の図９で示すＣＭＯＳ論理回路Ｌ
ＯＧに類似し、対応する部分には同一の参照符号を付し
てその説明を省略する。
ば、図２〜図４で示すような各ＣＭＯＳ論理回路ＬＯＧ
ａ，ＬＯＧｂ，ＬＯＧｃなどでも実施することができ
る。これらのＣＭＯＳ論理回路ＬＯＧａ，ＬＯＧｂ，Ｌ
ＯＧｃにおいて、前述の図９で示すＣＭＯＳ論理回路Ｌ
ＯＧに類似し、対応する部分には同一の参照符号を付し
てその説明を省略する。
【００４９】図２のＣＭＯＳ論理回路ＬＯＧａは、クラ
ンプ回路ＣＬＰａをＮＭＯＳトランジスタＱＮ１ａ，Ｑ
Ｎ２ａで構成し、２つの関数回路ＦＵＮ１ａ，ＦＵＮ２
ａをそれぞれＰＭＯＳトランジスタＱＰ１ａ，ＱＰ２ａ
で構成している。このようにして、関数回路をＮＭＯＳ
トランジスタだけでなく、ＰＭＯＳトランジスタを用い
て構成することによって、論理回路全体として、ＮＭＯ
Ｓトランジスタ数とＰＭＯＳトランジスタ数とにあまり
差が無い回路を実現することができ、集積回路としての
レイアウト効率を良くすることができる。
ンプ回路ＣＬＰａをＮＭＯＳトランジスタＱＮ１ａ，Ｑ
Ｎ２ａで構成し、２つの関数回路ＦＵＮ１ａ，ＦＵＮ２
ａをそれぞれＰＭＯＳトランジスタＱＰ１ａ，ＱＰ２ａ
で構成している。このようにして、関数回路をＮＭＯＳ
トランジスタだけでなく、ＰＭＯＳトランジスタを用い
て構成することによって、論理回路全体として、ＮＭＯ
Ｓトランジスタ数とＰＭＯＳトランジスタ数とにあまり
差が無い回路を実現することができ、集積回路としての
レイアウト効率を良くすることができる。
【００５０】また、図３のＣＭＯＳ論理回路ＬＯＧｂ
は、ＮＭＯＳトランジスタＱＮ１，ＱＮ２からそれぞれ
成る関数回路ＦＵＮ１，ＦＵＮ２に、ＰＭＯＳトランジ
スタＱＰ１ｂ，ＱＰ２ｂおよびＮＭＯＳトランジスタＱ
Ｎ１ｂ，ＱＮ２ｂから成るクランプ回路ＣＬＰｂを組合
わせて構成されている。ＭＯＳトランジスタＱＰ１ｂ，
ＱＮ１ｂの直列回路と、ＭＯＳトランジスタＱＰ２ｂ，
ＱＮ２ｂの直列回路とが、電源ライン１，２間に介在さ
れている。
は、ＮＭＯＳトランジスタＱＮ１，ＱＮ２からそれぞれ
成る関数回路ＦＵＮ１，ＦＵＮ２に、ＰＭＯＳトランジ
スタＱＰ１ｂ，ＱＰ２ｂおよびＮＭＯＳトランジスタＱ
Ｎ１ｂ，ＱＮ２ｂから成るクランプ回路ＣＬＰｂを組合
わせて構成されている。ＭＯＳトランジスタＱＰ１ｂ，
ＱＮ１ｂの直列回路と、ＭＯＳトランジスタＱＰ２ｂ，
ＱＮ２ｂの直列回路とが、電源ライン１，２間に介在さ
れている。
【００５１】ＭＯＳトランジスタＱＰ１ｂ，ＱＮ１ｂの
ドレイン間の接続点が、前記ＮＭＯＳトランジスタＱＮ
１のドレインとともに前記出力ノードＫＯ２となり、こ
の出力ノードＫＯ２の電位は、ＭＯＳトランジスタＱＰ
２ｂ，ＱＮ２ｂのゲートに与えられる。同様に、ＭＯＳ
トランジスタＱＰ２ｂ，ＱＮ２ｂのドレイン間の接続点
および前記ＮＭＯＳトランジスタＱＮ２のドレインは、
前記出力ノードＫＯ１となり、この出力ノードＫＯ１の
電位は、ＭＯＳトランジスタＱＰ１ｂ，ＱＮ１ｂのゲー
トに与えられる。したがって、出力ノードＫＯ１，ＫＯ
２の電位は、ハイレベルまたはローレベルのいずれにな
っても、その電位を安定して保持することができる。
ドレイン間の接続点が、前記ＮＭＯＳトランジスタＱＮ
１のドレインとともに前記出力ノードＫＯ２となり、こ
の出力ノードＫＯ２の電位は、ＭＯＳトランジスタＱＰ
２ｂ，ＱＮ２ｂのゲートに与えられる。同様に、ＭＯＳ
トランジスタＱＰ２ｂ，ＱＮ２ｂのドレイン間の接続点
および前記ＮＭＯＳトランジスタＱＮ２のドレインは、
前記出力ノードＫＯ１となり、この出力ノードＫＯ１の
電位は、ＭＯＳトランジスタＱＰ１ｂ，ＱＮ１ｂのゲー
トに与えられる。したがって、出力ノードＫＯ１，ＫＯ
２の電位は、ハイレベルまたはローレベルのいずれにな
っても、その電位を安定して保持することができる。
【００５２】したがって、同様に、図４のＣＭＯＳ論理
回路ＬＯＧｃで示すように、前述のＰＭＯＳトランジス
タＱＰ１ａ，ＱＰ２ａからそれぞれ成る関数回路ＦＵＮ
１ａ，ＦＵＮ２ａに、このクランプ回路ＣＬＰｂを用い
るようにしてもよい。
回路ＬＯＧｃで示すように、前述のＰＭＯＳトランジス
タＱＰ１ａ，ＱＰ２ａからそれぞれ成る関数回路ＦＵＮ
１ａ，ＦＵＮ２ａに、このクランプ回路ＣＬＰｂを用い
るようにしてもよい。
【００５３】このようなＣＭＯＳ論理回路ＬＯＧ，ＬＯ
Ｇａ，ＬＯＧｂ，ＬＯＧｃのいずれの構成であっても、
前述の図１のように、入力ＩＮ，／ＩＮをパルス電源φ
と同位相とすることができ、従来の図１０で示す駆動方
法では、入力ＩＮ，／ＩＮから出力ＯＵＴ，／ＯＵＴま
では１／４周期の遅れが生じていたのに対して、その遅
れを無くすことができ、演算処理時間を短縮することが
できる。また、パルス電源φがハイレベルであるときに
は、入力ＩＮ，／ＩＮが確定したままであるので、出力
ノードＫＯ１，ＫＯ２が浮遊状態となることなく、出力
ＯＵＴ，／ＯＵＴを安定して保持することができ、誤動
作を防止することができる。
Ｇａ，ＬＯＧｂ，ＬＯＧｃのいずれの構成であっても、
前述の図１のように、入力ＩＮ，／ＩＮをパルス電源φ
と同位相とすることができ、従来の図１０で示す駆動方
法では、入力ＩＮ，／ＩＮから出力ＯＵＴ，／ＯＵＴま
では１／４周期の遅れが生じていたのに対して、その遅
れを無くすことができ、演算処理時間を短縮することが
できる。また、パルス電源φがハイレベルであるときに
は、入力ＩＮ，／ＩＮが確定したままであるので、出力
ノードＫＯ１，ＫＯ２が浮遊状態となることなく、出力
ＯＵＴ，／ＯＵＴを安定して保持することができ、誤動
作を防止することができる。
【００５４】さらにまた、入力ＩＮ，／ＩＮをパルス電
源φと同位相で駆動することによって、単位論理回路で
ある上記図９、図２、図３および図４で示すＣＭＯＳ論
理回路ＬＯＧ，ＬＯＧａ，ＬＯＧｂ，ＬＯＧｃを、前記
図１１で示すようにカスケード接続する場合にも、演算
処理時間を短縮することができる。
源φと同位相で駆動することによって、単位論理回路で
ある上記図９、図２、図３および図４で示すＣＭＯＳ論
理回路ＬＯＧ，ＬＯＧａ，ＬＯＧｂ，ＬＯＧｃを、前記
図１１で示すようにカスケード接続する場合にも、演算
処理時間を短縮することができる。
【００５５】本発明の実施の第２の形態について、図５
に基づいて説明すれば以下のとおりである。
に基づいて説明すれば以下のとおりである。
【００５６】図５は、本発明の実施の第２の形態のＣＭ
ＯＳ論理回路ＬＯＧｄの電気回路図である。このＣＭＯ
Ｓ論理回路ＬＯＧｄは、前述の式３，４の複合論理を実
現するための回路であり、式５，６および式７，８の論
理演算を行う第１段目の論理回路ＬＯＧ１は、前述の図
１５で示すＣＭＯＳ論理回路ｌｏｇａの構成と同様に構
成されている。しかしながら、式５，６および式７，８
の論理演算結果のＡＮＤ論理を実現する第２段目の論理
回路ＬＯＧ２は、第１段目の論理回路ＬＯＧ１と同様の
パルス電源φで駆動されている。
ＯＳ論理回路ＬＯＧｄの電気回路図である。このＣＭＯ
Ｓ論理回路ＬＯＧｄは、前述の式３，４の複合論理を実
現するための回路であり、式５，６および式７，８の論
理演算を行う第１段目の論理回路ＬＯＧ１は、前述の図
１５で示すＣＭＯＳ論理回路ｌｏｇａの構成と同様に構
成されている。しかしながら、式５，６および式７，８
の論理演算結果のＡＮＤ論理を実現する第２段目の論理
回路ＬＯＧ２は、第１段目の論理回路ＬＯＧ１と同様の
パルス電源φで駆動されている。
【００５７】第１段目の論理回路ＬＯＧ１は、パルス電
源φがハイレベルであるときに、そのローレベルとなる
べき出力ノードが浮遊状態となるけれども、出力Ｇ，Ｈ
が共にハイレベルであるときには関数回路ＦＵＮ３１が
導通しており、これに対して出力Ｇ，Ｈが共にハイレベ
ルでないときには関数回路ＦＵＮ３２が導通しており、
これによって第２段目の論理回路ＬＯＧ２の出力ノード
は浮遊状態となることなく、出力ＯＵＴ，／ＯＵＴは安
定して保持される。
源φがハイレベルであるときに、そのローレベルとなる
べき出力ノードが浮遊状態となるけれども、出力Ｇ，Ｈ
が共にハイレベルであるときには関数回路ＦＵＮ３１が
導通しており、これに対して出力Ｇ，Ｈが共にハイレベ
ルでないときには関数回路ＦＵＮ３２が導通しており、
これによって第２段目の論理回路ＬＯＧ２の出力ノード
は浮遊状態となることなく、出力ＯＵＴ，／ＯＵＴは安
定して保持される。
【００５８】この点、第１段目の論理回路ＬＯＧ１のク
ランプ回路ＣＬＰ１，ＣＬＰ２を、前述のクランプ回路
ＣＬＰｂとすることによって、ローレベル出力時に浮遊
状態となるノードを無くすことができる。また、第２段
目の論理回路ＬＯＧ２のクランプ回路ＣＬＰ３に、前述
のクランプ回路ＣＬＰｂを用いることによって、関数回
路ＦＵＮ３１，ＦＵＮ３２をＮＭＯＳトランジスタのサ
イズが小さいままで、出力ノードの駆動力を高めること
ができ、該出力ノードに接続されるノード数、すなわち
いわゆるファンアウトの大きい回路に好適に実施するこ
とができる。さらにまた、第２段目の論理回路ＬＯＧ２
の関数回路ＦＵＮ３１，ＦＵＮ３２をＰＭＯＳトランジ
スタで構成することによって、単位論理回路を構成する
該ＣＭＯＳ論理回路ＬＯＧｄについて考えると、ＮＭＯ
Ｓトランジスタ数とＰＭＯＳトランジスタ数とにあまり
差が無い回路を実現することができ、集積回路としての
レイアウト効率を良くすることができる。
ランプ回路ＣＬＰ１，ＣＬＰ２を、前述のクランプ回路
ＣＬＰｂとすることによって、ローレベル出力時に浮遊
状態となるノードを無くすことができる。また、第２段
目の論理回路ＬＯＧ２のクランプ回路ＣＬＰ３に、前述
のクランプ回路ＣＬＰｂを用いることによって、関数回
路ＦＵＮ３１，ＦＵＮ３２をＮＭＯＳトランジスタのサ
イズが小さいままで、出力ノードの駆動力を高めること
ができ、該出力ノードに接続されるノード数、すなわち
いわゆるファンアウトの大きい回路に好適に実施するこ
とができる。さらにまた、第２段目の論理回路ＬＯＧ２
の関数回路ＦＵＮ３１，ＦＵＮ３２をＰＭＯＳトランジ
スタで構成することによって、単位論理回路を構成する
該ＣＭＯＳ論理回路ＬＯＧｄについて考えると、ＮＭＯ
Ｓトランジスタ数とＰＭＯＳトランジスタ数とにあまり
差が無い回路を実現することができ、集積回路としての
レイアウト効率を良くすることができる。
【００５９】また、このＣＭＯＳ論理回路ＬＯＧｄを単
位論理回路として、前述の図１１で示すような４種類の
パルス電源φ１，φ２，φ３，φ４を用いることによっ
て、任意の順序回路を構成することができる。
位論理回路として、前述の図１１で示すような４種類の
パルス電源φ１，φ２，φ３，φ４を用いることによっ
て、任意の順序回路を構成することができる。
【００６０】なお、所望とする複合論理、たとえば前述
の式３，４で示す論理を、上述のＣＭＯＳ論理回路ＬＯ
Ｇｄのように、２つの論理回路ＬＯＧ１，ＬＯＧ２に分
割するのではなく、さらに多数の論理回路に分割しても
よく、また第２段目の論理回路ＬＯＧ２に含まれる単位
論理回路も、複数あってもよい。
の式３，４で示す論理を、上述のＣＭＯＳ論理回路ＬＯ
Ｇｄのように、２つの論理回路ＬＯＧ１，ＬＯＧ２に分
割するのではなく、さらに多数の論理回路に分割しても
よく、また第２段目の論理回路ＬＯＧ２に含まれる単位
論理回路も、複数あってもよい。
【００６１】
【発明の効果】請求項１の発明に係るＣＭＯＳ論理回路
は、以上のように、クランプ回路と、２つの関数回路と
を含み、断熱充電法を用いるようにしたＣＭＯＳ論理回
路において、複雑な複合論理を構成するにあたって、該
論理を分割し、複数のＣＭＯＳ論理回路でそれぞれ演算
処理してその演算処理結果を合成するようにしても、後
段側のその分割された論理を合成するためのＣＭＯＳ論
理回路に対して共通のパルス電源から電力を供給する。
は、以上のように、クランプ回路と、２つの関数回路と
を含み、断熱充電法を用いるようにしたＣＭＯＳ論理回
路において、複雑な複合論理を構成するにあたって、該
論理を分割し、複数のＣＭＯＳ論理回路でそれぞれ演算
処理してその演算処理結果を合成するようにしても、後
段側のその分割された論理を合成するためのＣＭＯＳ論
理回路に対して共通のパルス電源から電力を供給する。
【００６２】それゆえ、それぞれのＣＭＯＳ論理回路に
個別の位相のパルス電源が必要とならず、演算処理のた
めの時間を短縮することができる。また、パルス電源が
ハイレベルであるときに、ハイレベルとなるべき入力ノ
ードがハイレベルに入力値が確定したままで保持される
ので、ローレベルとなるべき出力ノードは浮遊状態とな
ることなく、その出力レベルは安定して保持される。
個別の位相のパルス電源が必要とならず、演算処理のた
めの時間を短縮することができる。また、パルス電源が
ハイレベルであるときに、ハイレベルとなるべき入力ノ
ードがハイレベルに入力値が確定したままで保持される
ので、ローレベルとなるべき出力ノードは浮遊状態とな
ることなく、その出力レベルは安定して保持される。
【００６３】また、請求項２の発明に係るＣＭＯＳ論理
回路は、以上のように、前記クランプ回路を一対のＰＭ
ＯＳトランジスタで構成し、前記２つの関数回路をそれ
ぞれ１または複数のＮＭＯＳトランジスタで構成する。
回路は、以上のように、前記クランプ回路を一対のＰＭ
ＯＳトランジスタで構成し、前記２つの関数回路をそれ
ぞれ１または複数のＮＭＯＳトランジスタで構成する。
【００６４】それゆえ、入力ノードに接続される関数回
路がＮＭＯＳトランジスタであるので、駆動能力が高
く、高速動作に対応することができる。
路がＮＭＯＳトランジスタであるので、駆動能力が高
く、高速動作に対応することができる。
【００６５】さらにまた、請求項３の発明に係るＣＭＯ
Ｓ論理回路は、以上のように、前記クランプ回路を一対
のＣＭＯＳトランジスタで構成し、前記２つの関数回路
をそれぞれ１または複数のＮＭＯＳトランジスタまたは
ＰＭＯＳトランジスタで構成する。
Ｓ論理回路は、以上のように、前記クランプ回路を一対
のＣＭＯＳトランジスタで構成し、前記２つの関数回路
をそれぞれ１または複数のＮＭＯＳトランジスタまたは
ＰＭＯＳトランジスタで構成する。
【００６６】それゆえ、クランプ回路がＣＭＯＳ構成で
あるので、出力ノードがハイレベルまたはローレベルの
いずれの状態であっても、その出力ノードの論理が安定
して保持され、誤動作を防止することができる。
あるので、出力ノードがハイレベルまたはローレベルの
いずれの状態であっても、その出力ノードの論理が安定
して保持され、誤動作を防止することができる。
【００６７】また、請求項４の発明に係るＣＭＯＳ論理
回路の駆動方法は、以上のように、クランプ回路と、２
つの関数回路とを含み、断熱充電法を用いるようにした
ＣＭＯＳ論理回路の駆動方法において、入力ノードを前
記パルス電源と同位相で駆動する。
回路の駆動方法は、以上のように、クランプ回路と、２
つの関数回路とを含み、断熱充電法を用いるようにした
ＣＭＯＳ論理回路の駆動方法において、入力ノードを前
記パルス電源と同位相で駆動する。
【００６８】それゆえ、入力と出力とが同位相となり、
演算処理のための時間を短縮することができる。
演算処理のための時間を短縮することができる。
【図１】本発明の実施の一形態のＣＭＯＳ論理回路の駆
動方法を説明するための波形図である。
動方法を説明するための波形図である。
【図２】図１で示す駆動方法を実施することができるＣ
ＭＯＳ論理回路の電気回路図である。
ＭＯＳ論理回路の電気回路図である。
【図３】図１で示す駆動方法を実施することができる他
のＣＭＯＳ論理回路の電気回路図である。
のＣＭＯＳ論理回路の電気回路図である。
【図４】図１で示す駆動方法を実施することができるさ
らに他のＣＭＯＳ論理回路の電気回路図である。
らに他のＣＭＯＳ論理回路の電気回路図である。
【図５】本発明の実施の第２の形態のＣＭＯＳ論理回路
の電気回路図である。
の電気回路図である。
【図６】ＣＭＯＳインバータの充放電動作を説明するた
めの電気回路図である。
めの電気回路図である。
【図７】図６で示すＣＭＯＳインバータの動作を説明す
るための波形図である。
るための波形図である。
【図８】通常の充電方法と断熱充電法との違いを説明す
るためのグラフである。
るためのグラフである。
【図９】図１で示す駆動方法を実施することができ、前
記断熱充電法を用いる基本的なＣＭＯＳ論理回路の電気
回路図である。
記断熱充電法を用いる基本的なＣＭＯＳ論理回路の電気
回路図である。
【図１０】断熱充電法を用いる典型的な従来技術のＣＭ
ＯＳ論理回路の駆動方法を説明するための波形図であ
る。
ＯＳ論理回路の駆動方法を説明するための波形図であ
る。
【図１１】図９で示すＣＭＯＳ論理回路を用いて構成さ
れるシフトレジスタの電気回路図である。
れるシフトレジスタの電気回路図である。
【図１２】図１１で示すシフトレジスタの動作を説明す
るためのパルス電源の波形図である。
るためのパルス電源の波形図である。
【図１３】図１１で示すシフトレジスタの動作を説明す
るための各インバータ／バッファの動作状態を示す図で
ある。
るための各インバータ／バッファの動作状態を示す図で
ある。
【図１４】複合論理のＣＭＯＳ論理回路の電気回路図で
ある。
ある。
【図１５】図１４で示すＣＭＯＳ論理回路の複合論理を
分割して構成される従来技術のＣＭＯＳ論理回路の電気
回路図である。
分割して構成される従来技術のＣＭＯＳ論理回路の電気
回路図である。
１，２ 電源ライン ＣＬＰ，ＣＬＰａ，ＣＬＰｂ クランプ回路 ＣＬＰ１，ＣＬＰ２，ＣＬＰ３ クランプ回路 ＦＵＮ１，ＦＵＮ２ 関数回路 ＦＵＮ１ａ，ＦＵＮ２ａ 関数回路 ＦＵＮ１１，ＦＵＮ１２ 関数回路 ＦＵＮ２１，ＦＵＮ２２ 関数回路 ＦＵＮ３１，ＦＵＮ３２ 関数回路 ＫＩ１，ＫＩ２ 入力ノード ＫＯ１，ＫＯ２ 出力ノード ＬＯＧ，ＬＯＧａ，ＬＯＧｂ，ＬＯＧｃ，ＬＯＧｄ
ＣＭＯＳ論理回路 ＬＯＧ１，ＬＯＧ２ ＣＭＯＳ論理回路 ＱＮ１，ＱＮ２；ＱＮ１ａ，ＱＮ２ａ；ＱＮ１ｂ，ＱＮ
２ｂ ＮＭＯＳトランジスタ ＱＮ１１〜ＱＮ１６；ＱＮ２１〜ＱＮ２６ ＮＭＯＳ
トランジスタ ＱＰ１，ＱＰ２；ＱＰ１ａ，ＱＰ２ａ；ＱＰ１ｂ，ＱＰ
２ｂ ＰＭＯＳトランジスタ φ，φ１，φ２，φ３，φ４ パルス電源
ＣＭＯＳ論理回路 ＬＯＧ１，ＬＯＧ２ ＣＭＯＳ論理回路 ＱＮ１，ＱＮ２；ＱＮ１ａ，ＱＮ２ａ；ＱＮ１ｂ，ＱＮ
２ｂ ＮＭＯＳトランジスタ ＱＮ１１〜ＱＮ１６；ＱＮ２１〜ＱＮ２６ ＮＭＯＳ
トランジスタ ＱＰ１，ＱＰ２；ＱＰ１ａ，ＱＰ２ａ；ＱＰ１ｂ，ＱＰ
２ｂ ＰＭＯＳトランジスタ φ，φ１，φ２，φ３，φ４ パルス電源
Claims (4)
- 【請求項１】一対のＭＯＳトランジスタを備え、各ＭＯ
Ｓトランジスタのゲート電極は対を成す他方のＭＯＳト
ランジスタのドレイン電極にクロス接続され、ソース電
極は共にパルス電源または定電圧源のいずれか一方に接
続されるクランプ回路と、少なくとも１つのＭＯＳトラ
ンジスタを備え、該ＭＯＳトランジスタのゲート電極を
それぞれ入力ノードとし、一端が共通に前記パルス電源
または定電圧源のいずれか他方に接続され、他端はクラ
ンプ回路の対応するＭＯＳトランジスタのドレイン電極
にそれぞれ接続されて出力ノードとなる２つの関数回路
とを含むＣＭＯＳ論理回路において、 複数個の該ＣＭＯＳ論理回路で複合論理を構成する場合
に、前記パルス電源を共通とすることを特徴とするＣＭ
ＯＳ論理回路。 - 【請求項２】前記クランプ回路は一対のＰＭＯＳトラン
ジスタから成り、前記２つの関数回路はそれぞれ１また
は複数のＮＭＯＳトランジスタから成ることを特徴とす
る請求項１記載のＣＭＯＳ論理回路。 - 【請求項３】前記クランプ回路は一対のＣＭＯＳトラン
ジスタから成り、前記２つの関数回路はそれぞれ１また
は複数のＮＭＯＳトランジスタまたはＰＭＯＳトランジ
スタから成ることを特徴とする請求項１記載のＣＭＯＳ
論理回路。 - 【請求項４】一対のＭＯＳトランジスタを備え、各ＭＯ
Ｓトランジスタのゲート電極は対を成す他方のＭＯＳト
ランジスタのドレイン電極にクロス接続され、ソース電
極は共にパルス電源または定電圧源のいずれか一方に接
続されるクランプ回路と、少なくとも１つのＭＯＳトラ
ンジスタを備え、該ＭＯＳトランジスタのゲート電極を
それぞれ入力ノードとし、一端が共通に前記パルス電源
または定電圧源のいずれか他方に接続され、他端はクラ
ンプ回路の対応するＭＯＳトランジスタのドレイン電極
にそれぞれ接続されて出力ノードとなる２つの関数回路
とを含むＣＭＯＳ論理回路の駆動方法において、 入力ノードを前記パルス電源と同位相で駆動することを
特徴とするＣＭＯＳ論理回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11998297A JP3756285B2 (ja) | 1997-05-09 | 1997-05-09 | Ｃｍｏｓ論理回路およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11998297A JP3756285B2 (ja) | 1997-05-09 | 1997-05-09 | Ｃｍｏｓ論理回路およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308662A true JPH10308662A (ja) | 1998-11-17 |
| JP3756285B2 JP3756285B2 (ja) | 2006-03-15 |
Family
ID=14774987
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11998297A Expired - Fee Related JP3756285B2 (ja) | 1997-05-09 | 1997-05-09 | Ｃｍｏｓ論理回路およびその駆動方法 |
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| Country | Link |
|---|---|
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788121B2 (en) | 2000-06-06 | 2004-09-07 | Nippon Telegraph And Telephone Corporation | Adiabatic charging register circuit |
| JP2006505965A (ja) * | 2002-04-04 | 2006-02-16 | ザ・リージェンツ・オブ・ジ・ユニバーシティ・オブ・ミシガン | 低出力ｃｍｏｓフリップフロップ |
| JP2007226927A (ja) * | 2006-02-27 | 2007-09-06 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路及びデータ書き込み方法 |
| JP2007235218A (ja) * | 2006-02-27 | 2007-09-13 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電論理回路及び断熱充電論理転送回路 |
| JP2008503029A (ja) * | 2004-06-10 | 2008-01-31 | フリースケール セミコンダクター インコーポレイテッド | データ保持ラッチを含むメモリ素子 |
| JP2011109607A (ja) * | 2009-11-20 | 2011-06-02 | Seiko Epson Corp | 回路装置、電子機器及び電源供給方法 |
| JP2011124632A (ja) * | 2009-12-08 | 2011-06-23 | Seiko Epson Corp | 回路装置及び電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7622977B2 (en) | 2005-10-27 | 2009-11-24 | The Regents Of The University Of Michigan | Ramped clock digital storage control |
| US7973565B2 (en) | 2007-05-23 | 2011-07-05 | Cyclos Semiconductor, Inc. | Resonant clock and interconnect architecture for digital devices with multiple clock networks |
| US8502569B2 (en) | 2009-10-12 | 2013-08-06 | Cyclos Semiconductor, Inc. | Architecture for operating resonant clock network in conventional mode |
-
1997
- 1997-05-09 JP JP11998297A patent/JP3756285B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US6788121B2 (en) | 2000-06-06 | 2004-09-07 | Nippon Telegraph And Telephone Corporation | Adiabatic charging register circuit |
| US7030672B2 (en) | 2000-06-06 | 2006-04-18 | Nippon Telegraph And Telephone Corporation | Adiabatic charging register circuit |
| JP2006505965A (ja) * | 2002-04-04 | 2006-02-16 | ザ・リージェンツ・オブ・ジ・ユニバーシティ・オブ・ミシガン | 低出力ｃｍｏｓフリップフロップ |
| KR101025357B1 (ko) | 2002-04-04 | 2011-03-28 | 더 리젠츠 오브 더 유니버시티 오브 미시건 | 저전력 ｃｍｏｓ 플립플롭 |
| JP2008503029A (ja) * | 2004-06-10 | 2008-01-31 | フリースケール セミコンダクター インコーポレイテッド | データ保持ラッチを含むメモリ素子 |
| JP2007226927A (ja) * | 2006-02-27 | 2007-09-06 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路及びデータ書き込み方法 |
| JP2007235218A (ja) * | 2006-02-27 | 2007-09-13 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電論理回路及び断熱充電論理転送回路 |
| JP2011109607A (ja) * | 2009-11-20 | 2011-06-02 | Seiko Epson Corp | 回路装置、電子機器及び電源供給方法 |
| JP2011124632A (ja) * | 2009-12-08 | 2011-06-23 | Seiko Epson Corp | 回路装置及び電子機器 |
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