JPH02184112A - マルチプレクサ回路 - Google Patents
マルチプレクサ回路Info
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- JPH02184112A JPH02184112A JP1240285A JP24028589A JPH02184112A JP H02184112 A JPH02184112 A JP H02184112A JP 1240285 A JP1240285 A JP 1240285A JP 24028589 A JP24028589 A JP 24028589A JP H02184112 A JPH02184112 A JP H02184112A
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Links
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- 238000012360 testing method Methods 0.000 abstract description 11
- 230000005669 field effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
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- 239000004065 semiconductor Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は集積半導体のスイッチング回路、より詳細に言
えば、マルチプレクサ及びマルチプレクサを制御する回
路を簡単にテストすることが出来るマルチプレクサ型の
スイッチ回路に関する。
えば、マルチプレクサ及びマルチプレクサを制御する回
路を簡単にテストすることが出来るマルチプレクサ型の
スイッチ回路に関する。
Ｂ、従来の技術
マルチプレクサ型のスイッチ回路は公知であるけれども
、マルチプレクサを完全にテストすることは、不可能で
はないにしても、非常に困難なので、マルチプレクサ、
及びマルチプレクサを制御するために使用する回路のテ
ストを満足に行うことの出来る技術は、一般には入手不
能であり、非常に複雑である。パスゲートを使用したマ
ルチプレクサはデコーダのような制御ロジックから出力
されたパルス、即ち出力信号をパスゲートの制御素子へ
印加することによってテストされている。
、マルチプレクサを完全にテストすることは、不可能で
はないにしても、非常に困難なので、マルチプレクサ、
及びマルチプレクサを制御するために使用する回路のテ
ストを満足に行うことの出来る技術は、一般には入手不
能であり、非常に複雑である。パスゲートを使用したマ
ルチプレクサはデコーダのような制御ロジックから出力
されたパルス、即ち出力信号をパスゲートの制御素子へ
印加することによってテストされている。
若し、制御ロジックが故障した場合、マルチプレクサ自
身が誤動作をしなければならないのに、マルチプレクサ
のテストは合格する。より詳細に言えば、制御素子、ま
たはパスゲートを駆動する論理回路が動作しなくなった
時、即ちパスゲートの制御素子に、常にバイナリ０のパ
ルスしか与えない、即ち常に低レベルのパルスしか与え
ない時、マルチプレクサの出力は、他の人力信号の前の
段からのチャージを保持する。マルチプレクサの出力は
、現在予定されているレベルに、以前にチャージされて
いるかもしれないし、或はチャージされていないかもし
れない、その結果、マルチプレクサが誤動作しているの
にも拘らず、マルチプレクサのテストは合格することが
ある。他方、若しパスゲートの制御素子を駆動する論理
回路が常にバイナリ１のパルスを与える、即ち常に高電
位のパルスを与える時、マルチプレクサの出力に対して
パスゲートを通過する特定のデータ入力信号によって制
御されるマルチプレクサの出力によって複数の選択が存
在することになる。若し、人力データが反対極性のパル
スであれば、出力を限定することが出来ない。パスゲー
トのすべての制御素子が選択されない、即ちすべてのパ
スゲートの制御素子にバイナリ０のパルス、即ち低レベ
ルのパルスが与えられたとすれば、マルチプレクサの出
力は、高インピーダンス状態を呈することになる。
身が誤動作をしなければならないのに、マルチプレクサ
のテストは合格する。より詳細に言えば、制御素子、ま
たはパスゲートを駆動する論理回路が動作しなくなった
時、即ちパスゲートの制御素子に、常にバイナリ０のパ
ルスしか与えない、即ち常に低レベルのパルスしか与え
ない時、マルチプレクサの出力は、他の人力信号の前の
段からのチャージを保持する。マルチプレクサの出力は
、現在予定されているレベルに、以前にチャージされて
いるかもしれないし、或はチャージされていないかもし
れない、その結果、マルチプレクサが誤動作しているの
にも拘らず、マルチプレクサのテストは合格することが
ある。他方、若しパスゲートの制御素子を駆動する論理
回路が常にバイナリ１のパルスを与える、即ち常に高電
位のパルスを与える時、マルチプレクサの出力に対して
パスゲートを通過する特定のデータ入力信号によって制
御されるマルチプレクサの出力によって複数の選択が存
在することになる。若し、人力データが反対極性のパル
スであれば、出力を限定することが出来ない。パスゲー
トのすべての制御素子が選択されない、即ちすべてのパ
スゲートの制御素子にバイナリ０のパルス、即ち低レベ
ルのパルスが与えられたとすれば、マルチプレクサの出
力は、高インピーダンス状態を呈することになる。
マルチプレクサの出力を制御するデータは出力において
予定されたデータと同じであるかも知れないし、同じで
ないかも知れない。
予定されたデータと同じであるかも知れないし、同じで
ないかも知れない。
この問題の従来の解決方法は、マルチプレクサの出力の
部分で蓄積された電荷を放電するために、マルチプレク
サの出力に接続された成端装置、即ち成端回路を使用す
ることである。このような解決方法は、１９８８年４月
２０日に出願された米国特許出願第１８３８６５号に示
されている。
部分で蓄積された電荷を放電するために、マルチプレク
サの出力に接続された成端装置、即ち成端回路を使用す
ることである。このような解決方法は、１９８８年４月
２０日に出願された米国特許出願第１８３８６５号に示
されている。
異なった他の型のマルチプレクサが、例えば米国特許第
３８１４３２７号及び同３６５４３９４号に示されてお
り、この装置は、データ用のマルチプレクサ装置を与え
るために、電界効果型トランジスタが用いられている。
３８１４３２７号及び同３６５４３９４号に示されてお
り、この装置は、データ用のマルチプレクサ装置を与え
るために、電界効果型トランジスタが用いられている。
米国特許第４３９０９８８号には、複数個の人力信号を
単一の出力に多重化するために用いられる他の型の回路
が開示されている。Ｎチャンネル及びＰチャンネル電界
効果トランジスタを用いたこの回路は、トリー回路のネ
ットワークではない。
単一の出力に多重化するために用いられる他の型の回路
が開示されている。Ｎチャンネル及びＰチャンネル電界
効果トランジスタを用いたこの回路は、トリー回路のネ
ットワークではない。
Ｃ０発明が解決しようとする問題点
本発明の目的は、マルチプレクサ及びマルチプレクサを
制御する回路を完全にテストすることが出来、そして、
マルチプレクサの密度及び性能の両方を改善したマルチ
プレクサ型の新規な回路を提供することにある。
制御する回路を完全にテストすることが出来、そして、
マルチプレクサの密度及び性能の両方を改善したマルチ
プレクサ型の新規な回路を提供することにある。
Ｄ０問題点を解決するための手段
本発明に従って、Ｐチャンネル・デバイスのトリー回路
とＮチャンネル・デバイスのトリー回路とが並列に配列
され、そしてＰチャンネル・デバイスが真数及び補数制
御パルスの制御の下で動作するマルチプレクサ型の回路
が与えられる。より具体的に言えば、本発明に従って、
第１及び第２のＰチャンネル電界効果トランジスタと、
第１及び第２のＮチャンネル電界効果トランジスタとを
有するパスゲートを含むマルチプレクサ回路が与えられ
、この回路は、第１のデータ信号が、第１のＰチャンネ
ル・トランジスタの第１の電流搬送ゲート電極と、第１
のＮチャンネル・トランジスタの第１の電流搬送ゲート
電極とに印加され、且つ第２のデータ信号が、第２のＰ
チャンネル・トランジスタの第１の電流搬送ゲート電極
と、第２のＮチャンネル・トランジスタの第１の電流搬
送ゲート電極とに印加されることと、そして、第１及び
第２のＰチャンネル・トランジスタの第２の電流搬送電
極は、まとめて−緒に接続されていることと、第１及び
第２のＮチャンネル・トランジスタの第２の電流搬送ゲ
ート電極は、まとめて−緒に接続され、且つ第１及び第
２のＰチャンネル・トランジスタの電流搬送ゲート電極
に接続されていることとを含んでいる。真数の制御パル
スは第１のＮチャンネル・トランジスタの制御電極と。
とＮチャンネル・デバイスのトリー回路とが並列に配列
され、そしてＰチャンネル・デバイスが真数及び補数制
御パルスの制御の下で動作するマルチプレクサ型の回路
が与えられる。より具体的に言えば、本発明に従って、
第１及び第２のＰチャンネル電界効果トランジスタと、
第１及び第２のＮチャンネル電界効果トランジスタとを
有するパスゲートを含むマルチプレクサ回路が与えられ
、この回路は、第１のデータ信号が、第１のＰチャンネ
ル・トランジスタの第１の電流搬送ゲート電極と、第１
のＮチャンネル・トランジスタの第１の電流搬送ゲート
電極とに印加され、且つ第２のデータ信号が、第２のＰ
チャンネル・トランジスタの第１の電流搬送ゲート電極
と、第２のＮチャンネル・トランジスタの第１の電流搬
送ゲート電極とに印加されることと、そして、第１及び
第２のＰチャンネル・トランジスタの第２の電流搬送電
極は、まとめて−緒に接続されていることと、第１及び
第２のＮチャンネル・トランジスタの第２の電流搬送ゲ
ート電極は、まとめて−緒に接続され、且つ第１及び第
２のＰチャンネル・トランジスタの電流搬送ゲート電極
に接続されていることとを含んでいる。真数の制御パル
スは第１のＮチャンネル・トランジスタの制御電極と。
第２のＰチャンネル・トランジスタの制御電極とに印加
され、そして真数制御パルスの補数の制御パルスは、第
１のＰチャンネル・トランジスタの制御電極と、第２の
Ｎチャンネル・トランジスタの制御電極とに印加される
。一般に容量性の負荷を有する回路の、出力端子は、ト
ランジスタの第２の電流搬送電極に接続されて、第１及
び第２のデータ信号を選択的に受は取る。
され、そして真数制御パルスの補数の制御パルスは、第
１のＰチャンネル・トランジスタの制御電極と、第２の
Ｎチャンネル・トランジスタの制御電極とに印加される
。一般に容量性の負荷を有する回路の、出力端子は、ト
ランジスタの第２の電流搬送電極に接続されて、第１及
び第２のデータ信号を選択的に受は取る。
Ｅ、実施例
第１図を参照すると、本発明のテスト可能なパスゲート
のマルチプレクサの実施例の回路が示されている。この
回路は、対角線を付した矩形で表わし、制御素子、即ち
ゲート電極を持つＰチャンネル電界効果トランジスタと
、対角線を付していない矩形で表わし、制御素子、即ち
ゲート電極を持つＮチャンネル電界効果トランジスタと
で構成され、相補的酸化金属半導体（０ＭＯ５’）技術
を用いて作られている。
のマルチプレクサの実施例の回路が示されている。この
回路は、対角線を付した矩形で表わし、制御素子、即ち
ゲート電極を持つＰチャンネル電界効果トランジスタと
、対角線を付していない矩形で表わし、制御素子、即ち
ゲート電極を持つＮチャンネル電界効果トランジスタと
で構成され、相補的酸化金属半導体（０ＭＯ５’）技術
を用いて作られている。
第１図に示した本発明のテスト可能なＣＭＯＳパスゲー
トのマルチプレクサは、Ｐチャンネル電界効果トランジ
スタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５及びＰ６を持つ論理
トリー回！８１ｏの形式の第１のスイッチング・ネット
ワークと、Ｎチャンネル電界効果トランジスタＮ１、Ｎ
２、Ｎ３、Ｎ４、Ｎ５及びＮ６を持つ論理トリー回路１
２の形式の第２のスイッチング・ネットワークとを含ん
でいる。データ信号Ｄ１はＰチャンネル・トランジスタ
Ｐ１の第１の電流搬送電極に印加され、データ信号Ｄ２
はＰチャンネル・トランジスタＰ２の第１の電流搬送電
極に印加され、データ信号Ｄ３はＰチャンネル・トラン
ジスタＰ４の第１の電流搬送電極に印加され、データ信
号Ｄ４はＰチャンネル・トランジスタＰ５の第１の電流
搬送電極に印加されるように、データ信号源１４が第１
のトリー回路１０の入力に接続されている。また、デー
タ信号Ｄ１はＮチャンネル・トランジスタＮ１の第１の
電流搬送電極に印加され、データ信号Ｄ２はＮチャンネ
ル・トランジスタＮ２の第１の電流搬送電極に印加され
、データ信号Ｄ３はＰチャンネル・トランジスタＮ４の
第１の電流搬送電極に印加され、データ信号Ｄ４はＮチ
ャンネル・トランジスタＮ５の第１の電流搬送電極に印
加されるように、データ信号源１４が第２のトリー回路
１２の入力に接続されている０本発明のパスゲートのマ
ルチプレクサの「出力」端子は、Ｐチャンネル・トラン
ジスタＰ３及びＰ６の第１の電流搬送電極に接続され、
そしてＮチャンネル・トランジスタＮ３及びＮ６の第１
の電流搬送電極に接続されている。また、「出力」端子
は、記号Ｃで示された寄生容量のような容量性負荷に接
続される。第１のトリー回′ｍ１０のＰチャンネル・ト
ランジスタＰ１、Ｐ２、Ｐ４及びＰ５の第１の電流搬送
電極は、第２のトリー回路１２のＮチャンネル・トラン
ジスタＮ１、Ｎ２、Ｎ４及びＮ５の第１の電流搬送電極
に接続されていることには注意を要する。
トのマルチプレクサは、Ｐチャンネル電界効果トランジ
スタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５及びＰ６を持つ論理
トリー回！８１ｏの形式の第１のスイッチング・ネット
ワークと、Ｎチャンネル電界効果トランジスタＮ１、Ｎ
２、Ｎ３、Ｎ４、Ｎ５及びＮ６を持つ論理トリー回路１
２の形式の第２のスイッチング・ネットワークとを含ん
でいる。データ信号Ｄ１はＰチャンネル・トランジスタ
Ｐ１の第１の電流搬送電極に印加され、データ信号Ｄ２
はＰチャンネル・トランジスタＰ２の第１の電流搬送電
極に印加され、データ信号Ｄ３はＰチャンネル・トラン
ジスタＰ４の第１の電流搬送電極に印加され、データ信
号Ｄ４はＰチャンネル・トランジスタＰ５の第１の電流
搬送電極に印加されるように、データ信号源１４が第１
のトリー回路１０の入力に接続されている。また、デー
タ信号Ｄ１はＮチャンネル・トランジスタＮ１の第１の
電流搬送電極に印加され、データ信号Ｄ２はＮチャンネ
ル・トランジスタＮ２の第１の電流搬送電極に印加され
、データ信号Ｄ３はＰチャンネル・トランジスタＮ４の
第１の電流搬送電極に印加され、データ信号Ｄ４はＮチ
ャンネル・トランジスタＮ５の第１の電流搬送電極に印
加されるように、データ信号源１４が第２のトリー回路
１２の入力に接続されている０本発明のパスゲートのマ
ルチプレクサの「出力」端子は、Ｐチャンネル・トラン
ジスタＰ３及びＰ６の第１の電流搬送電極に接続され、
そしてＮチャンネル・トランジスタＮ３及びＮ６の第１
の電流搬送電極に接続されている。また、「出力」端子
は、記号Ｃで示された寄生容量のような容量性負荷に接
続される。第１のトリー回′ｍ１０のＰチャンネル・ト
ランジスタＰ１、Ｐ２、Ｐ４及びＰ５の第１の電流搬送
電極は、第２のトリー回路１２のＮチャンネル・トラン
ジスタＮ１、Ｎ２、Ｎ４及びＮ５の第１の電流搬送電極
に接続されていることには注意を要する。
第１のトリー回路１０のＰチャンネル・トランジスタＰ
１、Ｐ２及びＰ３の第２の電流搬送電極は、まとめて−
緒に接続され、Ｐチャンネル・トランジスタＰ４、Ｐ５
及びＰ６の第２の電流搬送電極もまた一緒に接続される
。第２のトリー回路１２のＮチャンネル・トランジスタ
Ｎｌ、Ｎ２及びＮ３の第２の電流搬送電極は一緒に接続
され、Ｎチャンネル・トランジスタＮ４、Ｎ５及びＮ６
の第２の電流搬送電極もまた一緒に接続される。
１、Ｐ２及びＰ３の第２の電流搬送電極は、まとめて−
緒に接続され、Ｐチャンネル・トランジスタＰ４、Ｐ５
及びＰ６の第２の電流搬送電極もまた一緒に接続される
。第２のトリー回路１２のＮチャンネル・トランジスタ
Ｎｌ、Ｎ２及びＮ３の第２の電流搬送電極は一緒に接続
され、Ｎチャンネル・トランジスタＮ４、Ｎ５及びＮ６
の第２の電流搬送電極もまた一緒に接続される。
第１のトリー回ｗ！１０及び第２のトリー回路１２を通
る信号路は、制御信号源１６からの制御パルスＡ及びＢ
によって制御される。制御信号源１６は、制御パルスＡ
を第１のインバータ１８と、トランジスタＰ１、Ｐ４、
Ｎ２及びＮ５のゲート電極、即ち制御電極とに印加し、
第１のインバータ１８の出力がトランジスタＰ１、Ｐ４
、Ｎ２及びＮ５のゲート電極、即ち制御電極に接続され
るように配列され、且つ、制御パルスＢを第２のインバ
ータ２０と、トランジスタＰ６及びＮ３のゲート電極、
即ち制御電極とに印加し、第２のインバータ２０の出力
がトランジスタＰ３及びＮ６のゲート電極、即ち制御電
極に接続されるように配列されている。
る信号路は、制御信号源１６からの制御パルスＡ及びＢ
によって制御される。制御信号源１６は、制御パルスＡ
を第１のインバータ１８と、トランジスタＰ１、Ｐ４、
Ｎ２及びＮ５のゲート電極、即ち制御電極とに印加し、
第１のインバータ１８の出力がトランジスタＰ１、Ｐ４
、Ｎ２及びＮ５のゲート電極、即ち制御電極に接続され
るように配列され、且つ、制御パルスＢを第２のインバ
ータ２０と、トランジスタＰ６及びＮ３のゲート電極、
即ち制御電極とに印加し、第２のインバータ２０の出力
がトランジスタＰ３及びＮ６のゲート電極、即ち制御電
極に接続されるように配列されている。
データ信号［１４は、複数個のラッチを持つデータ・パ
スや、メモリ、レジスタ、加算器、または演算回路から
の出力などのような任意のデータ信号源であってよく、
制御信号１１１１６は、他の複数個のラッチや、他の加
算器、またはデコーダからの出力のような任意の制御信
号源であってよく、インバータ１８及び２０は、直列に
接続されたＰチャンネル・トランジスタ及びＮチャンネ
ル・トランジスタを持つ従来のＣＭＯＳインバータであ
ってよい。
スや、メモリ、レジスタ、加算器、または演算回路から
の出力などのような任意のデータ信号源であってよく、
制御信号１１１１６は、他の複数個のラッチや、他の加
算器、またはデコーダからの出力のような任意の制御信
号源であってよく、インバータ１８及び２０は、直列に
接続されたＰチャンネル・トランジスタ及びＮチャンネ
ル・トランジスタを持つ従来のＣＭＯＳインバータであ
ってよい。
第２図に示した真数表、即ち論理テーブルを参照して、
第１図の回路の動作を以下に説明する。
第１図の回路の動作を以下に説明する。
制御パルスＡがバイナリ１、即ち、回路の供給電圧であ
る高電位、例えば＋５ボルトであり、そして、制御パル
スＢもバイナリ１である時、「出力」端子にデータ信号
源１４からのデータ信号Ｄ１が出力される。制御パルス
Ａがバイナリ０、即ち零ボルト即ち接地電位であり、制
御パルスＢがバイナリ１である時、「出力」端子にデー
タ信号源１４からのデータ信号Ｄ２が出力される。制御
パルスＡがバイナリ１であり、制御パルスＢがバイナリ
Ｏである時、出力端子「出力」にデータ信号源１４から
のデータ信号Ｄ３が出力される。制御パルスＡがバイナ
リ０であり、制御パルスＢがバイナリ０である時、「出
力」端子にデータ信号源１４からのデータ信号Ｄ４が出
力される０例えば、制御パルスＡがバイナリ１であり、
インバータ１８の出力がバイナリ１の補数、即ちバイナ
リ０である時、第１のトリー回路１０中のＰチャンネル
・トランジスタＰ１及びＰ４はオンに転じ、Ｐチャンネ
ル・トランジスタＰ２及びＰ５はオフに転じ、他方、第
２のトリー回路１２のＮチャンネル・トランジスタＮ２
及びＮ５はオフに転じることが理解出来る。また、制御
パルスＢがバイナリ１であり、インバータ２０の出力が
バイナリＯである時、第１のトリー回路１０中のＰチャ
ンネル・トランジスタＰ３はオンに転じ、そして、Ｐチ
ャンネル・トランジスタＰ６はオフに転じ、他方、Ｎチ
ャンネル・トランジスタＮ３はオンに転じ、そして、Ｎ
チャンネル・トランジスタＮ６はオフに転じることが理
解出来る。第１のトリー回路１０中のＰチャンネル・ト
ランジスタＰ１及びＰ３がオンに転じ、そしてＰチャン
ネル・トランジスタＰ２及びＰ６がオフに転じると、デ
ータ信号Ｄ１は、第１のトリー回路を通って「出力」端
子へデータ信号を出力するけれども、他のデータＤ２、
Ｄ３及びＤ４の何れをも「出力」端子に出力されないこ
とは注意を払う必要があり、同様に、第２のトリー回路
１２中のＮチャンネル・トランジスタＮ１及びＮ３がオ
ンに転じ、そしてＰチャンネル・トランジスタＮ２及び
Ｎ６がオフに転じると、データ信号Ｄ１は、第２のトリ
ー回路を通って「出力」端子へデータ信号を出力するけ
れども、他のデータＤ２、Ｄ３及びＤ４の何れをも「出
力」端子に出力されないことは注意を払う必要がある。
る高電位、例えば＋５ボルトであり、そして、制御パル
スＢもバイナリ１である時、「出力」端子にデータ信号
源１４からのデータ信号Ｄ１が出力される。制御パルス
Ａがバイナリ０、即ち零ボルト即ち接地電位であり、制
御パルスＢがバイナリ１である時、「出力」端子にデー
タ信号源１４からのデータ信号Ｄ２が出力される。制御
パルスＡがバイナリ１であり、制御パルスＢがバイナリ
Ｏである時、出力端子「出力」にデータ信号源１４から
のデータ信号Ｄ３が出力される。制御パルスＡがバイナ
リ０であり、制御パルスＢがバイナリ０である時、「出
力」端子にデータ信号源１４からのデータ信号Ｄ４が出
力される０例えば、制御パルスＡがバイナリ１であり、
インバータ１８の出力がバイナリ１の補数、即ちバイナ
リ０である時、第１のトリー回路１０中のＰチャンネル
・トランジスタＰ１及びＰ４はオンに転じ、Ｐチャンネ
ル・トランジスタＰ２及びＰ５はオフに転じ、他方、第
２のトリー回路１２のＮチャンネル・トランジスタＮ２
及びＮ５はオフに転じることが理解出来る。また、制御
パルスＢがバイナリ１であり、インバータ２０の出力が
バイナリＯである時、第１のトリー回路１０中のＰチャ
ンネル・トランジスタＰ３はオンに転じ、そして、Ｐチ
ャンネル・トランジスタＰ６はオフに転じ、他方、Ｎチ
ャンネル・トランジスタＮ３はオンに転じ、そして、Ｎ
チャンネル・トランジスタＮ６はオフに転じることが理
解出来る。第１のトリー回路１０中のＰチャンネル・ト
ランジスタＰ１及びＰ３がオンに転じ、そしてＰチャン
ネル・トランジスタＰ２及びＰ６がオフに転じると、デ
ータ信号Ｄ１は、第１のトリー回路を通って「出力」端
子へデータ信号を出力するけれども、他のデータＤ２、
Ｄ３及びＤ４の何れをも「出力」端子に出力されないこ
とは注意を払う必要があり、同様に、第２のトリー回路
１２中のＮチャンネル・トランジスタＮ１及びＮ３がオ
ンに転じ、そしてＰチャンネル・トランジスタＮ２及び
Ｎ６がオフに転じると、データ信号Ｄ１は、第２のトリ
ー回路を通って「出力」端子へデータ信号を出力するけ
れども、他のデータＤ２、Ｄ３及びＤ４の何れをも「出
力」端子に出力されないことは注意を払う必要がある。
若し、データ信号Ｄ１がバイナリ１、即ち＋５ボルトで
あれば、Ｐチャンネル・トランジスタＰ１及びＰ３は、
「出力」端子に全ての信号を通過するので、「出力」端
子は、完全に＋５ボルトである。然しながら、若し、デ
ータ信号Ｄ１がバイナリ０、即ちＯボルトであれば、「
出力」端子はＮチャンネル・トランジスタＮ１及びＮ３
を通して０ボルトに放電される。従って、０ボルトから
＋５ボルトへ完全な電圧の立上りを「出力」端子に与え
ることが理解出来る。
あれば、Ｐチャンネル・トランジスタＰ１及びＰ３は、
「出力」端子に全ての信号を通過するので、「出力」端
子は、完全に＋５ボルトである。然しながら、若し、デ
ータ信号Ｄ１がバイナリ０、即ちＯボルトであれば、「
出力」端子はＮチャンネル・トランジスタＮ１及びＮ３
を通して０ボルトに放電される。従って、０ボルトから
＋５ボルトへ完全な電圧の立上りを「出力」端子に与え
ることが理解出来る。
制御パルスＡがバイナリＯであり、制御パルスＢもバイ
ナリ０である時、インバータ１８及び２０の出力端子の
電圧は、高電位、即ちバイナリ１だから、第１のトリー
回路１０のトランジスタＰ２、Ｐ５及びＰ６はオンであ
り、他方、トランジスタＰ１、Ｐ３及びＰ４はオフであ
り、そして、第２のトリー回１１１２のトランジスタＮ
２、Ｎ５及びＮ６はオンであり、他方、トランジスタＮ
１、Ｎ３及びＮ４はオフである。従って、データ信号Ｄ
４が、第１のトリー回路１０゛のトランジスタＰ２及び
Ｐ５ｔ−通り、そして、第２のトリー回路１２のトラン
ジスタＮ２及びＮ５を通って「出力」端子に出力される
。同様に、第２図の真数表に示されているように、制御
パルスＡがバイナリ０であり、且つ制御パルスＢがバイ
ナリ１である時、データ信号Ｄ２が、第１のトリー回路
１０のトランジスタＰ２及びＰ３を通り、そして、第２
のトリー回路１２のトランジスタＮ２及びＮ３を通って
「出力」端子に出力されること、そして、制御パルスＡ
がバイナリ１であり、且つ制御パルスＢがバイナリ０で
ある時、データ信号Ｄ３が、第１のトリー回路１０のト
ランジスタＰ４及びＰ６を通り、そして、第２のトリー
回路１２のトランジスタＮ４及びＮ６を通って「出力」
端子に出力されることが理解出来る。
ナリ０である時、インバータ１８及び２０の出力端子の
電圧は、高電位、即ちバイナリ１だから、第１のトリー
回路１０のトランジスタＰ２、Ｐ５及びＰ６はオンであ
り、他方、トランジスタＰ１、Ｐ３及びＰ４はオフであ
り、そして、第２のトリー回１１１２のトランジスタＮ
２、Ｎ５及びＮ６はオンであり、他方、トランジスタＮ
１、Ｎ３及びＮ４はオフである。従って、データ信号Ｄ
４が、第１のトリー回路１０゛のトランジスタＰ２及び
Ｐ５ｔ−通り、そして、第２のトリー回路１２のトラン
ジスタＮ２及びＮ５を通って「出力」端子に出力される
。同様に、第２図の真数表に示されているように、制御
パルスＡがバイナリ０であり、且つ制御パルスＢがバイ
ナリ１である時、データ信号Ｄ２が、第１のトリー回路
１０のトランジスタＰ２及びＰ３を通り、そして、第２
のトリー回路１２のトランジスタＮ２及びＮ３を通って
「出力」端子に出力されること、そして、制御パルスＡ
がバイナリ１であり、且つ制御パルスＢがバイナリ０で
ある時、データ信号Ｄ３が、第１のトリー回路１０のト
ランジスタＰ４及びＰ６を通り、そして、第２のトリー
回路１２のトランジスタＮ４及びＮ６を通って「出力」
端子に出力されることが理解出来る。
第１図に示されているように、本発明は４通路のマルチ
プレクサである。然しながら、２通路のマルチプレクサ
を制御するように、トランジスタＰ３．Ｐ４、Ｐ５、Ｐ
６、Ｎ３、Ｎ４、Ｎ５及びＮ６を除去し、残りのトラン
ジスタＰ１、Ｐ２、Ｎ１及びＮ２を「出力」端子に接続
し、制御パルスＡだけを使用すれば、第１図の回路から
２通路のマルチプレクサが作れることは注意を要する。
プレクサである。然しながら、２通路のマルチプレクサ
を制御するように、トランジスタＰ３．Ｐ４、Ｐ５、Ｐ
６、Ｎ３、Ｎ４、Ｎ５及びＮ６を除去し、残りのトラン
ジスタＰ１、Ｐ２、Ｎ１及びＮ２を「出力」端子に接続
し、制御パルスＡだけを使用すれば、第１図の回路から
２通路のマルチプレクサが作れることは注意を要する。
より多くのデータ信号を使用する必要がある場合、第１
のトリー回路１０及び第２のトリー回路１２におけるト
ランジスタと、制御パルスと対応するインバータとを同
様な態様で増加することによって、第１図の回路を８通
路、またはそれ以上のマルチプレクサに拡張することが
出来る。更に、第１図の回路中のトランジスタＰ４、Ｐ
５、Ｎ４及びＮ５を除去することによって、例えば３通
路のような奇数の通路を持つマルチプレクサにすること
が出来る。
のトリー回路１０及び第２のトリー回路１２におけるト
ランジスタと、制御パルスと対応するインバータとを同
様な態様で増加することによって、第１図の回路を８通
路、またはそれ以上のマルチプレクサに拡張することが
出来る。更に、第１図の回路中のトランジスタＰ４、Ｐ
５、Ｎ４及びＮ５を除去することによって、例えば３通
路のような奇数の通路を持つマルチプレクサにすること
が出来る。
本発明のマルチプレクサをテストした時、若し、例えば
制御パルスＡを搬送するラインのような制御ラインが、
バイナリ１にとどまったままになったとすれば、誤選択
が発生すること、換言すれば、データ信号Ｄ２及びＤ４
のための通路は選択されず、その代りにＤｌ、またはＤ
３が選択されることになる。このことは、通常のテスト
ｔこの誤りを検出することが出来ることを意味する。こ
の状態で、複数の選択は発生しない。
制御パルスＡを搬送するラインのような制御ラインが、
バイナリ１にとどまったままになったとすれば、誤選択
が発生すること、換言すれば、データ信号Ｄ２及びＤ４
のための通路は選択されず、その代りにＤｌ、またはＤ
３が選択されることになる。このことは、通常のテスト
ｔこの誤りを検出することが出来ることを意味する。こ
の状態で、複数の選択は発生しない。
例えば、若しインバータ１８がその入力に短絡した出力
を持っているとすれば、制御パルスの極性に従って、Ｐ
チャンネルのトリー回路１０か、またはＮチャンネルの
トリー回ｍ１２中に、２つの人力通路が選択される。制
御パルスＡがバイナリ１の場合、トランジスタＮ１及び
Ｎ２はオンであり、トランジスタＰ１及びＰ２はオフで
ある。
を持っているとすれば、制御パルスの極性に従って、Ｐ
チャンネルのトリー回路１０か、またはＮチャンネルの
トリー回ｍ１２中に、２つの人力通路が選択される。制
御パルスＡがバイナリ１の場合、トランジスタＮ１及び
Ｎ２はオンであり、トランジスタＰ１及びＰ２はオフで
ある。
若しデータ信号Ｄ１及びＤ２が異なっていれば、Ｎチャ
ンネルのトリー回路１２中のＮチャンネル・トランジス
タＮ１及びＮ２の間の駆動の差異のために、０の出力が
常に優位になり、「出力」端子の出力電圧が、閾値電圧
、即ち約１ボルト以下になるので、出力は常にバイナリ
Ｏである。その結果、若し制御パルスＡの制御ラインが
バイナリ０であれば、出力はＰチャンネル・トランジス
タＰ１及びＰ２によって制御され、そしてデータＤ１及
びＤ２の間で不一致のある場合には、「出力」端子は常
にバイナリ１である。
ンネルのトリー回路１２中のＮチャンネル・トランジス
タＮ１及びＮ２の間の駆動の差異のために、０の出力が
常に優位になり、「出力」端子の出力電圧が、閾値電圧
、即ち約１ボルト以下になるので、出力は常にバイナリ
Ｏである。その結果、若し制御パルスＡの制御ラインが
バイナリ０であれば、出力はＰチャンネル・トランジス
タＰ１及びＰ２によって制御され、そしてデータＤ１及
びＤ２の間で不一致のある場合には、「出力」端子は常
にバイナリ１である。
本発明の回路は完全にテストすることが出来るばかりｔ
なく、従来のマルチプレクサに生じた制御通路中の幾つ
かの遅延を除去するので、マルチプレクサの性能を改善
することが出来る。また、本発明のマルチプレクサに使
用されているトランジスタの数は、従来のマルチプレク
サに使用されているトランジスタに比べて少なくするこ
とが出来るので、回路密度を改善することが出来る。ま
た、本発明のマルチプレクサは、Ｐチャンネル・トリー
及びＮチャンネル・トリーを制御するために、複雑で、
しかも多数のデコーダを必要とせず、従って、回路の寸
法を小さくすることが出来る。
なく、従来のマルチプレクサに生じた制御通路中の幾つ
かの遅延を除去するので、マルチプレクサの性能を改善
することが出来る。また、本発明のマルチプレクサに使
用されているトランジスタの数は、従来のマルチプレク
サに使用されているトランジスタに比べて少なくするこ
とが出来るので、回路密度を改善することが出来る。ま
た、本発明のマルチプレクサは、Ｐチャンネル・トリー
及びＮチャンネル・トリーを制御するために、複雑で、
しかも多数のデコーダを必要とせず、従って、回路の寸
法を小さくすることが出来る。
本発明のマルチプレクサは、直流電力を殆ど消費せず、
また、従来のテストを行う時、マルチプレクサの出力を
既知の状態にリセットするために使用されるテスト用の
余分な制御ラインを必要としない。
また、従来のテストを行う時、マルチプレクサの出力を
既知の状態にリセットするために使用されるテスト用の
余分な制御ラインを必要としない。
以上の説明から、本発明のマルチプレクサを通って複数
の通路は存在することが出来ないから、本発明のマルチ
プレクサは、完全なテストが可能であることが理解出来
た。本発明のマルチプレクサは、出力を既知の状態にす
るためのリセット用装置を設けることなく１つの出力が
常に選択され、そして、トリー回路の配列を使用して相
補的信号を用いるので、回路自身でデコードすることが
出来る。
の通路は存在することが出来ないから、本発明のマルチ
プレクサは、完全なテストが可能であることが理解出来
た。本発明のマルチプレクサは、出力を既知の状態にす
るためのリセット用装置を設けることなく１つの出力が
常に選択され、そして、トリー回路の配列を使用して相
補的信号を用いるので、回路自身でデコードすることが
出来る。
Ｆ０発明の詳細
な説明したように、本発明はマルチプレクサ及びマルチ
プレクサを制御する回路を完全にテストすることが出来
、そして、マルチプレクサの密度及び性能の両方を改善
したマルチプレクサ型の新規な回路を提供する。
プレクサを制御する回路を完全にテストすることが出来
、そして、マルチプレクサの密度及び性能の両方を改善
したマルチプレクサ型の新規な回路を提供する。
第１図は本発明の実施例を示す回路の図、第２図は本発
明の回路の動作を説明するために使用する真数表である
。 １０・・・・第１のトリー回路、１２・・・・第２のト
リー回路、１４・・・・データ信号源、１６・・・・制
御信号源、１８．２０・・・・インバータ。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 手続補正 書（方式） ％式％ 豫、事件の表示 平成１年 特許願 第２４０２８５号 ２、発明の名称 マルチプレクサ回路 ３、補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国１０５０４、ニューヨーク州アー
モンク（番鳩なし） 名称 インターナショナル・ビジネス・マシーンズ・コ
ーポレーション ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書の第１９頁第１３行に「真理表」のを「真理図表
」と補正する。 とある ４、代理人
明の回路の動作を説明するために使用する真数表である
。 １０・・・・第１のトリー回路、１２・・・・第２のト
リー回路、１４・・・・データ信号源、１６・・・・制
御信号源、１８．２０・・・・インバータ。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 手続補正 書（方式） ％式％ 豫、事件の表示 平成１年 特許願 第２４０２８５号 ２、発明の名称 マルチプレクサ回路 ３、補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国１０５０４、ニューヨーク州アー
モンク（番鳩なし） 名称 インターナショナル・ビジネス・マシーンズ・コ
ーポレーション ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書の第１９頁第１３行に「真理表」のを「真理図表
」と補正する。 とある ４、代理人
Claims (1)
- 【特許請求の範囲】 （ａ）各々が第１及び第２の電流搬送電極と制御電極を
もつ第１の導電型の第１及び第２のトランジスタであつ
て、該第１及び第２のトランジスタの該第１の電極は互
いに接続されてなる第１及び第２のトランジスタと、 （ｂ）各々が第１及び第２の電流搬送電極と制御電極を
もつ第２の導電型の第３及び第４のトランジスタであつ
て、該第３及び第４のトランジスタの該第１の電極は互
いに接続されるとともに上記第１及び第２のトランジス
タの上記第１の電極に接続されてなる第３及び第４のト
ランジスタと、（ｃ）上記第１及び第３のトランジスタ
の上記第２の電極に第１のデータ信号を印加するための
手段と、 （ｄ）上記第２及び第４のトランジスタの上記第２の電
極に第２のデータ信号を印加するための手段と、 （ｅ）上記第２及び第３のトランジスタの上記制御電極
に真値をもつ第１の制御パルスを印加するための手段と
、 （ｆ）上記第１及び第４のトランジスタの上記制御電極
に相補値をもつ第２の制御パルスを印加するための手段
と、 （ｇ）上記第１、第２、第３及び第４のトランジスタの
第１の電極に接続された出力端子、 とを具備するマルチプレクサ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US280071 | 1988-12-05 | ||
| US07/280,071 US4912339A (en) | 1988-12-05 | 1988-12-05 | Pass gate multiplexer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02184112A true JPH02184112A (ja) | 1990-07-18 |
Family
ID=23071532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240285A Pending JPH02184112A (ja) | 1988-12-05 | 1989-09-18 | マルチプレクサ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4912339A (ja) |
| EP (1) | EP0372273B1 (ja) |
| JP (1) | JPH02184112A (ja) |
| DE (1) | DE68918810T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477165A (en) * | 1986-09-19 | 1995-12-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| DE3881886D1 (de) * | 1988-09-30 | 1993-07-22 | Siemens Ag | Sensorschaltanordnung. |
| US5198705A (en) * | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5416367A (en) * | 1991-03-06 | 1995-05-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5243599A (en) * | 1991-06-05 | 1993-09-07 | International Business Machines Corporation | Tree-type multiplexers and methods for configuring the same |
| US5410186A (en) * | 1991-12-19 | 1995-04-25 | International Business Machines Company | Programmable digital to analog converter |
| US5519355A (en) * | 1992-11-19 | 1996-05-21 | At&T Global Information Solutions Company | High speed boundary scan multiplexer |
| US5323064A (en) * | 1993-04-26 | 1994-06-21 | Raytheon Company | Radio frequency signal frequency converter |
| US5384546A (en) * | 1993-11-08 | 1995-01-24 | International Business Machine Corp. | Time domain component multiplexor |
| US5436574A (en) * | 1993-11-12 | 1995-07-25 | Altera Corporation | Universal logic module with arithmetic capabilities |
| USRE38451E1 (en) * | 1993-11-12 | 2004-03-02 | Altera Corporation | Universal logic module with arithmetic capabilities |
| FR2716759B1 (fr) * | 1994-02-28 | 1996-04-05 | Sgs Thomson Microelectronics | Etage de formatage d'opérandes optimisé. |
| US6038229A (en) * | 1997-12-19 | 2000-03-14 | Gte Laboratories Incorporated | Tree switching with fast reconfiguration |
| US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
| US9786361B1 (en) * | 2015-07-31 | 2017-10-10 | Flex Logix Technologies, Inc. | Programmable decoupling capacitance of configurable logic circuitry and method of operating same |
Citations (2)
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|---|---|---|---|---|
| JPS59200524A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | Ｃｍｏｓマルチプレクサ |
| JPS6177422A (ja) * | 1984-09-21 | 1986-04-21 | Nec Corp | ラインデ−タセレクタ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3654394A (en) * | 1969-07-08 | 1972-04-04 | Gordon Eng Co | Field effect transistor switch, particularly for multiplexing |
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| JPS5196275A (ja) * | 1975-02-20 | 1976-08-24 | ||
| US4356413A (en) * | 1980-08-20 | 1982-10-26 | Ibm Corporation | MOSFET Convolved logic |
| US4390988A (en) * | 1981-07-14 | 1983-06-28 | Rockwell International Corporation | Efficient means for implementing many-to-one multiplexing logic in CMOS/SOS |
| JPS6055458A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
-
1988
- 1988-12-05 US US07/280,071 patent/US4912339A/en not_active Expired - Fee Related
-
1989
- 1989-09-18 JP JP1240285A patent/JPH02184112A/ja active Pending
- 1989-11-16 DE DE68918810T patent/DE68918810T2/de not_active Expired - Fee Related
- 1989-11-16 EP EP89121191A patent/EP0372273B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200524A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | Ｃｍｏｓマルチプレクサ |
| JPS6177422A (ja) * | 1984-09-21 | 1986-04-21 | Nec Corp | ラインデ−タセレクタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0372273A2 (en) | 1990-06-13 |
| EP0372273A3 (en) | 1991-07-10 |
| EP0372273B1 (en) | 1994-10-12 |
| DE68918810D1 (de) | 1994-11-17 |
| US4912339A (en) | 1990-03-27 |
| DE68918810T2 (de) | 1995-04-27 |
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