JPH10308664A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、ＰＬＬ回路の出力周波数を目標周
波数に早く移行させ、ロック時間を短縮することを目的
とする。 【解決手段】 本発明のＰＬＬ回路は、基準信号とＰＬ
Ｌ回路における帰還信号の位相比較を行いポンプアップ
またはポンプダウン信号を出力する位相比較回路（５）
と、ＰＬＬ回路の出力周波数が目標周波数に達したこと
を検出する検出回路（６〜８）と、該検出回路の出力を
入力し、前記出力周波数が目標周波数に達していない場
合は固定のポンプアップまたはポンプダウン信号を出力
し、前記出力周波数が目標周波数に達した場合は前記位
相比較回路の出力を選択する制御手段（９〜１７，２
１）とからなるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路（フェ
ーズ・ロックド・ループ回路）に関し、特にデータ通信
装置に適用して好適なＰＬＬ回路に関する。

【０００２】

【従来の技術】現在、普及しつつある携帯電話機におい
ては、ＰＬＬ回路の出力周波数により送信チャンネルや
受信チャンネルが決まるので、ＰＬＬ回路の精度が送受
信の精度に影響する。ところで、ＴＤＭＡ／ＴＤＤ方式
（時分割多元接続／多分割二重方式）で送受信を行う場
合には、時分割で、通話チャンネルでのデータの送受信
と制御チャンネルで基地局側から伝送される制御データ
の受信を行う必要があり、比較的短い周期でＰＬＬ回路
の出力周波数を変化させる必要がある。ところが、ＰＬ
Ｌ回路は出力周波数を切換えた場合に、出力周波数が安
定するまでに時間がかかって、周波数の切換えに時間が
かかるという不都合があり、ＴＤＭＡ／ＴＤＤ方式で規
定された時間内にチャンネル切換えができなくなること
となった。

【０００３】このような背景のもと、例えば特開平６−
６９７９４号公報には、基準発振器の出力をクロックと
した周波数比較器を設け、この周波数比較器で、基準信
号を分周する分周器の分周出力（基準信号）と、電圧制
御発振回路の出力信号を分周するプログラマブル分周器
の分周出力（帰還信号）とを周波数比較し、周波数の一
致を検出したとき、各々の分周器をリセットするように
したＰＬＬ回路が発明されている。この構成において
は、電圧制御発振器の出力周波数が規定の周波数になっ
たとき両分周器が同じタイミングでリセットされて位相
も一致するようになり、規定の周波数の出力が迅速に安
定するようになる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ように構成した場合、電圧制御発振回路の出力周波数が
目標周波数に達した後、安定状態になるまでの時間を短
縮することができるが、基準周波数と帰還周波数の位相
比較を行いポンプアップまたはポンプダウン信号を出力
する位相比較器は、ＰＬＬ回路の出力周波数が目標周波
数に達していない場合でも、帰還周波数と基準周波数と
の位相が相違する期間のみポンプアップまたはポンプダ
ウン信号を出力するので（小沢 利行「ＰＬＬ周波数シ
ンセサイザ・回路設計法」総合電子出版社 第１２６頁
〜１２８頁）、依然として電圧制御発振器の出力周波数
が目標周波数に達するまでに時間がかかった。

【０００５】

【課題を解決するための手段】本発明のＰＬＬ回路は、
上記の点に鑑み、基準信号とＰＬＬ回路における帰還信
号の位相比較を行いポンプアップまたはポンプダウン信
号を出力する位相比較回路と、ＰＬＬ回路の出力周波数
が目標周波数に達したことを検出する検出回路と、該検
出回路の出力を入力し、前記出力周波数が目標周波数に
達していない場合は固定のポンプアップまたはポンプダ
ウン信号を選択し、前記出力周波数が目標周波数に達し
た場合は前記位相比較回路の出力を選択する制御手段と
からなるものである。

【０００６】

【発明の実施の形態】本発明のＰＬＬ回路の実施例を図
面に基づいて説明する。

【０００７】図１において、（１）は一定の周波数の基
準信号を出力する基準発振回路、（２）は基準発振回路
（１）からの基準信号を所定の周波数に分周する第１基
準分周回路、（３）は電圧制御発振回路（以下ＶＣＯと
称する）で、入力された制御電圧に応じて発振周波数が
変化するものである。（４）はＶＣＯ（３）の出力信号
を分周するプログラマブル分周器で、入力された分周デ
ータに応じて分周数を切り換えることができるものであ
る。（５）は第１基準分周回路（２）の出力信号（基準
信号）とプログラマブル分周器（４）の出力信号（帰還
信号）をｆｒ端子、ｆｖ端子から入力し、これらの信号
の位相を比較する第１位相比較回路で、第１基準分周回
路（２）の出力信号に対してプログラマブル分周器
（４）の出力信号の位相が遅れているときはＨレベルの
ポンプアップ信号をＰＵ端子から出力し、プログラマブ
ル分周器（４）の出力信号の位相が進んでいるときはＨ
レベルのポンプダウン信号をＰＤ端子から出力する。但
し、この位相比較器（５）は、位相の相違している期間
のみポンプアップ・ポンプダウン信号が出力される。
（６）は基準発振回路（１）からの基準信号を第１基準
分周回路（２）と同じ分周数で分周する第２基準分周回
路、（７）は第１位相比較器（５）と同一構成の第２位
相比較器で、第２基準分周回路（６）の出力信号とプロ
グラマブル分周器（４）の出力信号の位相を比較するよ
うにしている。（８）はＴフリップフロップで、プログ
ラマブル分周器（４）の出力信号を１／２分周し、その
出力信号を第２基準分周回路（６）のリセット端子に与
えるようにしている。従って、第２基準分周回路（６）
はプログラマブル分周器（４）の出力信号の立ち上がり
１回置きにリセットされる。（９）はインバータ、（１
０）（１１）はアップ用ＲＳフリップフロップ、ダウン
用ＲＳフリップフロップである。（１２）〜（１７）は
第１〜第６ＮＡＮＡ回路で、第１位相比較回路（５）の
出力又はＲＳフリップフロップ（１０）（１１）の出力
のいずれかを選択的に出力するように接続されている。
（１８）はチャージポンプで、第５ＮＡＮＤ回路（１
６）からのＨレベル信号に基づいてローパスフィルタ
（１９）に電荷を供給し、第６ＮＡＮＤ回路（１７）か
らのＨレベル信号に基づいてローパスフィルタ（１９）
の電荷を流出させるものである。（２０）はＰＬＬ回路
の出力周波数（ＶＣＯ（３）の発振周波数）を変更する
周波数変更キー、（２１）はマイクロプロセッサからな
る制御回路で、第２位相比較器（７）及び周波数変更キ
ー（２０）の出力に基づいてプログラマブル分周器
（４）に分周データを与え、またインバータ（９）、ア
ップ用ＲＳフリップフロップ（１０）及びダウン用ＲＳ
フリップフロップ（１１）を制御するものである。

【０００８】図２は制御回路（２１）に書き込まれた要
部のプログラムのフローチャートで、上記構成における
動作この図２に基づいて説明する。

【０００９】まず、ＰＬＬ回路が所定の周波数の信号を
出力している状態で、例えば、周波数変更キー（２０）
を操作して現状より高い周波数に設定すると、制御回路
（２１）は、インバータ（９）にＨレベル信号を与える
と共に、アップ用ＲＳフリップフロップ（１０）をセッ
トする（ダウン用ＲＳフリップフロップ（１１）はリセ
ット状態のままである）（Ｓ１〜３）。これにより、第
１位相比較器（５）の出力に関係なく、第５ＮＡＮＤ回
路（１６）はＨレベル信号を出力し、そして第６ＮＡＮ
Ｄ回路（１７）はＬレベル信号を出力することになり、
チャージポンプ（１８）を介してローパスフィルタ（１
９）には継続的に電荷が供給され、正比例的にＶＣＯ
（３）の制御電圧は高くなる。従って、ＶＣＯ（３）の
発振周波数もその制御電圧に応じて高くなる。このと
き、第２位相比較器（７）は、第２基準分周回路（６）
とプログラマブル分周器（４）の出力信号の位相比較を
行いその結果を制御回路（２１）に与えている。ここで
注目すべきは、図３に示すように、第２基準分周回路
（６）はＴフリップフロップ（８）を介してプログラマ
ブル分周器（４）の出力信号の立ち上がり１回置きにリ
セットされるため、リセットされた後の各々の出力信号
の位相の比較結果が第２位相比較器（７）から出力され
ることである。つまり、位相の比較結果は、絶対的な結
果となるため、例えば、位相が遅れ状態から進み状態に
変化したことを検出することにより、設定した目標周波
数に達したことを知ることができる。この条件の下、制
御回路（２１）は、周波数変更キー（２０）により、現
状より高い周波数に設定されたときは、第２位相比較器
（７）からの比較結果が遅れから進みに変化したことを
（ポンプアップ信号がポンプダウン信号に変わる状
態）、そして現状より低い周波数に設定されたときは、
第２位相比較器（７）からの比較結果が進みから遅れに
変化したことを（ポンプダウン信号がポンプアップ信号
に変わる状態）監視する。上記設定では、制御回路（２
１）は、第２位相比較器（７）からの比較結果が遅れか
ら進みに変化したことを監視しており（Ｓ４）、そし
て、この変化を検出すると、インバータ（９）にＬレベ
ル信号を与えると共にアップ用フリップフロップ（１
０）をリセットする（Ｓ５）。これにより、これ以後
は、第５，６ＮＡＮＤ回路（１６）（１７）から、第１
位相比較器（５）の比較結果に基づく信号が出力される
ことになり、ＰＬＬループが閉じた制御となる。

【００１０】次に、現状より低い周波数に設定されたと
きは、制御回路（２１）はインバータ（９）にＨレベル
信号を与えると共にダウン用フリップフロップ（１１）
をセットする（Ｓ１，２，６）。これにより、第１位相
比較器（５）の出力に関係なく、第５ＮＡＮＤ回路（１
６）はＬレベル信号を出力し、そして第６ＮＡＮＤ回路
（１７）はＨレベル信号を出力することになり、チャー
ジポンプ（１８）を介してローパスフィルタ（１９）の
電荷が継続的に流出し、正比例的にＶＣＯ（３）の制御
電圧は低くなる。従って、ＶＣＯ（３）の発振周波数も
その制御電圧に応じて低くなる。この状態において、制
御回路（２１）は、第２位相比較器（７）からの比較結
果が進みから遅れに変化したことを監視しており（Ｓ
７）、そして、この変化を検出すると、インバータ
（９）にＬレベル信号を与えると共にダウン用フリップ
フロップ（１１）をリセットする。これにより、前述し
たと同様に、ＰＬＬループが閉じた制御となる。

【００１１】以上の構成により、ＶＣＯ（３）の出力周
波数が設定周波数に達するまでは、ＰＬＬループを開き
ポンプアップ信号又はポンプダウン信号を固定すること
によって急速にＶＣＯ（３）の出力周波数を設定周波数
に移行させ、設定周波数に達した後はＰＬＬループを閉
じた制御とすることができ、ＰＬＬ回路を高速にロック
させることが可能となる。

【００１２】図４は、他の実施例で、アップ用フリップ
フロップ（１０）及びダウン用フリップフロップ（１
１）に対する制御回路（２１）のリセット出力をＯＲ回
路（２２）を介してプログラマブル分周器（４）と第１
基準分周回路（２）のリセット端子に与えるようにして
いる点以外は、図１と同一構成である。この構成におい
ては、ＰＬＬループを開いた制御からＰＬＬループを閉
じた制御とするとき、プログラマブル分周器（４）と第
１基準分周回路（２）は同一タイミングで分周すること
になるため、ＶＣＯ（３）の制御電圧が安定し、過渡状
態の期間を短縮することが可能となる。

【００１３】図５は、他の実施例で、プログラマブル分
周器（４）の出力信号をＴフリップフロップ（８）を介
して第２位相比較器（７）に与えている点以外は、図４
と同一構成である。図４の構成においては、プログラマ
ブル分周器（４）の全ての出力信号が第２位相比較器
（７）に与えられるため、第２基準分周回路（６）をリ
セットするプログラマブル分周器（４）の出力信号に基
づいて比較動作しないようにしているが、この構成では
第２位相比較器（７）の負担が大きいため、図５の構成
ではＴフリップフロップ（８）により第２基準分周回路
（６）をリセットするプログラマブル分周器（４）の出
力信号が第２位相比較器（７）に与えられないようにし
ている。

【００１４】図６は、他の実施例で、図１、図４及び図
５の実施例は基準分周回路を２つ設けているのに対し、
この実施例では１つの基準分周回路（２３）で同一動作
を行うようにして回路構成を簡単にしている。

【００１５】図６の構成において、（２４）はパルス発
生回路で、Ｔフリップフロップ（２６）の非反転出力の
立上りに応じて基準分周回路（２３）をリセットするに
適したパルスを出力するものである。（２５）は基準分
周回路（２３）の出力信号を入力するＴフリップフロッ
プ、（２７）はＡＮＤ回路で、制御回路（２１）からイ
ンバータ（９）に与えられる信号とプログラマブル分周
器（４）からの出力信号を入力するものである。

【００１６】かかる構成では、制御回路（２１）からイ
ンバータ（９）にＨレベル信号を与えている状態、即ち
ＰＬＬループを開きポンプアップ信号又はポンプダウン
信号を固定している状態では、プログラマブル分周器
（４）の出力信号がＡＮＤ回路（２７）を介してＴフリ
ップフロップ（２６）に与えられるため、基準分周回路
（２３）は、Ｔフリップフロップ（２６）の非反転出力
信号に基づいてリセットされ、そしてこのリセット後の
Ｔフリップフロップ回路（２５）の非反転出力信号とＴ
フリップフロップ回路（２６）の反転出力信号に基づい
て第２位相比較器（７）は位相比較を行うことになる。
ところで、この状態では、基準分周回路（２３）はプロ
グラマブル分周器（４）の出力信号に基づいてリセット
されるため、その出力信号はＰＬＬループにおける基準
信号とはなり得ないが、ＰＬＬループを開かれているこ
の状態では問題ない。

【００１７】而して、設定周波数に達すると、前述した
と同様に制御回路（２１）からインバータ（９）にＬレ
ベル信号が与えられるので、プログラマブル分周器
（４）の出力信号Ｔフリップフロップ（２６）には与え
られず、基準分周回路（２３）はリセットされることは
なくなり、ＰＬＬループを閉じた制御において基準信号
発生回路としての機能を果たすことかできる。

【００１８】図７は、他の実施例で、図６の実施例にお
いて、ローパスフィルタ（１９）にアップ用フリップフ
ロップ（１０）とダウン用フリップフロップ（１１）に
よって駆動される急速充電用トランジスタ（２８）と急
速放電用トランジスタ（２９）を設けている（尚、図示
していないが、コンデンサ（Ｃ）とオペアンプ（Ａ）の
出力との接続点に電源が供給されている）。

【００１９】ところで、図６の実施例においては、前述
したように、ＶＣＯ（３）の出力周波数が設定周波数に
達するまでは、ＰＬＬループを開きポンプアップ信号又
はポンプダウン信号を固定することによって急速にＶＣ
Ｏ（３）の出力周波数を設定周波数に移行させ、設定周
波数に達した後はＰＬＬループを閉じた制御とすること
ができ、ＰＬＬ回路を高速にロックさせることが可能と
なる。そして、この設定周波数に移行する迄の時間はロ
ーパスフィルタ（１９）の時定数によって決まることに
なるため、時定数が小さければその時間は短くなるが、
ＰＬＬループを閉じた後、その反応性が高まり、出力周
波数が安定しなくなる。

【００２０】そこで、図７の実施例では、設定周波数に
達するまでは、アップ用フリップフロップ（１０）によ
って急速充電用トランジスタ（２８）を、またはダウン
用フリップフロップ（１１）によって急速放電用トラン
ジスタ（２９）を駆動することにより、ローパスフィル
タ（１９）のコンデンサ（Ｃ）を抵抗（Ｒ）を介さずに
充電でき、またオペアンプ（Ａ）（オペアンプの出力抵
抗よりトランジスタのＯＮ抵抗の方が小さい）を介さず
に放電することができ、より一層ＰＬＬ回路を高速にロ
ックさせることが可能になる。

【００２１】

【発明の効果】本発明は、上記のように構成したもので
あるから、従来に比べ、ＰＬＬ回路の出力周波数を目標
周波数に早く移行させることができ、結果的にロック時
間を短縮することができる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路のブロック図である。

【図２】本発明のＰＬＬ回路の制御回路に書き込まれた
要部のプログラムのフローチャートである。

【図３】本発明のＰＬＬ回路の動作を示すタイムチャー
トである。

【図４】本発明のＰＬＬ回路の他の実施例のブロック図
である。

【図５】本発明のＰＬＬ回路の他の実施例のブロック図
である。

【図６】本発明のＰＬＬ回路の他の実施例のブロック図
である。

【図７】本発明のＰＬＬ回路の他の実施例のブロック図
である。

【符号の説明】

２ 第１基準分周回路 ５ 第１位相比較器 ６ 第２基準分周回路 ７ 第２位相比較器 ２１ 制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基準信号とＰＬＬ回路における帰還信号
   の位相比較を行いポンプアップまたはポンプダウン信号
   を出力する位相比較回路と、ＰＬＬ回路の出力周波数が
   目標周波数に達したことを検出する検出回路と、該検出
   回路の出力を入力し、前記出力周波数が目標周波数に達
   していない場合は固定のポンプアップまたはポンプダウ
   ン信号を選択し、前記出力周波数が目標周波数に達した
   場合は前記位相比較回路の出力を選択する制御手段とか
   らなることを特徴とするＰＬＬ回路。
2. 【請求項２】 前記基準信号を生成する分周回路及び前
   記帰還信号を生成するプログラマブル分周器を前記出力
   周波数が目標周波数に達したとき、リセットすることを
   特徴とする請求項１に記載のＰＬＬ回路。